JP2007333387A - 半導体検査装置 - Google Patents

Abstract

【課題】検査ボード及びインターファイス周辺部の検査回路要素を含む検査装置全体にわたって、それらの各部に発生する異常不良の全てを検出することができる半導体検査装置を提供する。
【解決手段】半導体チップの通常検査時に装着するプローブカード１０２のプローブカード基板１０１と同一基板１０７上に異常検出用回路１０６を配置して回路異常検出装置１０８を構成し、ポゴリング１０４のプローブカード取り付け部に、通常検査時に装着したプローブカード１０２の代わりに、回路異常検出装置１０８をプローブカード同一基板１０７によって装着設定することにより、半導体テスタ主体であった異常検出プログラムと回路異常検出機能を、検査装置における更に最先端部にまで展開させて、検査ボード１０３及びポゴリング１０４周辺部の検査回路の動作異常をも検出する。
【選択図】図１

Description

本発明は、例えば半導体ウエハ上の半導体チップの電気特性を試験検査するための半導体検査装置に関するものである。

従来から、例えばＬＳＩ等の半導体装置の製造工程において、半導体ウエハ上の半導体チップや製品として完成した半導体装置である半導体デバイスを検査するために広く利用されている半導体検査装置は、その装置内に膨大な回路を有して、検査対象の半導体チップや半導体デバイスに対して、それらの電気特性についての検査試験を実行可能なように構成されている。

そのため、例えば半導体チップや半導体デバイスの検査試験を行う場合、それに先立って、半導体検査装置側自身の機能が正常であるかを、システム診断プログラムを実行してチェックしている。

このようなシステム診断の中で、テストヘッドに係るシステム診断を行う場合には、半導体検査装置は、テストヘッドにシステム診断専用の診断ボードを装着して行うように、構成されている。

以上のような従来の半導体検査装置（例えば、特許文献１を参照）について、図面を参照しながら以下に説明する。
図９は従来の半導体検査装置におけるシステム診断実行時のテストヘッド周辺の構造を示す断面図である。図９において、９１０はプローブカード型診断用カード、９４０はテストヘッド、９６０はウエハ用マザー・ボード、９６２は検査ボード、９６３は回路異常検出用診断回路部、９６４は同軸ケーブル、９６６はプロービング・アッセンブリ、９６９はポゴピンである。

以上のような半導体検査装置について、その動作を以下に説明する。
図９に示すように、仲介回路構造体を装着したままで、プローブカード側の開放端にプローブカードと同一嵌合形状としたプローブカード型診断用カード９１０と、プローブカード型診断用カード９１０に半導体検査装置の回路異常検出用診断回路部９６３を設ける構成手段にする。これにより、テストヘッド９４０とプローブカード間を１対１の電気的な仲介接続をする仲介回路構造体を有して、ウエハプローバに接続してウエハ上の半導体チップの電気的試験をする半導体検査装置において、ウエハ用マザー・ボードを装着した状態での自動システム診断が可能となる。

また、上記の仲介回路構造体は、テストヘッド９４０とプローブカード間を１対１の電気的な仲介接続をする回路構造体の全てであって、一例としてはウエハ用マザー・ボード９６０がある。また、プローブカード型診断用カード９１０に対して固有のボード識別ＩＤコードを付与し、これを読み出し可能とする回路をプローブカード型診断用カード９１０に追加する構成手段がある。これにより、このボード識別ＩＤコードをシステムが読み出してプローブカード型診断用カード９１０の装着を確認し、そのプローブカード型診断用カード９１０に対応するシステム診断プログラムを実行させることが可能となる。

以上のようにして、ウエハプローバに接続されるウエハ用マザー・ボード９６０のシステム診断において、ウエハ用マザー・ボード９６０を装着した状態でのウエハ用マザー・ボードを含んだ自動システム診断を実現している。
特開平１０−１５００８２号公報

しかしながら上記のような従来の半導体検査装置では、異常検出対象の主体はあくまでも半導体試験器（半導体テスタ）であって、その異常診断や、ウエハプローバに接続されるウエハ用マザー・ボード９６０までを含めた全体の異常診断を実行するための異常検出手段については構成を有しているが、半導体テスタとウエハ用マザー・ボード９６０との間に存在する検査ボード及びインターフェース周辺部の検査回路要素の各要素をも含む検査装置全体にわたって、それらの各部ごとに発生する動作異常不良の全てを個々に検出することができないという問題点を有していた。

本発明は、上記従来の問題点を解決するもので、検査装置の不良として、検査ボード及びインターフェース周辺部の検査回路要素を含む検査装置全体にわたって、それらの各部に発生する異常不良の全てを検出することができる半導体検査装置を提供する。

上記の課題を解決するために、本発明の請求項１に記載の半導体検査装置は、半導体チップを検査するために前記半導体チップの外部接続端子に電気接触する複数のプローブ針がプローブカード基板に取り付けられたプローブカードと、前記半導体チップを検査するために前記半導体チップの電気特性を試験する半導体試験器と、前記複数のプローブ針が前記プローブカード基板を通じて電気接続され、前記プローブカード基板と前記半導体試験器との間で前記半導体チップの試験用信号を処理伝達する検査回路とを有し、前記複数のプローブ針を前記半導体チップの外部接続端子に電気接触させた状態で、前記検査回路を通じて前記試験用信号の処理伝達により得られた前記半導体試験器による試験結果に基づいて、前記半導体チップを検査する半導体検査装置において、前記プローブカードの取り付け部に、前記プローブカードの代わりに、前記検査回路における動作異常を検出するための異常検出用回路を前記プローブカード基板と同一基板上に形成した回路異常検出装置を取り付けて、前記検査回路を試験するよう構成したことを特徴とする。

また、本発明の請求項２に記載の半導体検査装置は、請求項１記載の半導体検査装置であって、前記検査回路を、前記半導体チップの試験用信号として時間信号を処理伝達する時間判定回路を含む複数の信号処理伝達回路で構成し、前記異常検出用回路を、前記検査回路における動作異常として前記時間判定回路の動作異常を検出する時間判定動作異常検出回路を含む複数の動作異常検出回路で構成し、前記検査回路における前記時間判定回路の動作異常を検出することを特徴とする。

また、本発明の請求項３に記載の半導体検査装置は、請求項１記載の半導体検査装置であって、前記検査回路を、前記半導体チップの試験用信号としてリレー制御信号を処理伝達するリレー過渡応答回路を含む複数の信号処理伝達回路で構成し、前記異常検出用回路を、前記検査回路における動作異常として前記リレー過渡応答回路の動作異常を検出するリレー過渡応答動作異常検出回路を含む複数の動作異常検出回路で構成し、前記検査回路における前記リレー過渡応答回路の動作異常を検出することを特徴とする。

また、本発明の請求項４に記載の半導体検査装置は、請求項１記載の半導体検査装置であって、前記検査回路を、前記半導体チップの試験用信号として供給電源を処理伝達する供給電源回路を含む複数の信号処理伝達回路で構成し、前記異常検出用回路を、前記検査回路における動作異常として前記供給電源回路の動作異常を検出する電源供給動作異常検出回路を含む複数の動作異常検出回路で構成し、前記検査回路における前記供給電源回路の動作異常を検出することを特徴とする。

また、本発明の請求項５に記載の半導体検査装置は、請求項１記載の半導体検査装置であって、前記検査回路を、前記半導体チップの試験用信号として供給信号を処理伝達する供給信号回路を含む複数の信号処理伝達回路で構成し、前記異常検出用回路を、前記検査回路における動作異常として前記供給信号回路の動作異常を検出する信号供給動作異常検出回路を含む複数の動作異常検出回路で構成し、前記検査回路における前記供給信号回路の動作異常を検出することを特徴とする。

また、本発明の請求項６に記載の半導体検査装置は、複数の半導体チップを同時検査するために前記複数の半導体チップのそれぞれの外部接続端子にそれぞれ電気接触する複数のプローブ針がプローブカード基板に取り付けられたプローブカードと、前記複数の半導体チップを同時検査するために前記複数の半導体チップのそれぞれの電気特性を同時に試験する半導体試験器と、前記複数のプローブ針が前記プローブカード基板を通じて電気接続され、前記プローブカード基板と前記半導体試験器との間で前記複数の半導体チップのそれぞれに対して試験用信号を処理伝達する複数の検査回路とを有し、前記複数のプローブ針を前記複数の半導体チップのそれぞれの外部接続端子に電気接触させた状態で、前記複数の検査回路を通じて前記試験用信号の処理伝達により得られた前記半導体試験器による試験結果に基づいて、前記複数の半導体チップを同時検査する半導体検査装置において、前記プローブカードの取り付け部に、前記プローブカードの代わりに、前記複数の検査回路におけるそれぞれの動作異常を検出するための複数の異常検出用回路を前記プローブカード基板と同一基板上に形成した回路異常検出装置を取り付けて、前記複数の検査回路を試験するよう構成したことを特徴とする。

以上のように本発明によれば、プローブカード取り付け部に、半導体チップの通常検査時に装着するプローブカードの代わりに、プローブカード同一基板上に異常検出用回路を配置した回路異常検出装置を、プローブカード同一基板によって装着設定することにより、半導体試験器主体であった異常検出プログラムと回路異常検出機能を、検査装置における更に最先端部にまで展開させて、半導体試験器とウエハ用マザー・ボードとの間に存在する検査ボード及びインターフェース周辺部の検査回路の動作異常をも検出することができる。

以上により、検査ボード及びインターフェース周辺部の検査回路要素を含む検査装置全体にわたって、それらの各部に発生する異常不良の全てを検出することを可能とし、検査装置の異常発生中における無駄な装置稼動を大幅に低減することができ、かつ総合的な異常検出方法の統一化を図り、検査装置に発生する異常不良の検出を検査装置全体にわたって効率的に実行することができる。

その結果、製品としての半導体検査装置の信頼性を大幅に向上することができるとともに、半導体検査装置のコストダウンを実現することができる。

以下、本発明の実施の形態を示す半導体検査装置について、図面を参照しながら具体的に説明する。
図１は本実施の形態の半導体検査装置の構造を示す構成断面図である。図２は本実施の形態の半導体検査装置の構成を示すブロック図である。本実施の形態の半導体検査装置においては、図１および図２に示すように、例えばウエハ上の半導体チップ（図示せず）の良否を検査する通常検査の際に半導体チップの外部接続端子に電気接触が可能な複数のプローブ針１００がプローブカード基板１０１に取り付けられたプローブカード１０２と、半導体チップに対する通常検査のために半導体チップの電気特性を内蔵のソフトウエアプログラムに従って試験する半導体試験器（半導体テスタ）２００と、複数のプローブ針１００がプローブカード基板１０１を通じて電気接続され、プローブカード基板１０１と半導体試験器２００との間の検査ボード１０３およびインターフェース（ポゴリング）１０４周辺部に設けられ、半導体チップの試験用信号を処理伝達する検査回路２０１とを有し、半導体チップに対する通常検査時に、複数のプローブ針１００を半導体チップの外部接続端子に電気接触させた状態で、検査回路２０１を通じて試験用信号の処理伝達により得られた半導体試験器２００による試験結果に基づいて、半導体チップの電気的な良否を検査するように構成されている。

さらに、検査ボード１０３およびインターフェース（ポゴリング）１０４周辺部に構成された検査回路２０１の動作異常の有無を試験する場合に、インターフェース（ポゴリング）１０４のプローブカード取り付け部に、半導体チップの検査時にプローブカードフォルダ部１０５を介して装着したプローブカード１０２の代わりに、検査回路２０１における動作異常を検出するための異常検出用回路１０６をプローブカード基板と同一基板１０７上に形成した回路異常検出装置１０８を取り付けるように構成されている。

また、検査ボード１０３およびインターフェース（ポゴリング）１０４周辺部に設けられた検査回路２０１は、複数の信号処理伝達回路で構成され、これらの信号処理伝達回路として、ここでは例えば、半導体チップの試験用信号として半導体チップの特定外部接続端子に供給する電流信号を処理伝達する供給電流回路２０２と、半導体チップの試験用信号として半導体チップの特定外部接続端子に供給する時間信号を処理伝達する時間判定回路２０３と、半導体チップの試験用信号として半導体チップの特定外部接続端子に供給するリレー制御信号を処理伝達するリレー過渡応答回路２０４と、半導体チップの試験用信号として半導体チップの特定外部接続端子に供給する供給電源を処理伝達する供給電源回路２０５と、半導体チップの試験用信号としてコネクタ１〜ｎを通じて半導体チップの特定外部接続端子に供給する供給信号を処理伝達する供給信号回路２０６とが設けられている。

また、回路異常検出装置１０８の異常検出用回路１０６は、複数の動作異常検出回路で構成され、これらの動作異常検出回路として、ここでは例えば、検査回路２０１における動作異常として供給電流回路２０２の動作異常を検出するための電流供給動作異常検出回路としての抵抗器２０７と、検査回路２０１における動作異常として時間判定回路２０３の動作異常を検出するための時間判定動作異常検出回路としての発振回路２０８と、検査回路２０１における動作異常としてリレー過渡応答回路２０４の動作異常を検出するためのリレー過渡応答動作異常検出回路としての信号発生器２０９と、検査回路２０１における動作異常として供給電源回路２０５の動作異常を検出するための電源供給動作異常検出回路としての接続器２１０と、検査回路２０１における動作異常として供給信号回路２０６のコネクタ１〜ｎにおける不完全接触等による動作異常を検出するための信号供給動作異常検出回路としての判定回路２１１とが設けられている。

これらの異常検出用回路１０６に含まれる各回路の構成例を以下に説明する。
図３〜図７は本実施の形態の半導体検査装置における異常検出用回路の各回路の詳細構成を示す回路図であり、図３は異常検出用回路における抵抗器の構成を示す回路図であり、図４は異常検出用回路における発振回路の構成を示す回路図であり、図５は異常検出用回路における信号発生器の構成を示す回路図であり、図６は異常検出用回路における接続器の構成を示す回路図であり、図７は異常検出用回路における判定回路および表示器の構成を示す回路図である。

図３に示す抵抗器２０７において、３００、３１０は抵抗素子１ｋΩ（ここでは、各々１３個設けられている）、３０１、３１１は抵抗素子２ｋΩ（ここでは、各々４個設けられている）であり、検査ボード１０３上に半導体チップを２個同時に検査可能なように検査回路２０１が２組（ｎ＝２）設けられている場合の構成例を示しており、この構成例では、各抵抗素子の一端が接地電位に共通接続され、残りの一端が、抵抗素子１ｋΩ３００、３１０についてはそれぞれ１ｋΩ側接続端子３０２、３１２に接続され、抵抗素子２ｋΩ３０１、３１１についてはそれぞれ２ｋΩ側接続端子３０３、３１３に接続されている。

なお、１つの抵抗器（例えばｎ＝１）２０７に、抵抗素子１ｋΩ３００と抵抗素子２ｋΩ３０１のように２種類の抵抗値を設けているのは、それらに同一の印加電圧に対して異なる電流が流れることを利用して、リレーなどで、一方の接点（例えばａ接点）を例えば抵抗素子１ｋΩ３００に接続し、他方の接点（例えばｂ接点）を例えば抵抗素子２ｋΩ３０１に接続することにより、現在の接続側接点を特定するためである。

図４に示す発振回路２０８は、タイマＩＣを用いた一般的な矩形波発振回路であり、４００はタイマＩＣ、４０１は１２ｖ電源を基にタイマＩＣ４００に所定の定電圧（ここでは５ｖ）を供給するレギュレータ、４０２はレギュレータ４０１の入力側に１２ｖ電源を印加するための電源端子、４０３、４１３はタイマＩＣ４００からの矩形波によりスイッチングするスイッチングトランジスタ、４０４、４１４は一端が接地電位に接続された接地抵抗、４０５、４１５は出力端子、４０６、４１６はそれぞれスイッチングトランジスタ４０３、４１３と接地抵抗４０４、４１４のどちらかに切り替えて出力端子４０５、４１５に接続する切り替えスイッチである。

なお、１２ｖ電源は半導体テスタ２００側から供給されており、レギュレータ４０１は、半導体テスタ２００側からの供給電圧の変動に対して、その電圧より低い電圧で安定化させている。

図５に示す信号発生器２０９において、５０１はロジックＩＣ（ＦＰＧＡ、ＣＰＬＤ等）、５０２は基準クロック、５０３はリレー制御信号、５０４はリレー動作時間（１）、５０５は信号発生待ち時間（１）、５０６はパターン信号（１）、５０７は取り込み信号（１）、５０８はリレー動作時間（２）、５０９は取り込み信号（２）、５１０はリレー動作時間（３）、５１１は信号発生待ち時間（２）、５１２はパターン信号（２）、５１３は取り込み信号（３）、５１４はリレー動作時間（４）、５１５はパターン信号（３）、５１６は取り込み信号（４）である。

図６に示す接続器２１０において、６００は半導体テスタ２００からの例えば＋５ｖ、−５ｖ、＋１２ｖ、−１２ｖ、接地電位（ＧＮＤ）の各電位の供給電源を受ける受信側端子、６０１は例えば＋５ｖ、−５ｖ、＋１２ｖ、−１２ｖ、接地電位（ＧＮＤ）の各電位の電圧を半導体テスタ２００に返す返信側端子、６０２は受信側端子６００で受けた半導体テスタ２００からの例えば＋５ｖ、−５ｖ、＋１２ｖ、−１２ｖ、接地電位（ＧＮＤ）の各電位の電圧を、そのまま１：１で返信側端子６０１に戻す戻し配線である。

図７に示す判定回路２１１において、７００は判定信号、７０１は表示器、７０２はＬＥＤ、７０３はＡＮＤ回路、７０４は信号（１）、７０５は信号（２）、７０６は信号（ｎ）である。

以上のように構成された半導体検査装置について、その動作を以下に説明する。
例えば半導体チップの通常検査の前に、検査ボード１０３およびインターフェース（ポゴリング）１０４周辺部に構成された検査回路２０１の動作異常の有無を試験する場合には、まず、図１に示すように、インターフェース（ポゴリング）１０４のプローブカード取り付け部に、半導体チップの通常検査時にプローブカードフォルダ部１０５を介して装着したプローブカード１０２の代わりに、検査回路２０１における動作異常を検出するための異常検出用回路１０６をプローブカード基板と同一基板１０７上に形成した回路異常検出装置１０８を取り付ける。

そして、図２に示すように、抵抗器２０７により、供給電流回路２０２における抵抗の断線やリレーの接点不良やリレー巻線の断線やリレー巻線の線間ショートや配線の線間ショート等による動作異常を検出する。例えば、図３に示す抵抗器２０７において、半導体テスタ２００側から、予め設定した所定電圧を、供給電流回路２０２の各回路を通じて対応する１ｋΩ側接続端子３０２および２ｋΩ側接続端子３０３に印加し、その時に、半導体テスタ２００側から供給電流回路２０２の各回路に流れ出る各電流を、半導体テスタ２００側自身で測定し、そのようにして測定した各電流ごとに、それぞれの規定電流値と比較確認することにより、半導体テスタ２００において供給電流回路２０２の上記動作異常を検出することができる。

また、発振回路２０８により、時間判定回路２０３の時間設定不良や回路不良等による動作異常を検出する。例えば、図４に示す発振回路２０８において、任意の出力端子４０５について、まず切り替えスイッチ４０６の切り替えにより予め設定した期間だけ出力端子４０５が接地抵抗４０４側と接続された状態から、つぎに切り替えスイッチ４０６により出力端子４０５がスイッチングトランジスタ４０３側と接続された状態に切り替え、その時点から予め設定した期間後に、さらに切り替えスイッチ４０６により最初の出力端子４０５が接地抵抗４０４側と接続された状態に戻した場合に、出力端子４０５がスイッチングトランジスタ４０３側と接続された状態にある期間におけるタイマＩＣ４００からの矩形波のパルス数を、その出力端子４０５に接続された時間判定回路２０３によりカウントして、この期間の時間を判定し、その判定結果を受けた半導体テスタ２００側で、時間判定回路２０３による判定時間を、発振回路２０８において予め設定した切り替えスイッチ４０６の切り替えタイミングを基に予め設定した期間の時間と比較確認し、この動作を、発振回路２０８の各出力端子に接続された時間判定回路ごとに実行することにより、半導体テスタ２００において時間判定回路２０３の上記動作異常を検出することができる。

また、信号発生器２０９により、リレー過渡応答回路２０４におけるリレーの劣化による接点不良やリレー巻線の断線やリレー巻線の線間ショートおよびリレー制御信号線の断線や線間ショート等による動作異常を検出する。

以下、図５（ａ）に示す信号発生器２０９を用いて、リレー過度応答回路２０４における動作異常の検出動作について、図５（ｂ）に示す一動作例を説明する。
図５（ａ）に示すように、ＦＰＧＡやＣＰＬＤ等の自由に信号を生成することのできるロジックＩＣ５０１は、リレーの制御信号を受けて、基準クロック５０２を発生させるクロック発生器からの基準クロック５０２を基にパターン信号を発生させる。

次に、図５（ｂ）を用いて信号発生器２０９の動作例を示す。まず、リレーＯＮ動作時の異常検出動作を説明する。
信号発生器２０９は、半導体試験器２００からのリレー制御信号５０３を受け取ると、リレーの規定動作（ＯＮ）時間の待ち時間（信号発生待ち時間（１）５０５）後、パターン信号（１）５０６を出力する。半導体試験器２００は、信号発生待ち時間（１）５０５の待ち時間（１）後にパターン信号（１）５０６を取り込む。

リレー動作が正常な場合、リレー動作時間（１）５０４は信号発生待ち時間（１）５０５以内であるため、信号発生器２０９が出力したパターン信号（１）５０６と同一の取り込み信号（１）５０７を半導体試験器２００は取り込む。

半導体試験器２００において、予め、信号発生器２０９が発生するパターン信号（１）５０６の信号パターンを保持させ、取り込み信号（１）５０７と予め保持したパターン信号（１）５０６を比較して、信号が同一であることが確認でき、その場合にリレーが正常動作していることを確認することが可能である。

リレー動作が異常な場合、リレー動作時間（２）５０８が信号発生待ち時間（１）５０５より長くなり、取り込み信号（２）５０９として、信号発生器２０９が発生するパターン信号（１）５０６とは異なる取り込み信号（２）５０９を半導体試験器２００が取り込む。半導体試験器２００は、パターン信号（１）５０６と取り込み信号（２）５０９を比較することにより、それらの信号が同一でないことが確認でき、その場合にリレーが異常動作していることを確認することが可能である。

次に、リレーＯＦＦ動作時の異常検出動作を説明する。
信号発生器２０９は、半導体試験器２００からのリレー制御信号５０３を受け取ると、リレーの規定動作ＯＦＦ時間の待ち時間（信号発生待ち時間（２）５１１）の後、パターン信号（２）５１２を出力する。半導体試験器２００は、信号発生待ち時間（２）５１１の待ち時間後にパターン信号（２）５１２を取り込む。

リレー動作が正常な場合、リレー動作時間（３）５１０は信号発生待ち時間（２）５１１以内であるため、取り込み信号（３）５１３は何の信号も含まない。半導体試験器２００は、取り込み信号（３）５１３に何の信号もないことを確認することで、リレーが正常動作していることを確認することが可能である。

リレー動作が異常な場合、リレー動作時間（４）５１４は信号発生待ち時間（２）５１１より長くなり、取り込み信号（４）５１６は何らかの信号を含む。半導体試験器２００は、取り込み信号（４）５１６に何らかの信号があることを確認することで、リレーが異常動作していることを確認することが可能である。

上記より、半導体テスタ２００においてリレー過渡応答回路２０４の上記動作異常を検出することができる。
また、接続器２１０により、供給電源回路２０５の断線や線間ショート等による動作異常を検出する。例えば、図６に示す接続器２１０において、半導体テスタ２００側から、通常検査時に半導体チップに供給する例えば＋５ｖ、−５ｖ、＋１２ｖ、−１２ｖ、接地電位（ＧＮＤ）の各電圧を、供給電源回路２０５の各回路を通じて対応する受信側端子６００に印加し、その時に、戻し配線６０２により、返信側端子６０１から供給電源回路２０５の他の各回路を通じて半導体テスタ２００側に戻った各電圧を、半導体テスタ２００側自身で測定し、そのようにして測定した各電圧ごとに、供給電源回路２０５の各回路へ出力した各電圧値と比較確認することにより、半導体テスタ２００において供給電源回路２０５の上記動作異常を検出することができる。

また、判定回路２１１により、供給信号回路２０６のコネクタ１〜ｎにおける不完全接触や線間ショート等による動作異常を検出し、その検出結果をＬＥＤ等により構成された表示器２１２に表示する。

例えば、図７に示す判定回路２１１において、信号（１）７０４、信号（２）７０５、信号（ｎ）７０６は、ＡＮＤ回路７０３上で、全てＯＮ時のみ判定信号７００を出すとともに、ＬＥＤ７０２を点灯させて、装着に問題なしを示す表示器７０１（２１２）として機能することにより、半導体テスタ２００において供給信号回路２０６の上記動作異常を検出することができる。

次に、本実施の形態の半導体検査装置の他の構成について説明する。図１および図２に示す半導体検査装置に対して、以下のように構成することもできる。
図８は本実施の形態の半導体検査装置の他の構成を示すブロック図である。この半導体検査装置においては、図１および図８に示すように、例えばウエハ上の複数（ｎ＞２）の半導体チップ（図示せず）の良否を同時検査する通常検査の際に複数の半導体チップのそれぞれの外部接続端子にそれぞれ電気接触する複数のプローブ針１００がプローブカード基板１０１に取り付けられたプローブカード１０２と、複数の半導体チップに対する同時検査のために複数の半導体チップのそれぞれの電気特性を内蔵のソフトウエアプログラムに従って同時に試験する半導体試験器（半導体テスタ）２００と、複数のプローブ針１００がプローブカード基板１０１を通じて電気接続され、プローブカード基板１０１と半導体試験器２００との間の検査ボード８００およびインターフェース（ポゴリング）１０４周辺部に設けられ、複数の半導体チップのそれぞれに対して試験用信号を処理伝達する複数（ｎ＞２）の検査回路８０１とを有し、半導体チップに対する通常検査時に、複数のプローブ針１００を複数の半導体チップのそれぞれの外部接続端子に電気接触させた状態で、複数の検査回路８０１を通じて試験用信号の処理伝達により得られた半導体試験器２００による試験結果に基づいて、複数の半導体チップを同時検査するように構成されている。

さらに、検査ボード８００およびインターフェース（ポゴリング）１０４周辺部に構成された複数の検査回路８０１の動作異常の有無を試験する場合に、インターフェース（ポゴリング）１０４のプローブカードの取り付け部に、半導体チップの検査時にプローブカードフォルダ部１０５を介して装着したプローブカード１０２の代わりに、複数の検査回路８０１におけるそれぞれの動作異常を検出するための複数（ｎ＞２）の異常検出用回路８０２をプローブカード基板と同一基板８０３上に形成した回路異常検出装置８０４を取り付けるように構成されている。

なお、図８において、複数の（第１〜第ｎ）検査回路８０１のそれぞれは、図２に示す検査回路２０１に相当し、複数の（第１〜第ｎ）異常検出用回路８０２のそれぞれは、図２に示す異常検出用回路１０６に相当する。

以上のように構成することにより、例えばウエハ上の複数の半導体チップに対して、それらの良否を同時に検査するように構成された半導体検査装置の検査ボードおよびインターフェース（ポゴリング）周辺部に構成された検査回路を含む半導体検査装置全体について、それら各部の動作異常の有無を試験することができる。

以上のような本実施の形態の構成によれば、ポゴリングのプローブカード取り付け部に、半導体チップの通常検査時に装着するプローブカードの代わりに、プローブカード同一基板上に異常検出用回路を配置した回路異常検出装置を、プローブカード同一基板によって装着設定することにより、半導体テスタ主体であった異常検出プログラムと回路異常検出機能を、検査装置における更に最先端部にまで展開させて、半導体テスタとウエハ用マザー・ボードとの間に存在する検査ボード及びポゴリング周辺部の検査回路の動作異常をも検出することができる。

そのため、検査ボード及びポゴリング周辺部の検査回路要素を含む検査装置全体にわたって、それらの各部に発生する異常不良の全てを検出することを可能とし、検査装置の異常発生中における無駄な装置稼動を大幅に低減することができ、かつ総合的な異常検出方法の統一化を図り、検査装置に発生する異常不良の検出を検査装置全体にわたって効率的に実行することができる。

その結果、製品としての半導体装置の信頼性を大幅に向上することができるとともに、半導体装置のコストダウンを実現することができる。
また、回路異常検出装置は、異常検出用回路をプローブカード基板と全く同一の基板上に配置して、ポゴリングのプローブカード取り付け部に、半導体チップの通常検査時に装着するプローブカードの代わりに取り付け装着が可能なように構成しているため、回路異常検出装置の異常検出用回路は、従来から半導体チップの通常検査時に装着するプローブカードに使用している既存のプローブカード基板上に搭載することができる。

また、上記により、半導体検査装置の異常状態の有無を試験する際には、半導体チップの通常検査用に装着していたプローブカードから、異常検出用回路がプローブカード基板と全く同一の基板上に配置された回路異常検出装置に、素早くかつ容易に取り替えることができる。

また、上記により、半導体検査装置の異常状態の有無を試験するために、半導体チップの通常検査用に装着していたプローブカードから回路異常検出装置に取り替える際に、その回路異常検出装置の装着時に、回路異常検出装置取り付け用のアダプタなど特別な専用治具を用意する必要をなくすことができる。

本発明の半導体検査装置は、検査装置の不良として、検査ボード及びインターフェース周辺部の検査回路要素を含む検査装置全体にわたって、それらの各部に発生する異常不良の全てを検出することができるもので、例えば半導体ウエハ上の半導体チップを検査するための半導体検査装置等に適用できる。

本発明の実施の形態の半導体検査装置の構造を示す構成断面図 同実施の形態の半導体検査装置の構成を示すブロック図 同実施の形態の半導体検査装置における異常検出用回路の抵抗器の詳細構成を示す回路図 同実施の形態の半導体検査装置における異常検出用回路の発振回路の詳細構成を示す回路図 同実施の形態の半導体検査装置における異常検出用回路の信号発生器の詳細構成を示す回路図 同実施の形態の半導体検査装置における異常検出用回路の接続器の詳細構成を示す回路図 同実施の形態の半導体検査装置における異常検出用回路の判定回路および表示器の詳細構成を示す回路図 同実施の形態の半導体検査装置の他の構成を示すブロック図 従来の半導体検査装置におけるシステム診断実行時のテストヘッド周辺の構造を示す断面図

符号の説明

１００ プローブ針
１０１ プローブカード基板
１０２ プローブカード
１０３ 検査ボード
１０４ ポゴリング
１０５ プローブカードフォルダ部
１０６ 異常検出用回路
１０７ プローブカード同一基板
１０８ 回路異常検出装置
２００ 半導体試験器（半導体テスタ）
２０１ 検査回路
２０２ 供給電流回路
２０３ 時間判定回路
２０４ リレー過渡応答回路
２０５ 供給電源回路
２０６ 供給信号回路
２０７ 抵抗器
２０８ 発振回路
２０９ 信号発生器
２１０ 接続器
２１１ 判定回路
２１２ 表示器
３００、３１０ 抵抗素子１ｋΩ
３０１、３１１ 抵抗素子２ｋΩ
３０２、３１２ １ｋΩ側接続端子
３０３、３１３ ２ｋΩ側接続端子
４００ タイマＩＣ
４０１ レギュレータ
４０２ 電源端子
４０３、４１３ スイッチングトランジスタ
４０４、４１４ 接地抵抗
４０５、４１５ 出力端子
４０６、４１６ 切り替えスイッチ
５０１ ロジックＩＣ（ＦＰＧＡ、ＣＰＬＤ等）
５０２ 基準クロック
５０３ リレー制御信号
５０４ リレー動作時間（１）
５０５ 信号発生待ち時間（１）
５０６ パターン信号（１）
５０７ 取り込み信号（１）
５０８ リレー動作時間（２）
５０９ 取り込み信号（２）
５１０ リレー動作時間（３）
５１１ 信号発生待ち時間（２）
５１２ パターン信号（２）
５１３ 取り込み信号（３）
５１４ リレー動作時間（４）
５１５ パターン信号（３）
５１６ 取り込み信号（４）
６００ 受信側端子
６０１ 返信側端子
６０２ 戻し配線
７００ 判定信号
７０１ 表示器
７０２ ＬＥＤ
７０３ ＡＮＤ回路
７０４ 信号（１）
７０５ 信号（２）
７０６ 信号（ｎ）
８００ 検査ボード
８０１ 第１〜第ｎ検査回路
８０２ 第１〜第ｎ異常検出用回路
８０３ プローブカード同一基板
８０４ 回路異常検出装置
９１０ プローブカード型診断用カード
９４０ テストヘッド
９６０ ウエハ用マザー・ボード
９６２ 検査ボード
９６３ 回路異常検出用診断回路部
９６４ 同軸ケーブル
９６６ プロービング・アッセンブリ
９６９ ポゴピン

Claims (6)

1. 半導体チップを検査するために前記半導体チップの外部接続端子に電気接触する複数のプローブ針がプローブカード基板に取り付けられたプローブカードと、
   前記半導体チップを検査するために前記半導体チップの電気特性を試験する半導体試験器と、
   前記複数のプローブ針が前記プローブカード基板を通じて電気接続され、前記プローブカード基板と前記半導体試験器との間で前記半導体チップの試験用信号を処理伝達する検査回路とを有し、
   前記複数のプローブ針を前記半導体チップの外部接続端子に電気接触させた状態で、前記検査回路を通じて前記試験用信号の処理伝達により得られた前記半導体試験器による試験結果に基づいて、前記半導体チップを検査する半導体検査装置において、
   前記プローブカードの取り付け部に、
   前記プローブカードの代わりに、
   前記検査回路における動作異常を検出するための異常検出用回路を前記プローブカード基板と同一基板上に形成した回路異常検出装置を取り付けて、
   前記検査回路を試験するよう構成した
   ことを特徴とする半導体検査装置。
2. 請求項１記載の半導体検査装置であって、
   前記検査回路を、前記半導体チップの試験用信号として時間信号を処理伝達する時間判定回路を含む複数の信号処理伝達回路で構成し、
   前記異常検出用回路を、前記検査回路における動作異常として前記時間判定回路の動作異常を検出する時間判定動作異常検出回路を含む複数の動作異常検出回路で構成し、
   前記検査回路における前記時間判定回路の動作異常を検出する
   ことを特徴とする半導体検査装置。
3. 請求項１記載の半導体検査装置であって、
   前記検査回路を、前記半導体チップの試験用信号としてリレー制御信号を処理伝達するリレー過渡応答回路を含む複数の信号処理伝達回路で構成し、
   前記異常検出用回路を、前記検査回路における動作異常として前記リレー過渡応答回路の動作異常を検出するリレー過渡応答動作異常検出回路を含む複数の動作異常検出回路で構成し、
   前記検査回路における前記リレー過渡応答回路の動作異常を検出する
   ことを特徴とする半導体検査装置。
4. 請求項１記載の半導体検査装置であって、
   前記検査回路を、前記半導体チップの試験用信号として供給電源を処理伝達する供給電源回路を含む複数の信号処理伝達回路で構成し、
   前記異常検出用回路を、前記検査回路における動作異常として前記供給電源回路の動作異常を検出する電源供給動作異常検出回路を含む複数の動作異常検出回路で構成し、
   前記検査回路における前記供給電源回路の動作異常を検出する
   ことを特徴とする半導体検査装置。
5. 請求項１記載の半導体検査装置であって、
   前記検査回路を、前記半導体チップの試験用信号として供給信号を処理伝達する供給信号回路を含む複数の信号処理伝達回路で構成し、
   前記異常検出用回路を、前記検査回路における動作異常として前記供給信号回路の動作異常を検出する信号供給動作異常検出回路を含む複数の動作異常検出回路で構成し、
   前記検査回路における前記供給信号回路の動作異常を検出する
   ことを特徴とする半導体検査装置。
6. 複数の半導体チップを同時検査するために前記複数の半導体チップのそれぞれの外部接続端子にそれぞれ電気接触する複数のプローブ針がプローブカード基板に取り付けられたプローブカードと、
   前記複数の半導体チップを同時検査するために前記複数の半導体チップのそれぞれの電気特性を同時に試験する半導体試験器と、
   前記複数のプローブ針が前記プローブカード基板を通じて電気接続され、前記プローブカード基板と前記半導体試験器との間で前記複数の半導体チップのそれぞれに対して試験用信号を処理伝達する複数の検査回路とを有し、
   前記複数のプローブ針を前記複数の半導体チップのそれぞれの外部接続端子に電気接触させた状態で、前記複数の検査回路を通じて前記試験用信号の処理伝達により得られた前記半導体試験器による試験結果に基づいて、前記複数の半導体チップを同時検査する半導体検査装置において、
   前記プローブカードの取り付け部に、
   前記プローブカードの代わりに、
   前記複数の検査回路におけるそれぞれの動作異常を検出するための複数の異常検出用回路を前記プローブカード基板と同一基板上に形成した回路異常検出装置を取り付けて、
   前記複数の検査回路を試験するよう構成した
   ことを特徴とする半導体検査装置。

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