JP4992526B2 - クロック再生回路 - Google Patents
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- 2値以上の信号レベルを有する所定周期の多値入力信号が入力され、前記所定周期に同期したクロック信号を出力するクロック再生回路であって、
前記多値入力信号の1ビット長より短い時間だけ、前記多値入力信号を遅延させて第1の多値遅延信号を出力する第1の遅延器と、
前記多値入力信号の1ビット長の時間だけ、前記多値入力信号を遅延させて第2の多値遅延信号を出力する第2の遅延器と、
前記第2の多値遅延信号と前記多値入力信号とを加算して加算信号を出力する加算器と、
前記加算信号を減衰させてしきい値信号として出力する減衰器と、
前記多値入力信号、前記第1の多値遅延信号、及び前記しきい値信号が入力され、前記多値入力信号のレベルが前記しきい値信号のレベル以下のときに論理0となり、前記多値入力信号のレベルが前記しきい値信号のレベルより高いときに論理1となる2値入力信号と、前記第1の多値遅延信号のレベルが前記しきい値信号のレベル以下のときに論理0となり、前記第1の多値遅延信号のレベルが前記しきい値信号のレベルより高いときに論理1となる2値遅延信号との排他的論理和を計算して、この計算結果を排他的論理和信号として出力する排他的論理和回路と、
前記排他的論理和信号のビットレートに相当する周波数の前記クロック信号を出力する素子と
を有することを特徴とするクロック再生回路。 - 前記第1の遅延器は、前記多値入力信号の1ビット長の1/2の時間だけ、前記多値入力信号を遅延させることを特徴とする請求項1に記載のクロック再生回路。
- 前記減衰器は、前記加算器の出力を一定の減衰率で減衰させることを特徴とする請求項1又は2に記載のクロック再生回路。
- 前記一定の減衰率は、0.5であることを特徴とする請求項3に記載のクロック再生回路。
- 前記クロック再生素子は、バンドパスフィルタであることを特徴とする請求項1乃至4のいずれか1項に記載のクロック再生回路。
- 前記多値入力信号は、3値以上の信号であることを特徴とする請求項1乃至5のいずれか1項に記載のクロック再生回路。
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