JP5443837B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5443837B2
JP5443837B2 JP2009136611A JP2009136611A JP5443837B2 JP 5443837 B2 JP5443837 B2 JP 5443837B2 JP 2009136611 A JP2009136611 A JP 2009136611A JP 2009136611 A JP2009136611 A JP 2009136611A JP 5443837 B2 JP5443837 B2 JP 5443837B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
source
terminal
gate
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009136611A
Other languages
English (en)
Other versions
JP2010283236A5 (ja
JP2010283236A (ja
Inventor
晃 武藤
勇一 町田
信也 小池
敦 藤城
政樹 田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009136611A priority Critical patent/JP5443837B2/ja
Priority to US12/767,071 priority patent/US9024423B2/en
Priority to EP20100250901 priority patent/EP2259313A1/en
Priority to CN201010198397.1A priority patent/CN101908530B/zh
Publication of JP2010283236A publication Critical patent/JP2010283236A/ja
Publication of JP2010283236A5 publication Critical patent/JP2010283236A5/ja
Application granted granted Critical
Publication of JP5443837B2 publication Critical patent/JP5443837B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Description

本発明は、半導体装置に関し、特に、樹脂封止型半導体パッケージ形態の半導体装置に適用して有効な技術に関する。
種々の半導体パッケージが用いられているが、半導体チップを封止樹脂部で封止した樹脂封止型の半導体パッケージがある。樹脂封止型の半導体パッケージでは、半導体チップが封止樹脂部内に封止されているので、半導体チップの信頼性を向上することができる。また、封止樹脂部の裏面で端子を露出させることで、樹脂封止型の半導体パッケージの面実装が可能になる。
また、近年、電源回路等の小型化および高速応答対応を達成するため、電源回路に使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高周波数化が進んでいる。特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等のＣＰＵやＤＳＰなどは大電流化および高周波数化する傾向にある。このため、そのＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）の電源を制御する非絶縁型ＤＣ−ＤＣコンバータを構成するパワーＭＯＳ・ＦＥＴも大電流および高周波数に対応可能なように技術開発が進められている。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーＭＯＳＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
特開２００３−１２４４３６号公報（特許文献１）には、ＤＣ−ＤＣコンバータのハイ側のパワーＭＯＳ回路部を有するチップと、ロウ側のパワーＭＯＳ回路部を有するチップとを１つの封止体内に収めた半導体装置に関する技術が記載されている。
特開２００７−２６６２１８号公報（特許文献２）には、ハイサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップと、ロウサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップと、その動作を制御する制御回路が形成された半導体チップとが１つのパッケージに内包された半導体装置に関する技術が記載されている。
特開２００３−１２４４３６号公報 特開２００７−２６６２１８号公報
本発明者の検討によれば、次のことが分かった。
例えばＤＣ−ＤＣコンバータのように、複数個のパワーＭＯＳＦＥＴチップ（パワーＭＯＳＦＥＴが形成された半導体チップ）を使用する場合には、個々のパワーＭＯＳＦＥＴチップを個別にパッケージ化することが一般的である。しかしながら、この場合、パワーＭＯＳＦＥＴチップ毎に半導体パッケージが形成されるため、使用する半導体パッケージの数が多くなり、これら半導体パッケージを実装する実装基板における実装面積（半導体パッケージを実装するのに要する面積）が大きくなってしまう。これは、複数個のパワーＭＯＳＦＥＴチップを使用する電子装置の大型化を招いてしまう。また、半導体パッケージ間を実装基板の配線で接続するため、実装基板の配線の寄生インダクタンスが大きくなり、電源効率が低下してしまう。
そこで、複数個のパワーＭＯＳＦＥＴチップを横に並べて配置してパッケージ化することが考えられる。例えば、２つのパワーＭＯＳＦＥＴチップを横に並べて配置してパッケージ化した場合には、２つのパワーＭＯＳＦＥＴチップに対して１つの半導体パッケージが形成される。これにより、実装基板に実装する半導体パッケージの数を少なくすることができる。しかしながら、この場合、パワーＭＯＳＦＥＴチップを横に並べて配置しているため、半導体パッケージ全体の平面積が大きくなってしまう。このため、半導体パッケージを実装する実装基板における実装面積（半導体パッケージを実装するのに要する面積）が大きくなり、複数個のパワーＭＯＳＦＥＴチップを使用する電子装置の大型化を招いてしまう。
このため、複数個のパワーＭＯＳＦＥＴチップをパッケージ化した半導体装置をできるだけ小型化（小面積化）することが望まれる。
本発明の目的は、半導体装置の特性を向上すること、特に半導体装置を小型化できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態によれば、パワーＭＯＳＦＥＴが形成された第１半導体チップの上方に、他のパワーＭＯＳＦＥＴが形成された第２半導体チップを配置し、樹脂で封止した半導体装置が提供される。ここで、第１半導体チップのゲート用電極上に第２半導体チップが重ならないように配置していることを特徴としている。
上記の半導体装置においては、第1半導体チップおよび第２半導体チップの互いの中心をずらして配置するのが好ましい。
上記の半導体装置においては、第１半導体チップおよび第２半導体チップのサイズが同一で、それぞれのソース用電極およびゲート用電極の形状および配置が同一であるのが好ましい。
また、上記の半導体装置において、第１および第２半導体装置のパワーＭＯＳＦＥＴはそれぞれ、ＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴおよびロウサイドＭＯＳＦＥＴとして用いるのが好適である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の特性を向上させることができる。
本発明の一実施の形態である半導体装置を有するＤＣ−ＤＣコンバータの一例を示す回路図である。 図１のＤＣ−ＤＣコンバータの基本動作波形図である。 本発明の一実施の形態である半導体装置の斜視図である。 本発明の一実施の形態である半導体装置の斜視図である。 本発明の一実施の形態である半導体装置の上面図である。 本発明の一実施の形態である半導体装置の下面図（裏面図）である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の平面図である。 図２１と同じ半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の平面図である。 図２３と同じ半導体装置の製造工程中の断面図である。 図２３に続く半導体装置の製造工程中の平面図である。 図２５と同じ半導体装置の製造工程中の断面図である。 図２５に続く半導体装置の製造工程中の平面図である。 図２７と同じ半導体装置の製造工程中の断面図である。 図２８に続く半導体装置の製造工程中の断面図である。 図２９に続く半導体装置の製造工程中の平面図である。 図３０と同じ半導体装置の製造工程中の断面図である。 モールド工程の説明図である。 モールド工程の説明図である。 モールド工程の説明図である。 本発明の一実施の形態である半導体装置に用いられている半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の一実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の平面図である。 図４３と同じ半導体装置の製造工程中の断面図である。 図４３に続く半導体装置の製造工程中の平面図である。 図４５と同じ半導体装置の製造工程中の断面図である。 図４５に続く半導体装置の製造工程中の平面図である。 図４７と同じ半導体装置の製造工程中の断面図である。 図４７に続く半導体装置の製造工程中の平面図である。 図４９と同じ半導体装置の製造工程中の断面図である。 図５０に続く半導体装置の製造工程中の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の上面図である。 本発明の他の実施の形態である半導体装置の下面図（裏面図）である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の断面図である。 図６２に続く半導体装置の製造工程中の断面図である。 図６３に続く半導体装置の製造工程中の断面図である。 図６４に続く半導体装置の製造工程中の断面図である。 本発明の他の実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の他の実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の他の実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。
（実施の形態１）
＜ＤＣ−ＤＣコンバータの回路構成について＞
本発明の一実施の形態の半導体装置を図面を参照して説明する。
図１は本発明の一実施の形態の半導体装置（半導体パッケージ）ＳＭ１を有するＤＣ−ＤＣコンバータ、ここでは非絶縁型ＤＣ−ＤＣコンバータ（ＤＣ−ＤＣコンバータ）１の一例を示す回路図、図２は図１の非絶縁型ＤＣ−ＤＣコンバータ１の基本動作波形図をそれぞれ示している。
この非絶縁型ＤＣ−ＤＣコンバータ１は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられており、半導体装置ＳＭ１と、２つのドライバ回路（駆動回路）ＤＲ１，ＤＲ２と、制御回路ＣＴＣと、入力コンデンサＣｉｎと、出力コンデンサＣｏｕｔと、コイルＬとを有している。なお、符号のＶＩＮは入力電源、ＧＮＤは基準電位（例えばグランド電位で０Ｖ）、Ｉｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。
半導体装置ＳＭ１は、２つのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１を有している。このパワーＭＯＳＦＥＴＱＨ１，ＱＬ１は、１つの半導体装置ＳＭ１内に封止（収容）されている。
ドライバ回路（駆動回路）ＤＲ１，ＤＲ２は、上記制御回路ＣＴＣから供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号に応じて、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子の電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。一方のドライバ回路ＤＲ１の出力は、パワーＭＯＳＱＨ１のゲート端子に電気的に接続されている。他方のドライバ回路ＤＲ２の出力は、パワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。なお、ＶＤＩＮはドライバ回路ＤＲ１，ＤＲ２の入力電源を示している。
上記パワーＭＯＳＱＨ１，ＱＬ１は、入力電源ＶＩＮの高電位（第１の電源電位）供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２の電源電位）ＧＮＤ供給用の端子（第２電源端子）ＥＴ２との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電源ＶＩＮの高電位供給用の端子ＥＴ１と出力ノード（出力端子）Ｎとの間に直列に接続され、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＮと基準電位ＧＮＤ供給用の端子ＥＴ２との間に直列に接続されている。なお、符号のＤｐ１はパワーＭＯＳＱＨ１の寄生ダイオード（内部ダイオード）、Ｄｐ２はパワーＭＯＳＱＬ１の寄生ダイオード（内部ダイオード）を示している。また、符合のＤはパワーＭＯＳＱＨ１，ＱＬ１のドレイン、ＳはパワーＭＯＳＱＨ１，ＱＬ１のソースを示している。
パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬにエネルギーを蓄えるためのスイッチ機能を有している。コイルＬは、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷ＬＤの入力）に電力を供給する素子である。
このハイサイド用のパワーＭＯＳＱＨ１は、半導体チップ（ハイサイド用半導体チップ）ＣＰＨに形成されている。また、このパワーＭＯＳＱＨ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップＣＰＨの厚さ方向に形成される。この場合、半導体チップＣＰＨの主面（半導体チップＣＰＨの厚さ方向に直交する面）に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、半導体装置ＳＭ１を小型化することができる。
一方、パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＬ１は、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、制御回路ＣＴＣからの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳＱＬ１は、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタである。
このロウサイド用のパワーＭＯＳＱＬ１は、上記半導体チップＣＰＨとは別の半導体チップ（ロウサイド用半導体チップ）ＣＰＬに形成されている。このパワーＭＯＳＱＬ１は、例えばｎチャネル型のパワーＭＯＳにより形成されており、上記パワーＭＯＳＱＨ１と同様にチャネルが半導体チップＣＰＬの厚さ方向に形成される。チャネルが半導体チップＣＰＬの厚さ方向に形成されるパワーＭＯＳを使用している理由は、図２の非絶縁型ＤＣ−ＤＣコンバータ１の基本動作波形に示すように、ロウサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップＣＰＬの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーＭＯＳＱＬ１を、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図２において、Ｔｏｎはハイサイド用のパワーＭＯＳＱＨ１のオン時のパルス幅、Ｔはパルス周期を示している。
なお、上記ハイサイド用のパワーＭＯＳＱＨ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）のハイサイドＭＯＳＦＥＴ（ハイサイド用のＭＯＳＦＥＴ）とみなすことができ、上記ロウサイド用のパワーＭＯＳＱＬ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）のロウサイドＭＯＳＦＥＴ（ロウサイド用のＭＯＳＦＥＴ）とみなすことができる。また、上記ドライバ回路ＤＲ１，ＤＲ２は、パワーＭＯＳＱＨ１，ＱＬ１のドライバ回路（駆動回路）とみなすことができる。
上記制御回路ＣＴＣは、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路であり、例えばＰＷＭ（Pulse Width Modulation）回路によって構成されている。このＰＷＭ回路は、指令信号と三角波の振幅とを比較してＰＷＭ信号（制御信号）を出力する。このＰＷＭ信号により、パワーＭＯＳＱＨ１，ＱＬ１（すなわち、非絶縁型ＤＣ−ＤＣコンバータ１）の出力電圧（すなわち、パワーＭＯＳＱＨ１，ＱＬ１の電圧スイッチオンの幅（オン時間））が制御されるようになっている。
この制御回路ＣＴＣの出力は、ドライバ回路ＤＲ１，ＤＲ２の入力に電気的に接続されている。ドライバ回路ＤＲ１，ＤＲ２のそれぞれの出力は、それぞれパワーＭＯＳＱＨ１のゲート端子およびパワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。
上記入力コンデンサＣｉｎは、入力電源ＶＩＮから供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを非絶縁型ＤＣ−ＤＣコンバータ１の主回路に供給する電源であり、入力電源ＶＩＮに並列に電気的に接続されている。上記出力コンデンサＣｏｕｔは、上記コイルＬと負荷ＬＤとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている。
非絶縁型ＤＣ−ＤＣコンバータ１のパワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードＮが設けられている。この出力ノードＮは、出力配線を介してコイルＬと電気的に接続され、さらに出力配線を介して負荷ＬＤと電気的に接続されている。この負荷ＬＤには、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。
このような非絶縁型ＤＣ−ＤＣコンバータ１では、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、端子ＥＴ１からパワーＭＯＳＱＨ１を通じて出力ノードＮに電流（第１電流）Ｉ１が流れる。一方、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬの逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にロウサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。
＜半導体装置の構造について＞
図３および図４は、本実施の形態の半導体装置ＳＭ１の斜視図であり、図５は、半導体装置ＳＭ１の上面図（平面図）であり、図６は半導体装置ＳＭ１の下面図（底面図、裏面図、平面図）であり、図７〜図１２は半導体装置ＳＭ１の断面図（側面断面図）であり、図１３〜図１６は、半導体装置ＳＭ１の平面透視図である。このうち、図３は、半導体装置ＳＭ１を斜め上方から見た場合の斜視図に対応し、図４は、半導体装置ＳＭ１を斜め下方から見た場合の斜視図に対応する。また、図１３のＡ１−Ａ１線の断面が図７にほぼ対応し、図１３のＡ２−Ａ２線の断面が図８にほぼ対応し、図１３のＢ１−Ｂ１線の断面が図９にほぼ対応し、図１３のＢ２−Ｂ２線の断面が図１０にほぼ対応し、図１３のＢ３−Ｂ３線の断面が図１１にほぼ対応し、図１３のＢ４−Ｂ４線の断面が図１２にほぼ対応する。また、図１３は、半導体装置ＳＭ１において、封止樹脂部ＭＲを透視した状態が示され、図１４は、図１３において、更にゲート端子ＴＧＬおよびソース端子ＴＳＬを外した（透視した）状態が示され、図１５は、図１４において、更に半導体チップＣＰＬを外した（透視した）状態が示され、図１６は、図１５において、更にゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤを外した（透視した）状態が示されている。なお、理解を簡単にするために、図１３〜図１６では、封止樹脂部ＭＲの外形を二点鎖線で示してある。また、平面図に示される符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。
本実施の形態の半導体装置（半導体パッケージ）ＳＭ１は、樹脂封止形の半導体パッケージである。すなわち、半導体装置ＳＭ１は、樹脂封止型半導体パッケージ形態の半導体装置である。
また、本実施の形態では、上述のように、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬとを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＳＭ１としている。こうすることで、非絶縁型ＤＣ−ＤＣコンバータ１の小型化（小面積化）が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。
このように、本実施の形態の半導体装置ＳＭ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）を含む半導体装置である。換言すれば、半導体装置ＳＭ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）の少なくとも一部を構成する半導体装置であり、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ１）の少なくとも一部を含んでいる。
半導体装置ＳＭ１の具体的な構造を、図３〜図１６を参照して説明する。
図３〜図１６に示される本実施の形態の半導体装置ＳＭ１は、半導体チップＣＰＨ，ＣＰＬと、導電体によって形成されたドレイン端子ＴＤＨ、ゲート端子ＴＧＬ，ＴＧＨ、ソース端子ＴＳＬおよびソース・ドレイン端子ＴＳＤと、これらを封止する封止樹脂部（封止部、封止樹脂）ＭＲとを備えている。
封止樹脂部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂部ＭＲを形成することができる。封止樹脂部ＭＲにより、半導体チップＣＰＨ，ＣＰＬ、ゲート端子ＴＧＬ，ＴＧＨ、ソース端子ＴＳＬ、ドレイン端子ＴＤＨおよびソース・ドレイン端子ＴＳＤが封止され、保護される。
封止樹脂部ＭＲは、互いに反対側に位置する２つの主面ＭＲａ，ＭＲｂを有しており、封止樹脂部ＭＲの主面ＭＲａが封止樹脂部ＭＲの上面（表面）となり（図５参照）、封止樹脂部ＭＲの主面ＭＲｂが封止樹脂部ＭＲ裏面（底面、下面）となっている。封止樹脂部ＭＲの主面ＭＲｂ、すなわち半導体装置ＳＭ１の裏面（底面、下面）が（図６参照）、半導体装置ＳＭ１の実装面である。
封止樹脂部ＭＲの平面形状は矩形（長方形）であり、平面的に見ると（すなわち封止樹脂部ＭＲの主面ＭＲｂに平行な平面で見ると）、図５および図６に示されるように、第１方向Ｘに平行でかつ互いに対向する辺ＳＤ１，ＳＤ３と、第１方向Ｘに直交する第２方向Ｙに平行でかつ互いに対向する辺ＳＤ２，ＳＤ４とを有している。
半導体チップＣＰＬ，ＣＰＨは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップＣＰＬ，ＣＰＨに分離したものである。半導体チップＣＰＬおよび半導体チップＣＰＨは、平面矩形状である。半導体チップＣＰＬ，ＣＰＨは、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
半導体チップ（第１半導体チップ）ＣＰＨは、互いに反対側に位置する２つの主面である表面（半導体素子形成側の主面）および裏面（表面とは反対側の主面）を有しており、半導体チップＣＰＨの表面に形成されたソースパッド電極（表面電極）ＰＤＳＨおよびゲートパッド電極（表面電極）ＰＤＧＨと、半導体チップＣＰＨの裏面の全面に形成された裏面ドレイン電極（裏面電極）ＢＥＨとを有している（図７等参照）。なお、半導体チップＣＰＨのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨを形成した側の主面を、半導体チップＣＰＨの表面ＣＰＨａと呼び、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨ側の主面を、半導体チップＣＰＨの裏面（符号は省略）と呼ぶものとする。半導体チップＣＰＨの裏面（裏面ドレイン電極ＢＥＨ）がドレイン端子ＴＤＨに対向し、半導体チップＣＰＨの表面ＣＰＨａはゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤに対向している。
半導体チップＣＰＨの裏面の裏面ドレイン電極（第１裏面ドレイン電極）ＢＥＨは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のドレインＤに電気的に接続されている。すなわち、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨは、上記ハイサイド用のパワーＭＯＳＱＨ１のドレイン電極に対応する。
半導体チップＣＰＨの表面ＣＰＨａのゲートパッド電極（第１ゲート用電極）ＰＤＧＨは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨは、上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極用パッド（ボンディングパッド、パッド電極）に対応する。
半導体チップＣＰＨの表面ＣＰＨａのソースパッド電極（第１ソース用電極）ＰＤＳＨは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳに電気的に接続されている。すなわち、半導体チップＣＰＨのソースパッド電極ＰＤＳＨは、上記ハイサイド用のパワーＭＯＳＱＨ１のソース電極用パッド（ボンディングパッド、パッド電極）に対応する。
半導体チップ（第２半導体チップ）ＣＰＬの構成は、半導体チップＣＰＨの構成とほぼ同様である。すなわち、半導体チップＣＰＬは、互いに反対側に位置する２つの主面である表面（半導体素子形成側の主面）および裏面（表面とは反対側の主面）を有しており、半導体チップＣＰＬの表面に形成されたソースパッド電極（表面電極）ＰＤＳＬおよびゲートパッド電極（表面電極）ＰＤＧＬと、半導体チップＣＰＬの裏面の全面に形成された裏面ドレイン電極（裏面電極）ＢＥＬとを有している（図７等参照）。なお、半導体チップＣＰＬのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬを形成した側の主面を、半導体チップＣＰＬの表面ＣＰＬａと呼び、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬ側の主面を、半導体チップＣＰＬの裏面（符号は省略）と呼ぶものとする。半導体チップＣＰＬの裏面（裏面ドレイン電極ＢＥＬ）がソース・ドレイン端子ＴＳＤに対向し、半導体チップＣＰＬの表面ＣＰＬａはソース端子ＴＳＬおよびゲート端子ＴＧＬに対向している。
半導体チップＣＰＬの裏面の裏面ドレイン電極（第２裏面ドレイン電極）ＢＥＬは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のドレインＤに電気的に接続されている。すなわち、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬは、上記ロウサイド用のパワーＭＯＳＱＬ１のドレイン電極に対応する。
半導体チップＣＰＬの表面ＣＰＬａのゲートパッド電極（第２ゲート用電極）ＰＤＧＬは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬは、上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極用パッド（ボンディングパッド、パッド電極）に対応する。
半導体チップＣＰＬの表面ＣＰＬａのソースパッド電極（第２ソース用電極）ＰＤＳＬは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳに電気的に接続されている。すなわち、半導体チップＣＰＬのソースパッド電極ＰＤＳＬは、上記ロウサイド用のパワーＭＯＳＱＬ１のソース電極用パッド（ボンディングパッド、パッド電極）に対応する。
ゲート端子（ゲート用端子、ゲート接続用導体部、導体部）ＴＧＬ，ＴＧＨ、ドレイン端子（ドレイン用端子、ドレイン接続用導体部、導体部）ＴＤＨ、ソース端子（ソース用端子、ソース接続用導体部、導体部）ＴＳＬ、およびソース・ドレイン端子（ソースおよびドレイン用端子、ソースおよびドレイン接続用導体部、導体部）ＴＳＤは（図８等参照）、導電体からなり、好ましくは、銅（Ｃｕ）または銅合金などの金属材料からなる。
図７〜図１２からも分かるように、半導体チップＣＰＨは、半導体チップＣＰＨの下側に位置するドレイン端子ＴＤＨと、半導体チップＣＰＨの上側に位置するゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤとの間に、半導体チップＣＰＨの表面ＣＰＨａ側が上方（ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤ側）を向くように配置されている。半導体チップＣＰＬは、半導体チップＣＰＬの下側に位置するソース・ドレイン端子ＴＳＤと、半導体チップＣＰＬの上側に位置するゲート端子ＴＧＬおよびソース端子ＴＳＬとの間に、半導体チップＣＰＬの表面ＣＰＬａ側が上方（ゲート端子ＴＧＬおよびソース端子ＴＳＬ側）を向くように配置されている。すなわち、ドレイン端子ＴＤＨ上に半導体チップＣＰＨが配置され、半導体チップＣＰＨ上にゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤが配置され、ソース・ドレイン端子ＴＳＤ上に半導体チップＣＰＬが配置され、半導体チップＣＰＬ上にゲート端子ＴＧＬおよびソース端子ＴＳＬが配置されているのである。
そして、導電性の接合材ＢＭ１を介して、ドレイン端子ＴＤＨ（の上面）が半導体チップＣＰＨの裏面ドレイン電極ＢＥＨと接合（接着、接続）され、ゲート端子ＴＧＨ（の下面）が半導体チップＣＰＨの表面ＣＰＨａのゲートパッド電極ＰＤＧＨと接合（接着、接続）され、ソース・ドレイン端子ＴＳＤ（の下面）が、半導体チップＣＰＨの表面ＣＰＨａのソースパッド電極ＰＤＳＨと接合（接着、接続）されている。また、導電性の接合材ＢＭ１を介して、ソース・ドレイン端子ＴＳＤ（の上面）が半導体チップＣＰＬの裏面ドレイン電極ＢＥＬと接合（接着、接続）され、ゲート端子ＴＧＬ（の下面）が半導体チップＣＰＬの表面ＣＰＬａのゲートパッド電極ＰＤＧＬと接合（接着、接続）され、ソース端子ＴＳＬ（の下面）が、半導体チップＣＰＬの表面ＣＰＬａのソースパッド電極ＰＤＳＬと接合（接着、接続）されている。
このため、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨは、導電性の接合材ＢＭ１を介してドレイン端子（ドレイン用端子）ＴＤＨに電気的に接続されている。また、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨは、導電性の接合材ＢＭ１を介してゲート端子（ゲート用第１端子）ＴＧＨに電気的に接続され、半導体チップＣＰＨのソースパッド電極ＰＤＳＨは、導電性の接合材ＢＭ１を介してソース・ドレイン端子（ソース・ドレイン用端子）ＴＳＤに電気的に接続されている。また、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬは、導電性の接合材ＢＭ１を介してソース・ドレイン端子（ソース・ドレイン用端子）ＴＳＤに電気的に接続されている。また、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬは、導電性の接合材ＢＭ１を介してゲート端子（ゲート用第２端子）ＴＧＬに電気的に接続され、半導体チップＣＰＬのソースパッド電極ＰＤＳＬは、導電性の接合材ＢＭ１を介してソース端子（ソース用端子）ＴＳＬに電気的に接続されている。従って、ソース・ドレイン端子ＴＳＤは、半導体チップＣＰＨのソースパッド電極ＰＤＳＨに接合材ＢＭ１を介して電気的に接続されるとともに、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬにも接合材ＢＭ１を介して電気的に接続されている。接合材（接着材）ＢＭ１は導電性を有しており、好ましくは半田または銀（Ａｇ）ペーストを硬化したものである。
ドレイン端子ＴＤＨは、折り曲げられておらず(折り曲げ加工されておらず)、平坦である。ドレイン端子ＴＤＨの下面に対応するドレイン端子ＴＤＨの主面ＴＤＨａは、封止樹脂部ＭＲの主面ＭＲｂから露出されている。ここで、ドレイン端子ＴＤＨの主面ＴＤＨａは、半導体チップＣＰＨが搭載されている側（すなわち半導体チップＣＰＨの裏面に対向する側）とは反対側の主面である。辺ＳＤ２，ＳＤ４に対応する封止樹脂部ＭＲの側面からドレイン端子ＴＤＨの一部が若干突出しているが、それ以外の部分のドレイン端子ＴＤＨの側面は、封止樹脂部ＭＲに覆われて封止されている。また、ドレイン端子ＴＤＨの上面（主面ＴＤＨａとは反対側の主面）の一部は、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨに導電性の接合材ＢＭ１を介して接合され、ドレイン端子ＴＤＨの上面の他の部分は、封止樹脂部ＭＲに覆われて封止されている。また、図６〜図８および図１２に示されるように、ドレイン端子ＴＤＨには、半導体チップＣＰＨの直下以外の領域において、ドレイン端子ＴＤＨの上面から主面ＴＤＨａに貫通する開口部（孔部、貫通孔）ＯＰが設けられており、この開口部ＯＰ内を封止樹脂部ＭＲで満たすことで、ドレイン端子ＴＤＨを封止樹脂部ＭＲから抜け難くしている。
ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬのそれぞれの一部は、封止樹脂部ＭＲの側面から突出して、封止樹脂部ＭＲの外部で折り曲げられている。すなわち、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬのそれぞれは、封止樹脂部ＭＲ内に位置する部分は平坦であるが、封止樹脂部ＭＲの側面から突出する部分（封止樹脂部ＭＲの外部に位置する部分、すなわちアウタリード部）で折り曲げ加工されているのである（図９、図１２等参照）。なお、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各々において、封止樹脂部ＭＲの外部に位置する部分をアウタリード部と呼ぶものとする。
折り曲げによって形成されたゲート端子ＴＧＨのアウタリード部の下面ＴＧＨｂと、ソース・ドレイン端子ＴＳＤのアウタリード部の下面ＴＳＤｂと（図１２参照）、ゲート端子ＴＧＬのアウタリード部の下面ＴＧＬｂと、ソース端子ＴＳＬのアウタリード部の下面ＴＳＬｂとは（図９参照）、封止樹脂部ＭＲの主面ＭＲｂで露出されたドレイン端子ＴＤＨの主面ＴＤＨａと実質的に同一平面上に形成されている。これら同一平面上にある、ゲート端子ＴＧＨのアウタリード部の下面ＴＧＨｂ、ソース・ドレイン端子ＴＳＤのアウタリード部の下面ＴＳＤｂ、ゲート端子ＴＧＬのアウタリード部の下面ＴＧＬｂ、ソース端子ＴＳＬのアウタリード部の下面ＴＳＬｂおよびドレイン端子ＴＤＨの主面ＴＤＨａが、半導体装置ＳＭ１の外部接続用の端子（外部端子）となる。このため、半導体装置ＳＭ１は、面実装が可能であり、半導体装置ＳＭ１の裏面（封止樹脂部ＭＲの主面ＭＲｂ）が半導体装置ＳＭ１の実装面となる。
また、半導体チップＣＰＨ，ＣＰＬは封止樹脂部ＭＲから全く露出していないが、ドレイン端子ＴＤＨ、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬのそれぞれは、封止樹脂部ＭＲからの露出部を有している。このため、封止樹脂部ＭＲは、半導体チップＣＰＨ，ＣＰＬと、ドレイン端子ＴＤＨ、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの一部とを封止する封止樹脂部とみなすことができる。
また、半導体装置ＳＭ１においては、ソース・ドレイン端子ＴＳＤは、下側の半導体チップＣＰＨのソースパッド電極ＰＤＳＨと、上側の半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとの両方に、接合材ＢＭ１を介して接合されて電気的に接続されている。このため、下側の半導体チップＣＰＨのソースパッド電極ＰＤＳＨと、上側の半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとが、接合材ＢＭ１およびソース・ドレイン端子ＴＳＤを介して電気的に接続された状態となっている。従って、ソース・ドレイン端子ＴＳＤは、下側の半導体チップＣＰＨのソース端子と、上側の半導体チップＣＰＬのドレイン端子を兼ねることになる。これにより、上記パワーＭＯＳＱＨ１のソースと上記パワーＭＯＳＱＬ１のドレインとが電気的に接続され、下側の半導体チップＣＰＨに形成された上記パワーＭＯＳＱＨ１と、上側の半導体チップＣＰＬに形成された上記パワーＭＯＳＱＬ１とを直列に接続することができる。
半導体装置ＳＭ１において、封止樹脂部ＭＲ内の端子および半導体チップを層構造とみなすと、最下層である第１層にドレイン端子ＴＤＨが配置され、その上の第２層に半導体チップＣＰＨが配置され、その上の第３層にゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとが配置され、その上の第４層に半導体チップＣＰＬが配置され、その上の第５層にゲート端子ＴＧＬとソース端子ＴＳＬとが配置された構造となっている。第５層に配置されたゲート端子ＴＧＬとソース端子ＴＳＬとは、同層（同じ高さ位置）に配置されているが（図９参照）、平面的に重ならないように分離して形成されており、間に介在する封止樹脂部ＭＲによって電気的に絶縁されている。また、第３層に配置されたゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとは、同層（同じ高さ位置）に配置されているが、平面的に重ならないように分離して形成されており、間に介在する封止樹脂部ＭＲによって電気的に絶縁されている（図１２参照）。
なお、本願において、「平面的に見る」と言うときは、封止樹脂部ＭＲの主面ＭＲｂに平行な平面（これは半導体チップＣＰＨ，ＣＰＬの表面ＣＰＨａ，ＣＰＬａや半導体チップＣＰＨ，ＣＰＬの裏面に略平行な平面にも対応する）で見る場合を意味する。また、「平面的に重なる」または「平面的に重ならない」と言うときは、封止樹脂部ＭＲの主面ＭＲｂに平行な平面で見た（投影して見た）ときに「平面的に重なる」または「平面的に重ならない」場合を意味する。従って、封止樹脂部ＭＲの主面ＭＲｂに略垂直な方向を上下方向とし、ある部材の直下（または直上）に他の部材が位置していれば、ある部材と他の部材とは平面的に重なっており、ある部材の直下（または直上）に他の部材が位置していなければ、ある部材と他の部材とは平面的に重ならないということになる。
ドレイン端子ＴＤＨ上に半導体チップＣＰＨが接合材ＢＭ１を介して搭載（配置）されており、半導体チップＣＰＨはドレイン端子ＴＤＨに平面的に内包されている。半導体チップＣＰＨ上に接合材ＢＭ１を介してゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとが搭載（配置）されており、ゲート端子ＴＧＨの一部とソース・ドレイン端子ＴＳＤの一部とが半導体チップＣＰＨに平面的に重なっている。具体的には、ゲート端子ＴＧＨの一部が半導体チップＣＰＨのゲートパッド電極ＰＤＧＨと平面的に重なっており、この重なり領域において、ゲート端子ＴＧＨと半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとが接合材ＢＭ１で接合されている。また、ソース・ドレイン端子ＴＳＤの一部が半導体チップＣＰＨのソースパッド電極ＰＤＳＨと平面的に重なっており、この重なり領域において、ソース・ドレイン端子ＴＳＤと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとが接合材ＢＭ１で接合されている。
ソース・ドレイン端子ＴＳＤ上に半導体チップＣＰＬが接合材ＢＭ１を介して搭載（配置）されており、半導体チップＣＰＬはソース・ドレイン端子ＴＳＤに平面的に内包され、ゲート端子ＴＧＨは、半導体チップＣＰＬに平面的に重なっていない（図７等参照）。ゲート端子ＴＧＨは半導体チップＣＰＬと平面的に重なっていないため、ゲート端子ＴＧＨは半導体チップＣＰＬ（特に裏面ドレイン電極ＢＥＬ）に接しておらず、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬは、ソース・ドレイン端子ＴＳＤと導電性の接合材ＢＭ１を介して電気的に接続するが、ゲート端子ＴＧＨとは電気的に接続していない状態となっている。
半導体チップＣＰＬ上に接合材ＢＭ１を介してゲート端子ＴＧＬとソース端子ＴＳＬとが搭載（配置）されており、ゲート端子ＴＧＬの一部とソース端子ＴＳＬの一部とが半導体チップＣＰＬに平面的に重なっている（図９等参照）。具体的には、ゲート端子ＴＧＬの一部が半導体チップＣＰＬのゲートパッド電極ＰＤＧＬと平面的に重なっており、この重なり領域において、ゲート端子ＴＧＬと半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとが接合材ＢＭ１で接合されている。また、ソース端子ＴＳＬの一部が半導体チップＣＰＬのソースパッド電極ＰＤＳＬと平面的に重なっており、この重なり領域において、ソース端子ＴＳＬと半導体チップＣＰＬのソースパッド電極ＰＤＳＬとが接合材ＢＭ１で接合されている。
ゲート端子ＴＧＬは、封止樹脂部ＭＲの辺ＳＤ１に対応する側面から、封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。ゲート端子ＴＧＨは、封止樹脂部ＭＲの辺ＳＤ３に対応する側面から、封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。ソース端子ＴＳＬは、封止樹脂部ＭＲの辺ＳＤ１に対応する側面と辺ＳＤ３に対応する側面とから、封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。ソース・ドレイン端子ＴＳＤは、封止樹脂部ＭＲの辺ＳＤ１に対応する側面と辺ＳＤ３に対応する側面とから、封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。また、ソース端子ＴＳＬは、封止樹脂部ＭＲの辺ＳＤ１に対応する側面では、ゲート端子ＴＧＬのアウタリード部を挟むように２箇所で封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。また、ソース・ドレイン端子ＴＳＤは、封止樹脂部ＭＲの辺ＳＤ３に対応する側面では、ゲート端子ＴＧＨのアウタリード部を挟むように２箇所で封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。
なお、ゲート端子ＴＧＬとソース端子ＴＳＬとは、封止樹脂部ＭＲの側面において、同じ高さ位置から封止樹脂部ＭＲの外部に導出されている。また、ゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとは、封止樹脂部ＭＲの側面において、同じ高さ位置から封止樹脂部ＭＲの外部に導出されている。しかしながら、封止樹脂部ＭＲの側面において、ゲート端子ＴＧＬおよびソース端子ＴＳＬは、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤとは、異なる高さ位置で封止樹脂部ＭＲの外部に導出されている。すなわち、封止樹脂部ＭＲの側面において、ゲート端子ＴＧＬおよびソース端子ＴＳＬが封止樹脂部ＭＲの外部に導出された高さ位置よりも低い位置で、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤが封止樹脂部ＭＲの外部に導出されているのである。そして、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤが封止樹脂部ＭＲの外部に導出される高さ位置よりも低い位置に、ドレイン端子ＴＤＨは位置している。
また、封止樹脂部ＭＲの内部において、同層（同じ高さ位置）のゲート端子ＴＧＬとソース端子ＴＳＬとは平面的に重なっておらず、同層（同じ高さ位置）のゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとは平面的に重なっていない。これは、封止樹脂部ＭＲの内部において、同層のゲート端子ＴＧＬとソース端子ＴＳＬとを電気的に分離し、同層のゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとを電気的に分離するためである。
また、封止樹脂部ＭＲの内部において、ソース端子ＴＳＬおよびゲート端子ＴＧＬは、一部が下層のソース・ドレイン端子ＴＳＤと平面的に重なっている。これは、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬの全面をソース・ドレイン端子ＴＳＤに接合材ＢＭ１で接合するために、半導体チップＣＰＬがソース・ドレイン端子ＴＳＤに平面的に内包されるように配置し、この半導体チップＣＰＬのソースパッド電極ＰＤＳＬに平面的に重なるようにソース端子ＴＳＬを配置し、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに平面的に重なるようにゲート端子ＴＧＬを配置するためである。このため、封止樹脂部ＭＲの内部において、ソース端子ＴＳＬおよびゲート端子ＴＧＬは、間に半導体チップＣＰＬを挟んで、ソース・ドレイン端子ＴＳＤと対向する（すなわち平面的に重なる）ことになる。
一方、封止樹脂部ＭＲの外部においては、ソース端子ＴＳＬとゲート端子ＴＧＬとソース・ドレイン端子ＴＳＤとゲート端子ＴＧＨとは、互いに平面的に重なっていない（図６等参照）。封止樹脂部ＭＲの外部で、ソース端子ＴＳＬとゲート端子ＴＧＬとソース・ドレイン端子ＴＳＤとゲート端子ＴＧＨとが平面的に重ならないようにすることで、封止樹脂部ＭＲの外部において端子間の短絡を防止しやすくなる。
＜半導体装置の特徴について＞
本実施の形態の半導体装置ＳＭ１の特徴について、更に詳細に説明する。
本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬとを個別にパッケージ化することも考えられる。しかしながら、この場合、半導体チップＣＰＨをパッケージ化した半導体パッケージと半導体チップＣＰＬをパッケージ化した半導体パッケージとが個別に必要となるため、両方の半導体パッケージを実装する実装基板における実装面積（半導体パッケージを実装するのに要する面積）が大きくなってしまう。また、実装基板の配線の寄生インダクタンスが大きくなるため、電源効率が低下してしまう。
また、本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬとを縦方向に積み重ねず、横に並べて配置してパッケージ化することも考えられる。しかしながら、この場合、２つの半導体チップＣＰＨ，ＣＰＬに対して１つの半導体パッケージが形成されるが、半導体パッケージ全体の平面積が大きくなるため、半導体パッケージを実装する実装基板における実装面積（半導体パッケージを実装するのに要する面積）が大きくなる。また、半導体パッケージ内の配線寄生インダクタンスが大きくなるため、電源効率が低下してしまう。
それに対して、本実施の形態の半導体装置ＳＭ１では、半導体チップＣＰＬと半導体チップＣＰＨとを上下に積み重ねて配置している。このため、本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬとを横に並べて配置してパッケージ化した場合に比べて、本実施の形態の半導体装置ＳＭ１の平面積を縮小することができる。このため、半導体装置ＳＭ１を実装する実装基板における実装面積（半導体装置ＳＭ１を実装するのに要する面積）を小さくすることができ、半導体装置ＳＭ１を用いた電子装置（非絶縁型ＤＣ−ＤＣコンバータ１）の小型化（小面積化）を図ることができる。また、本実施の形態では、半導体チップＣＰＬと半導体チップＣＰＨとを上下に積み重ねて、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとを、半導体チップＣＰＬと半導体チップＣＰＨとの間に介在するソース・ドレイン端子ＴＳＤを介して電気的に接続している。このため、半導体装置ＳＭ１内の配線寄生インダクタンスを小さくすることができるので、半導体装置ＳＭ１およびそれを用いた電子装置（非絶縁型ＤＣ−ＤＣコンバータ１）の性能を向上させることができ、高周波化や高効率化も図ることができる。従って、半導体装置ＳＭ１の特性を向上させることができる。
このように、本実施の形態の半導体装置ＳＭ１では、２つの半導体チップＣＰＨ，ＣＰＬを上下に積層している。しかしながら、上側の半導体チップＣＰＬの裏面の全面に裏面ドレイン電極ＢＥＬが形成され、下側の半導体チップＣＰＨの表面ＣＰＨａには、ゲートパッド電極ＰＤＧＨとソースパッド電極ＰＤＳＨとが形成されているため、半導体チップＣＰＨと半導体チップＣＰＬとを単に上下に積み重ねただけでは、半導体チップＣＰＨ，ＣＰＬの電極と端子との接続がうまくいかない。すなわち、本実施の形態とは異なり、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なっていると、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに接合材ＢＭ１で接合したゲート端子ＴＧＨが、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬに接触して電気的に接続してしまう。しかしながら、ゲート端子ＴＧＨは、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させるが、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとは電気的に接続させないことが必要である。
そこで、本実施の形態の半導体装置ＳＭ１では、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならない（平面的に重ならない）ようにして、半導体チップＣＰＬと半導体チップＣＰＨとを上下に配置している。すなわち、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨの直上には半導体チップＣＰＬが位置しないようにしている（図７等参照）。
半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なっていない(すなわち半導体チップＣＰＨのゲートパッド電極ＰＤＧＨの直上に半導体チップＣＰＬが存在しない)ことで、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに平面的に重なるが半導体チップＣＰＬには平面的に重ならないように、ゲート端子ＴＧＨを配置させることができる。このため、半導体チップＣＰＬ（特に裏面ドレイン電極ＢＥＬ）に接しないように、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上にゲート端子ＴＧＨを配置することができるので、ゲート端子ＴＧＨを、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させるが、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとは電気的に接続させないようにすることができる。
このように、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なっていない(すなわち半導体チップＣＰＨのゲートパッド電極ＰＤＧＨの直上に半導体チップＣＰＬが存在しない)ようにするが、そのために、半導体チップＣＰＨと半導体チップＣＰＬとは、互いの中心をずらして配置している（図７、図８等参照）。
また、本実施の形態では、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なっていないようにするが、半導体チップＣＰＬと半導体チップＣＰＨとは、平面的に全く重ならないのではなく、一部が平面的に重なっていることが好ましい。その理由は、以下の通りである。
すなわち、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なると、上述のようにゲート端子ＴＧＨの接続の問題が生じてしまうが、逆に、半導体チップＣＰＬと半導体チップＣＰＨとが平面的に全く重ならないと半導体装置ＳＭ１の平面積が大きくなってしまう。また、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとの間の抵抗（インダクタンス）が大きくなってしまう。
それに対して、本実施の形態では、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なっていないようにするが、好ましくは、半導体チップＣＰＬと半導体チップＣＰＨとは、一部が平面的に重なっているようにするのである。これにより、ゲート端子ＴＧＨを半導体チップＣＰＬの裏面ドレイン電極ＢＥＬに電気的に接続することなく半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させることができるとともに、半導体チップＣＰＨと半導体チップＣＰＬの重なりの分、半導体装置ＳＭ１の平面積を縮小させることができる。また、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとを、両者に上下に挟まれたソース・ドレイン端子ＴＳＤによって最短経路で電気的に接続することができるため、半導体装置ＳＭ１内の配線寄生インダクタンスをより低減することができ、半導体装置ＳＭ１およびそれを用いた電子装置（非絶縁型ＤＣ−ＤＣコンバータ１）の高性能化、例えば高周波化や高効率化に有利となる。
また、本実施の形態では、半導体チップＣＰＬと半導体チップＣＰＨとを、同じサイズ（寸法）とし、半導体チップＣＰＨにおけるソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨの形状および配置が、半導体チップＣＰＬにおけるソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬの形状および配置と同じであることが好ましい。すなわち、同じ構成の半導体チップを半導体チップＣＰＬと半導体チップＣＰＨとの両方に使用することが好ましい。
本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬとを個別にパッケージ化した場合には、それぞれの半導体チップＣＰＨ，ＣＰＬのチップサイズに対して回路構成上の最適化を行い、ハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨよりも、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬを大きくすることが好ましい。これは、ハイサイド用のパワーＭＯＳＱＨ１よりもロウサイド用のパワーＭＯＳＱＬ１の方が、流れる電流が大きいためである。これについては、本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬを横に並べて配置してパッケージ化した場合も同様である。
しかしながら、本実施の形態では、半導体チップＣＰＬと半導体チップＣＰＨとを上下に積み重ねて配置しているため、半導体チップＣＰＬと半導体チップＣＰＨとのチップサイズが異なると、特に、小さな半導体チップ上に大きな半導体チップを配置する構成だと、パッケージ構造上バランスが悪く、半導体装置の組立工程（製造工程）が行いにくくなってしまう。
そこで、本実施の形態では、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬとハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨとを、好ましくは同じサイズ（寸法）としている。半導体チップＣＰＬと半導体チップＣＰＨとを同じサイズとすることで、小さな半導体チップ上に大きな半導体チップを配置する構成とはならず、半導体装置ＳＭ１はパッケージ構造上のバランスが良くなり、半導体装置ＳＭ１の組立工程（製造工程）が行いやすくなる。
また、本実施の形態では、半導体チップＣＰＬと半導体チップＣＰＨとを、同じサイズ（寸法）とするだけでなく、半導体チップＣＰＨにおけるソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨの形状および配置が、半導体チップＣＰＬにおけるソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬの形状および配置と同じであることが好ましい。すなわち、同じ構成の半導体チップを半導体チップＣＰＬと半導体チップＣＰＨとして使用することが好ましい。これにより、共通の半導体チップを半導体チップＣＰＬと半導体チップＣＰＨとの両方に使用することができるため、半導体装置ＳＭ１のコストを低減することができる。また、回路構成上、ハイサイド用のパワーＭＯＳＱＨ１よりもロウサイド用のパワーＭＯＳＱＬ１の方が流れる電流が大きいため、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬに最適なサイズの半導体チップを準備し、この半導体チップを半導体チップＣＰＬだけでなく、半導体チップＣＰＨにも使用することが好ましい。
また、半導体チップＣＰＬと半導体チップＣＰＨとを同じサイズとした場合には、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならないようにするには、半導体チップＣＰＨと半導体チップＣＰＬとを、互いの中心をずらして配置することが重要である。
すなわち、本実施の形態とは異なり、同じサイズの半導体チップＣＰＬと半導体チップＣＰＨとを互いの中心が一致する（すなわち半導体チップＣＰＨの表面ＣＰＨａの中心の直上に半導体チップＣＰＬの裏面の中心が位置する）ように配置した場合には、半導体チップＣＰＨと半導体チップＣＰＬとが平面的に完全に一致してしまうため、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なってしまう。
それに対して、本実施の形態のように、同じサイズの半導体チップＣＰＬと半導体チップＣＰＨとを、互いの中心をずらして配置させることで、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならないようにすることができる。これにより、ゲート端子ＴＧＨを、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させるとともに、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとは電気的に接続しないようにすることができる（図７等参照）。
なお、半導体チップＣＰＨの中心は、半導体チップＣＰＨの表面ＣＰＨａの中心、または半導体チップＣＰＨの裏面の中心、あるいは半導体チップＣＰＨの表面ＣＰＨａの中心と半導体チップＣＰＨの裏面の中心とを結ぶ軸（中心軸）に対応する。また、半導体チップＣＰＬの中心は、半導体チップＣＰＬの表面ＣＰＬａの中心、または半導体チップＣＰＬの裏面の中心、あるいは半導体チップＣＰＬの表面ＣＰＬａの中心と半導体チップＣＰＬの裏面の中心とを結ぶ軸（中心軸）に対応する。
このため、半導体チップＣＰＨと半導体チップＣＰＬとを、互いの中心をずらして配置した場合には、半導体チップＣＰＨの表面ＣＰＨａの中心の直上には半導体チップＣＰＬの裏面の中心は位置しなくなる。そして、半導体チップＣＰＨの中心軸（半導体チップＣＰＨの表面ＣＰＨａの中心と半導体チップＣＰＨの裏面の中心とを結ぶ軸）と半導体チップＣＰＬの中心軸（半導体チップＣＰＬの表面ＣＰＬａの中心と半導体チップＣＰＬの裏面の中心とを結ぶ軸）とは一致せずにずれたものとなる。
また、同じサイズの半導体チップＣＰＬと半導体チップＣＰＨとを、互いの中心をずらして配置させることで、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならないようにする場合でも、上述のように、同じサイズの半導体チップＣＰＬと半導体チップＣＰＨとは、一部が平面的に重なっていることが好ましい。これにより、ゲート端子ＴＧＨを半導体チップＣＰＬの裏面ドレイン電極ＢＥＬに電気的に接続することなく半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させることができるとともに、半導体装置ＳＭ１の平面積を縮小させることができる。また、半導体装置ＳＭ１内の配線寄生インダクタンスをより低減することができ、半導体装置ＳＭ１およびそれを用いた電子装置（非絶縁型ＤＣ−ＤＣコンバータ１）の高性能化、例えば高周波化や高効率化に有利となる。
また、同じチップサイズでかつソースパッド電極およびゲートパッド電極の形状および配置が同じである半導体チップＣＰＬと半導体チップＣＰＨとを、互いの中心をずらして上下に配置させるが、図１４と図１６とを比べると分かるように、半導体チップＣＰＬの配置は、半導体チップＣＰＨを１８０°回転させた配置に対応していることが好ましい。すなわち、半導体チップＣＰＬの向きを、半導体チップＣＰＨを１８０°回転（具体的には半導体チップＣＰＨの表面ＣＰＨａまたは裏面に平行な平面上で１８０°回転）させた向きと同じにすることが好ましい。換言すれば、同じ構成の２つの半導体チップを半導体チップＣＰＬと半導体チップＣＰＨに使用して互いの中心をずらして上下に配置させるが、２つの半導体チップの向きを同じにするのではなく、一方を半導体チップＣＰＨとして配置し、他方を１８０°回転させた向きで半導体チップＣＰＬとして配置させるのである。そして、半導体チップＣＰＨと半導体チップＣＰＬとを互いに１８０°回転した向きとするが、半導体チップＣＰＨと半導体チップＣＰＬとの中心が一致した状態に比べて、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨと半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとが互いに遠ざかるように、半導体チップＣＰＬと半導体チップＣＰＨとをずらしている。このようにすることで、半導体チップＣＰＬと半導体チップＣＰＨとのずれ量が小さくとも（すなわち半導体チップＣＰＬ，ＣＰＨの重なり面積が大きくとも）、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならないようにすることができるため、半導体装置ＳＭ１の平面積を、より縮小させることができる。
また、上述のように、半導体チップＣＰＬが半導体チップＣＰＨのゲートパッド電極ＰＤＧＨと平面的に重ならないことは、ゲート端子ＴＧＨを半導体チップＣＰＬの裏面ドレイン電極ＢＥＬに電気的に接続することなく半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させるために必要である。一方、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに電気的に接続されたゲート端子ＴＧＬを、他の端子（ソース端子ＴＳＬ、ソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨと接触させることなく、封止樹脂部ＭＲ外に引き出し易くするためには、半導体チップＣＰＨは半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに平面的に重なっていないことが好ましい。それに対して、同じチップサイズでかつソースパッド電極およびゲートパッド電極の形状および配置が同じである半導体チップＣＰＬ，ＣＰＨを、互いに１８０°回転した向きで、かつ互いの中心をずらして配置した場合には、半導体チップＣＰＬが半導体チップＣＰＨのゲートパッド電極ＰＤＧＨと平面的に重ならなければ、必然的に半導体チップＣＰＨは半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに平面的に重ならない状態となる。半導体チップＣＰＨが半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに平面的に重ならないことで、端子間の接触を防止しながら、ゲート端子ＴＧＬを封止樹脂部ＭＲ外に引き出し易くなるという効果も得ることができる。
また、ドレイン端子ＴＤＨの厚みＴ１は、ゲート端子ＴＧＨの厚みＴ２、ソース・ドレイン端子ＴＳＤの厚みＴ３、ゲート端子ＴＧＬの厚みＴ４およびソース端子ＴＳＬの厚みＴ５よりも厚いことが好ましい（すなわちＴ１＞Ｔ２，Ｔ３，Ｔ４，Ｔ５）。その理由は次の通りである。なお、各厚みＴ１〜Ｔ５は、図７および図８に示してある。
すなわち、半導体チップＣＰＨ，ＣＰＬの発熱は、主としてドレイン端子ＴＤＨ、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬから、半導体装置ＳＭ１の外部（例えば半導体装置ＳＭ１を実装する実装基板）に放熱されるが、このうち、封止樹脂部ＭＲの主面ＭＲｂで露出するドレイン端子ＴＤＨからの放熱の寄与が最も大きい。このため、ドレイン端子ＴＤＨの厚みＴ１を厚くすることで、半導体装置ＳＭ１の放熱特性を向上させる（すなわち半導体装置ＳＭ１を低熱抵抗化する）ことができる。
一方、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬは、封止樹脂部ＭＲの外部で折り曲げ加工されているが、厚みＴ２，Ｔ３，Ｔ４，Ｔ５が厚すぎると成形性が低下し、折り曲げ加工がしにくくなる。また、ドレイン端子ＴＤＨ、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの全てを厚くすると、半導体装置の大型化（厚みの増大）も招いてしまう。
このため、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各厚みＴ２，Ｔ３，Ｔ４，Ｔ５をドレイン端子ＴＤＨの厚みＴ１よりも薄くすることで、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬを成形し易く（折り曲げ加工し易く）することができる。ドレイン端子ＴＤＨは、平坦で折り曲げ加工されていないため、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬよりも厚くとも、加工上の問題は生じない。このように、ドレイン端子ＴＤＨを、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬよりも厚くすることで、半導体装置ＳＭ１の放熱性の向上と、端子の加工のしやすさとを両立することができる。また、半導体装置ＳＭ１を小型化（薄型化）することもできる。
また、半導体装置ＳＭ１の製造用のリードフレーム（後述のリードフレームＬＦ１，ＬＦ２，ＬＦ３に対応）の加工の容易性を考慮すると、ゲート端子ＴＧＨの厚みＴ２とソース・ドレイン端子ＴＳＤの厚みＴ３とは同じ（すなわちＴ２＝Ｔ３）であることが好ましく、また、ゲート端子ＴＧＬの厚みＴ４とソース端子ＴＳＬの厚みＴ５とは同じ（Ｔ４＝Ｔ５）であることが好ましい。
各端子の厚みＴ１〜Ｔ５の一例を挙げれば、ドレイン端子ＴＤＨの厚みＴ１を例えば０．４ｍｍ程度とし、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各厚みＴ２，Ｔ３，Ｔ４，Ｔ５を例えば０．２ｍｍ程度とすることができる。
また、封止樹脂部ＭＲの内部において、ソース端子ＴＳＬは、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤとは異なる層（異なる高さ位置）に配置されているため、ソース端子ＴＳＬを半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに平面的に重なるように設けることも可能であるが、ソース端子ＴＳＬは、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨと平面的に重なっていないことが好ましい（図７等参照）。これにより、半導体装置ＳＭ１を製造（組立）する際に、ゲート端子ＴＧＨを半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに接合材ＢＭ１で接合した後で、封止樹脂部ＭＲを形成する前の段階まで、ソース端子ＴＳＬが邪魔になることなく、ゲート端子ＴＧＨと半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとの接合材ＢＭ１を介した接合状態を観察（外観検査）することができるようになる。また、ソース端子ＴＳＬが邪魔になることなく、ソース・ドレイン端子ＴＳＤと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとの接合材ＢＭ１を介した接合状態を観察（外観検査）することもできるようになる。このため、半導体装置ＳＭ１の信頼性を向上させることができる。
また、この観察（外観検査）を行いやすくするために、図１３〜図１５に示されるように、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨおよびソースパッド電極ＰＤＳＨの各一部が、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ソース端子ＴＳＬおよびゲート端子ＴＧＬのいずれとも平面的に重なっていない状態となっていることが、より好ましい。すなわち、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨは、一部（大部分）がゲート端子ＴＧＨと平面的に重なっているが、他の一部は、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ソース端子ＴＳＬおよびゲート端子ＴＧＬのいずれとも平面的に重なっていないことが、より好ましい。また、半導体チップＣＰＨのソースパッド電極ＰＤＳＨは、一部（大部分）がソース・ドレイン端子ＴＳＤと平面的に重なっているが、他の一部は、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ソース端子ＴＳＬおよびゲート端子ＴＧＬのいずれとも平面的に重なっていないことが、より好ましい。
また、封止樹脂部ＭＲの外部におけるソース・ドレイン端子ＴＳＤのアウタリード部の幅Ｗ１，Ｗ２およびソース端子ＴＳＬのアウタリード部の幅Ｗ３，Ｗ４は、封止樹脂部ＭＲの外部におけるゲート端子ＴＧＨのアウタリード部の幅Ｗ５およびゲート端子ＴＧＬのアウタリード部の幅Ｗ６よりも広いことが好ましい（すなわちＷ１，Ｗ２，Ｗ３，Ｗ４＞Ｗ５，Ｗ６）。なお、各幅Ｗ１〜６は、図５に示してある。これにより、半導体装置ＳＭ１に内蔵されたロウサイド用のパワーＭＯＳＱＬ１およびハイサイド用のパワーＭＯＳＱＨ１のオン抵抗を低減することができ、また、半導体装置ＳＭ１の放熱特性を向上させる（すなわち半導体装置ＳＭ１を低熱抵抗化する）ことができる。
＜半導体装置の製造工程について＞
図１７〜図１９は、本実施の形態の半導体装置ＳＭ１の製造工程に用いられるリードフレームＬＦ１，ＬＦ２，ＬＦ３の要部平面図であり、図２０は、リードフレームＬＦ１の要部断面図である。図２１〜図３１は、本実施の形態の半導体装置ＳＭ１の製造工程中の平面図（要部平面図）または断面図（要部断面図）である。図２１〜図３１のうち、図２１、図２３、図２５、図２７および図３０は平面図（要部平面図）であり、図２２、図２４、図２６、図２８、図２９および図３１は断面図（要部断面図）である。なお、図２１と図２２とは同じ工程段階に対応し、図２３と図２４とは同じ工程段階に対応し、図２５と図２６とは同じ工程段階に対応し、図２７と図２８とは同じ工程段階に対応し、図３０と図３１とは同じ工程段階に対応する。また、図２２、図２４、図２６、図２８、図２９および図３１には、同じ平面領域が示されており、図２２、図２４、図２６、図２８、図２９および図３１の断面図は、図１７および図２７に示されるＡ３−Ａ３線に沿った位置の断面にほぼ相当する。また、図３２〜図３４は、モールド工程の説明図である。
まず、半導体チップＣＰＨ，ＣＰＬと図１７〜図２０に示されるリードフレームＬＦ１，ＬＦ２，ＬＦ３を準備する。本実施の形態では、１つの半導体装置ＳＭ１を製造するのに２つの半導体チップＣＰＨ，ＣＰＬを用いる。上述したように、半導体チップＣＰＨは、その表面ＣＰＨａにソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨを有し、その裏面の全面に裏面ドレイン電極ＢＥＨを有しており、半導体チップＣＰＬは、その表面ＣＰＬａにソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬを有し、その裏面の全面に裏面ドレイン電極ＢＥＬを有している。
図１７に示されるように、リードフレームＬＦ１は、後でドレイン端子ＴＤＨとなるドレイン端子部ＴＤＨ１を有している。また、図１８に示されるように、リードフレームＬＦ２は、後でソース・ドレイン端子ＴＳＤとなるソース・ドレイン端子部ＴＳＤ１と、後でゲート端子ＴＧＨとなるゲート端子部ＴＧＨ１とを有している。また、図１９に示されるように、リードフレームＬＦ３は、後でソース端子ＴＳＬとなるソース端子部ＴＳＬ１と、後でゲート端子ＴＧＬとなるゲート端子部ＴＧＬ１とを有している。なお、リードフレームＬＦ１のドレイン端子部ＴＤＨ１だけでなく、リードフレームＬＦ２，ＬＦ３のソース・ドレイン端子部ＴＳＤ１、ゲート端子部ＴＧＨ１，ＴＧＬ１およびソース端子部ＴＳＬ１も平坦であり、折り曲げ加工されていない。また、リードフレームＬＦ２において、ゲート端子部ＴＧＨ１は、後で形成される封止樹脂部ＭＲの外部となる領域において、タイバーＴＢ１によってソース・ドレイン端子部ＴＳＤ１と連結されている。また、リードフレームＬＦ３において、ゲート端子部ＴＧＬ１は、後で形成される封止樹脂部ＭＲの外部となる領域において、タイバーＴＢ２によってソース端子部ＴＳＬ１と連結されている。
図１７に示されるリードフレームＬＦ１は、切断予定位置（封止樹脂部ＭＲ形成後にドレイン端子ＴＤＨをリードフレームＬＦ１から切り離す位置）にスリットＳＬＴが設けられており、これにより、封止樹脂部ＭＲ形成後にリードフレームＬＦ１を切断し易くしている。また、リードフレームＬＦ２，ＬＦ２においても、切断予定位置（図１８および図１９では図示されていない領域に位置する）にスリットを設けることができる。また、図２０は、図１７に示されるリードフレームＬＦ１のＡ３−Ａ３線にほぼ対応する断面図であるが、図面を見易くするために、図２０では、リードフレームＬＦ１のスリットＳＬＴと上記開口部ＯＰについては図示を省略してあり、これは図２２、図２４、図２６、図２８、図２９および図３１についても同様である。一方、上記図７および図８の断面図では、開口部ＯＰは図示されている。
また、図１７〜図１９には、リードフレームＬＦ１，ＬＦ２，ＬＦ３において、ほぼ１つの半導体装置ＳＭ１が形成される領域が示されている。ドレイン端子部ＴＤＨ１は、リードフレームＬＦ１のフレーム枠（図示せず）に一体的に連結されており、ソース・ドレイン端子部ＴＳＤ１およびゲート端子部ＴＧＨ１は、リードフレームＬＦ２のフレーム枠（図示せず）に一体的に連結されており、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１は、リードフレームＬＦ３のフレーム枠（図示せず）に一体的に連結されている。リードフレームＬＦ１，ＬＦ２，ＬＦ３は、金属板（銅板など）を例えば成形（プレス加工）またはエッチングなどにより所定の形状に加工するなどにより、製造することができる。
また、リードフレームＬＦ１の厚み（上記ドレイン端子ＴＤＨの厚みＴ１に対応）は、リードフレームＬＦ２の厚み（上記ゲート端子ＴＧＨの厚みＴ２およびソース・ドレイン端子ＴＳＤの厚みＴ３に対応）およびリードフレームＬＦ３の厚み（上記ゲート端子ＴＧＬの厚みＴ４およびソース端子ＴＳＬの厚みＴ５に対応）よりも厚いことが好ましく、その理由は厚みＴ１〜Ｔ５の関係の説明で述べた通りである。
半導体チップＣＰＨ，ＣＰＬおよびリードフレームＬＦ１，ＬＦ２，ＬＦ３が準備された後、図２１（平面図）および図２２（断面図）に示されるように、リードフレームＬＦ１のドレイン端子部ＴＤＨ１の主面（上面）ＴＤＨ１ｂ上に導電性の接合材ＢＭ１ａを配置（塗布）してから、半導体チップＣＰＨを配置（搭載）する。なお、ドレイン端子部ＴＤＨ１の主面ＴＤＨ１ｂは、上記ドレイン端子ＴＤＨの上記主面ＴＤＨａとは反対側の主面に対応する。これにより、半導体チップＣＰＨは接合材ＢＭ１ａを介してリードフレームＬＦ１のドレイン端子部ＴＤＨ１の主面ＴＤＨ１ｂ上に配置（搭載）され、接合材ＢＭ１ａの接着性（粘着性）により仮固定される。接合材ＢＭ１ａは、例えば半田ペーストまたは銀ペーストである。なお、半導体チップＣＰＨは、裏面ドレイン電極ＢＥＨがリードフレームＬＦ１のドレイン端子部ＴＤＨ１の主面（上面）ＴＤＨ１ｂに対向するように、搭載される。
次に、図２３（平面図）および図２４（断面図）に示されるように、半導体チップＣＰＨの表面ＣＰＨａのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上に導電性の接合材ＢＭ１ｂを配置（塗布）してから、半導体チップＣＰＨの表面ＣＰＨａ上にリードフレームＬＦ２を配置する。この際、半導体チップＣＰＨのソースパッド電極ＰＤＳＨ上にリードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１が配置され、かつ半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上にリードフレームＬＦ２のゲート端子部ＴＧＨ１が配置されるように、リードフレームＬＦ１および半導体チップＣＰＨ上にリードフレームＬＦ２を配置する。これにより、半導体チップＣＰＨのソースパッド電極ＰＤＳＨ上にリードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１が接合材ＢＭ１ｂを介して配置され、かつ半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上にリードフレームＬＦ２のゲート端子部ＴＧＨ１が接合材ＢＭ１ｂを介して配置され、接合材ＢＭ１ｂの接着性（粘着性）により仮固定される。接合材ＢＭ１ｂは、例えば半田ペーストまたは銀ペーストであり、上記接合材ＢＭ１ａと同種の接合材であることが好ましい。
次に、図２５（平面図）および図２６（断面図）に示されるように、リードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１の主面（上面）ＴＳＤ１ａ上に、導電性の接合材ＢＭ１ｃを配置（塗布）してから、半導体チップＣＰＬを配置（搭載）する。これにより、半導体チップＣＰＬは接合材ＢＭ１ｃを介してリードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１の主面ＴＳＤ１ａ上に配置（搭載）され、接合材ＢＭ１ｃの接着性（粘着性）により仮固定される。接合材ＢＭ１ｃは、例えば半田ペーストまたは銀ペーストであり、上記接合材ＢＭ１ａ，ＢＭ１ｂと同種の接合材であることが好ましい。なお、リードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１の主面ＴＳＤ１ａは、半導体チップＣＰＨに対向する側とは反対側の主面である。また、半導体チップＣＰＬは、裏面ドレイン電極ＢＥＬがリードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１の主面（上面）ＴＳＤ１ａに対向するように、搭載される。
図２１〜図２６からも分かるように、リードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１は、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに平面的に重ならないように配置し、このリードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１上に半導体チップＣＰＬを配置している。このため、半導体チップＣＰＬは、半導体チップＣＰＨと平面的に見てずれた位置に配置される。このため、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬは、リードフレームＬＦ２のゲート端子部ＴＧＨ１とは接触しない。
次に、図２７（平面図）および図２８（断面図）に示されるように、半導体チップＣＰＨ対して行ったのと同様に、半導体チップＣＰＬの表面ＣＰＬａのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上に導電性の接合材ＢＭ１ｄを配置（塗布）してから、半導体チップＣＰＬの表面ＣＰＬａ上にリードフレームＬＦ３を配置する。この際、半導体チップＣＰＬのソースパッド電極ＰＤＳＬ上にリードフレームＬＦ３のソース端子部ＴＳＬ１が配置され、かつ半導体チップＣＰＬのゲートパッド電極ＰＤＧＬ上にリードフレームＬＦ３のゲート端子部ＴＧＬ１が配置されるように、リードフレームＬＦ３を配置する。これにより、半導体チップＣＰＬのソースパッド電極ＰＤＳＬ上にリードフレームＬＦ３のソース端子部ＴＳＬ１が接合材ＢＭ１ｄを介して配置され、かつ半導体チップＣＰＬのゲートパッド電極ＰＤＧＬ上にリードフレームＬＦ３のゲート端子部ＴＧＬ１が接合材ＢＭ１ｄを介して配置され、接合材ＢＭ１ｄの接着性（粘着性）により仮固定される。接合材ＢＭ１ｄは、例えば半田ペーストまたは銀ペーストであり、上記接合材ＢＭ１ａ，ＢＭ１ｂ，ＢＭ１ｃと同種の接合材であることが好ましい。
なお、図２７には、上記図１７のＡ３−Ａ３線に対応する位置に、Ａ３−Ａ３線を示す一点鎖線を示してある。従って、図２７のＡ３−Ａ３線の断面図が図２８にほぼ相当することになる。
次に、接合材ＢＭ１ａ，ＢＭ１ｂ，ＢＭ１ｃ，ＢＭ１ｄの硬化を行う。これにより、接合材ＢＭ１ａ，ＢＭ１ｂ，ＢＭ１ｃ，ＢＭ１ｄが硬化して、上記接合材ＢＭ１となる。この際、接合材ＢＭ１ａ，ＢＭ１ｂ，ＢＭ１ｃ，ＢＭ１ｄが半田ペーストであった場合には、半田ペーストからなる接合材ＢＭ１ａ，ＢＭ１ｂ，ＢＭ１ｃ，ＢＭ１ｄが、半田リフローにより溶融、固化（再固化）して、半田からなる接合材ＢＭ１となる。また、接合材ＢＭ１ａ，ＢＭ１ｂ，ＢＭ１ｃ，ＢＭ１ｄが銀ペーストであった場合には、銀ペーストからなる接合材ＢＭ１ａ，ＢＭ１ｂ，ＢＭ１ｃ，ＢＭ１ｄが、熱処理などにより硬化して、硬化した銀ペーストからなる接合材ＢＭ１となる。
接合材ＢＭ１ａ〜ＢＭ１ｄの硬化工程を行うことで、図２９に示されるように、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨとリードフレームＬＦ１のドレイン端子部ＴＤＨ１とが、接合材ＢＭ１（接合材ＢＭ１ａが硬化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＨのソースパッド電極ＰＤＳＨとリードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１とが、接合材ＢＭ１（接合材ＢＭ１ｂが硬化したもの）を介して接合されて電気的に接続され、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとリードフレームＬＦ２のゲート端子部ＴＧＨ１とが、接合材ＢＭ１（接合材ＢＭ１ｂが硬化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとリードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１とが、接合材ＢＭ１（接合材ＢＭ１ｃが硬化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＬのソースパッド電極ＰＤＳＬとリードフレームＬＦ３のソース端子部ＴＳＬ１とが、接合材ＢＭ１（接合材ＢＭ１ｄが硬化したもの）を介して接合されて電気的に接続され、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとリードフレームＬＦ３のゲート端子部ＴＧＬ１とが、接合材ＢＭ１（接合材ＢＭ１ｄが硬化したもの）を介して接合されて電気的に接続される。これにより、リードフレームＬＦ１〜ＬＦ３およびそれらの間に接合された半導体チップＣＰＨ，ＣＰＬからなる組立体（ワーク）ＷＫが得られる。なお、接合材ＢＭ１ａ〜ＢＭ１ｄを硬化した段階（図２９と同じ工程段階）の平面図は、上記図２７と同じである。
本実施の形態とは異なり、リードフレームＬＦ３のソース端子部ＴＳＬ１が、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上を覆っていた場合には、ソース端子部ＴＳＬ１が邪魔になって、リードフレームＬＦ２のゲート端子部ＴＧＨ１と半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとの接合材ＢＭ１を介した接合状態を観察（外観検査）することは困難である。
それに対して、本実施の形態では、組立体ＷＫにおいて、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上には、リードフレームＬＦ３（のソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１）は配置されていない。すなわち、リードフレームＬＦ３のソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１は、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとは平面的に重なっていない。このため、接合材ＢＭ１ａ〜ＢＭ１ｄを硬化した後で、封止樹脂部ＭＲを形成する前に、リードフレームＬＦ３のソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１が邪魔になることなく、リードフレームＬＦ２のゲート端子部ＴＧＨ１と半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとの接合材ＢＭ１を介した接合状態を、上方（リードフレームＬＦ２のゲート端子部ＴＧＨ１の上方）から観察（外観検査）することができる。また、リードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１と半導体チップＣＰＨのソースパッド電極ＰＤＳＨとの接合材ＢＭ１を介した接合状態も、上方から観察（外観検査）することができる。これにより、製造される半導体装置ＳＭ１の信頼性（端子の接続信頼性）を向上させることができる。
また、この観察（外観検査）を行いやすくするために、図２７に示されるように、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨおよびソースパッド電極ＰＤＳＨの各一部が、ゲート端子部ＴＧＨ１、ソース・ドレイン端子部ＴＳＤ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１のいずれとも平面的に重なっていないことが、より好ましい。すなわち、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨは、一部（大部分）がゲート端子部ＴＧＨ１と平面的に重なっているが、他の一部は、リードフレームＬＦ２，ＬＦ３のゲート端子部ＴＧＨ１、ソース・ドレイン端子部ＴＳＤ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１のいずれとも平面的に重なっていないことが、より好ましい。また、半導体チップＣＰＨのソースパッド電極ＰＤＳＨは、一部（大部分）がリードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１と平面的に重なっているが、他の一部は、リードフレームＬＦ２，ＬＦ３のゲート端子部ＴＧＨ１、ソース・ドレイン端子部ＴＳＤ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１のいずれとも平面的に重なっていないことが、より好ましい。
また、本実施の形態では、組立体ＷＫにおいて、リードフレームＬＦ３のゲート端子部ＴＧＬ１上には、他の端子部は配置されていない。このため、接合材ＢＭ１ａ〜ＢＭ１ｄを硬化した後で、封止樹脂部ＭＲを形成する前に、リードフレームＬＦ３のゲート端子部ＴＧＬ１と半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとの接合材ＢＭ１を介した接合状態を、上方（リードフレームＬＦ３のゲート端子部ＴＧＬ１の上方）から観察（外観検査）することができる。また、リードフレームＬＦ３のソース端子部ＴＳＬ１と半導体チップＣＰＬのソースパッド電極ＰＤＳＬとの接合材ＢＭ１を介した接合状態も、上方から観察（外観検査）することができる。これにより、製造される半導体装置ＳＭ１の信頼性（端子の接続信頼性）を向上させることができる。
また、この観察（外観検査）を行いやすくするために、図２７に示されるように、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬおよびソースパッド電極ＰＤＳＬの各一部が、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１のいずれとも平面的に重なっていないことが、より好ましい。すなわち、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬは、一部（大部分）がゲート端子部ＴＧＬ１と平面的に重なっているが、他の一部は、リードフレームＬＦ３のソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１のいずれとも平面的に重なっていないことが、より好ましい。また、半導体チップＣＰＬのソースパッド電極ＰＤＳＬは、一部（大部分）がソース端子部ＴＳＬ１と平面的に重なっているが、他の一部は、リードフレームＬＦ３のソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１のいずれとも平面的に重なっていないことが、より好ましい。
また、上記観察（外観検査）は、接合材ＢＭ１が半田である場合に行えば、特に効果が大きい。これは、各端子部の側壁への半田（接合材ＢＭ１）の吸い上がり状態を観察することで、半田（接合材ＢＭ１）を介した接合状態を確認できるためである。
次に、モールド工程（樹脂封止工程、例えばトランスファモールド工程）を行って、図３０（平面図）および図３１（断面図）に示されるように、封止樹脂部ＭＲを形成し、半導体チップＣＰＨ，ＣＰＬを封止樹脂部ＭＲによって封止する。このモールド工程について、図３２〜図３４を参照して説明する。
図３２〜図３４には、このモールド工程において、組立体ＷＫをモールド用の金型ＭＤ１，ＭＤ２（上金型ＭＤ１および下金型ＭＤ２）に固定した状態が示されている。なお、図３２は、上記図２７のＡ３−Ａ３線に対応する位置の断面（すなわち上記図２９に対応する断面）が示されている。また、図３３は、上記図２７のＢ５−Ｂ５線（図２７のＢ５−Ｂ５線は上記図１３のＢ２−Ｂ２線にほぼ相当）に対応する位置の断面が示されている。また、図３４は、上記図２７のＢ６−Ｂ６線（図２７のＢ６−Ｂ６線は上記図１３のＢ３−Ｂ３線にほぼ相当）に対応する位置の断面が示されている。
モールド工程を行うには、まず、組立体ＷＫを金型ＭＤ１，ＭＤ２に固定する。すなわち、図３２〜図３４に示されるように、半導体チップＣＰＨ，ＣＰＬが、金型ＭＤ１の下面と金型ＭＤ２の上面とにより形成されるキャビティＣＡＶ内に配置されるように、リードフレームＬＦ１〜ＬＦ３を金型ＭＤ１，ＭＤ２で挟んでクランプ（固定）する。
この際、上記ドレイン端子ＴＤＨの上記主面ＴＤＨａが封止樹脂部ＭＲから露出するようにするために、図３２〜図３４に示されるように、リードフレームＬＦ１のドレイン端子部ＴＤＨ１の下面（半導体チップＣＰＨを搭載した側とは反対側の主面）が金型ＭＤ２の上面に接触しているようにする。また、リードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１とゲート端子部ＴＧＨ１は、封止樹脂部ＭＲの外部に位置すべき部分が金型ＭＤ１（の下面）と金型ＭＤ２（の上面）とで挟まれ、封止樹脂部ＭＲの内部に位置すべき部分（半導体チップＣＰＨ，ＣＰＬに対向する部分）がキャビティＣＡＶ内に配置されるようにする。また、リードフレームＬＦ３のソース端子部ＴＳＬ１とゲート端子部ＴＧＬ１は、封止樹脂部ＭＲの外部に位置すべき部分が金型ＭＤ１（の下面）と金型ＭＤ２（の上面）とで挟まれ、封止樹脂部ＭＲの内部に位置すべき部分（半導体チップＣＰＬに対向する部分）がキャビティＣＡＶ内に配置されるようにする。
図３２〜図３４に示されるように金型Ｍ１，ＭＤ２でリードフレームＬＦ１〜ＬＦ３を固定してクランプした後、金型ＭＤ１，ＭＤ２のキャビティＣＡＶ内に封止樹脂部ＭＲ形成用の材料である封止樹脂材料を注入（導入、充填）し、注入した封止樹脂材料を硬化して封止樹脂部ＭＲを形成する。封止樹脂部ＭＲを形成するための封止樹脂材料は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともでき、例えば、フィラーを含むエポキシ樹脂などを用いることができる。封止樹脂材料が熱硬化性樹脂材料からなる場合は、金型ＭＤ１，ＭＤ２のキャビティＣＡＶ内への封止樹脂材料の注入後、金型ＭＤ１，ＭＤ２の温度を所定の温度に加熱することで、封止樹脂材料を加熱して硬化する（硬化した封止樹脂部ＭＲとする）ことができる。また、接合材ＢＭ１が半田の場合は、この封止樹脂材料の硬化時の温度は、接合材ＢＭ１を構成する半田の融点未満であることが好ましく、これにより、封止樹脂材料の硬化中に半田が溶融するのを防止できる。このようにして、封止樹脂部ＭＲが形成される。
次に、封止樹脂部ＭＲが形成された組立体ＷＫ（すなわち組立体ＷＫａ）を金型ＭＤ１，ＭＤ２から離型してから、封止樹脂部ＭＲのバリなどを除去する。これにより、上記図３０および図３１に示されるような組立体（ワーク）ＷＫａが得られる。組立体ＷＫａは、組立体ＷＫに封止樹脂部ＭＲを形成したものである。
モールド工程では、リードフレームＬＦ１のドレイン端子部ＴＤＨ１の下面は、金型ＭＤ１の上面との間に隙間がほとんどなかったため、ドレイン端子部ＴＤＨ１の下面上には封止樹脂部ＭＲがほとんど形成されない。このため、組立体ＷＫａにおいて、リードフレームＬＦ１のドレイン端子部ＴＤＨ１の下面（上記主面ＴＤＨａに対応）は、封止樹脂部ＭＲの裏面（上記主面ＭＲｂに対応）から露出された状態となっている。また、ドレイン端子部ＴＤＨ１の下面上に封止樹脂部ＭＲのバリが形成されたとしても、モールド工程後のバリ取り工程で除去することができる。
次に、必要に応じてめっき処理を行って、リードフレームＬＦ１〜ＬＦ３の封止樹脂部ＭＲから露出する部分上にめっき層（図示せず）を形成する。例えば鉛フリー半田のような半田めっき処理などを行うことができる。
次に、リードフレームＬＦ１，ＬＦ２，ＬＦ３を所定の位置で切断する。すなわち、上記タイバーＴＢ１を切断してゲート端子部ＴＧＨ１とソース・ドレイン端子部ＴＳＤ１とを分離し、上記タイバーＴＢ２を切断してゲート端子部ＴＧＬ１とソース端子部ＴＳＬ１とを分離してから、ドレイン端子部ＴＤＨ１、ソース・ドレイン端子部ＴＳＤ１、ゲート端子部ＴＧＨ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１をリードフレームＬＦ１，ＬＦ２，ＬＦ３（のフレーム枠）から切り離す（分離する）。
次に、封止樹脂部ＭＲの側面から突出する部分のソース・ドレイン端子部ＴＳＤ１、ゲート端子部ＴＧＨ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１を折り曲げ加工する。これにより、上記図３〜図１６に示される本実施の形態の半導体装置ＳＭ１が製造される。
リードフレームＬＦ１のドレイン端子部ＴＤＨ１が半導体装置ＳＭ１のドレイン端子ＴＤＨとなり、リードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１が半導体装置ＳＭ１のソース・ドレイン端子ＴＳＤとなり、リードフレームＬＦ２のゲート端子部ＴＧＨ１が半導体装置ＳＭ１のゲート端子ＴＧＨとなる。また、リードフレームＬＦ３のソース端子部ＴＳＬ１が半導体装置ＳＭ１のソース端子ＴＳＬとなり、リードフレームＬＦ３のゲート端子部ＴＧＬ１が半導体装置ＳＭ１のゲート端子ＴＧＬとなる。
＜半導体チップの構成について＞
本実施の形態の半導体装置ＳＭ１で用いられている半導体チップＣＰＨ，ＣＰＬの構成例について説明する。
本実施の形態で用いられている半導体チップＣＰＨ，ＣＰＬは、パワーＭＯＳＦＥＴチップ（パワーＭＯＳＦＥＴが形成された半導体チップ）であり、具体的には縦型のＭＯＳＦＥＴが形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。半導体チップＣＰＨ，ＣＰＬに、縦型のＭＯＳＦＥＴが形成された半導体チップを用いるのは、ドレイン端子ＴＤＨとソース・ドレイン端子ＴＳＤ及びゲート端子ＴＧＨとの間に半導体チップＣＰＨを挟み、ソース・ドレイン端子ＴＳＤとソース端子ＴＳＬ及びゲート端子ＴＧＬとの間に半導体チップＣＰＬを挟んで、半導体チップＣＰＨ（パワーＭＯＳＱＨ１）と半導体チップＣＰＬ（パワーＭＯＳＱＬ１）を直列に接続するためでもある。
半導体チップＣＰＨ，ＣＰＬの構成例について図３５を参照して説明する。図３５は、半導体チップＣＰＨ，ＣＰＬの構造の一例を示す要部断面図である。上記パワーＭＯＳＱＨ１は、半導体チップＣＰＨを構成する半導体基板（以下、単に基板という）２１の主面に形成されており、上記パワーＭＯＳＱＬ１は、半導体チップＣＰＬを構成する基板２１の主面に形成されている。
図３５に示されるように、基板２１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）２１ａと、基板本体２１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）２１ｂとを有している。このため、基板２１は、いわゆるエピタキシャルウエハである。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。
図３５に示される半導体チップが半導体チップＣＰＨの場合は、フィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、上記パワーＭＯＳＱＨ１を構成する複数の単位トランジスタセルが形成されており、上記パワーＭＯＳＱＨ１は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。また、図３５に示される半導体チップが半導体チップＣＰＬの場合は、フィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、上記パワーＭＯＳＱＬ１を構成する複数の単位トランジスタセルが形成されており、上記パワーＭＯＳＱＬ１は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳＦＥＴで形成されている。
上記基板本体２１ａおよびエピタキシャル層２１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。
図３５に示される半導体チップが半導体チップＣＰＨの場合は、基板２１（半導体チップＣＰＨ）の裏面には、上記裏面ドレイン電極ＢＥＨが形成され、図３５に示される半導体チップが半導体チップＣＰＬの場合は、基板２１（半導体チップＣＰＬ）の裏面には、上記裏面ドレイン電極ＢＥＬが形成されている。裏面ドレイン電極ＢＥＨ，ＢＥＬは、例えば基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。
また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域２４はソース用の半導体領域である。
また、基板２１には、その主面から基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。また、溝２５内には、上記ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物（例えばリン）が添加された多結晶シリコン膜からなる。ゲート電極２７は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図３５の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。
一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、上記ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜、例えばアルミニウム膜（またはアルミニウム合金膜）を形成し、この金属膜（アルミニウム膜またはアルミニウム合金膜）をパターニングすることにより形成することができる。このため、ゲート配線３０Ｇおよびソース配線３０Ｓは、アルミニウム膜またはアルミニウム合金膜などからなる。
ゲート配線３０Ｇおよびソース配線３０Ｓはポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップＣＰＨ，ＣＰＬの最上層の膜（絶縁膜）である。
保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されている。半導体チップＣＰＨの場合、開口部３３から露出するゲート配線３０Ｇ部分が上記ゲートパッド電極ＰＤＧＨであり、開口部３３から露出するソース配線３０Ｓ部分が上記ソースパッド電極ＰＤＳＨである。また、半導体チップＣＰＬの場合、開口部３３から露出するゲート配線３０Ｇ部分が上記ゲートパッド電極ＰＤＧＬであり、開口部３３から露出するソース配線３０Ｓ部分が上記ソースパッド電極ＰＤＳＬである。
ソースパッド電極ＰＤＳＨ，ＰＤＳＬおよびゲートパッド電極ＰＤＧＨ，ＰＤＧＬの表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４を形成する場合もある。この金属層３４は、ゲート配線３０Ｇやソース配線３０Ｓ上に形成された金属層３４ａと、その上に形成された金属層３４ｂとの積層膜によって形成されている。下層の金属層３４ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの酸化を抑制または防止する機能などを有している。また、その上層の金属層３４ｂは、例えば金（Ａｕ）からなり、主として下地の金属層３４ａのニッケルの酸化を抑制または防止する機能などを有している。
このような構成の半導体チップＣＰＨ，ＣＰＬにおいては、上記パワーＭＯＳＱＨ１，ＱＬ１の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰＨ，ＣＰＬの厚さ方向に沿って形成される。
＜半導体装置の実装について＞
図３６および図３７は、本実施の形態の半導体装置ＳＭ１を実装基板（配線基板）ＰＣＢに実装した状態を示す要部断面図である。図３６は、上記図９に対応する断面が示され、図３７は、上記図１２に対応する断面が示されている。
図３６および図３７に示されるように、実装基板（配線基板）ＰＣＢ上に半導体装置ＳＭ１が実装される。この際、半導体装置ＳＭ１の裏面（すなわち封止樹脂部ＭＲの主面ＭＲｂ）側が実装基板ＰＣＢへの実装面となる。そして、封止樹脂部ＭＲの主面ＭＲｂで露出するドレイン端子ＴＤＨ（の主面ＴＤＨａ）が、実装基板ＰＣＢの端子ＴＥ１と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。また、ゲート端子ＴＧＨのアウタリード部（の下面ＴＧＨｂ）が、実装基板ＰＣＢの端子ＴＥ２と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。また、ソース・ドレイン端子ＴＳＤのアウタリード部（の下面ＴＳＤｂ）が、実装基板ＰＣＢの端子ＴＥ３と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。また、ゲート端子ＴＧＬのアウタリード部（の下面ＴＧＬｂ）が、実装基板ＰＣＢの端子ＴＥ４と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。また、ソース端子ＴＳＬのアウタリード部（の下面ＴＳＬｂ）が、実装基板ＰＣＢの端子ＴＥ５と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。導電性の接合材ＢＭ２は、例えば半田からなる。
（実施の形態２）
本実施の形態２では、上記実施の形態１の半導体装置ＳＭ１の他の製造方法について説明する。
図３８〜図４１は、本実施の形態の半導体装置ＳＭ１の製造工程に用いられるリードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａの要部平面図であり、図４２は、リードフレームＬＦ１ａの要部断面図であり、図４３〜図５１は、半導体装置ＳＭ１の製造工程中の平面図（要部平面図）または断面図（要部断面図）である。図３８にはリードフレームＬＦ１ａの上面（半導体チップＣＰＨ搭載側の主面）が示され、図３９にはリードフレームＬＦ２ａの上面（半導体チップＣＰＬ搭載側の主面）が示され、図４０にはリードフレームＬＦ２ａの下面（半導体チップＣＰＨに対向する側の主面）が示され、図４１にはリードフレームＬＦ３ａの下面（半導体チップＣＰＬに対向する側の主面）が示されている。図３８〜図４１は平面図であるが、図面を見やすくするために、リードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａにおいて、半田めっき層ＰＬ１が形成されている領域を、ハッチングを付して示してある。また、図４２は、図３８に示されるリードフレームＬＦ１ａのＡ４−Ａ４線（図３８のＡ４−Ａ４線と上記図１７のＡ３−Ａ３線はほぼ同じ位置に対応する）にほぼ対応する断面図であるが、図面を見易くするために、上記実施の形態１の図２０と同様に図４３でも、リードフレームＬＦ１ａのスリットＳＬＴと上記開口部ＯＰについては図示を省略してあり、これは図４４、図４６、図４８、図５０および図５１についても同様である。また、図４３〜図５１のうち、図４３、図４５、図４７および図４９は平面図（要部平面図）であり、図４４、図４６、図４８、図５０および図５１は断面図（要部断面図）である。なお、図４３と図４４とは同じ工程段階に対応し、図４５と図４６とは同じ工程段階に対応し、図４７と図４８とは同じ工程段階に対応し、図４９と図５０とは同じ工程段階に対応する。また、図４３、図４５、図４７および図４９には、同じ平面領域が示されており、図４４、図４６、図４８、図５０および図５１の断面図は、図３８および図４９に示されるＡ３−Ａ３線に沿った位置の断面にほぼ相当する。
図３８〜図４１に示されるように、本実施の形態で用いるリードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａは、半導体チップＣＰＨ，ＣＰＬのソースパッド電極ＰＤＳＨ，ＰＤＳＬ、ゲートパッド電極ＰＤＧＨ，ＰＤＧＨおよび裏面ドレイン電極ＢＥＨ，ＢＥＬが接合される予定の領域に、予め半田めっき層ＰＬ１が形成されている。リードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａは、半田めっき層ＰＬ１を形成していること以外については、上記実施の形態１で用いたリードフレームＬＦ１，ＬＦ２，ＬＦ３と同様の構成を有しているので、ここではその説明は省略し、半田めっき層ＰＬ１について説明する。
半田めっき層ＰＬ１は、例えば、Ｐｂ−Ｓｎ合金めっき層の単層構造、あるいはＰｂ−Ｓｎ合金めっき層とその上のＳｎめっき層との積層構造とすることができる。半田めっき層ＰＬ１の表層部分をＳｎめっき層とすれば、半田濡れ性を向上させることができる。このＳｎめっき層の厚みは、Ｐｂ−Ｓｎ合金めっき層よりも薄くてよい。
また、半田めっき層ＰＬ１を鉛フリー半田、例えばＳｎ−Ａｇ系の鉛フリー半田とする場合には、半田めっき層ＰＬ１は、下から順にＳｎめっき層、Ａｇめっき層およびＳｎめっき層の積層構造とすることができる。各めっき層の厚みは、製品に求められる半田の厚さとＳｎおよびＡｇの組成比に基づいて調整することができる。
半田めっき層ＰＬ１は、電解めっき法により形成することができる。例えば、上記実施の形態１で用いたリードフレームＬＦ１，ＬＦ２，ＬＦ３を準備する。そして、半田めっき層ＰＬ１を形成すべき領域を露出しかつ半田めっき層ＰＬ１を形成しない領域を覆うようなフィルム部材またはレジスト層（フォトレジスト層）を各リードフレームＬＦ１，ＬＦ２，ＬＦ３上に形成してから、電解めっきにより各リードフレームＬＦ１，ＬＦ２，ＬＦ３（のフィルム部材またはレジスト層から露出されている領域）上に半田めっき層ＰＬ１を形成する。これにより、リードフレームＬＦ１，ＬＦ２，ＬＦ３を、半田めっき層ＰＬ１が形成されたリードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａとすることができる。
図３８および図４２に示されるように、リードフレームＬＦ１ａにおいて、半田めっき層ＰＬ１は、ドレイン端子部ＴＤＨ１の主面（上面）ＴＤＨ１ｂにおける半導体チップＣＰＨ搭載予定領域（すなわち後で半導体チップＣＰＨの裏面ドレイン電極ＢＥＨが接合される領域）に形成されている。
また、図３９に示されるように、リードフレームＬＦ２ａにおいて、半田めっき層ＰＬ１は、ソース・ドレイン端子部ＴＳＤ１の主面（上面）ＴＳＤ１ａにおける半導体チップＣＰＬ搭載予定領域（すなわち後で半導体チップＣＰＬの裏面ドレイン電極ＢＥＬが接合される領域）に形成されている。リードフレームＬＦ２ａにおいては、半田めっき層ＰＬ１は更に、図４０に示されるように、ソース・ドレイン端子部ＴＳＤ１の主面（下面）ＴＳＤ１ｂにおける半導体チップＣＰＨのソースパッド電極ＰＤＳＨに接合される予定の領域と、ゲート端子部ＴＧＨ１の主面（下面）ＴＧＨ１ｂにおける半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに接合される予定の領域とに形成されている。なお、ソース・ドレイン端子部ＴＳＤ１の主面（上面）ＴＳＤ１ａと主面（下面）ＴＳＤ１ｂとは互いに反対側の主面であり、ソース・ドレイン端子部ＴＳＤ１の主面（上面）ＴＳＤ１ａが半導体チップＣＰＬ搭載側の主面であり、ソース・ドレイン端子部ＴＳＤ１の主面（下面）ＴＳＤ１ｂが半導体チップＣＰＨに対向する側の主面である。また、ゲート端子部ＴＧＨ１の主面（下面）ＴＧＨ１ｂは、ソース・ドレイン端子部ＴＳＤ１の主面（下面）ＴＳＤ１ｂと同じ側の面であり、半導体チップＣＰＨに対向する側の主面である。
また、図４１に示されるように、リードフレームＬＦ３ａにおいて、半田めっき層ＰＬ１は、ソース端子部ＴＳＬ１の主面（下面）ＴＳＬ１ｂにおける半導体チップＣＰＬのソースパッド電極ＰＤＳＬに接合される予定の領域と、ゲート端子部ＴＧＬ１の主面（下面）ＴＧＬ１ｂにおける半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに接合される予定の領域とに形成されている。なお、ソース端子部ＴＳＬ１の主面（下面）ＴＳＬ１ｂは半導体チップＣＰＬに対向する側の主面である。また、ゲート端子部ＴＧＬ１の主面（下面）ＴＧＬ１ｂは、ソース端子部ＴＳＬ１の主面（下面）ＴＳＬ１ｂと同じ側の面であり、半導体チップＣＰＬに対向する側の主面である。
半導体チップＣＰＨ，ＣＰＬおよびリードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａが準備された後、図４３（平面図）および図４４（断面図）に示されるように、リードフレームＬＦ１ａのドレイン端子部ＴＤＨ１の主面（上面）ＴＤＨ１ｂの半田めっき層ＰＬ１上に半導体チップＣＰＨを配置（搭載）する。この際、リードフレームＬＦ１ａのドレイン端子部ＴＤＨ１の主面ＴＤＨ１ｂの半田めっき層ＰＬ１上にフラックスを塗布してから、この半田めっき層ＰＬ１上に半導体チップＣＰＨを配置（搭載）することが好ましい。また、粘性の高いフラックスを用いれば、フラックスの粘着性により半導体チップＣＰＨを仮固定することもできる。なお、半導体チップＣＰＨは、裏面ドレイン電極ＢＥＨがリードフレームＬＦ１ａのドレイン端子部ＴＤＨ１の主面（上面）ＴＤＨ１ｂ（の半田めっき層ＰＬ１）に対向するように、搭載される。
次に、図４５（平面図）および図４６（断面図）に示されるように、半導体チップＣＰＨの表面ＣＰＨａ上にリードフレームＬＦ２ａを配置する。具体的には、半導体チップＣＰＨのソースパッド電極ＰＤＳＨ上にリードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１が配置され、かつ半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上にリードフレームＬＦ２ａのゲート端子部ＴＧＨ１が配置されるように、リードフレームＬＦ１ａおよび半導体チップＣＰＨ上にリードフレームＬＦ２ａを配置する。この際、半導体チップＣＰＨの表面ＣＰＨａのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上にフラックスを塗布してから、半導体チップＣＰＨの表面ＣＰＨａ上にリードフレームＬＦ２ａを配置することが好ましい。また、粘性の高いフラックスを用いれば、フラックスの粘着性によりリードフレームＬＦ２ａを仮固定することもできる。
これにより、半導体チップＣＰＨのソースパッド電極ＰＤＳＨ上にリードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１の主面（下面）ＴＳＤ１ｂの半田めっき層ＰＬ１が配置され、かつ半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上にリードフレームＬＦ２ａのゲート端子部ＴＧＨ１の主面（下面）ＴＧＨ１ｂの半田めっき層ＰＬ１が配置される。換言すれば、半導体チップＣＰＨの表面ＣＰＨａ上にリードフレームＬＦ２ａを配置した際に、半導体チップＣＰＨのソースパッド電極ＰＤＳＨに対向する部分のソース・ドレイン端子部ＴＳＤ１と、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに対向する部分のゲート端子部ＴＧＨ１とに、半田めっき層ＰＬ１を予め設けておくのである。
次に、図４７（平面図）および図４８（断面図）に示されるように、リードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１の主面（上面）ＴＳＤ１ａの半田めっき層ＰＬ１上に半導体チップＣＰＬを配置（搭載）する。この際、リードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１の主面（上面）ＴＳＤ１ａの半田めっき層ＰＬ１上にフラックスを塗布してから、この半田めっき層ＰＬ１上に半導体チップＣＰＬを配置（搭載）することが好ましい。また、粘性の高いフラックスを用いれば、フラックスの粘着性により半導体チップＣＰＬを仮固定することもできる。なお、リードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１の主面ＴＳＤ１ａは、半導体チップＣＰＨに対向する側とは反対側の主面である。また、半導体チップＣＰＬは、裏面ドレイン電極ＢＥＬがリードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１の主面（上面）ＴＳＤ１ａに対向するように、搭載される。
上記実施の形態１と同様に、本実施の形態においても、図４３〜図４６からも分かるように、リードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１は、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに平面的に重ならないように配置し、このリードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１（の半田めっき層ＰＬ１）上に半導体チップＣＰＬを配置している。このため、半導体チップＣＰＬは、半導体チップＣＰＨと平面的に見てずれた位置に配置される。このため、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬは、リードフレームＬＦ２ａのゲート端子部ＴＧＨ１とは接触しない。
次に、図４９（平面図）および図５０（断面図）に示されるように、半導体チップＣＰＬの表面ＣＰＬａ上にリードフレームＬＦ３ａを配置する。具体的には、半導体チップＣＰＬのソースパッド電極ＰＤＳＬ上にリードフレームＬＦ３ａのソース端子部ＴＳＬ１が配置され、かつ半導体チップＣＰＬのゲートパッド電極ＰＤＧＬ上にリードフレームＬＦ３ａのゲート端子部ＴＧＬ１が配置されるように、リードフレームＬＦ３ａを配置する。この際、半導体チップＣＰＬの表面ＣＰＬａのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上にフラックスを塗布してから、半導体チップＣＰＬの表面ＣＰＬａ上にリードフレームＬＦ３ａを配置することが好ましい。また、粘性の高いフラックスを用いれば、フラックスの粘着性によりリードフレームＬＦ３ａを仮固定することもできる。
これにより、半導体チップＣＰＬのソースパッド電極ＰＤＳＬ上にリードフレームＬＦ３ａのソース端子部ＴＳＬ１の主面（下面）ＴＳＬ１ｂの半田めっき層ＰＬ１が配置され、かつ半導体チップＣＰＬのゲートパッド電極ＰＤＧＬ上にリードフレームＬＦ３ａのゲート端子部ＴＧＬ１の主面（下面）ＴＧＬ１ｂの半田めっき層ＰＬ１が配置される。換言すれば、半導体チップＣＰＬの表面ＣＰＬａ上にリードフレームＬＦ３ａを配置した際に、半導体チップＣＰＬのソースパッド電極ＰＤＳＬに対向する部分のソース端子部ＴＳＬ１と、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに対向する部分のゲート端子部ＴＧＬ１とに、半田めっき層ＰＬ１を予め設けておくのである。
なお、図４９には、上記図３８のＡ４−Ａ４線に対応する位置に、Ａ４−Ａ４線を示す一点鎖線を示してある。従って、図４９のＡ４−Ａ４線の断面図が図５０にほぼ相当することになる。
次に、半田リフロー処理（熱処理）を行って、リードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａの半田めっき層ＰＬ１を溶融、固化（再固化）することで、図５１に示されるように、半田めっき層ＰＬ１が、半田からなる上記接合材ＢＭ１となる。
これにより、図５１に示されるように、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨとリードフレームＬＦ１ａのドレイン端子部ＴＤＨ１とが、接合材ＢＭ１（上記半田めっき層ＰＬ１が溶融、再固化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＨのソースパッド電極ＰＤＳＨとリードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１とが、接合材ＢＭ１（上記半田めっき層ＰＬ１が溶融、再固化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとリードフレームＬＦ２ａのゲート端子部ＴＧＨ１とが、接合材ＢＭ１（上記半田めっき層ＰＬ１が溶融、再固化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとリードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１とが、接合材ＢＭ１（上記半田めっき層ＰＬ１が溶融、再固化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＬのソースパッド電極ＰＤＳＬとリードフレームＬＦ３ａのソース端子部ＴＳＬ１とが、接合材ＢＭ１（上記半田めっき層ＰＬ１が溶融、再固化したもの）を介して接合されて電気的に接続され、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとリードフレームＬＦ３ａのゲート端子部ＴＧＬ１とが、接合材ＢＭ１（上記半田めっき層ＰＬ１が溶融、再固化したもの）を介して接合されて電気的に接続される。これにより、リードフレームＬＦ１ａ〜ＬＦ３ａおよびそれらの間に接合された半導体チップＣＰＨ，ＣＰＬからなる上記組立体（ワーク）ＷＫが得られる。図５１の組立体ＷＫは、上記実施の形態１の上記図２９の組立体ＷＫに対応するものである。この段階（図５１と同じ工程段階）の平面図は、上記図４９と同じである。
以降の工程は、上記実施の形態１と同様である。すなわち、上記実施の形態１と同様にして、封止樹脂部ＭＲ形成工程、めっき処理工程、リードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａの切断工程、ソース・ドレイン端子部ＴＳＤ１、ゲート端子部ＴＧＨ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１の折り曲げ加工工程などを行うが、ここではその図示および説明は省略する。
本実施の形態においても、上記実施の形態１と同様に、組立体ＷＫにおいて、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上には、リードフレームＬＦ３ａ（のソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１）は配置されていない。すなわち、リードフレームＬＦ３ａのソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１は、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとは平面的に重なっていない。このため、半田リフロー処理によって半田めっき層ＰＬ１を接合材ＢＭ１に変えた後で、封止樹脂部ＭＲを形成する前に、リードフレームＬＦ３ａが邪魔になることなく、リードフレームＬＦ２ａのゲート端子部ＴＧＨ１と半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとの接合材ＢＭ１を介した接合状態を、上方（リードフレームＬＦ２ａのゲート端子部ＴＧＨ１の上方）から観察（外観検査）することができる。また、リードフレームＬＦ２ａのソース・ドレイン端子部ＴＳＤ１と半導体チップＣＰＨのソースパッド電極ＰＤＳＨとの接合材ＢＭ１を介した接合状態も、上方から観察（外観検査）することができる。これにより、製造される半導体装置ＳＭ１の信頼性（端子の接続信頼性）を向上させることができる。また、この観察（外観検査）を行いやすくするために、図４９に示されるように、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨおよびソースパッド電極ＰＤＳＨの各一部が、ゲート端子部ＴＧＨ１、ソース・ドレイン端子部ＴＳＤ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１のいずれとも平面的に重なっていないことが、より好ましい。
また、本実施の形態においても、上記実施の形態１と同様に、組立体ＷＫにおいて、リードフレームＬＦ３ａのゲート端子部ＴＧＬ１上には、他の端子部は配置されていない。このため、半田リフロー処理によって半田めっき層ＰＬ１を接合材ＢＭ１に変えた後で、封止樹脂部ＭＲを形成する前に、リードフレームＬＦ３ａのゲート端子部ＴＧＬ１と半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとの接合材ＢＭ１を介した接合状態を、上方（リードフレームＬＦ３ａのゲート端子部ＴＧＬ１の上方）から観察（外観検査）することができる。また、リードフレームＬＦ３ａのソース端子部ＴＳＬ１と半導体チップＣＰＬのソースパッド電極ＰＤＳＬとの接合材ＢＭ１を介した接合状態も、上方から観察（外観検査）することができる。これにより、製造される半導体装置ＳＭ１の信頼性（端子の接続信頼性）を向上させることができる。また、この観察（外観検査）を行いやすくするために、図４９に示されるように、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬおよびソースパッド電極ＰＤＳＬの各一部が、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１のいずれとも平面的に重なっていないことが、より好ましい。
更に、本実施の形態では、予め半田めっき層ＰＬ１を形成したリードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａを用いて半導体装置ＳＭ１を製造（組立）しているため、次のような効果を得ることができる。すなわち、半田ペーストを使用した場合に比べて、半田量の一定供給が可能で、リフロー時における半田流出を抑制できることから、その製品が要求する半田膜厚を均一に確保できる。また、半導体チップＣＰＨ，ＣＰＬとリードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａの位置ズレを抑制できる。また、半田ペーストを用いないため、半田ペーストの主材料である半田ボールの飛散がなく、導電性異物が発生しない。また、リードフレームＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａおよび半導体チップＣＰＨ，ＣＰＬを交互に積み重ねていく組立方法となることから、半導体装置の製造（組立）工程の簡略化が可能である。また、フラックスを使用するプロセスにおいても、半田ペーストを使用した場合と比較して、フラックスの使用量は僅かであり、リフロー後の洗浄効率が良い。更に、水素ガスおよび窒素ガスの混合ガス雰囲気でリフローを実施する場合、フラックスは不要となり洗浄が廃止可能となる。また、半田めっき組成（半田めっき層ＰＬ１の組成）としては、例えばＰｂ−Ｓｎめっきの表面にＳｎの薄めっきを施すことで、リフロー加熱段階でこの表層のＳｎめっきがＰｂ−Ｓｎめっき中に拡散し、早い段階で半導体チップ側の電極金属と拡散結合を始める。このことから、使用するフラックスの高温化による失活の問題がなくなる。
一方、上記実施の形態１で説明したように、半田めっき層ＰＬ１を形成していないリードフレームＬＦ１，ＬＦ２，ＬＦ３を用いて半導体装置ＳＭ１を製造（組立）した場合には、搭載する半導体チップＣＰＨ，ＣＰＬのサイズに応じてペースト量（接合材ＢＭ１ａ，ＢＭ１ｂ，ＢＭ１ｃＢＭ１ｄ用のペースト材の塗布量）を制御できるため、フレーム（リードフレームＬＦ１，ＬＦ２，ＬＦ３）の標準化といった点で有利となる。
（実施の形態３）
図５２および図５３は、本実施の形態３の半導体装置ＳＭ１ａの断面図であり、それぞれ上記実施の形態１の図７および図９に対応するものである。
上記実施の形態１の半導体装置ＳＭ１では、封止樹脂部ＭＲの上面である主面ＭＲａからゲート端子ＴＧＬおよびソース端子ＴＳＬは露出していなかったが、本実施の形態の半導体装置ＳＭ１ａは、図５２および図５３に示されるように、封止樹脂部ＭＲの上面である主面ＭＲａから、ゲート端子ＴＧＬの主面ＴＧＬａとソース端子ＴＳＬの主面ＴＳＬａとが露出している。なお、ゲート端子ＴＧＬの主面ＴＧＬａは、半導体チップＣＰＬに対向する側とは反対側の主面であり、また、ソース端子ＴＳＬの主面ＴＳＬａも、半導体チップＣＰＬに対向する側とは反対側の主面である。本実施の形態の半導体装置ＳＭ１ａの他の構成は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここではその説明は省略する。
また、本実施の形態の半導体装置ＳＭ１ａの製造方法の一例を挙げると、上記実施の形態１，２で説明した製造工程において、封止樹脂部ＭＲを形成した後で、封止樹脂部ＭＲの主面ＭＲａを研磨することにより、封止樹脂部ＭＲの主面ＭＲａからゲート端子ＴＧＬ（ゲート端子部ＴＧＬ１）の主面ＴＧＬａとソース端子ＴＳＬ（ソース端子部ＴＳＬ１）の主面ＴＳＬａを露出させればよい。この封止樹脂部ＭＲの主面ＭＲａの研磨工程は、例えば液体ホーニングなどによって行うことができる。ここで、液体ホーニングは、水のような液体と粒子（粒状または粉状の研磨材）とを混合し、それ（粒子を混ぜたまたは含んだ液体）を研磨対象面（ここでは封止樹脂部ＭＲの主面ＭＲａ）に高圧で吹き付ける（噴射する）手法である。液体（水）に混合する粒子（研磨材）としては、微細な砥粒（研磨材粒子）を用いることができ、例えばアルミナ（酸化アルミニウム）などの微粒子を用いることができる。
本実施の形態の半導体装置ＳＭ１ａは、上記実施の形態１，２で得られる効果に加えて、封止樹脂部ＭＲの主面ＭＲａからゲート端子ＴＧＬ（の主面ＴＧＬａ）とソース端子ＴＳＬ（の主面ＴＳＬａ）を露出させたことにより、半導体装置ＳＭ１ａの放熱特性を更に向上させることができる。
（実施の形態４）
図５４は、本実施の形態４の半導体装置ＳＭ１ｂの上面図（平面図）であり、図５５は半導体装置ＳＭ１ｂの下面図（底面図、裏面図、平面図）であり、図５６〜図６１は、半導体装置ＳＭ１ｂの断面図（側面断面図）である。図５５には、上記実施の形態１の図１３のＡ１−Ａ１線、Ａ２−Ａ２線、Ｂ１−Ｂ１線、Ｂ２−Ｂ２線、Ｂ３−Ｂ３線およびＢ４−Ｂ４線に相当する位置に、Ａ１−Ａ１線、Ａ２−Ａ２線、Ｂ１−Ｂ１線、Ｂ２−Ｂ２線、Ｂ３−Ｂ３線およびＢ４−Ｂ４線を付してある。図５６〜図６１は、それぞれ上記実施の形態１の上記図７〜図１２に対応するものであり、図５５のＡ１−Ａ１線の断面が図５６にほぼ対応し、図５５のＡ２−Ａ２線の断面が図５７にほぼ対応し、図５５のＢ１−Ｂ１線の断面が図５８にほぼ対応し、図５５のＢ２−Ｂ２線の断面が図５９にほぼ対応し、図５５のＢ３−Ｂ３線の断面が図６０にほぼ対応し、図５５のＢ４−Ｂ４線の断面が図６１にほぼ対応する。
図５４〜図６１に示される本実施の形態の半導体装置ＳＭ１ｂは、以下の点が上記実施の形態１の半導体装置ＳＭ１と異なっている。
まず、本実施の形態の半導体装置ＳＭ１ｂは、上記実施の形態１の半導体装置ＳＭ１と上下（表裏）が反対になっている。すなわち、上記実施の形態１の半導体装置ＳＭ１では、封止樹脂部ＭＲの主面ＭＲａが封止樹脂部ＭＲの上面となり、封止樹脂部ＭＲの主面ＭＲｂが封止樹脂部ＭＲ裏面（すなわち半導体装置ＳＭ１の実装面）となっていたが、本実施の形態の半導体装置ＳＭ１ｂでは、封止樹脂部ＭＲの主面ＭＲｂが封止樹脂部ＭＲの上面となり、封止樹脂部ＭＲの主面ＭＲａが封止樹脂部ＭＲ裏面（すなわち半導体装置ＳＭ１の実装面）となっている。従って、上記実施の形態１の半導体装置ＳＭ１は、封止樹脂部ＭＲの裏面である主面ＭＲｂが半導体装置ＳＭ１の実装面であるのに対して、本実施の形態の半導体装置ＳＭ１ｂは、封止樹脂部ＭＲの裏面である主面ＭＲａが半導体装置ＳＭ１ｂの実装面である。
また、本実施の形態の半導体装置ＳＭ１ｂでは、封止樹脂部ＭＲ裏面である封止樹脂部ＭＲの主面ＭＲａから、ゲート端子ＴＧＬの主面ＴＧＬａとソース端子ＴＳＬの主面ＴＳＬａとが露出されており、かつゲート端子ＴＧＬおよびソース端子ＴＳＬは、折り曲げられておらず（すなわち折り曲げ加工されておらず）、平坦である。なお、ゲート端子ＴＧＬの主面ＴＧＬａは、半導体チップＣＰＬに対向する側とは反対側の主面であり、また、ソース端子ＴＳＬの主面ＴＳＬａも、半導体チップＣＰＬに対向する側とは反対側の主面である。
また、本実施の形態の半導体装置ＳＭ１ｂでは、ドレイン端子ＴＤＨは、封止樹脂部ＭＲの主面ＭＲｂから露出しておらず、またドレイン端子ＴＤＨに上記開口部ＯＰ１は設けなくともよい。また、本実施の形態の半導体装置ＳＭ１ｂでは、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤと同様に、ドレイン端子ＴＤＨは、封止樹脂部ＭＲ内に位置する部分は平坦であるが、封止樹脂部ＭＲの側面から一部（ドレイン端子ＴＤＨのアウタリード部）が突出して折り曲げ加工されている。すなわち、本実施の形態の半導体装置ＳＭ１ｂでは、ドレイン端子ＴＤＨ、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤのそれぞれの一部が、封止樹脂部ＭＲの側面（辺ＳＤ２，ＳＤ４に対応する側面）から突出して、封止樹脂部ＭＲの外部で折り曲げられているのである。なお、ドレイン端子ＴＤＨ、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤの各々において、封止樹脂部ＭＲの外部に位置する部分をアウタリード部と呼ぶものとする。
本実施の形態の半導体装置ＳＭ１ｂにおけるドレイン端子ＴＤＨ、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤの各アウタリード部の折り曲げ方向は、上記実施の形態１の半導体装置ＳＭ１におけるゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部の折り曲げ方向とは逆である。すなわち、本実施の形態の半導体装置ＳＭ１ｂでは、折り曲げによって形成されたゲート端子ＴＧＨのアウタリード部の下面ＴＧＨｃと、ソース・ドレイン端子ＴＳＤのアウタリード部の下面ＴＳＤｃと、ドレイン端子ＴＤＨのアウタリード部の下面ＴＤＨｃとが、封止樹脂部ＭＲの主面ＭＲａで露出されたゲート端子ＴＧＬの主面ＴＧＬａおよびソース端子ＴＳＬの主面ＴＳＬａと実質的に同一平面上にある。
また、上記実施の形態１の半導体装置ＳＭ１では、ドレイン端子ＴＤＨの厚みＴ１は、ゲート端子ＴＧＨの厚みＴ２、ソース・ドレイン端子ＴＳＤの厚みＴ３、ゲート端子ＴＧＬの厚みＴ４およびソース端子ＴＳＬの厚みＴ５よりも厚いことが好ましかった。それに対して、本実施の形態の半導体装置ＳＭ１ｂでは、ゲート端子ＴＧＬの厚みＴ４およびソース端子ＴＳＬの厚みＴ５は、ドレイン端子ＴＤＨの厚みＴ１、ゲート端子ＴＧＨの厚みＴ２およびソース・ドレイン端子ＴＳＤの厚みＴ３よりも厚いことが好ましい（すなわちＴ４＞Ｔ１，Ｔ２，Ｔ３かつＴ５＞Ｔ１，Ｔ２，Ｔ３）。これは、半導体装置の実装面側（上記実施の形態１では封止樹脂部ＭＲの主面ＭＲｂ側、本実施の形態では封止樹脂部ＭＲの主面ＭＲａ側）の平坦な端子が、上記実施の形態の半導体装置ＳＭ１ではドレイン端子ＴＤＨであったのに対して、本実施の形態の半導体装置ＳＭ１ｂでは、ゲート端子ＴＧＬおよびソース端子ＴＳＬであるためである。本実施の形態では、ゲート端子ＴＧＬおよびソース端子ＴＳＬを、ドレイン端子ＴＤＨ、ゲート端子ＴＧＨおよびソース・ドレイン端子よりも厚くすることで、半導体装置ＳＭ１ｂの放熱性の向上と、端子の加工のしやすさとを両立することができ、また、半導体装置ＳＭ１ｂを小型化（薄型化）することもできる。
また、半導体装置ＳＭ１ｂの製造用のリードフレームの加工の容易性を考慮すると、ゲート端子ＴＧＨの厚みＴ２とソース・ドレイン端子ＴＳＤの厚みＴ３とは同じ（すなわちＴ２＝Ｔ３）であることが好ましく、また、ゲート端子ＴＧＬの厚みＴ４とソース端子ＴＳＬの厚みＴ５とは同じ（Ｔ４＝Ｔ５）であることが好ましい。本実施の形態において、各端子の厚みＴ１〜Ｔ５の一例を挙げれば、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各厚みＴ４，Ｔ５を例えば０．４ｍｍ程度とし、ドレイン端子ＴＤＨ、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤの各厚みＴ１，Ｔ２，Ｔ３を例えば０．２ｍｍ程度とすることができる。
本実施の形態の半導体装置ＳＭ１ｂの他の構成は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここではその説明は省略する。
次に、本実施の形態の半導体装置ＳＭ１ｂの製造工程について説明する。図６２〜図６５は、半導体装置ＳＭ１ｂの製造工程中の断面図である。図６２は、上記実施の形態１の図２９に対応するものであり、図６３は、上記実施の形態１の図３２に対応するものであり、図６３は、上記実施の形態１の図３１に対応するものである。
まず、上記実施の形態１または上記実施の形態２と同様にして、上記図２９に対応する図６２に示されるような組立体（ワーク）ＷＫを得る。但し、上記実施の形態１，２では、リードフレームＬＦ１，ＬＦ１ａの厚みをリードフレームＬＦ２，ＬＦ３，ＬＦ２ａ，ＬＦ３ａよりも厚くするのが好ましかった。それに対して、本実施の形態の場合では、リードフレームＬＦ３，ＬＦ３ａの厚み（上記ゲート端子ＴＧＬの厚みＴ４およびソース端子ＴＳＬの厚みＴ５に対応）をリードフレームＬＦ１，ＬＦ２，ＬＦ１ａ，ＬＦ２ａの厚み（上記ドレイン端子ＴＤＨの厚みＴ１、ゲート端子ＴＧＨの厚みＴ２およびソース・ドレイン端子ＴＳＤの厚みＴ３に対応）よりも厚くするのが好ましい。それ以外については、封止樹脂部ＭＲを形成するためのモールド工程を行う直前までは、上記実施の形態１または上記実施の形態２の製造工程とほぼ同様であるので、ここではその説明は省略する。
図６２の組立体ＷＫは、上記実施の形態１の上記図２９の組立体ＷＫまたは上記実施の形態２の上記図５１の組立体ＷＫと、上述したリードフレームＬＦ１，ＬＦ２，ＬＦ３(またはＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａ)の厚みの関係が相違する以外は、ほぼ同じ構成を有している。便宜上、図６２では、リードフレームＬＦ１，ＬＦ２，ＬＦ３を用いて上記実施の形態１と同様にして組立体ＷＫを形成した場合が図示されている。
次に、モールド工程（樹脂封止工程、例えばトランスファモールド工程）を行う。図６３には、このモールド工程において、組立体ＷＫをモールド用の金型ＭＤ１，ＭＤ２（上金型ＭＤ１および下金型ＭＤ２）に固定した状態が示されている。
図６３は、上記実施の形態１の上記図３２に対応するが、本実施の形態（図６３）では、上記実施の形態１（図３２）と比べると、組立体ＷＫを上下反転させて金型ＭＤ１，ＭＤ２に固定している。そして、本実施の形態では、上記ゲート端子ＴＧＬおよび上記ソース端子ＴＳＬの上記主面ＴＧＬａ，ＴＳＬａが封止樹脂部ＭＲから露出するようにするために、図６３に示されるように、リードフレームＬＦ３のゲート端子部ＴＧＬ１の下面（半導体チップＣＰＬに対向する側とは反対側の主面）およびソース端子部ＴＳＬ１の下面（半導体チップＣＰＬに対向する側とは反対側の主面）が金型ＭＤ２の上面に接触しているようにする。また、リードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１とゲート端子部ＴＧＨ１は、封止樹脂部ＭＲの外部に位置すべき部分が金型ＭＤ１（の下面）と金型ＭＤ２（の上面）とで挟まれ、封止樹脂部ＭＲの内部に位置すべき部分（半導体チップＣＰＨ，ＣＰＬに対向する部分）がキャビティＣＡＶ内に配置されるようにする。また、リードフレームＬＦ１のドレイン端子部ＴＤＨ１は、封止樹脂部ＭＲの外部に位置すべき部分が金型ＭＤ１（の下面）と金型ＭＤ２（の上面）とで挟まれ、封止樹脂部ＭＲの内部に位置すべき部分（半導体チップＣＰＬに対向する部分）がキャビティＣＡＶ内に配置されるようにする。
図６３に示されるように金型Ｍ１，ＭＤ２でリードフレームＬＦ１〜ＬＦ３を固定してクランプした後、上記実施の形態１と同様に、金型ＭＤ１，ＭＤ２のキャビティＣＡＶ内に封止樹脂部ＭＲ形成用の材料である封止樹脂材料を注入し、注入した封止樹脂材料を硬化して封止樹脂部ＭＲを形成する。それから、封止樹脂部ＭＲが形成された組立体ＷＫ（すなわち組立体ＷＫａ）を金型ＭＤ１，ＭＤ２から離型してから、封止樹脂部ＭＲのバリなどを除去する。これにより、図６４に示されるような組立体（ワーク）ＷＫａが得られる。
モールド工程では、リードフレームＬＦ３のゲート端子部ＴＧＬ１およびソース端子部ＴＳＬ１の下面（半導体チップＣＰＬに対向する側とは反対側の主面）は、金型ＭＤ１の上面との間に隙間がほとんどなかったため、ゲート端子部ＴＧＬ１およびソース端子部ＴＳＬ１の下面（半導体チップＣＰＬに対向する側とは反対側の主面）上には封止樹脂部ＭＲがほとんど形成されない。このため、組立体ＷＫａにおいて、リードフレームＬＦ３のゲート端子部ＴＧＬ１およびソース端子部ＴＳＬ１の下面（上記主面ＴＧＬａ，ＴＳＬａに対応）は、封止樹脂部ＭＲの主面ＭＲａから露出された状態となっている。また、ゲート端子部ＴＧＬ１およびソース端子部ＴＳＬ１の下面に封止樹脂部ＭＲのバリが形成されたとしても、モールド工程後のバリ取り工程で除去することができる。
次に、必要に応じてめっき処理を行って、リードフレームＬＦ１〜ＬＦ３の封止樹脂部ＭＲから露出する部分（導電体からなる部分）上にめっき層（図示せず）を形成する。例えば鉛フリー半田のような半田めっき処理などを行うことができる。
次に、リードフレームＬＦ１，ＬＦ２，ＬＦ３を所定の位置で切断する。すなわち、上記タイバーＴＢ１を切断してゲート端子部ＴＧＨ１とソース・ドレイン端子部ＴＳＤ１とを分離し、上記タイバーＴＢ２を切断してゲート端子部ＴＧＬ１とソース端子部ＴＳＬ１とを分離してから、ドレイン端子部ＴＤＨ１、ソース・ドレイン端子部ＴＳＤ１、ゲート端子部ＴＧＨ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１をリードフレームＬＦ１，ＬＦ２，ＬＦ３（のフレーム枠）から切り離す（分離する）。
次に、図６５に示されるように、封止樹脂部ＭＲの側面から突出する部分のドレイン端子部ＴＤＨ１、ソース・ドレイン端子部ＴＳＤ１およびゲート端子部ＴＧＨ１を折り曲げ加工する。本実施の形態におけるドレイン端子部ＴＤＨ１、ソース・ドレイン端子部ＴＳＤ１およびゲート端子部ＴＧＨ１の折り曲げ方向は、上記実施の形態１におけるソース・ドレイン端子部ＴＳＤ１、ゲート端子部ＴＧＨ１、ソース端子部ＴＳＬ１およびゲート端子部ＴＧＬ１の折り曲げ方向とは反対側である。これにより、上記図５４〜図６１に示される本実施の形態の半導体装置ＳＭ１ｂが製造される。
リードフレームＬＦ１のドレイン端子部ＴＤＨ１が半導体装置ＳＭ１ｂのドレイン端子ＴＤＨとなり、リードフレームＬＦ２のソース・ドレイン端子部ＴＳＤ１が半導体装置ＳＭ１ｂのソース・ドレイン端子ＴＳＤとなり、リードフレームＬＦ２のゲート端子部ＴＧＨ１が半導体装置ＳＭ１ｂのゲート端子ＴＧＨとなる。また、リードフレームＬＦ３のソース端子部ＴＳＬ１が半導体装置ＳＭ１ｂのソース端子ＴＳＬとなり、リードフレームＬＦ３のゲート端子部ＴＧＬ１が半導体装置ＳＭ１ｂのゲート端子ＴＧＬとなる。
図６６〜図６８は、本実施の形態の半導体装置ＳＭ１ｂを実装基板（配線基板）ＰＣＢに実装した状態を示す要部断面図である。図６６は、上記図５６に対応する断面が示され、図６７は、上記図５８に対応する断面が示され、図６８は、上記図６１に対応する断面が示されている。
図６６〜図６８に示されるように、実装基板（配線基板）ＰＣＢ上に半導体装置ＳＭ１ｂが実装される。この際、半導体装置ＳＭ１ｂの裏面（すなわち封止樹脂部ＭＲの主面ＭＲａ）側が実装基板ＰＣＢへの実装面となる。そして、ドレイン端子ＴＤＨのアウタリード部（の下面ＴＤＨｃ）が、実装基板ＰＣＢの端子ＴＥ１と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。また、ゲート端子ＴＧＨのアウタリード部（の下面ＴＧＨｃ）が、実装基板ＰＣＢの端子ＴＥ２と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。また、ソース・ドレイン端子ＴＳＤのアウタリード部（の下面ＴＳＤｃ）が、実装基板ＰＣＢの端子ＴＥ３と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。また、ゲート端子ＴＧＬの主面ＴＧＬａが、実装基板ＰＣＢの端子ＴＥ４と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。また、ソース端子ＴＳＬの主面ＴＳＬａが、実装基板ＰＣＢの端子ＴＥ５と導電性の接合材ＢＭ２を介して接合され、電気的に接続される。導電性の接合材ＢＭ２は、例えば半田からなる。
本実施の形態では、上記実施の形態１で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、パワーＭＯＳＦＥＴＱＨ１が形成された半導体チップＣＰＨとパワーＭＯＳＦＥＴＱＬ１が形成された半導体チップＣＰＬとを比べると、発熱量は半導体チップＣＰＬの方が多い。このため、本実施の形態の半導体装置ＳＭ１ｂのように、半導体装置ＳＭ１ｂの実装面側（すなわち下側）に発熱量の多い半導体チップＣＰＬを配置した方が、半導体チップＣＰＬの発熱を半導体装置ＳＭ１ｂ外（実装基板ＰＣＢ側）へ放熱しやすい。また、半導体チップＣＰＬにおける発熱部は表面側（ゲートパッド電極ＰＤＧＬおよびソースパッド電極ＰＤＳＬ形成面側）であるが、この表面側が半導体装置ＳＭ１ｂの実装面側を向いていることも、放熱に有利に働く。このため、半導体装置ＳＭ１ｂの放熱特性をより向上させることができる（すなわち熱抵抗をより低減することができる）。
一方、上記実施の形態１の半導体装置ＳＭ１の場合は、半導体装置ＳＭ１の実装面である封止樹脂部ＭＲの主面ＭＲｂでは、ドレイン端子ＴＤＨのみが露出し、他の端子は露出していないため、半導体装置の実装性（実装基板ＰＣＢへの実装しやすさや実装信頼性の高さ）の面で、より優れている。すなわち、より広い面積のドレイン端子ＴＤＨが実装基板ＰＣＢと半田接続されることにより、接続強度の確保（向上）が可能となる。また、半導体装置ＳＭ１の実装面である封止樹脂部ＭＲの主面ＭＲｂに異なる端子が存在しない（ドレイン端子ＴＤＨのみが露出している）ことから、半田ブリッジによるショートの虞がなくなる。
（実施の形態５）
図６９および図７０は、本実施の形態４の半導体装置ＳＭ１ｃの断面図であり、それぞれ上記実施の形態３の図５６および図５８に対応するものである。
上記実施の形態３の半導体装置ＳＭ１ｂでは、封止樹脂部ＭＲの上面である主面ＭＲｂからドレイン端子ＴＤＨは露出していなかったが、本実施の形態の半導体装置ＳＭ１ｃは、図６９および図７０に示されるように、封止樹脂部ＭＲの上面である主面ＭＲｂから、ドレイン端子ＴＤＨの主面ＴＤＨａが露出している。なお、ドレイン端子ＴＤＨの主面ＴＤＨａは、半導体チップＣＰＨ（の裏面）に対向する側とは反対側の主面である。本実施の形態の半導体装置ＳＭ１ｃの他の構成は、上記実施の形態３の半導体装置ＳＭ１ｂとほぼ同様であるので、ここではその説明は省略する。
また、本実施の形態の半導体装置ＳＭ１ｃの製造方法の一例を挙げると、上記実施の形態３で説明した製造工程において、封止樹脂部ＭＲを形成した後で、封止樹脂部ＭＲの主面ＭＲｂを研磨することにより、封止樹脂部ＭＲの主面ＭＲｂからドレイン端子ＴＤＨ（ドレイン端子部ＴＤＨ１）の主面ＴＤＨａを露出させればよい。この封止樹脂部ＭＲの主面ＭＲｂの研磨工程は、上記実施の形態２で説明した封止樹脂部ＭＲの主面ＭＲａの研磨工程と同様にして行うことができる。
本実施の形態の半導体装置ＳＭ１ｃは、上記実施の形態３で得られる効果に加えて、封止樹脂部ＭＲの主面ＭＲｂからドレイン端子ＴＤＨ（の主面ＴＤＨａ）を露出させたことにより、半導体装置ＳＭ１ｃの放熱特性を更に向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ 非絶縁型ＤＣ−ＤＣコンバータ
２１ 半導体基板
２１ａ 基板本体
２１ｂ エピタキシャル層
２２ フィールド絶縁膜
２３ 半導体領域
２４ 半導体領域
２５ 溝
２６ ゲート絶縁膜
２７ ゲート電極
２７ａ ゲート引き出し用の配線部
２８ 絶縁膜
２９ａ，２９ｂ コンタクトホール
３０Ｇ ゲート配線
３０Ｓ ソース配線
３１ 半導体領域
３２ 保護膜
３３ 開口部
３４，３４ａ，３４ｂ 金属層
ＢＭ１，ＢＭ１ａ，ＢＭ２ 接合材
ＢＥＨ，ＢＥＬ 裏面ドレイン電極
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
ＣＰＨ，ＣＰＬ 半導体チップ
ＣＰＨａ，ＣＰＬａ 表面
ＣＴＣ 制御回路
Ｄ ドレイン
Ｄｐ１，Ｄｐ２ 寄生ダイオード
ＤＲ１，ＤＲ２ ドライバ回路
ＥＴ１，ＥＴ２ 端子
ＧＮＤ 基準電位
Ｉ１，Ｉ２ 電流
Ｉｏｕｔ 出力電流
Ｌ コイル
ＬＦ１，ＬＦ２，ＬＦ３，ＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａ リードフレーム
ＬＤ 負荷
ＭＤ１ 金型（上金型）
ＭＤ２ 金型（下金型）
ＭＲ 封止樹脂部
ＭＲａ，ＭＲｂ 主面
ＯＰ 開口部
ＰＣＢ 実装基板
ＰＤＧＨ，ＰＤＧＬ ゲートパッド電極
ＰＤＳＨ，ＰＤＳＬ ソースパッド電極
ＰＬ１ 半田めっき層
ＰＷＬ１ ｐ型ウエル
ＱＨ１，ＱＬ１ パワーＭＯＳ（パワーＭＯＳＦＥＴ）
Ｓ ソース
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ 辺
ＳＬＴ スリット
ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ 半導体装置
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ 厚み
ＴＢ１，ＴＢ２ タイバー
ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４，ＴＥ５ 端子
ＴＤＨ ドレイン端子
ＴＤＨａ 主面
ＴＤＨｃ 下面
ＴＤＨ１ ドレイン端子部
ＴＤＨ１ｂ 主面
ＴＧＨ ゲート端子
ＴＧＨｂ，ＴＧＨｃ 下面
ＴＧＨ１ ゲート端子部
ＴＧＬ ゲート端子
ＴＧＬａ 主面
ＴＧＬｂ 下面
ＴＧＬ１ ゲート端子部
ＴＳＤ ソース・ドレイン端子
ＴＳＤｂ，ＴＳＤｃ 下面
ＴＳＤ１ ソース・ドレイン端子部
ＴＳＬ ソース端子
ＴＳＬａ 主面
ＴＳＬｂ 下面
ＴＳＬ１ ソース端子部
ＶＩＮ 入力電源
ＶＤＩＮ
Ｖｏｕｔ 出力電圧
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６ 幅
ＷＫ，ＷＫａ 組立体

Claims (20)

  1. ドレイン用端子と、
    前記ドレイン用端子上に配置された第１半導体チップと、
    前記第１半導体チップ上に配置されたソース・ドレイン用端子およびゲート用第１端子と、
    前記ソース・ドレイン用端子上に配置された第２半導体チップと、
    前記第２半導体チップ上に配置されたソース用端子およびゲート用第２端子と、
    第１主面、前記第１主面とは反対側の第２主面、その厚さ方向において、前記第１および第２主面の間に位置し、第１方向に延在する第１側面、およびその厚さ方向において、前記第１および第２主面の間に位置し、前記第１方向に延在し、前記第１方向とは直交する方向において、前記第１側面と対向する第２側面を有し、前記第１および第２半導体チップ、前記ドレイン用端子、前記ソース・ドレイン用端子、前記ゲート用第１端子、前記ソース用端子および前記ゲート用第２端子の一部を封止する封止樹脂部と、
    を有する半導体装置であって、
    前記第１半導体チップは、前記ドレイン用端子に対向しかつ第１裏面ドレイン電極が形成された第１裏面と、前記第１裏面とは反対側でかつ第１ソース用電極および第１ゲート用電極が形成された第１主面とを有しており、
    前記第２半導体チップは、前記ソース・ドレイン用端子に対向しかつ第２裏面ドレイン電極が形成された第２裏面と、前記第２裏面とは反対側でかつ第２ソース用電極および第２ゲート用電極が形成された第２主面とを有しており、
    前記第１半導体チップの前記第１裏面ドレイン電極は前記ドレイン用端子と、前記第１半導体チップの前記第１ゲート用電極は前記ゲート用第１端子と、前記第１半導体チップの前記第１ソース用電極は前記ソース・ドレイン用端子と、前記第２半導体チップの前記第２裏面ドレイン電極は前記ソース・ドレイン用端子と、前記第２半導体チップの前記第２ゲート用電極は前記ゲート用第２端子と、前記第２半導体チップの前記第２ソース用電極は前記ソース用端子と、それぞれ導電性の接合材を介して電気的に接続されており、
    前記第２半導体チップは、平面視において、前記第１半導体チップの前記第１ゲート用電極上に前記第２半導体チップが重ならないように、前記第１方向にずらして前記第１半導体チップ上に配置され、
    前記ソース・ドレイン用端子および前記ソース用端子のそれぞれの一部は、前記封止樹脂部の前記第１および第２側面から突出している、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ソース・ドレイン用端子および前記ソース用端子の前記封止樹脂部の前記第１および第２側面から突出している部分は折り曲げられ、それぞれアウターリード部が形成されている。
  3. 請求項２に記載の半導体装置において、
    前記ドレイン用端子の前記第１半導体チップが搭載されている面の反対側の面は前記封止樹脂部から露出し、
    前記ドレイン用端子の前記封止樹脂部から露出した面、前記ソース・ドレイン用端子の前記アウターリード部の下面、および前記ソース用端子の前記アウターリード部の下面は、実質的に同一平面上に形成されている。
  4. 請求項１に記載の半導体装置において、
    前記ゲート用第１端子は、前記封止樹脂部の前記第１側面から突出し、前記ゲート用第２端子は、前記封止樹脂部の前記第２側面から突出している。
  5. 請求項４に記載の半導体装置において、
    前記ゲート用第１端子および前記ゲート用第２端子の前記封止樹脂部から突出している部分は折り曲げられ、それぞれアウターリード部が形成されている。
  6. 請求項５に記載の半導体装置において、
    前記ドレイン用端子の前記第１半導体チップが搭載されている面の反対側の面は前記封止樹脂部から露出し、
    前記ドレイン用端子の前記封止樹脂部から露出した面、前記ソース・ドレイン用端子の前記アウターリード部の下面、前記ソース用端子の前記アウターリード部の下面、前記ゲート用第１端子の前記アウターリード部の下面、および前記ゲート用第２端子の前記アウターリード部の下面は、実質的に同一平面上に形成されている。
  7. 請求項６に記載の半導体装置において、
    前記ソース・ドレイン用端子および前記ソース用端子のそれぞれの前記アウターリードの前記第１方向における幅は、前記ゲート用第１端子および前記ゲート用第２端子のそれぞれの前記アウターリードの前記第１方向における幅よりも広い。
  8. 請求項１に記載の半導体装置において、
    前記封止樹脂部の前記第１および第２側面において、前記ソース・ドレイン用端子は、前記ソース用端子とは異なる高さ位置で突出している。
  9. 請求項１に記載の半導体装置において、
    前記封止樹脂部の前記第１および第２側面において、前記ソース用端子は、前記ソース・ドレイン用端子よりも高い位置で突出している。
  10. 請求項４に記載の半導体装置において、
    前記封止樹脂部の前記第１側面において、前記ゲート用第１端子は、前記ソース・ドレイン用端子と同じ高さ位置から突出し、前記封止樹脂部の前記第２側面において、前記ゲート用第２端子は、前記ソース用端子と同じ高さ位置から突出している。
  11. 請求項９に記載の半導体装置において、
    前記ソース・ドレイン用端子および前記ソース用端子の前記封止樹脂部から突出している部分は、平面的に重ならないように分離して形成されている。
  12. 請求項１０に記載の半導体装置において、
    前記ゲート用第１端子および前記ソース・ドレイン用端子の前記封止樹脂部から突出している部分は、平面的に重ならないように分離して形成され、前記ゲート用第２端子および前記ソース用端子の前記封止樹脂部から突出している部分は、平面的に重ならないように分離して形成されている。
  13. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記第１ゲート用電極上に前記第２半導体チップが重ならないように、前記第１半導体チップと前記第２半導体チップとは互いの中心をずらして配置されている。
  14. 請求項１に記載の半導体装置において、
    前記第１および第２半導体チップは同じサイズであり、
    前記第１半導体チップにおける第１ソース用電極および第１ゲート用電極の形状および配置が、前記第２半導体チップにおける第２ソース用電極および第２ゲート用電極の形状および配置と同じである。
  15. 請求項１４に記載の半導体装置において、
    前記第２半導体チップの配置は、前記第１半導体チップを１８０°回転させた配置に対応している。
  16. 請求項１に記載の半導体装置において、
    前記第２半導体チップと前記第１半導体チップとは、一部が平面的に重なっている。
  17. 請求項１に記載の半導体装置において、
    前記ソース用端子は、前記第１半導体チップの前記第１ゲート用電極と平面的に重なっていない。
  18. 請求項１に記載の半導体装置において、
    前記ドレイン用端子は、前記ソース・ドレイン用端子、前記ゲート用第１端子、前記ソース用端子および前記ゲート用第２端子よりも厚い。
  19. 請求項１に記載の半導体装置において、
    前記第１半導体チップ内には、ＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴが形成されており、
    前記第２半導体チップ内には、前記ＤＣ−ＤＣコンバータのロウサイドＭＯＳＦＥＴが形成されている。
  20. 請求項１９に記載の半導体装置において、
    前記第１半導体チップの前記第１裏面ドレイン電極、前記第１ソース用電極および前記第１ゲート用電極は、前記ハイサイドＭＯＳＦＥＴのドレイン、ソースおよびゲートにそれぞれ電気的に接続されており、
    前記第２半導体チップの前記第２裏面ドレイン電極、前記第２ソース用電極および前記第２ゲート用電極は、前記ロウサイドＭＯＳＦＥＴのドレイン、ソースおよびゲートにそれぞれ電気的に接続されている。
JP2009136611A 2009-06-05 2009-06-05 半導体装置 Expired - Fee Related JP5443837B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009136611A JP5443837B2 (ja) 2009-06-05 2009-06-05 半導体装置
US12/767,071 US9024423B2 (en) 2009-06-05 2010-04-26 Semiconductor device for a DC-DC converter
EP20100250901 EP2259313A1 (en) 2009-06-05 2010-05-10 Semiconductor device
CN201010198397.1A CN101908530B (zh) 2009-06-05 2010-06-04 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009136611A JP5443837B2 (ja) 2009-06-05 2009-06-05 半導体装置

Publications (3)

Publication Number Publication Date
JP2010283236A JP2010283236A (ja) 2010-12-16
JP2010283236A5 JP2010283236A5 (ja) 2012-04-05
JP5443837B2 true JP5443837B2 (ja) 2014-03-19

Family

ID=42359504

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009136611A Expired - Fee Related JP5443837B2 (ja) 2009-06-05 2009-06-05 半導体装置

Country Status (4)

Country Link
US (1) US9024423B2 (ja)
EP (1) EP2259313A1 (ja)
JP (1) JP5443837B2 (ja)
CN (1) CN101908530B (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
JP5813963B2 (ja) 2011-02-28 2015-11-17 ローム株式会社 半導体装置、および、半導体装置の実装構造
JP5464159B2 (ja) * 2011-03-08 2014-04-09 三菱電機株式会社 パワーモジュール
US8987777B2 (en) * 2011-07-11 2015-03-24 International Rectifier Corporation Stacked half-bridge power module
US9240371B2 (en) 2011-08-10 2016-01-19 Denso Corporation Semiconductor module, semiconductor device having semiconductor module, and method of manufacturing semiconductor module
US20140063744A1 (en) * 2012-09-05 2014-03-06 Texas Instruments Incorporated Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
EP2973690B1 (en) * 2013-03-14 2020-11-18 Vishay-Siliconix Stack die package
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
CN104979306B (zh) * 2014-04-11 2018-06-01 万国半导体(开曼)股份有限公司 小尺寸贴片印迹面积的功率半导体器件及制备方法
JP6354285B2 (ja) * 2014-04-22 2018-07-11 オムロン株式会社 電子部品を埋設した樹脂構造体およびその製造方法
US9646920B2 (en) * 2014-06-07 2017-05-09 Alpha And Omega Semiconductor (Cayman), Ltd Power semiconductor device with small contact footprint and the preparation method
JP6338937B2 (ja) * 2014-06-13 2018-06-06 ローム株式会社 パワーモジュールおよびその製造方法
JP6162764B2 (ja) * 2015-09-17 2017-07-12 ローム株式会社 半導体装置、および、半導体装置の実装構造
DE102016103714B4 (de) * 2016-03-02 2021-09-30 Infineon Technologies Ag Leistungshalbleiterpackages und Multiphasengleichrichter mit einem Leistungshalbleiterpackage
JP6011736B1 (ja) * 2016-03-14 2016-10-19 富士電機株式会社 昇圧チョッパ回路
JP6011737B1 (ja) 2016-03-14 2016-10-19 富士電機株式会社 降圧チョッパ回路
JP6253854B1 (ja) * 2016-03-30 2017-12-27 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置
US10137789B2 (en) 2016-07-20 2018-11-27 Ford Global Technologies, Llc Signal pin arrangement for multi-device power module
KR101897639B1 (ko) * 2016-08-25 2018-09-12 현대오트론 주식회사 파워 모듈
US11152911B2 (en) * 2016-09-16 2021-10-19 Daishinku Corporation Piezoelectric resonator device
FR3059155B1 (fr) * 2016-11-23 2018-11-16 Exagan Circuit integre forme d'un empilement de deux puces connectees en serie
JP2018107364A (ja) * 2016-12-28 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置
US10178813B2 (en) * 2017-01-26 2019-01-08 The United States Of America As Represented By The Secretary Of The Army Stacked power module with integrated thermal management
WO2018150449A1 (ja) * 2017-02-14 2018-08-23 日本精工株式会社 半導体モジュールおよびその製造方法と、これを備えた駆動装置、電動パワーステアリング装置
US10373890B1 (en) * 2018-04-09 2019-08-06 Infineon Technologies Ag Cooling techniques for semiconductor package
EP3739756A1 (en) * 2019-05-17 2020-11-18 Nexperia B.V. Cascode semiconductor device and method of manufacture
JP7211268B2 (ja) * 2019-05-30 2023-01-24 株式会社デンソー 半導体モジュール
CN115380377A (zh) * 2020-04-01 2022-11-22 松下知识产权经营株式会社 半导体模块
JP7438071B2 (ja) * 2020-09-15 2024-02-26 株式会社東芝 半導体装置
EP4033527A1 (en) * 2021-01-20 2022-07-27 Nexperia B.V. Packaged semiconductor device
EP4057341A1 (en) * 2021-03-12 2022-09-14 Nexperia B.V. Packaged half-bridge circuit
US20230145565A1 (en) * 2021-11-11 2023-05-11 Shinko Electric Industries Co., Ltd. Semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266623B1 (en) * 1994-11-21 2001-07-24 Phatrat Technology, Inc. Sport monitoring apparatus for determining loft time, speed, power absorbed and other factors such as height
US7624922B2 (en) * 1999-09-15 2009-12-01 Brown Laurie J Method and apparatus for vending a containerized liquid product utilizing an automatic self-service refill system
US7750817B2 (en) * 1999-12-10 2010-07-06 Beverage Metrics Holding Ltd System and method using a scale for monitoring the dispensing of a beverage
EP1168253A1 (en) * 2000-06-28 2002-01-02 Sicpa Holding S.A. Use of communication equipment and method for authenticating an item, specifically documents, in particular security documents, communication equipment for authenticating items, and items to be authenticated by communication equipment
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP4010792B2 (ja) * 2001-10-19 2007-11-21 株式会社ルネサステクノロジ 半導体装置
JP4557507B2 (ja) * 2002-06-13 2010-10-06 パナソニック株式会社 半導体デバイス及びその製造方法
DE10301091B4 (de) * 2003-01-14 2015-01-22 Infineon Technologies Ag Leistungs-Halbleiterbauelement und Verfahren zur Verbindung von einem gemeinsamen Substratträger zugeordneten Halbleitereinrichtungen
JP2005011986A (ja) * 2003-06-19 2005-01-13 Sanyo Electric Co Ltd 半導体装置
US7197377B2 (en) * 2003-06-26 2007-03-27 Bunn-O-Matic Corporation Method of limiting brewer operation to authorized substances
DE202004011399U1 (de) * 2004-03-19 2004-12-23 Niko Semiconductor Co., Ltd. Chip-Modul
US7301527B2 (en) * 2004-03-23 2007-11-27 Fujitsu Limited Feedback based user interface for motion controlled handheld devices
WO2006070581A1 (ja) * 2004-12-28 2006-07-06 Kokusan Denki Co., Ltd. 半導体装置
JP2006222298A (ja) * 2005-02-10 2006-08-24 Renesas Technology Corp 半導体装置およびその製造方法
JP4916745B2 (ja) 2006-03-28 2012-04-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100844630B1 (ko) * 2006-03-29 2008-07-07 산요덴키가부시키가이샤 반도체 장치
US7485954B2 (en) * 2006-09-07 2009-02-03 Alpha And Omega Semiconductor Limited Stacked dual MOSFET package
JP2008108912A (ja) * 2006-10-25 2008-05-08 Toyota Motor Corp パワートランジスタ素子のパッケージ構造
JP4985009B2 (ja) * 2007-03-20 2012-07-25 トヨタ自動車株式会社 半導体装置とその半導体装置をパッケージする方法
JP2009043820A (ja) * 2007-08-07 2009-02-26 Rohm Co Ltd 高効率モジュール
WO2009032929A2 (en) * 2007-09-06 2009-03-12 The Coca-Cola Company Systems and methods for facilitating consumer-dispenser interactions
US20090152345A1 (en) * 2007-12-18 2009-06-18 Ncr Corporation Methods and Apparatus for Automated Order Delivery in Customer Service Applications
US8511348B2 (en) * 2008-02-14 2013-08-20 Insight Beverages, Inc. Beverage identification system and method

Also Published As

Publication number Publication date
US20100308421A1 (en) 2010-12-09
EP2259313A1 (en) 2010-12-08
CN101908530B (zh) 2015-02-25
CN101908530A (zh) 2010-12-08
JP2010283236A (ja) 2010-12-16
US9024423B2 (en) 2015-05-05

Similar Documents

Publication Publication Date Title
JP5443837B2 (ja) 半導体装置
US8395364B2 (en) Internal packaging of a semiconductor device mounted on die pads
JP5271861B2 (ja) 半導体装置の製造方法
JP5868043B2 (ja) 半導体装置
TWI399789B (zh) 半導體裝置
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
WO2014045435A1 (ja) 半導体装置の製造方法および半導体装置
JP2006049341A (ja) 半導体装置およびその製造方法
JP2009534869A (ja) マルチプルダイおよび共通ノード構造を含む半導体ダイパッケージ
JP2006222298A (ja) 半導体装置およびその製造方法
WO2007005263A2 (en) Semiconductor die package and method for making the same
JP2006156748A (ja) 半導体装置
JP2006073664A (ja) 半導体モジュール
TWI452662B (zh) 雙邊冷卻整合電源裝置封裝與模組及製造方法
JP5315378B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置
KR20210151194A (ko) 반도체 장치 및 반도체 장치의 제조 방법
WO2023079825A1 (ja) 半導体装置
JP2012235164A (ja) 半導体装置
JP2019102749A (ja) 半導体装置およびその製造方法
JP2016076730A (ja) 半導体装置
JP2013128040A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131220

R150 Certificate of patent or registration of utility model

Ref document number: 5443837

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees