KR20210151194A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 반도체 장치는 제1 전극을 갖는 적어도 하나의 제1 반도체 소자와, 제2 전극을 갖는 제2 반도체 소자와, 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극에 접속된 제1 리드 단자와, 상기 제2 반도체 소자의 상기 제2 전극에 접속된 제2 리드 단자와, 상기 제1 리드 단자 및 상기 제2 리드 단자를 밀봉하는 제1 수지와, 상기 적어도 하나의 제1 반도체 소자 및 상기 제2 반도체 소자를 밀봉하는 제2 수지를 포함하는 것에 관한 것이다.

Description

반도체 장치 및 반도체 장치의 제조 방법
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
복수의 전자 부품을 리드 프레임에 의해 형성된 리드 단자에 접합하고, 수지에 의해 밀봉된 반도체 장치가 알려져 있다. 특허문헌 1에는 2개의 MOS FET와 드라이버 IC를 리드 프레임에 의해 형성된 리드 단자에 접합하고, 전체를 수지에 의해 밀봉한 반도체 장치가 개시되어 있다.
미국 특허출원 공개 제2016/0104688호 명세서
특허문헌 1에 기재된 반도체 장치는 MOS FET, 드라이버 IC, 리드 단자 및 본딩 와이어를 수지에 의해 일괄 밀봉하는 구조이다. 따라서, 수지 밀봉하기 전에 각 MOS FET 및 드라이버 IC 각각 중 하나의 전극을 리드 프레임에 접합하고, 각 MOS FET의 다른 전극을 본딩 와이어에 의해 리드 프레임에 접속한 상태에서 리드 프레임을 에칭에 의해 절단하여 각 리드 단자를 분리해 둘 필요가 있다. 따라서, 특허문헌 1에 기재된 반도체 장치는 생산성을 높일 수 없다.
본 발명의 제1 양태에 의하면, 반도체 장치는 제1 전극을 갖는 적어도 하나의 제1 반도체 소자와, 제2 전극을 갖는 제2 반도체 소자와, 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극에 접속된 제1 리드 단자와, 상기 제2 반도체 소자의 상기 제2 전극에 접속된 제2 리드 단자와, 상기 제1 리드 단자 및 상기 제2 리드 단자를 밀봉하는 제1 수지와, 상기 적어도 하나의 제1 반도체 소자 및 상기 제2 반도체 소자를 밀봉하는 제2 수지를 구비한다.
본 발명의 제2 양태에 의하면, 제1 양태에 의한 반도체 장치는 상기 제1 수지에 의해 유지된 접속 도체를 추가로 구비하는 것이 바람직하다. 상기 적어도 하나의 제1 반도체 소자는 제3 전극을 갖는다. 상기 제2 반도체 소자는 제4 전극을 갖는다. 상기 적어도 하나의 제1 반도체 소자의 상기 제3 전극 및 상기 제2 반도체 소자의 상기 제4 전극은 각각 상기 접속 도체에 접속되어 있다.
본 발명의 제3 양태에 의하면, 제2 양태에 의한 반도체 장치에 있어서, 상기 제1 리드 단자, 상기 제2 리드 단자 및 상기 접속 도체는 리드 프레임에 의해 형성되어 있고, 상기 접속 도체의 두께는 상기 제1 리드 단자의 두께보다 얇은 것이 바람직하다.
본 발명의 제4 양태에 의하면, 제2 양태에 의한 반도체 장치에 있어서, 상기 제1 리드 단자 및 상기 제2 리드 단자는 리드 프레임에 의해 형성되어 있고, 상기 접속 도체의 두께는 도금에 의해 형성되어 있는 것이 바람직하다.
본 발명의 제5 양태에 의하면, 제2 양태에 의한 반도체 장치에 있어서, 상기 제1 리드 단자는 고전위부에 접속되고, 상기 제2 리드 단자는 저전위부에 접속되고, 상기 제1 리드 단자에 접합되는 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극과, 상기 제2 리드 단자에 접합되는 상기 제2 반도체 소자의 상기 제2 전극 사이에 상기 적어도 하나의 제1 반도체 소자의 상기 제3 전극과 상기 제2 반도체 소자의 상기 제4 전극이 배치되어 있는 것이 바람직하다.
본 발명의 제6 양태에 의하면, 제2 양태에 의한 반도체 장치에 있어서, 상기 제1 리드 단자, 상기 제2 리드 단자 및 상기 접속 도체는 구리 또는 구리 합금을 포함하는 것이 바람직하다.
본 발명의 제7 양태에 의하면, 제1 양태에 의한 반도체 장치에 있어서, 상기 제1 리드 단자 및 상기 제2 리드 단자는 상기 제1 수지의, 상기 적어도 하나의 제1 반도체 소자 및 상기 제2 반도체 소자가 배치되는 측의 반대측에 적어도 일부가 상기 제1 수지에서 노출되어 있는 하면을 각각 갖는 것이 바람직하다.
본 발명의 제8 양태에 의하면, 제5 양태에 의한 반도체 장치에 있어서, 상기 제2 리드 단자는 상기 제2 반도체 소자의 상기 제2 전극에 접합된 접속부와, 상기 제1 수지에서 노출되는 실장부를 포함하고, 상기 접속부의 두께는 상기 실장부의 두께보다 얇은 것이 바람직하다.
본 발명의 제9 양태에 의하면, 제1 양태에 의한 반도체 장치에 있어서, 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극과 상기 제1 리드 단자 사이, 상기 제2 반도체 소자의 상기 제2 전극과 상기 제2 리드 단자 사이, 상기 제1 리드 단자의, 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극이 배치되는 측과는 반대측면 및 상기 제2 리드 단자의, 상기 제2 반도체 소자의 상기 제2 전극이 배치되는 측과는 반대측면에는 동일 재료로 이루어지는 접합용 도금층이 각각 형성되어 있는 것이 바람직하다.
본 발명의 제10 양태에 의하면, 제1 양태에 의한 반도체 장치에 있어서, 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극과 상기 제1 리드 단자 사이, 상기 제2 반도체 소자의 상기 제2 전극과 상기 제2 리드 단자 사이에는 제1 접합용 도금층이 형성되고, 상기 제1 리드 단자의, 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극이 배치되는 측과는 반대측면 및 상기 제2 리드 단자의, 상기 제2 반도체 소자의 상기 제2 전극이 배치되는 측과는 반대측면에는 상기 제1 접합용 도금층과는 상이한 금속에 의한 제2 접합용 도금층이 형성되어 있는 것이 바람직하다.
본 발명의 제11 양태에 의하면, 제2 양태에 의한 반도체 장치는 도전체를 추가로 포함하는 것이 바람직하다. 상기 적어도 하나의 제1 반도체 소자는 상기 제1 전극 및 상기 제3 전극이 배치되는 측과는 반대측에 제5 전극을 갖는다. 상기 도전체는 상기 제5 전극에 접속된다.
본 발명의 제12 양태에 의하면, 제11 양태에 의한 반도체 장치에 있어서, 상기 도전체는 상기 적어도 하나의 제1 반도체 소자가 배치되는 측의 반대측에, 상기 제2 수지에서 노출되는 상면을 갖는 것이 바람직하다.
본 발명의 제13 양태에 의하면, 제11 또는 제12 양태에 의한 반도체 장치에 있어서, 상기 적어도 하나의 제1 반도체 소자는 적어도 한 쌍의 반도체 소자를 포함하고, 상기 도전체는 상기 적어도 한 쌍의 반도체 소자 중 일방이 갖는 상기 제5 전극과, 상기 적어도 한 쌍의 반도체 소자 중 타방이 갖는 상기 제1 전극을 접속하는 것이 바람직하다.
본 발명의 제14 양태에 의하면, 제13 양태에 의한 반도체 장치에 있어서, 상기 적어도 한 쌍의 반도체 소자는 복수쌍의 반도체 소자를 포함하는 것이 바람직하다.
본 발명의 제15 양태에 의하면, 제14 양태에 의한 반도체 장치는 직류 또는 교류의 변환을 행하는 전력 변환부를 추가로 구비하는 것이 바람직하다. 상기 제2 반도체 소자는 상기 복수쌍의 반도체 소자를 구동 제어하는 제어용 반도체 소자이다. 상기 전력 변환부는 상기 복수쌍의 반도체 소자 및 상기 제어용 반도체 소자에 의해 구성된다.
본 발명의 제16 양태에 의하면, 반도체 장치의 제조 방법은 제1 리드 단자 및 제2 리드 단자를 제1 수지에 의해 밀봉하여 리드 단자 밀봉체를 형성하는 것과, 상기 리드 단자 밀봉체의 상기 제1 리드 단자에 제1 반도체 소자의 제1 전극을 접속하는 것과, 상기 리드 단자 밀봉체의 상기 제2 리드 단자에 제2 반도체 소자의 제2 전극을 접속하는 것과, 상기 제1 반도체 소자와, 상기 제2 반도체 소자와, 상기 리드 단자 밀봉체의 상기 제1 반도체 소자 및 상기 제2 반도체 소자측의 면을 제2 수지에 의해 밀봉하는 것을 포함한다.
본 발명의 제17 양태에 의하면, 제16 양태에 의한 반도체 장치의 제조 방법은 추가로, 상기 제1 수지에 의해 유지된 접속 도체를 형성하는 것을 포함하는 것이 바람직하다. 상기 접속 도체는 상기 제1 반도체 소자의 제3 전극과, 상기 제2 반도체 소자의 제4 전극을 접속한다.
본 발명의 제18 양태에 의하면, 제17 양태에 의한 반도체 장치의 제조 방법에 있어서, 상기 제1 리드 단자, 상기 제2 리드 단자 및 상기 접속 도체는 리드 프레임에서 형성되는 것이 바람직하다.
본 발명의 제19 양태에 의하면, 제17 양태에 의한 반도체 장치의 제조 방법은 추가로, 상기 제1 리드 단자 및 상기 제2 리드 단자를 리드 프레임에서 형성하는 것을 포함하는 것이 바람직하다. 상기 접속 도체는 도금에 의해 형성된다.
본 발명의 제20 양태에 의하면, 제16 내지 제19 까지 중 어느 일 양태에 의한 반도체 장치의 제조 방법은 상기 리드 단자 밀봉체의 상기 제1 리드 단자에 상기 제1 반도체 소자의 상기 제1 전극을 접합하기 전, 및 상기 리드 단자 밀봉체의 상기 제2 리드 단자에 상기 제2 반도체 소자의 상기 제2 전극을 접합하기 전에, 상기 제1 리드 단자의 상하 양면 및 상기 제2 리드 단자의 상하 양면에 접합용 도금층을 함께 형성하는 것을 추가로 포함하는 것이 바람직하다. 상기 제1 리드 단자의 상기 상하 양면 중의 상면은 상기 제1 반도체 소자의 상기 제1 전극이 접합되는 면이고, 상기 제1 리드 단자의 상기 상하 양면 중 하면의 반대측면이다. 상기 제2 리드 단자의 상기 상하 양면 중의 상면은 상기 제2 반도체 소자의 상기 제2 전극이 접합되는 면이고, 상기 제2 리드 단자의 상기 상하 양면 중 하면의 반대측면이다.
본 발명에 의하면, 리드 단자를 수지에 의해 밀봉하기 때문에 생산성을 높일 수 있다.
도 1은 본 발명의 제1 실시형태에 의한 반도체 장치의 회로도의 일례를 나타내는 도면이다.
도 2(A)는 제1 실시형태에 의한 반도체 장치의 상면도이고, 도 2(B)는 도 2(A)의 IIB-IIB선 단면도이다.
도 3은 도 2(A)에 나타낸 반도체 장치의 III-III선 단면도이다.
도 4는 도 2에 나타낸 반도체 장치의 하면도이다.
도 5는 도 2에 나타낸 반도체 장치의 제조 방법의 일례를 나타내고, 도 5(A)는 상면도이고, 도 5(B)는 도 5(A)의 VB-VB선 단면도이다.
도 6은 도 5에 이은 반도체 장치의 제조 방법을 나타내고, 도 6(A)는 상면도이고, 도 6(B)는 도 6(A)의 VIB-VIB선 단면도이다.
도 7은 도 6에 이은 반도체 장치의 제조 방법을 나타내고, 도 7(A)는 상면도이고, 도 7(B)는 도 7(A)의 VIIB-VIIB선 단면도이다.
도 8은 도 7에 이은 반도체 장치의 제조 방법을 나타내고, 도 8(A)는 상면도이고, 도 8(B)는 도 8(A)의 VIIIB-VIIIB선 단면도이다.
도 9는 도 8에 이은 반도체 장치의 제조 방법을 나타내고, 도 9(A)는 상면도이고, 도 9(B)는 도 9(A)의 IXB-IXB선 단면도이다.
도 10은 도 9에 이은 반도체 장치의 제조 방법을 나타내고, 도 10(A)는 상면도이고, 도 10(B)는 도 10(A)의 XB-XB선 단면도이다.
도 11은 본 발명의 제2 실시형태에 의한 반도체 장치를 나타내고, 도 11(A)는 상면도이고, 도 11(B)는 도 11(A)의 XIB-XIB선 단면도이다.
도 12는 도 11(A)에 나타낸 반도체 장치의 XII-XII선 단면도이다.
도 13은 도 11에 나타낸 반도체 장치의 하면도이다.
도 14는 도 11에 나타낸 반도체 장치의 제조 방법의 일례를 나타내고, 도 14(A)는 상면도이고, 도 14(B)는 도 14(A)의 XIVB-XIVB선 단면도이다.
도 15는 도 14에 이은 반도체 장치의 제조 방법을 나타내고, 도 15(A)는 상면도이고, 도 15(B)는 도 15(A)의 XVB-XVB선 단면도이다.
도 16은 도 15에 이은 반도체 장치의 제조 방법을 나타내고, 도 16(A)는 상면도이고, 도 16(B)는 도 16(A)의 XVIB-XVIB선 단면도이다.
도 17은 도 16에 이은 반도체 장치의 제조 방법을 나타내고, 도 17(A)는 상면도이고, 도 17(B)는 도 17(A)의 XVIIB-XVIIB선 단면도이다.
도 18은 도 17에 이은 반도체 장치의 제조 방법을 나타내고, 도 18(A)는 상면도이고, 도 18(B)는 도 18(A)의 XVIIIB-XVIIIB선 단면도이다.
도 19은 도 18에 이은 반도체 장치의 제조 방법을 나타내고, 도 19(A)는 상면도이고, 도 19(B)는 도 19(A)는 XIXB-XIXB선 단면도이다.
도 20은 도 19에 이은 반도체 장치의 제조 방법을 나타내고, 도 20(A)는 상면도이고, 도 20(B)는 도 20(A)의 XXB-XXB선 단면도이다.
-제1 실시형태-
도 1∼도 10을 참조하여 본 발명의 제1 실시형태에 의한 반도체 장치(100)를 설명한다. 도 1은 본 실시형태에 의한 반도체 장치(100)의 회로도의 일례를 나타내는 도면이다. 반도체 장치(100)는 인버터 회로(130)와 제어부(140)를 갖는다.
인버터 회로(130)는 스위칭 소자인 6개의 MOS FET(Metal Oxide Semiconductor Field Effect Transistor)(110a∼110c, 120a∼120c)를 갖는다. 각 MOS FET(110a∼110c)는 상아암 회로로서 동작하고, 각 MOS FET(120a∼120c)는 하아암 회로로서 동작한다. MOS FET(110a)와 (120a)는 MOS FET(110b)와 (120b), MOS FET(110c)와 (120c)는 각각 직렬로 접속되어 있고, 각각 상하 아암 직렬 회로(150)를 구성한다. 각 상하 아암 직렬 회로(150)는 모터 제너레이터(400)의 전기자 권선의 각상 권선에 대응하여 U상, V상, W상의 3상 교류 전력을 출력한다. 또한, 이하의 설명에서 MOS FET(110a∼110c)를 대표하여 MOS FET(110), MOS FET(120a∼120c)를 대표하여 MOS FET(120)로 호칭하는 경우가 있다.
MOS FET(110)의 드레인 전극(D)은 도체(211, 212)를 통해 직류 정극 단자(213)에 접속되어 있다. MOS FET(120)의 소스 전극(S)은 도체(221, 222)를 통해 직류 부극 단자(223)에 접속되어 있다. MOS FET(110)의 소스 전극(S)과 MOS FET(120)의 드레인 전극(D)은 도체(231)에 의해 접속되어 있다. MOS FET(110 및 120)의 게이트 전극(G)은 제어용 도체(160)에 의해 제어부(140)에 접속되어 있다.
제어부(140)는 상하 아암 직렬 회로(150)를 구동 제어하는 드라이버 회로를 갖는다. 제어부(140)는 드라이버 회로에 제어 신호를 공급하는 제어 회로를 포함하고 있어도 된다. MOS FET(110 및 120)는 제어부(140)에서 출력된 구동 신호를 받아 동작하고, 도시하지 않은 배터리에서 공급된 직류 전력을 3상 교류 전력으로 변환한다.
도 2(A)는 본 실시형태에 의한 반도체 장치(100)의 상면도이고, 도 2(B)는 도 2(A)의 IIB-IIB선 단면도이고, 도 3은 도 2(A)에 나타낸 반도체 장치(100)의 III-III선 단면도이고, 도 4는 도 2에 나타낸 반도체 장치의 하면도이다.
반도체 장치(100)는 6개의 MOS FET(110, 120)(도 2(B), 도 3 참조)와, 6개의 소스 리드 단자(320)(도 4 참조)와, 드레인 접속용 리드 단자(313)(도 3, 도 4 참조)와, 복수의 I/O 리드 단자(360)(도 4 참조)와, 수지(511)(도 2 (B), 도 3 참조)와, 2개의 제어용 반도체 소자(240a, 240b)(도 2(B), 도 9 참조)와, 복수의 접속 도체(350)(도 2(B), 도 7 참조)와, 3개의 리드 도체(330)(도 2(B)， 도 7 참조)와, 드레인 접속 도체(312)(도 2(A), 도 3 참조)와, 3개의 드레인 도체(340)(도 2(A) 참조)와, 밀봉 수지(521)(도 2(A), 도 2(B), 도 3 참조)를 갖는다. 6개의 MOS FET(110, 120)는 밀봉 수지(521)에 의해 하나로 패키지화되어 있고, 따라서, 본 실시형태의 반도체 장치(100)는 6in1 구조를 갖는다.
6개의 소스 리드 단자(320)(도 4 참조)는 소스 리드 단자(320a∼320f)(도 4 참조)를 갖는다. 소스 리드 단자(320a∼320f)와, 드레인 접속용 리드 단자(313)와, 복수의 I/O 리드 단자(360)(도 4 참조)는 수지(511)에 의해 밀봉되고, 리드 단자 밀봉체(510)(도 2(B), 도 3 참조)를 구성한다.
또한, 제어용 반도체 소자(240a, 240b)는 도 1의 제어부(140)에 상당하고, 6개의 MOS FET(110, 120)를 구동 제어한다. MOS FET(110 및 120)는 제어용 반도체 소자(240a, 240b)에 의해 출력되는 구동 신호를 받아 동작하고, 도시하지 않는 배터리에서 공급된 직류 전력을 3상 교류 전력으로 변환한다. 즉, 복수의 MOS FET(110, 120) 및 제어용 반도체 소자(240a, 240b)는 전력 변환부를 구성한다.
드레인 도체(340)는 드레인 도체(340a∼340c)(도 2(A), 도 2(B) 참조)로 구성된다. 또한, 리드 도체(330)는 리드 도체(330a∼330c)(도 2(B), 도 7 참조)로 구성된다. 이하의 설명에서 소스 리드 단자(320a∼320f)를 대표하여 소스 리드 단자(320), 드레인 도체(340a∼340c)를 대표하여 드레인 도체(340), 리드 도체(330a∼330c)를 대표하여 리드 도체(330)로 호칭하는 경우가 있다.
각 드레인 도체(340)는 소스 리드 단자(320)에 일체로 형성된 리드 도체(330)(도 2(B), 도 7 참조)에 전기적으로 접속된다. 즉, 드레인 도체(340) 및 리드 도체(330)는 도 1에 나타내는 도체(231)에 상당한다. 또한, 드레인 접속 도체(312)는 드레인 접속용 리드 단자(313)에 접속된다. 즉, 드레인 접속 도체(312) 및 드레인 접속용 리드 단자(313)는 도 1에 나타내는 도체(211) 및 도체(212)에 상당한다. 접속 도체(350)는 도 1에 나타내는 제어용 도체(160)에 상당한다.
소스 리드 단자(320)와, 드레인 접속용 리드 단자(313)와, 복수의 I/O 리드 단자(360)와, 리드 도체(330)와, 접속 도체(350)는 리드 프레임(300)(도 5 참조)으로 형성된다. 리드 도체(330) 및 접속 도체(350)는 리드 프레임(300)을 하프 에칭하여 형성되고, 소스 리드 단자(320) 및 드레인 접속용 리드 단자(313)보다 작은 두께로 형성되어 있다. 또한, I/O 리드 단자(360)는 선단측에 형성된 실장부(361)와, 실장부(361)보다 두께가 작은 접속부(362)(도 2(B) 참조)를 갖는다. I/O 리드 단자(360)의 접속부(362)는 리드 프레임(300)을 하프 에칭하여 형성된다.
드레인 도체(340)의 상면은 밀봉 수지(521)의 상면과 면일이 되고, 밀봉 수지(521)에서 노출되어 있다. 소스 리드 단자(320), 드레인 접속용 리드 단자(313) 및 I/O 리드 단자(360)의 실장부(361) 각각의 하면은 수지(511)의 하면과 면일이 되고, 수지(511)에서 노출되어 있다. 소스 리드 단자(320) 및 I/O 리드 단자(360)의 실장부(361)는 수지(511)의, MOS FET(110) 및 제어용 반도체 소자(240)가 배치되는 측의 반대측에 적어도 일부가 수지(511)에서 노출되어 있는 하면을 갖는다.
리드 도체(330) 및 접속 도체(350)는 소스 리드 단자(320), 드레인 접속용 리드 단자(313) 및 복수의 I/O 리드 단자(360)와 함께 수지(511)에 의해 일체화된다. 이 때문에, 리드 도체(330)와 접속 도체(350)는 수지(511)에 의해 유지되고 있다.
MOS FET(110, 120)의 각각의 소스 전극(S)은 접합층(531)을 통해 소스 리드 단자(320)에 접합되어 있다. MOS FET(110, 120)의 각각의 게이트 전극(G)은 접합층(531)을 통해 접속 도체(350)의 일단부에 접합되어 있다. 제어용 반도체 소자(240)가 갖는 2개의 전극(241 및 242) 중 일방의 전극(241)(도 2(B) 참조)은 접합층(531)을 통해 접속 도체(350)의 일단부에 접합되어 있다. 즉, 수지(511)에 의해 유지된 접속 도체(350)는 MOS FET(110, 120)의 각각의 게이트 전극(G)과, 제어용 반도체 소자(240)가 갖는 2개의 전극(241 및 242) 중 일방의 전극(241)을 접속한다. 또한, 제어용 반도체 소자(240)가 갖는 2개의 전극(241 및 242) 중 타방의 전극(242)(도 2(B) 참조)은 접합층(531)을 통해 I/O 리드 단자(360)의 접속부(362)에 접합되어 있다.
소스 리드 단자(320), 드레인 접속용 리드 단자(313) 및 I/O 리드 단자(360)의 실장부(361)의 각각의 수지(511)에서 노출된 면에는 접합층(531)이 형성되어 있다. 소스 리드 단자(320), 드레인 접속용 리드 단자(313) 및 I/O 리드 단자(360)의 실장부(361)의 각각의 수지(511)에서 노출된 면에 형성된 접합층(531)은 도시하지 않은 회로 기판의 접속 패드에 접합된다.
접합층(531)은 PPF(Pre-Plated Lead Frame) 기술을 사용하여 형성된다. 즉, MOS FET(110, 120) 및 제어용 반도체 소자(240a, 240b)를 리드 프레임(300)에 접합하기 전에 리드 프레임(300)의 전체면에 접합층(531)이 스퍼터, 무전해 도금 혹은 전해 도금 등에 의해 형성된다. 이에 의해, MOS FET(110, 120) 및 제어용 반도체 소자(240a, 240b)(이하, 대표하여 「제어용 반도체 소자(240)」로 호칭하는 경우가 있음)를 접합층(531)을 통해 리드 프레임(300)에 접합한 후, 소스 리드 단자(320) 및 I/O 리드 단자(360)의 실장부(361)의 수지(511)에서 노출된 면에 접합층(531)을 형성하는 통상의 제법에 비해 공정 수를 삭감할 수 있다. 리드 프레임(300)의 재질을 구리로 한 경우, 접합층(531)은 예를 들면, 리드 프레임(300)측에서 순서대로 Ni/Au, Pd/u, Ni/Pd/Au 등의 다층 구조 또는 Au 등의 단층 구조로 할 수 있다. MOS FET(110, 120)의 소스 전극(S)과 소스 리드 단자(320) 사이, 제어용 반도체 소자(240)의 전극(242) 및 I/O 리드 단자(360) 사이, 소스 리드 단자(320)의, MOS FET(110, 120)의 소스 전극(S)이 배치되는 측과는 반대측면(수지(511)에서 노출된 면), 및 I/O 리드 단자(360)의, 제어용 반도체 소자(240)의 전극(242)이 배치되는 측과는 반대측면(수지(511)에서 노출된 면)은 동일 재료로 이루어지는 접합용 도금층인 접합층(531)이 각각 형성되어 있다.
MOS FET(120a∼120c)의 각각의 드레인 전극(D)에는 드레인 도체(340a∼340c)가 전기적으로 접속되어 있다. 도 2(B)에 나타내는 바와 같이, 각 드레인 도체(340a∼340c)는 드레인 접속부(342)와, 소스 접속부(343)와, 중간부(344)를 갖는다. 드레인 접속부(342)와 소스 접속부(343) 사이에는 소스 접속부(343)가 낮아지는 단차부가 형성되고, 이 단차부에 드레인 접속부(342)와 소스 접속부(343)를 접속하는 중간부(344)가 형성되어 있다. 소스 접속부(343)는 접합층(531)을 통해 리드 도체(330)에 접합된다. 각 리드 도체(330)는 MOS FET(110)의 소스 전극(S)이 접합되는 소스 리드 단자(320)에 일체로 형성되어 있고, 이에 의해 MOS FET(110)의 소스 전극(S)이 MOS FET(120)의 드레인 전극(D)에 접속된다.
상세하게는 MOS FET(110a∼110c)의 소스 전극(S)은 각각 소스 리드 단자(320a∼320c)에 일체로 형성된 리드 도체(330a∼330c)(도 7 참조) 및 드레인 도체(340a∼340c)를 통해 MOS FET(120a∼120c) 각각의 드레인 전극(D)에 접속된다. 예를 들면, 드레인 도체(340a)는 한 쌍의 MOS FET(110a 및 120a) 중 일방의 MOS FET(120a)가 갖는 드레인 전극(D)과 타방의 MOS FET(110a)가 갖는 소스 전극(S)을 서로 접속한다. 복수쌍의 MOS FET 중 어느 쌍에 대해서도 동이하게 서로 접속된다. 소스 리드 단자(320a∼320c)는 각각 접합층(531)을 통해 도시하지 않은 회로 기판의 접속 패드에 접합된다. 소스 리드 단자(320a∼320c)의 각각에서 U상, V상, W상 교류 전력(도 1 참조)이 출력된다.
따라서, MOS FET(120)의 소스 전극(S)이 접속되는 소스 리드 단자(320)는 고전위부(도시하지 않음)에 접속된다. 한편, I/O 리드 단자(360)의 실장부(361)는 저전위부(도시하지 않음)에 접속된다. 도 2(B)에 나타내는 바와 같이, 소스 리드 단자(320)에 접합되는 MOS FET(110)의 소스 전극(S)과, I/O 리드 단자(360)의 실장부(361)에 접합되는 제어용 반도체 소자(240)의 전극(242) 사이에 MOS FET(120)의 게이트 전극(G)과 제어용 반도체 소자(240)의 전극(241)이 배치되어 있다. 이 ‹š문에, 고전위부에 접속되는 소스 리드 단자(320)와 저전위부에 접속되는 I/O 리드 단자(360)의 실장부(361)의 연면 거리를 크게 할 수 있고, 방전에 의한 절연 파괴를 방지하거나, 노이즈 장해를 억제할 수 있다.
도 2(B)에 나타내는 바와 같이, 드레인 도체(340a∼340c)의 소스 접속부(343)는 밀봉 수지(521)의 측면(521a)을 향해 연장되고, 단부(343a)가 밀봉 수지(521)의 측면(521a)에서 노출되어 있다. 단, 소스 접속부(343)의 단부(343a)를 밀봉 수지(521)에 의해 덮는 구조로 해도 된다.
상술한 바와 같이, 각 드레인 도체(340)의 드레인 접속부(342)의 상면은 밀봉 수지(521)의 상면에서 노출되어 있다. 따라서, 각 드레인 도체(340)는 도전체로서의 기능과 히트 싱크로서의 기능을 겸용하고 있다.
도 3에 나타내는 바와 같이, 드레인 접속 도체(312)는 드레인 접속부(312a)와, 리드 단자 접속부(312b)와, 중간부(312c)를 갖는다. 드레인 접속부(312a)와 리드 단자 접속부(312b) 사이에는 리드 단자 접속부(312b)가 낮아지는 단차부가 형성되고, 이 단차부에 드레인 접속부(312a)와 리드 단자 접속부(312b)를 접속하는 중간부(312c)가 형성되어 있다. 드레인 접속 도체(312)의 드레인 접속부(312a)는 MOS FET(110a∼110c)의 드레인 전극(D)에 전기적으로 접속되어 있다. 드레인 접속 도체(312)의 리드 단자 접속부(312b)는 접합층(531)을 통해 드레인 접속용 리드 단자(313)에 접합되어 있다. 드레인 접속용 리드 단자(313)는 도 2 이후의 도면에는 도시하지 않은 도체(212)(도 1 참조)를 통해 직류 정극 단자(213)에 접속된다.
상술한 바와 같이, 드레인 접속 도체(312)의 드레인 접속부(312a)의 상면은 밀봉 수지(521)의 상면에서 노출되어 있다. 따라서, 드레인 접속 도체(312)는 도전체로서의 기능과 히트 싱크로서의 기능을 겸용하고 있다.
도 5∼도 10을 참조하여 반도체 장치의 제조 방법을 설명한다. 먼저, 도 5∼도 6을 참조하여 리드 단자 밀봉체(510)의 제조 방법을 설명한다. 도 5는 도 2에 나타낸 반도체 장치(100)의 제조 방법의 일례를 나타내고, 도 5(A)는 상면도이고, 도 5(B)는 도 5(A)의 VB-VB선 단면도이고, 도 6은 도 5에 이은 반도체 장치(100)의 제조 방법을 나타내고, 도 6(A)는 상면도이고, 도 6(B)는 도 6(A)의 VIB-VIB선 단면도이다.
평탄한 판상의 리드 프레임(300)을 준비한다. 리드 프레임(300)의 재질은 도전성이 양호한 금속이고, 예를 들면, 구리 또는 구리 합금이 적합하다. 반도체 장치(100)는 리드 프레임(300)을 사용하여 동시에 다수개 제조되지만, 이하에서는 리드 프레임(300)이 하나의 반도체 장치(100)에 대응하는 사이즈를 갖는 것으로서, 하나의 반도체 장치(100)의 제조 방법으로서 예시한다.
그리고, 도 5(A), 도 5(B)에 나타내는 바와 같이, 리드 프레임(300)을 하면측에서 하프 에칭한다. 하프 에칭에 의해 소스 리드 단자(320a∼320f)와, 드레인 접속용 리드 단자(313)와, I/O 리드 단자(360)의 실장부(361)가 형성되는 영역 이외의 영역에 리드 프레임 박육부(300S)가 형성된다.
다음으로, 도 6(A), 도 6(B)에 나타내는 바와 같이, 리드 프레임(300)의 리드 프레임 박육부(300S)가 형성된 영역, 다시 말하면, 리드 프레임(300)의, 소스 리드 단자(320a∼320f), 드레인 접속용 리드 단자(313) 및 I/O 리드 단자(360)의 실장부(361) 이외의 영역에, 예를 들면, 압축 성형이나 트랜스퍼 성형과 같은 몰드 성형에 의해, 수지(511)를 충전한다. 리드 프레임 박육부(300S)가 형성된 영역에 수지(511)를 충전한 후, 리드 프레임(300) 및 수지(511)의 하면측을 그라인드 가공에 의해 평탄하게 하는 것이 바람직하다. 이에 의해, 소스 리드 단자(320a∼320f), 드레인 접속용 리드 단자(313) 및 I/O 리드 단자(360)의 실장부(361)가 수지(511)에 의해 일체화된 리드 단자 밀봉체(510)가 형성된다.
다음으로, 도 7∼도 10을 참조하여, 이 후, 밀봉 수지(521)에 의해 MOS FET(110, 120) 및 제어용 반도체 소자(240)를 밀봉하는 공정을 설명한다. 밀봉 수지(521)에 의해 MOS FET(110, 120) 및 제어용 반도체 소자(240)를 밀봉하는 공정은 리드 프레임 박육부(300S)를 가공하여 리드 도체(330), 접속 도체(350) 및 I/O 리드 단자(360)를 형성하고, MOS FET(110, 120) 및 제어용 반도체 소자(240)를 리드 도체(330), 접속 도체(350) 및 I/O 리드 단자(360)에 접합하는 공정을 포함하고 있다.
도 7은 도 6에 이은 반도체 장치(100)의 제조 방법을 나타내고, 도 7(A)는 상면도이고, 도 7(B)는 도 7(A)의 VIIB-VIIB선 단면도이고, 도 8은 도 7에 이은 반도체 장치(100)의 제조 방법을 나타내고, 도 8(A)는 상면도이고, 도 8(B)는 도 8(A)의 VIIIB-VIIIB선 단면도이고, 도 9는 도 8에 이은 반도체 장치(100)의 제조 방법을 나타내고, 도 9(A)는 상면도이고, 도 9(B)는 도 9(A)의 IXB-IXB선 단면도이고, 도 10은 도 9에 이은 반도체 장치(100)의 제조 방법을 나타내고, 도 10(A)는 상면도이고, 도 10(B)는 도 10(A)의 XB-XB선 단면도이다.
도 7(A), 도 7(B)에 나타내는 바와 같이, 리드 프레임 박육부(300S)를 포토 리소그래피 기술을 사용하여 패터닝한다. 포토 리소그래피 기술은 주지된 바와 같이, 표면에 포토 레지스트를 성막하고, 마스크를 하여 노광하고, 현상하여 포토 레지스트 패턴을 형성하는 방법이다. 리드 프레임 박육부(300S)에 형성된 포토 레지스트 패턴을 마스크로서 리드 프레임 박육부(300S)를 에칭함으로써 리드 프레임 박육부(300S)가 포토 레지스트 패턴과 동일한 패턴으로 형성된다.
리드 프레임 박육부(300S)를 패터닝함으로써, 소스 리드 단자(320a∼320f)는 서로 분리되어 형성된다. 소스 리드 단자(320a∼320c)는 각각 서로 분리된 리드 도체(330a∼330c)가 일체화되어 형성된다. 각 리드 도체(330a∼330c)의 소스 리드 단자(320a∼320c)측과 반대측의 단부(331)는 각각 소스 리드 단자(320d∼320f)에 근접하는 위치에 형성되어 있다. 또한, 리드 프레임 박육부(300S)를 에칭함으로써, 드레인 접속용 리드 단자(313)가 리드 프레임 박육부(300S)에서 분리하여 형성된다.
리드 프레임 박육부(300S)에는 도 7(A)에 나타내는 바와 같이, 복수의 접속 도체(350)가 서로 분리되어 형성된다. 또한, 리드 프레임 박육부(300S)에는 실장부(361)와 접속부(362)가 일체화된 I/O 리드 단자(360)가 형성된다. I/O 리드 단자(360)의, 제어용 반도체 소자(240)의 전극(242)에 접합된 접속부(362)의 두께는 실장부(361)의 두께보다 얇다.
이와 같이, 리드 프레임 박육부(300S)를 패터닝함으로써, 소스 리드 단자(320a∼320f) 및 I/O 리드 단자(360)의 실장부(361)가 서로 분리되고, 리드 도체(330a∼330c), 접속 도체(350) 및 I/O 리드 단자(360)의 접속부(362)가 형성된다. 소스 리드 단자(320a∼320f) 및 I/O 리드 단자(360)의 실장부(361)는 수지(511)에 의해 밀봉되고, 리드 도체(330a∼330c), 접속 도체(350) 및 I/O 리드 단자(360)의 접속부(362)는 수지(511)에 의해 유지되고 있다.
다음으로, 도 8(A), (B)에 나타내는 바와 같이, 소스 리드 단자(320a∼320f) 및 드레인 접속용 리드 단자(313)의 상하 양면과, I/O 리드 단자(360)의 실장부(361)의 하면과, 접속 도체(350)의 일단 및 타단과, I/O 리드 단자(360)의 접속부(362)의 일단에, 각각 접합층(531)을 형성한다. 접합층(531)은 예를 들면, 스퍼터나 및 도금에 의해 형성한다. 접합층(531)은 단층 또는 다층 구조로 할 수 있다.
다음으로, 도 9(A), 도 9(B)에 나타내는 바와 같이, MOS FET(110, 120) 및 제어용 반도체 소자(240)를 땜납 등의 접합재(도시하지 않음)에 의해 접합층(531)에 접합한다. 상세하게는, MOS FET(110a∼110c)의 소스 전극(S)을 각각 소스 리드 단자(320a∼320c) 위에 형성된 접합층(531)에 접합한다. MOS FET(120a∼120c)의 소스 전극(S)을 각각 소스 리드 단자(320d∼320f) 위에 형성된 접합층(531)에 접합한다. MOS FET(110a∼110c, 120a∼120c)의 각각의 게이트 전극(G)을 접속 도체(350)의 일단에 형성된 접합층(531)에 접합재(도시하지 않음)에 의해 접합한다.
제어용 반도체 소자(240a, 240b)의 각각은 2개의 전극(241 및 242)을 갖는다. 이들 2개의 전극(241 및 242) 중의, 일방의 전극(241)을 접속 도체(350)의 단부 위에 형성된 접합층(531)에 접합재(도시하지 않음)에 의해 접합하고, 타방의 전극(242)을, I/O 리드 단자(360)의 접속부(362) 위에 형성된 접합층(531)에 접합재(도시하지 않음)에 의해 접합한다.
다음으로, 도 10(A), 도 10(B)에 나타내는 바와 같이 리드 도체(330a∼330c)의 단부(331) 위에 형성된 접합층(531)에 각각 드레인 도체(340a∼340c)의 소스 접속부(343)를 접합한다. 드레인 도체(340a∼340c)의 소스 접속부(343)와 리드 도체(330a∼330c)의 단부(331)의 접합은 드레인 도체(340a∼340c)의 드레인 접속부(342)가 각각 MOS FET(120a∼120c)의 드레인 전극(D)에 전기적으로 접속되도록 행한다. 필요에 따라, 드레인 도체(340a∼340c)의 소스 접속부(343)와, MOS FET(120a∼120c)의 드레인 전극(D)을 도전성 접착 시트나 도전성 접착재에 의해 접착되거나 납땜 등의 접합재에 의해 접합해도 된다. 이에 의해, MOS FET(120a∼120c)의 드레인 전극(D)이 각각 MOS FET(110a∼110c)의 소스 전극(S)에 접속된다.
또한, 드레인 접속용 리드 단자(313) 위에 형성된 접합층(531)에 드레인 접속 도체(312)의 리드 단자 접속부(312b)를 접합한다. 드레인 접속 도체(312)의 리드 단자 접속부(312b)와 드레인 접속용 리드 단자(313)의 접합은 드레인 접속 도체(312)의 드레인 접속부(312a)가 MOS FET(110a∼110c)의 드레인 전극(D)에 전기적으로 접속되도록 행한다. 필요에 따라, 드레인 접속 도체(312)의 드레인 접속부(312a)와 MOS FET(110a∼110c)의 드레인 전극(D)을 도전성 접착 시트나 도전성 접착제에 의해 접착하거나 납땜 등의 접합재에 의해 접합하도록 해도 된다. 이에 의해, MOS FET(110a∼110c)의 각 드레인 전극(D)이 서로 전기적으로 접속된다.
이 후, 리드 단자 밀봉체(510)의 상면과, 리드 단자 밀봉체(510)의 상면에 형성된, MOS FET(110), MOS FET(120), 제어용 반도체 소자(240), 드레인 도체(340) 및 드레인 접속 도체(312)를 밀봉 수지(521)에 의해 밀봉한다. 밀봉 수지에 의한 밀봉은 예를 들면, 트랜스퍼 몰드 성형과 같은 몰드 성형에 의할 수 있다. 이렇게 하여, 도 2(A), (B) 및 도 3에 나타내는 반도체 장치(100)를 얻을 수 있다.
상기 제1 실시형태의 반도체 장치(100)에 의하면, 하기의 효과를 나타낸다.
(1) 반도체 장치(100)는 소스 전극(S)을 갖는 적어도 하나의 MOS FET(110)와, 전극(242)을 갖는 제어용 반도체 소자(240)와, MOS FET(110)의 소스 전극(S)에 접속된 소스 리드 단자(320)와, 제어용 반도체 소자(240)의 전극(242)에 접속된 I/O 리드 단자(360)의 실장부(361)와, 소스 리드 단자(320) 및 I/O 리드 단자(360)의 실장부(361)를 밀봉하는 수지(511)와, MOS FET(110) 및 제어용 반도체 소자(240)를 밀봉하는 밀봉 수지(521)를 구비한다. 이 반도체 장치(100)의 제조 방법은 소스 리드 단자(320) 및 I/O 리드 단자(360)를 수지(511)에 의해 밀봉하여 리드 단자 밀봉체(510)을 형성하는 것과, 리드 단자 밀봉체(510)의 소스 리드 단자(320)에 MOS FET(110)의 소스 전극(S)을 접속하는 것과, 리드 단자 밀봉체(510)의 I/O 리드 단자(360)에 제어용 반도체 소자(240)의 전극(242)을 접속하는 것과, MOS FET(110) 및 제어용 반도체 소자(240)와, 리드 단자 밀봉체(510)의, MOS FET(110) 및 제어용 반도체 소자(240)측의 면을 밀봉 수지(521)에 의해 밀봉하는 것을 포함한다. 소스 리드 단자(320) 및 I/O 리드 단자(360)의 실장부(361)는 수지(511)에 의해 밀봉되고, 유지되고 있다. 이 때문에, 소스 리드 단자(320)와 MOS FET(110)의 접합 및 I/O 리드 단자(360)의 실장부(361)와 제어용 반도체 소자(240)의 접합을 용이하게 행할 수 있다. 또한, 반도체 소자를 접속하는 접속 부재를 손상시킬 우려도 없다. 또한, MOS FET(110) 및 제어용 반도체 소자(240)를 밀봉 수지(521)에 의해 밀봉하는 공정도 용이하다. 따라서, 반도체 장치(100)의 생산성을 높일 수 있다.
(2) 반도체 장치(100)는 추가로, 수지(511)에 의해 유지된 접속 도체(350)를 갖고, MOS FET(110)는 게이트 전극(G)을 갖고, 제어용 반도체 소자(240)는 전극(241)을 갖고, MOS FET(110)의 게이트 전극(G) 및 제어용 반도체 소자(240)의 전극(241)은 각각 접속 도체(350)에 접속되어 있다. 이와 같이, MOS FET(110)와 제어용 반도체 소자(240)를 통상의 회로 기판의 배선에 상당하는 접속 도체(350)에 의해 접속할 수 있다.
특허문헌 1에 기재된 반도체 장치에 있어서, MOS FET와 드라이버 IC는 본딩 와이어를 통해 서로 접속되는 구조이며, 리드 프레임에 의해서만 서로 전기적으로 접속되는 구조가 아니다. 이 때문에, 적용 가능한 반도체 장치의 범위가 한정된다. 이에 비해, 본 실시형태의 반도체 장치(100)에서 MOS FET(110)와 제어용 반도체 소자(240)는 리드 프레임에 의해 형성되는 접속 도체(350)에 의해 서로 전기적으로 접속된다. 이 때문에, 적용 가능한 반도체 장치의 범위가 대폭으로 넓어진다. 또한, 반도체 장치(100) 내부에 반도체 소자 상호를 접속하는 접속 도체(350)를 갖기 때문에, 회로 기판을 포함한 실장 밀도가 높아져 소형화를 도모할 수 있다.
(3) 소스 리드 단자(320), I/O 리드 단자(360)의 실장부(361) 및 접속 도체(350)는 리드 프레임(300)에 의해 형성되어 있고, 접속 도체(350)의 두께는 소스 리드 단자(320)의 두께보다 얇게 형성되어 있다. 접속 도체(350)의 두께를 소스 리드 단자(320)의 두께보다 얇게 함으로써 에칭시의 파임 깊이가 적어도 되고, 이에 따라 에칭 가공의 정밀도가 올라가 접속 도체(350)의 고정세화(高精細化)가 가능해져, 반도체 장치(100)의 소형화를 도모할 수 있다. 소스 리드 단자(320) 및 I/O 리드 단자(360)의 실장부(361)의 두께를 두껍게 하여 열용량의 확보를 도모하는 것과, 접속 도체(350)를 얇게 하여 고정세화를 도모하는 것 상호에 트레이드 오프가 되는 구조를 이렇게 하여 양립시키고 있다.
(4) 소스 리드 단자(320)는 고전위부에 접속되고, I/O 리드 단자(360)의 실장부(361)는 저전위부에 접속되어 있다. 소스 리드 단자(320)에 접합되는 MOS FET(110)의 소스 전극(S)과, I/O 리드 단자(360)의 실장부(361)에 접합되는 제어용 반도체 소자(240)의 전극(242) 사이에 MOS FET(110)의 게이트 전극(G)과 제어용 반도체 소자(240)의 전극(241)이 배치되어 있다. 이 때문에, 고전위부에 접속되는 소스 리드 단자(320)와 저전위에 접속되는 I/O 리드 단자(360)의 실장부(361)의 연면 거리를 크게 할 수 있고, 방전에 의한 절연 파괴를 방지하는 것이나 노이즈 장해를 억제할 수 있다.
(5) 소스 리드 단자(320), I/O 리드 단자(360)의 실장부(361) 및 접속 도체(350)는 구리 또는 구리 합금을 포함한다. 이 때문에, 반도체 장치(100) 내의 회로 도체의 저저항화를 도모할 수 있다.
(6) MOS FET(120)는 소스 전극(S) 및 게이트 전극(G)이 배치되는 측과는 반대측에 드레인 전극(D)을 갖고, 반도체 장치(100)는 드레인 전극(D)에 접속되는 드레인 도체(340)를 추가로 갖는다. 이 때문에, MOS FET(120)의 드레인 전극(D)에 본딩 와이어가 접속되는 구조에 비해 반도체 장치(100)의 저배화(低背化), 저인덕턴스화, 저커패시턴스화, 저저항화를 도모할 수 있다.
(7) 드레인 도체(340)는 MOS FET(120)이 배치되는 측의 반대측에 밀봉 수지(521)에서 노출되는 상면을 갖는다. 이 때문에, 드레인 도체(340)를 도전체로서뿐만 아니라 히트 싱크로도 겸용할 수 있다.
(8) 본 실시형태의 반도체 장치(100)의 제조 방법은 리드 단자 밀봉체(510)의 소스 리드 단자(320)에 MOS FET(110)의 소스 전극(S)을 접합하기 전 및 리드 단자 밀봉체(510)의 I/O 리드 단자(360)의 실장부(361)에 제어용 반도체 소자(240)의 전극(242)을 접합하기 전에 소스 리드 단자(320)의 상하 양면 및 I/O 리드 단자(360)의 상하 양면에 접합층(531)을 함께 형성하는 것을 포함한다. 소스 리드 단자(320)의 상하 양면 중 상면은 MOS FET(110)의 소스 전극(S)이 접합되는 면이고, 소스 리드 단자(320)의 상하 양면 중 하면의 반대측면이다. I/O 리드 단자(360)의 상하 양면 중 상면은 제어용 반도체 소자(240)의 전극(242)이 접합되는 면이고, I/O 리드 단자(360)의 상하 양면 중 하면의 반대측의 면이다. 이 때문에, MOS FET(110) 및 제어용 반도체 소자(240)를 접합층(531)을 통해 리드 프레임(300)에 접합한 후, 소스 리드 단자(320) 및 I/O 리드 단자(360)의 실장부(361)의 수지(511)에서 노출된 면에 접합층(531)을 형성하는 통상의 제법에 비해, 공정 수를 삭감할 수 있다.
-제2 실시형태-
도 11∼도 20을 참조하여 본 발명의 제2 실시형태에 의한 반도체 장치(100A)를 설명한다. 도 11은 본 실시형태에 의한 반도체 장치(100A)를 나타내고, 도 11(A)는 상면도이고, 도 11(B)는 도 11(A)의 XIB-XIB선 단면도이고, 도 12는 도 11(A)에 나타낸 반도체 장치(100A)의 XII-XII선 단면도이고, 도 13은 도 11에 나타낸 반도체 장치(100A)의 하면도이다.
제2 실시형태에 의한 반도체 장치(100A)는 제1 실시형태에 의한 반도체 장치(100)에서의 리드 도체(330a∼330c), 접속 도체(350) 및 I/O 리드 단자(360)의 접속부(362) 등의 회로 도체를 리드 프레임(300)에서 형성하는 것이 아니고, 도금에 의해 형성한 것이다.
이하의 설명에서는 제1 실시형태와 상이한 구성을 주로 설명하는 것으로서, 제1 실시형태와 동일한 구성은 대응하는 구성에 동일한 부호를 붙이고, 적절히 설명을 생략한다. 또한, 제2 실시형태에서는 제어용 반도체 소자(240)는 전극(241) 및 전극(242) 외에, 제3 전극(243)을 갖는 것으로서 예시되어 있다. 제2 실시형태에서의 제어용 반도체 소자(240)를, 제1 실시형태와 동일하게 전극(241) 및 전극(242)의 2개의 전극을 갖는 것으로 해도 무방하다.
반도체 장치(100A)는 6개의 MOS FET(110, 120)(도 11(B),도 12 참조)와, 6개의 소스 리드 단자(320)(도 13 참조)와, 드레인 접속용 리드 단자(313)(도 12, 도 13 참조)와, 복수의 I/O 리드 단자 실장부(361a)(도 13 참조)와, I/O 리드 단자 접속부(362a)와, 수지(511)(도 11(B), 도 13 참조)와, 2개의 제어용 반도체 소자(240a, 240b)(도 11(B), 도 19 참조)와, 복수의 접속 도체(372)(도 11(B), 도 17 참조)와, 7개의 도체(371)(도 11(B), 도 17 참조)와, 드레인 접속 도체(312)(도 11(A), 도 11(B) 참조)와, 3개의 드레인 도체(340)(도 11(A), 도 11(B) 참조)와, 밀봉 수지(521)(도 11(A),도 11(B), 도 12 참조)를 갖는다.
6개의 소스 리드 단자(320)(도 14 참조)는 소스 리드 단자(320a∼320f)(도 13 참조)를 갖는다. 소스 리드 단자(320a∼320f)와, 드레인 접속용 리드 단자(313)와, 복수의 I/O 리드 단자 실장부(361a(도 11 참조)는 수지(511)에 의해 밀봉되고, 리드 단자 밀봉체(510A)를 구성한다.
3개의 드레인 도체(340)는 드레인 도체(340a∼340c)(도 11(A), 도 11(B) 참조)를 갖는다. 또한, 7개의 도체(371)는 도체(371a ∼371g)(도 11(B), 도 17 참조)를 갖는다.
여기서, 제2 실시형태에서는 6개의 소스 리드 단자(320) 및 복수의 I/O 리드 단자 실장부(361a)는 리드 프레임(300)에서 형성되고, 접속 도체(372). 도체(371a∼371g) 및 I/O 리드 단자 접속부(362a)는 도금에 의해 형성되어 있다. 즉, 도체(371a∼371g)는 각각 소스 리드 단자(320a∼320f) 및 드레인 접속용 리드 단자(313)에 도금함으로써 형성되어 있다. 또한 복수의 I/O 리드 단자 접속부(362a)는 I/O 리드 단자 실장부(361a)에 도금함으로써 형성되어 있다. 또한, 이하의 설명에서 도체(371a∼371g)를 대표하여 도체(371)로 호칭하는 경우가 있다.
드레인 도체(340a∼340c)는 각각 도체(371a∼371c)에 접속되고(도 17 참조), 도체(371a∼371c)를 통해 소스 리드 단자(320a∼320c)에 각각 접속된다. 드레인 접속 도체(312)는 도체(371g)에 접속되고, 도체(371g)를 통해 드레인 접속용 리드 단자(313)에 접속된다.
MOS FET(110, 120)의 각각의 소스 전극(S)은 접합층(531) 및 도체(371)를 통해 소스 리드 단자(320)에 접합되어 있다. MOS FET(110, 120)의 각각의 게이트 전극(G)은 접합층(531)을 통해 접속 도체(372)의 일단부에 접합되어 있다. 제어용 반도체 소자(240)가 갖는 2개의 전극(241 및 242) 중 일방의 전극(241)은 접합층(531)을 통해 접속 도체(372)의 타단부에 접합되어 있다. 즉, 수지(511)에 의해 유지된 접속 도체(372)는 MOS FET(110, 120)의 각각의 게이트 전극(G)과, 제어용 반도체 소자(240)가 갖는 2개의 전극(241 및 242) 중 일방의 전극(241)과 접속한다. 또한, 제어용 반도체 소자(240)의 전극(242, 243)의 각각은 접합층(531)을 통해 I/O 리드 단자 접속부(362a)에 접합되어 있다.
소스 리드 단자(320), 드레인 접속용 리드 단자(313) 및 I/O 리드 단자 실장부(361a)의 각각의, 수지(511)의 뒷면에서 노출된 면에는 접합층(531)이 각각 형성되어 있다. 소스 리드 단자(320)의, 드레인 접속용 리드 단자(313) 및 I/O 리드 단자 실장부(361a)의 각각의, 수지(511)의 뒷면에서 노출된 면에 각각 형성된 접합층(531)은 도시하지 않은 회로 기판의 접속 패드에 각각 접합된다.
제1 실시형태와 동일하게, 접합층(531)은 PPF(Pre Plated Lead frame) 기술을 사용하여 전부 동일 행정으로 형성된다.
MOS FET(120a∼120c)의 드레인 전극(D)에는 각각 드레인 도체(340a∼340c)가 전기적으로 접속되어 있다. 드레인 도체(340a∼340c)는 각각 접합층(531)을 통해 도체(371a∼371c)에 접합된다. 각 도체(371a∼371c)는 각각 소스 리드 단자(320a∼320c)에 전기적으로 접속되어 있다. 이에 의해, MOS FET(110a∼110c)의 소스 전극(S)이 각각 MOS FET(120a∼120c)의 드레인 전극(D)에 접속된다.
제1 실시형태와 동일하게, 각 드레인 도체(340)의 드레인 접속부(342)의 상면은 밀봉 수지(521)에서 노출되어 있다. 따라서, 각 드레인 도체(340)는 도전체로서의 기능과 히트 싱크로서의 기능을 겸용하고 있다.
도 12에 나타내는 바와 같이, 드레인 접속 도체(312)의 드레인 접속부(312a)는 MOS FET(110a∼110c)의 드레인 전극(D)에 전기적으로 접속되어 있다. 드레인 접속 도체(312)의 리드 단자 접속부(312b)는 접합층(531) 및 도체(371g)를 통해 드레인 접속용 리드 단자(313)에 접합되어 있다. 제1 실시형태와 동일하게, 드레인 접속 도체(312)의 드레인 접속부(312a)의 상면은 밀봉 수지(521)의 상면에서 노출되어 있다. 따라서, 드레인 접속 도체(312)는 도전체로서의 기능과 히트 싱크로서의 기능을 겸용하고 있다.
도 14∼도 20을 참조하여 제2 실시형태의 반도체 장치(100A)의 제조 방법을 설명한다. 먼저, 도 14∼도 15를 참조하여 리드 단자 밀봉체(510A)의 제조 방법을 설명한다. 도 14는 도 11에 나타낸 반도체 장치(100A)의 제조 방법의 일례를 나타내고, 도 14(A)는 상면도이고, 도 14(B)는 도 14(A)의 XIVB-XIVB선 단면도이고, 도 15는 도 14에 이은 반도체 장치(100A)의 제조 방법을 나타내고, 도 15(A)는 상면도이고, 도 15(B)는 도 15(A)의 XVB-XVB선 단면도이다.
평탄한 판형상의 리드 프레임(300)을 준비한다. 리드 프레임(300)의 재질은 도전성이 좋은 금속이고, 예를 들면, 구리 또는 구리 합금이 적합하다. 반도체 장치(100A)는 리드 프레임(300)을 사용하여 동시에 다수개 제조되지만, 이하에서는 리드 프레임(300)이 하나의 반도체 장치(100A)의 사이즈를 갖는 것으로 한다.
그리고, 도 14(A), 도 14(B)에 나타내는 바와 같이, 리드 프레임(300)을 상면측에서 하프 에칭한다. 하프 에칭에 의해 소스 리드 단자(320a∼320f)와, 드레인 접속용 리드 단자(313)와, I/O 리드 단자 실장부(361a)가 형성되는 영역 이외의 영역에 리드 프레임 박편(300T)이 형성된다.
다음으로, 도 15(A), 도 15(B)에 나타내는 바와 같이, 리드 프레임(300)의 리드 프레임 박편(300T)이 형성된 영역, 다시 말하면, 리드 프레임(300)의, 소스 리드 단자(320a∼320f), 드레인 접속용 리드 단자(313) 및 I/O 리드 단자 실장부(361a) 이외의 영역에, 예를 들면, 트랜스퍼 몰드 성형과 같은 몰드 성형에 의해 수지(511)를 충전한다. 리드 프레임 박편(300T)이 형성된 영역에 수지(511)를 충전한 후, 리드 프레임(300) 및 수지(511)의 상면측을 그라인드 가공에 의해 평탄하게 하는 것이 바람직하다.
이에 의해, 리드 프레임(300)의 리드 프레임 박편(300T)이 형성된 영역의 상부에 수지(511)가 충전된 리드 단자 밀봉체(510A)가 형성된다. 리드 단자 밀봉체(510A)의 리드 프레임(300)에 형성된 소스 리드 단자(320a∼320f), 드레인 접속용 리드 단자(313), I/O 리드 단자 실장부(361a)는 이 시점에서는 리드 프레임 박편(300T)과 일체로 형성되고, 각각 분리되어 있지 않다.
다음으로, 도 16∼도 20을 참조하여 리드 단자 밀봉체(510A)에 접속 도체(372), 도체(371) 및 I/O 리드 단자 접속부(362a)를 형성하고, MOS FET(110, 120) 및 제어용 반도체 소자(240)를 도체(371), 접속 도체(372) 및 I/O 리드 단자(360)에 접합하여, 이들을 밀봉 수지(521)에 의해 밀봉하는 공정을 설명한다.
도 16은 도 15에 이은 반도체 장치(100A)의 제조 방법을 나타내고, 도 16(A)는 상면도이고, 도 16(B)는 도 16(A)의 XVIB-XVIB선 단면도이고, 도 17은 도 16에 이은 반도체 장치(100A)의 제조 방법을 나타내고, 도 17(A)는 상면도이고, 도 17(B)는 도 17(A)의 XVIIB-XVIIB선 단면도이고, 도 18은 도 17에 이은 반도체 장치(100A)의 제조 방법을 나타내고, 도 18(A)는 상면도이고, 도 18(B)는 도 18(A)의 XVIIIB-XVIIIB선 단면도이고, 도 19는 도 18에 이은 반도체 장치(100A)의 제조 방법을 나타내고, 도 19(A)는 상면도이고, 도 19(B)는 도 19(A)의 XIXB-XIXB선 단면도이고, 도 20은 도 19에 이은 반도체 장치(100A)의 제조 방법을 나타내고, 도 20(A)는 상면도이고, 도 20(B)는 도 20(A)의 XXB-XXB선 단면도이다.
도 16(A), 도 16(B)에 나타내는 바와 같이, 리드 단자 밀봉체(510A)의 상면측에서 리드 프레임 박편(300T)에 일체화된 소스 리드 단자(320a∼320f)의 상면과, 드레인 접속 리드 단자(313)의 상면과, I/O 리드 단자 실장부(361a)의 상면과, 수지(511)의 상면(300U)(이하, 도체 형성면으로 호칭함)은 평탄하게 되어 있다.
도 16(A), 도 16(B)에 나타내는 바와 같이, 도체 형성면(300U) 위에 도체막(370)을 형성한다. 도체막(370)의 형성은 스퍼터에 의해 하지층(도시하지 않음)을 형성하고, 하지층을 전류로로서 전해 도금에 의해 형성하는 방법이 적합하다. 그러나, 이 방법에 한정되는 것이 아니라, 예를 들면, 스퍼터만으로 형성해도 된다. 도체막(370)의 재료로는 구리 또는 구리 합금이 바람직하다.
다음으로, 도 17(A), 도 17(B)에 나타내는 바와 같이, 도체막(370)을 포토 리소그래피 기술을 사용하여 패터닝한다. 도체막(370)을 패터닝함으로써 도체(371a∼371g), 접속 도체(372) 및 I/O 리드 단자 접속부(362a)가 각각 분리되어 형성된다. 이 때, 드레인 접속용 리드 단자(313) 위에도 도체(371g)(도 12 참조)가 형성된다. 도체(371a∼371c)의, 소스 리드 단자(320a∼320c)측과 반대측의 단부(331)는 각각 소스 리드 단자(320d∼320f)(도 14, 도 17 참조)에 근접하는 위치에 형성되어 있다.
다음으로, 도 18(A), 도 18(B)에 나타내는 바와 같이, 리드 프레임 박편(300T)을 제거하고, 수지(511)의 하면을 리드 단자 밀봉체(510A)의 하면에서 노출시킨다. 이에 의해, 소스 리드 단자(320a∼320f), 드레인 접속용 리드 단자(313) 및 I/O 리드 단자 실장부(361a)는 각각 서로 분리된다. 따라서, 도체(371a∼371g), 접속 도체(372) 및 I/O 리드 단자 접속부(362a)는 각각 전기적으로 독립된 회로 도체가 된다.
그리고, 소스 리드 단자(320a∼320f) 및 드레인 접속용 리드 단자(313)의 상하 양면과, I/O 리드 단자 실장부(361a)의 하면과, 접속 도체(372)의 일단 및 타단, 및 I/O 리드 단자 접속부(362a)의 일단의 상면에 각각 접합층(531)을 형성한다.
다음으로, 도 19(A), 도 19(B)에 나타내는 바와 같이, MOS FET(110, 120) 및 제어용 반도체 소자(240)를 각각 납땜 등의 접합재(도시하지 않음)에 의해 접합층(531)에 접합한다. 상세하게는, MOS FET(110a∼110c, 120a∼120c)의 소스 전극(S)을 각각 소스 리드 단자(320a∼320f) 위에 형성된 접합층(531)에 접합재(도시하지 않음)에 의해 접합한다. 또한, MOS FET(110a∼110c, 120a∼120c)의 각각의 게이트 전극(G)을 접속 도체(372)의 일단에 형성된 접합층(531)에 접합재(도시하지 않음)에 의해 접합한다.
제어용 반도체 소자(240a, 240b)의 각각이 갖는 전극(241)을 접속 도체(372)의 단부 위에 형성된 접합층(531)에 접합재(도시하지 않음)에 의해 접합하고, 전극(242 ,243)을 각각 I/O 리드 단자 접속부(362a) 위에 형성된 접합층(531)에 접합재(도시하지 않음)에 의해 접합한다.
다음으로, 도 20(A), 도 20(B)에 나타내는 바와 같이, 도체(371a∼371c)의 단부(331)(도 17 참조) 위에 형성된 접합층(531)에 각각 드레인 도체(340a∼340c)의 소스 접속부(343)를 접합한다. 드레인 도체(340a∼340c)의 소스 접속부(343)와 도체(371a∼371c)의 단부(331)의 접합은 드레인 도체(340a∼340c)의 드레인 접속부(342)가 각각 MOS FET(120a∼120c)의 드레인 전극(D)에 전기적으로 접속되도록 행한다. 이에 의해, MOS FET(120a∼120c)의 드레인 전극(D)이 각각 MOS FET(110a∼110c)의 소스 전극(S)에 접속된다.
또한, 드레인 접속용 리드 단자(313) 위에 형성된 접합층(531)에 드레인 접속 도체(312)의 리드 단자 접속부(312b)를 접합한다(도 12 참조). 드레인 접속 도체(312)의 리드 단자 접속부(312b)와 드레인 접속용 리드 단자(313)의 접합은 드레인 접속 도체(312)의 리드 단자 접속부(312b)가 MOS FET(110a∼110c)의 드레인 전극(D)에 전기적으로 접속되도록 행한다.
이 후, 리드 단자 밀봉체(510A)의 상면 및 리드 단자 밀봉체(510A)의 상면에 형성된, MOS FET(110, 120), 제어용 반도체 소자(240), 드레인 도체(340) 및 드레인 접속 도체(312)를 밀봉 수지(521)에 의해 밀봉한다. 이렇게 하여, 도 11(A), (B) 및 도 12에 나타내는 반도체 장치(100A)를 얻을 수 있다.
제2 실시형태에 있어서도 반도체 장치(100A)는 소스 리드 단자(320) 및 I/O 리드 단자 실장부(361a)를 밀봉하는 수지(511)와, MOS FET(110) 및 제어용 반도체 소자(240)를 밀봉하는 밀봉 수지(521)를 구비한다. 따라서, 제2 실시형태에 있어서도 제1 실시형태의 효과(1)와 동일한 효과를 나타낸다.
제2 실시형태에서, 반도체 장치(100A)는 수지(511)에 의해 유지된 접속 도체(372)를 갖고, MOS FET(110)는 게이트 전극(G)을 갖고, 제어용 반도체 소자(240)는 전극(241)을 갖고, MOS FET(110)의 게이트 전극(G)과 제어용 반도체 소자(240)의 전극(241)은 각각 접속 도체(372)에 접속되어 있다. 따라서, 제2 실시형태에 있어서도 제1 실시형태의 효과(2)와 동일한 효과를 나타낸다.
제2 실시형태에서는 소스 리드 단자(320) 및 I/O 리드 단자 실장부(361a)는 리드 프레임(300)에 의해 형성되어 있고, 접속 도체(372)은 리드 프레임(300)보다 얇은 두께의 도금에 의해 형성되어 있다. 따라서, 제2 실시형태에서는 제1 실시형태의 효과(3)와 동일한 효과를 나타낸다.
또한, 제2 실시형태에서는 접속 도체(372)는 도금에 의해 형성되기 때문에, 그 두께를 리드 프레임에 의해 형성된 접속 도체보다 더욱 얇고, 미세하게 할 수 있다. 따라서, 제2 실시형태에서는 접속 도체(372)의 고정세화를 보다 높일 수 있다.
제2 실시형태에 있어서도 소스 리드 단자(320)는 고전위부에 접속되고, I/O 리드 단자 실장부(361a)는 저전위부에 접속되어 있다. 소스 리드 단자(320)에 접합되는 MOS FET(110)의 소스 전극(S)과 I/O 리드 단자 실장부(361a)에 접합되는 제어용 반도체 소자(240)의 전극(242) 사이에 MOS FET(110)의 게이트 전극(G)과 제어용 반도체 소자(240)의 전극(241)이 배치되어 있다. 따라서, 제2 실시형태에 있어서도 제1 실시형태의 효과(4)와 동일한 효과를 나타낸다.
제2 실시형태에 있어서도 소스 리드 단자(320), I/O 리드 단자 실장부(361a) 및 접속 도체(372)는 구리 또는 구리 합금을 포함한다. 따라서, 제2 실시형태에 있어서도 제1 실시형태의 효과(5)와 동일한 효과를 나타낸다.
제2 실시형태에서도 MOS FET(120)는 소스 전극(S) 및 게이트 전극(G)이 배치되는 측과는 반대측면에 드레인 전극(D)을 갖고, 반도체 장치(100A)는 드레인 전극(D)에 접속되는 드레인 도체(340)(도전체)를 추가로 갖는다. 따라서, 제2 실시형태에 있어서도 제1 실시형태의 효과(6)와 동일한 효과를 나타낸다.
제2 실시형태에서도 MOS FET(120)는 소스 전극(S) 및 게이트 전극(G)이 배치되는 측과는 반대측면에 드레인 전극(D)을 갖고, 드레인 전극(D)에 접속되는 드레인 도체(340)를 추가로 갖고, 드레인 도체(340)는 MOS FET(120)이 배치되는 측의 반대측면인 상면을 갖고, 그 상면은 밀봉 수지(521)에서 노출되어 있다. 따라서, 제2 실시형태에 있어서도 제1 실시형태의 효과(7)와 동일한 효과를 나타낸다.
제2 실시형태에서도 반도체 장치(100A)의 제조 방법은 리드 단자 밀봉체(510A)의 소스 리드 단자(320) 위의 도체(371)에 MOS FET(110, 120)의 소스 전극(S)을 접합하기 전, 및 리드 단자 밀봉체(510A)의 I/O 리드 단자 실장부(361a) 위의, I/O 리드 단자 접속부(362a)에 제어용 반도체 소자(240)의 전극(242, 243)을 접합하기 전에 소스 리드 단자(320)의 상하 양면, I/O 리드 단자 접속부(362a)의 일단의 상면 및 I/O 리드 단자 실장부(361a)의 하면에 접합층(531)(접합용 도금층)을 함께 형성하는 것을 포함한다. 따라서, 제2 실시형태에 있어서도 제1 실시형태의 효과(8)와 동일한 효과를 나타낸다.
상기 각 실시형태에서, 반도체 장치(100, 100A)의 전력 변환부인 인버터 회로(130)를 구성하는 스위칭 소자를 MOS FET(110, 120)로서 예시하였다. 그러나 스위칭 소자는 MOS FET(110, 120)에 한정되는 것이 아니라, 예를 들면, IGBT(Insulated Gate Bipolar Transistor) 등 다른 반도체 소자로 해도 된다. 스위칭 소자로서 IGBT를 사용한 전력 변환부를 구성하는 경우는 에미터-컬렉터 사이에 다이오드를 배치할 필요가 있다.
상기 각 실시형태에서, 반도체 장치(100, 100A)는 6개의 아암 회로를 1개로 패키지한 6in1로서 예시하였다. 그러나, 본 발명은 아암 회로를 하나 이상 갖는 모든 반도체 장치에 적용하는 것이 가능하다.
상기 각 실시형태에서는 반도체 장치(100, 100A)는 DC(직류)를 AC(교류)로 변환하는 인버터 회로를 갖는 것을 예시하였다. 그러나, 본 발명은 AC/DC 변환을 행하는 컨버터나 DC/DC 변환을 행하는 전력 변환부를 갖는 반도체 장치에 적용할 수 있다. 또한, 본 발명은 전력 변환부를 갖지 않는 패키지로 하는 것도 가능하고, 결국은 복수의 반도체 소자를 밀봉 수지에 의해 밀봉하는 반도체 장치에 폭넓게 적용할 수 있다.
상기 각 실시형태에서는 접합층(531)을 리드 단자 밀봉체(510, 510A)의 상하 양면에서 동시에 도금하는 경우를 서술했지만, 상면과 하면에 각각 별종의 금속에 의한 도금을 실시하는 것도 가능하다. 예를 들면, 제1 실시형태에서는 소스 리드 단자(320a∼320f) 및 드레인 접속용 리드 단자(313)의 각각의 상면과, 접속 도체(350)의 일단 및 타단과, I/O 리드 단자(360)의 접속부(362)의 일단에 접합층(531)을 형성한 후, 밀봉 수지(521)를 형성하는 공정 뒤에, 소스 리드 단자(320a∼320f) 및 드레인 접속용 리드 단자(313)의 각각의 하면과, I/O 리드 단자(360)의 실장부(361)의 하면에 상면과는 상이한 금속에 의한 도금을 실시하는 방법이다. 도금하는 금속으로는 예를 들면, 상면에는 Ag 도금, 하면에는 Sn 혹은 SnAg 합금에 의한 도금을 사용할 수 있다. 동일한 공정을 제2 실시형태에 대해서도 적용하는 것이 가능하다.
상기에서는 다양한 실시형태를 설명하였으나, 본 발명은 이들 내용에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 생각할 수 있는 그 밖의 양태도 본 발명의 범위에 포함된다.
특허문헌 1에 기재된 반도체 장치는 2개의 MOS FET 및 드라이버 IC 각각 중 하나의 전극을 리드 프레임에 의해 형성된 리드 단자에 접합하고, 각 MOS FET의 다른 전극을 본딩 와이어에 의해 다른 리드 단자에 접합하는 구조를 갖는다. 2개의 MOS FET, 드라이버 IC, 리드 단자 및 본딩 와이어는 일괄하여 수지로 밀봉되어 있다. 각 리드 단자는 접합면의 반대측면이 수지에서 노출되어 있다. 각 리드 단자 수지에서 노출된 면을 각각 회로 기판의 접속 패드에 접합함으로써 고밀도 실장이 달성된다.
그러나, 수지 밀봉하기 전에 각 MOS FET 및 드라이버 IC 각각의 하나의 전극을 리드 프레임에 접합하고, 각 MOS FET의 다른 전극을 본딩 와이어에 의해 리드 프레임에 접속한 상태에서 리드 프레임을 에칭에 의해 절단하여 각 리드 단자를 분리해 둘 필요가 있다. 리드 프레임을 에칭하기 위해서는 그 전에 MOS FET, 드라이버 IC 및 본딩 와이어를 마스킹할 필요가 있고, 시간이 걸리는 데다가 본딩 와이어 등을 파손시킬 우려도 있다. 또한, 리드 단자끼리는 본딩 와이어에 의해 접속되어 있을 뿐만 아니라, 유지하는 부재는 없는 상태에서 몰드 성형해야 하기 때문에, 금형 내에서의 정확한 위치 결정이 필요하고, 추가로 수지 주입시의 압력에 의해 각 리드 단자의 위치가 어긋나는 것을 방지하는 연구도 필요하다. 이러한 문제를 갖는 점에서, 특허문헌 1에 기재된 반도체 장치는 생산성을 높일 수 없다. 그러나, 상술한 각 실시형태에 의한 반도체 장치는 이러한 문제를 갖고 있지 않은 점에서, 생산성을 높일 수 있다.
다음의 우선권 기초 출원의 개시 내용은 인용문으로서 여기에 포함된다.
일본 특허출원 2019-103206호(2019년 5월 31일 출원)
100, 100A: 반도체 장치
110,110a∼110c: MOS FET
120,120a∼120c: MOS FET
240, 240a, 240b: 제어용 반도체 소자
241: 전극
242, 243: 전극
300: 리드 프레임
300S: 리드 프레임 박육부
300T: 리드 프레임 박편
300U: 도체 형성면
312: 드레인 접속 도체
313: 드레인 접속용 리드 단자
320, 320a∼320f: 소스 리드 단자
330, 330a∼330c: 리드 도체
340, 340a∼340c: 드레인 도체
350: 접속 도체
360: I/O 리드 단자
361: 실장부
361a: I/O 리드 단자 실장부
362: 접속부
362a: I/O 리드 단자 접속부
372: 접속 도체
371, 371a∼371g: 도체
400: 모터 제너레이터
510, 510A: 리드 단자 밀봉체
511: 수지
521: 밀봉 수지
531: 접합층
D: 드레인 전극
S: 소스 전극
G: 게이트 전극

Claims (18)

  1. 제1 전극을 갖는 적어도 하나의 제1 반도체 소자와,
    제2 전극을 갖는 제2 반도체 소자와,
    상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극에 접속된 제1 리드 단자와,
    상기 제2 반도체 소자의 상기 제2 전극에 접속된 제2 리드 단자와,
    상기 제1 리드 단자 및 상기 제2 리드 단자를 유지하는 제1 수지와,
    상기 적어도 하나의 제1 반도체 소자 및 상기 제2 반도체 소자를 밀봉하는 제2 수지를 구비하고,
    상기 제1 수지에 의해 유지된 접속 도체를 추가로 구비하고,
    상기 적어도 하나의 제1 반도체 소자는 제3 전극을 갖고,
    상기 제2 반도체 소자는 제4 전극을 갖고,
    상기 적어도 하나의 제1 반도체 소자의 상기 제3 전극 및 상기 제2 반도체 소자의 상기 제4 전극은 각각 상기 접속 도체에 접속되어 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 리드 단자, 상기 제2 리드 단자 및 상기 접속 도체는 리드 프레임에 의해 형성되어 있고,
    상기 접속 도체의 두께는 상기 제1 리드 단자의 두께보다 얇은, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 리드 단자 및 상기 제2 리드 단자는 리드 프레임에 의해 형성되어 있고,
    상기 접속 도체는 도금에 의해 형성되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 리드 단자는 고전위부에 접속되고,
    상기 제2 리드 단자는 저전위부에 접속되고,
    상기 제1 리드 단자에 접합되는 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극과, 상기 제2 리드 단자에 접합되는 상기 제2 반도체 소자의 상기 제2 전극 사이에, 상기 적어도 하나의 제1 반도체 소자의 상기 제3 전극과 상기 제2 반도체 소자의 상기 제4 전극이 배치되어 있는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 리드 단자, 상기 제2 리드 단자 및 상기 접속 도체는 구리 또는 구리 합금을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 리드 단자 및 상기 제2 리드 단자는 상기 제1 수지의, 상기 적어도 하나의 제1 반도체 소자 및 상기 제2 반도체 소자가 배치되는 측의 반대측에 적어도 일부가 상기 제1 수지에서 노출되어 있는 하면을 각각 갖는, 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제2 리드 단자는 상기 제2 반도체 소자의 상기 제2 전극에 접합된 접속부와, 상기 제1 수지에서 노출되는 실장부를 포함하고,
    상기 접속부의 두께는 상기 실장부의 두께보다 얇은, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극과 상기 제1 리드 단자 사이, 상기 제2 반도체 소자의 상기 제2 전극과 상기 제2 리드 단자 사이, 상기 제1 리드 단자의, 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극이 배치되는 측과는 반대측면 및 상기 제2 리드 단자의, 상기 제2 반도체 소자의 상기 제2 전극이 배치되는 측과는 반대측면에는 동일 재료로 이루어지는 접합용 도금층이 각각 형성되어 있는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극과 상기 제1 리드 단자 사이, 상기 제2 반도체 소자의 상기 제2 전극과 상기 제2 리드 단자 사이에는 제1 접합용 도금층이 형성되고, 상기 제1 리드 단자의, 상기 적어도 하나의 제1 반도체 소자의 상기 제1 전극이 배치되는 측과는 반대측면 및 상기 제2 리드 단자의, 상기 제2 반도체 소자의 상기 제2 전극이 배치되는 측과는 반대측면에는 상기 제1 접합용 도금층과는 상이한 금속에 의한 제2 접합용 도금층이 형성되어 있는, 반도체 장치.
  10. 제 1 항에 있어서,
    도전체를 추가로 구비하고,
    상기 적어도 하나의 제1 반도체 소자는 상기 제1 전극 및 상기 제3 전극이 배치되는 측과는 반대측에 제5 전극을 갖고,
    상기 도전체는 상기 제5 전극에 접속되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 도전체는 상기 적어도 하나의 제1 반도체 소자가 배치되는 측의 반대측에, 상기 제2 수지에서 노출되는 상면을 갖는, 반도체 장치.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 적어도 하나의 제1 반도체 소자는 적어도 한 쌍의 반도체 소자를 포함하고,
    상기 도전체는 상기 적어도 한 쌍의 반도체 소자 중 일방이 갖는 상기 제5 전극과, 상기 적어도 한 쌍의 반도체 소자 중 타방이 갖는 상기 제1 전극을 접속하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 적어도 한 쌍의 반도체 소자는 복수쌍의 반도체 소자를 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    직류 또는 교류의 변환을 행하는 전력 변환부를 추가로 구비하고,
    상기 제2 반도체 소자는 상기 복수쌍의 반도체 소자를 구동 제어하는 제어용 반도체 소자이고,
    상기 전력 변환부는 상기 복수쌍의 반도체 소자 및 상기 제어용 반도체 소자에 의해 구성되는, 반도체 장치.
  15. 제1 리드 단자 및 제2 리드 단자가 제1 수지에 의해 유지된 리드 단자 밀봉체를 형성하는 것과,
    상기 리드 단자 밀봉체의 상기 제1 리드 단자에 제1 반도체 소자의 제1 전극을 접속하는 것과,
    상기 리드 단자 밀봉체의 상기 제2 리드 단자에 제2 반도체 소자의 제2 전극을 접속하는 것과,
    상기 제1 반도체 소자와, 상기 제2 반도체 소자와, 상기 리드 단자 밀봉체의 상기 제1 반도체 소자 및 상기 제2 반도체 소자측의 면을 제2 수지에 의해 밀봉하는 것과,
    추가로, 상기 제1 수지에 의해 유지된 접속 도체를 형성하는 것을 포함하고,
    상기 접속 도체는 상기 제1 반도체 소자의 제3 전극과, 상기 제2 반도체 소자의 제4 전극을 접속하는, 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1 리드 단자, 상기 제2 리드 단자 및 상기 접속 도체는 리드 프레임에서 형성되는, 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    추가로, 상기 제1 리드 단자 및 상기 제2 리드 단자를 리드 프레임에서 형성하는 것을 포함하고,
    상기 접속 도체는 도금에 의해 형성되는, 반도체 장치의 제조 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 리드 단자 밀봉체의 상기 제1 리드 단자에 상기 제1 반도체 소자의 상기 제1 전극을 접합하기 전, 및 상기 리드 단자 밀봉체의 상기 제2 리드 단자에 상기 제2 반도체 소자의 상기 제2 전극을 접합하기 전에, 상기 제1 리드 단자의 상하 양면 및 상기 제2 리드 단자의 상하 양면에 접합용 도금층을 함께 형성하는 것을 추가로 포함하고,
    상기 제1 리드 단자의 상기 상하 양면 중 상면은 상기 제1 반도체 소자의 상기 제1 전극이 접합되는 면이고, 상기 제1 리드 단자의 상기 상하 양면 중 하면의 반대측면이고,
    상기 제2 리드 단자의 상기 상하 양면 중 상면은 상기 제2 반도체 소자의 상기 제2 전극이 접합되는 면이고, 상기 제2 리드 단자의 상기 상하 양면 중 하면의 반대측면인, 반도체 장치의 제조 방법.
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