JP7438071B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7438071B2
JP7438071B2 JP2020154924A JP2020154924A JP7438071B2 JP 7438071 B2 JP7438071 B2 JP 7438071B2 JP 2020154924 A JP2020154924 A JP 2020154924A JP 2020154924 A JP2020154924 A JP 2020154924A JP 7438071 B2 JP7438071 B2 JP 7438071B2
Authority
JP
Japan
Prior art keywords
electrode
chip
connector
tip
end portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020154924A
Other languages
English (en)
Other versions
JP2022048877A (ja
Inventor
達也 大黒
秀春 小嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2020154924A priority Critical patent/JP7438071B2/ja
Priority to CN202110010580.2A priority patent/CN114188295A/zh
Priority to US17/201,544 priority patent/US11594476B2/en
Publication of JP2022048877A publication Critical patent/JP2022048877A/ja
Application granted granted Critical
Publication of JP7438071B2 publication Critical patent/JP7438071B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37012—Cross-sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4101—Structure
    • H01L2224/4103—Connectors having different sizes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/411—Disposition
    • H01L2224/4112—Layout
    • H01L2224/41175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

実施形態は、半導体装置に関する。
オン抵抗を抑制しつつ、大きな電流を出力できるように、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のパワー半導体のチップを並列に接続する場合がある。
特開２０１３－９８５４１号公報
実施形態は、複数のチップを接続しつつ、平面視における面積を低減できる半導体装置を提供することを目的とする。
実施形態に係る半導体装置は、第１面に第１電極及び第２電極が設けられ、前記第１面の反対側に位置する第２面に第３電極が設けられた第１チップと、第３面に第４電極及び第５電極が設けられ、前記第３面の反対側に位置する第４面に第６電極が設けられ、前記第３面が前記第１面と対向するように配置された第２チップと、前記第１チップと前記第２チップとの間に配置され、前記第１電極及び前記第４電極に接続された第１コネクタと、前記第１チップと前記第２チップとの間に配置され、前記第２電極及び前記第５電極に接続された第２コネクタと、を備える。
第１の実施形態に係る半導体装置を示す上面図である。 第１の実施形態に係る半導体装置の基板、第１リード、第２リード、及び第１チップを示す上面図である。 第１の実施形態に係る半導体装置の基板、第１リード、第２リード、第１チップ、第１コネクタ、及び第２コネクタを示す上面図である。 図１のＡ－Ａ’線における断面図である。 図１のＢ－Ｂ’線における断面図である。 図６（ａ）は、図１のＣ－Ｃ’線における断面図である。図６（ｂ）は、第１の実施形態に係る半導体装置の第１チップの下面及び第２チップの上面を示す平面図である。 図７（ａ）は、第１の実施形態に係る半導体装置の製造方法を示す上面図であり、図７（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図８（ａ）は、第１の実施形態に係る半導体装置の製造方法を示す上面図であり、図８（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図９（ａ）は、第１の実施形態に係る半導体装置の製造方法を示す上面図であり、図９（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図１０（ａ）は、第１の実施形態に係る半導体装置の製造方法を示す上面図であり、図１０（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図１１（ａ）は、第１の実施形態に係る半導体装置の製造方法を示す上面図であり、図１１（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図１２（ａ）は、第２の実施形態に係る半導体装置の第１コネクタを示す上面図、図１２（ｂ）は、図１２（ａ）のＤ－Ｄ’線における断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 図１５（ａ）は、第３の実施形態に係る半導体装置における第１コネクタを示す上面図であり、図１５（ｂ）は、図１５（ａ）のＥ－Ｅ’線における断面図である。 第４の実施形態に係る半導体装置を示す断面図である。 第５の実施形態に係る半導体装置を示す断面図である。 第６実施形態に係る半導体装置を示す断面図である。 図１９（ａ）は、第１コネクタの変形例を示す断面図であり、図１９（ｂ）は、第１コネクタの変形例を示す断面図である。 第１チップ及び第２チップの変形例を示す平面図である。
＜第１の実施形態＞
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す上面図である。
図２は、本実施形態に係る半導体装置の基板、第１リード、第２リード、及び第１チップを示す上面図である。
図３は、本実施形態に係る半導体装置の基板、第１リード、第２リード、第１チップ、第１コネクタ、及び第２コネクタを示す上面図である。
図４は、図１のＡ－Ａ’線における断面図である。
図５は、図１のＢ－Ｂ’線における断面図である。
図６（ａ）は、図１のＣ－Ｃ’線における断面図である。図６（ｂ）は、本実施形態に係る半導体装置の第１チップの下面及び第２チップの上面を示す平面図である。
本実施形態に係る半導体装置１００は、図１及び図５を参照して概説すると、基板１１０と、第１リード１２０と、第２リード１３０と、第１チップ１４０と、第２チップ１５０と、第１コネクタ１６０と、第２コネクタ１７０と、第３コネクタ１８０と、樹脂部材１９０と、を備える。なお、図１では、半導体装置１００の内部構造をわかりやすくするために、樹脂部材１９０を２点鎖線で示している。
以下、半導体装置１００の各部について詳述する。以下では、説明をわかりやすくするために、ＸＹＺ直交座標系を用いる。第１チップ１４０から第２チップ１５０に向かう方向を「Ｚ方向」とする。また、Ｚ方向と直交する一の方向を「Ｘ方向」とする。また、Ｚ方向及びＸ方向と直交する一の方向を「Ｙ方向」とする。また、Ｚ方向を「上方向」という。上方向の逆方向を「下方向」という。ただし、上方向及び下方向は、重力方向とは無関係である。
基板１１０は、例えば金属材料からなる。基板１１０は、図２に示すように、本体部１１１と、本体部１１１に接続されておりＹ方向に延びた複数の延伸部１１２と、を有する。上面視における本体部１１１の形状は、略矩形である。図４に示すように、本体部１１１の上面１１１ａ及び下面１１１ｂは、平坦面であり、Ｘ方向及びＹ方向に概ね平行である。ただし、基板の形状は上記に限定されない。
第１リード１２０は、例えば金属材料からなる。第１リード１２０は、図２に示すように、基板１１０から離隔している。第１リード１２０は、基板１１０とＹ方向において隣り合うように配置されている。第１リード１２０の形状は、平板状である。第１リード１２０は、Ｘ方向に延びる第１延伸部１２１と、第１延伸部１２１に接続されており、Ｙ方向に延びる複数の第２延伸部１２２と、を有する。ただし、第１リードの位置及び形状は上記に限定されない。
第２リード１３０は、第１リード１２０と同様の材料からなる。第２リード１３０は、基板１１０及び第１リード１２０から離隔している。第２リード１３０は、基板１１０とＹ方向において隣り合い、第１リード１２０とＸ方向において隣り合うように配置されている。第２リード１３０の形状は、平板状である。第２リード１３０は、Ｘ方向に延びる第１延伸部１３１と、第１延伸部１３１に接続されており、Ｙ方向に延びる第２延伸部１３２と、を有する。ただし、第２リードの位置及び形状は上記に限定されない。
第１チップ１４０は、基板１１０上に配置されている。第１チップ１４０は、本実施形態では、ＭＯＳＦＥＴである。第１チップ１４０の耐圧は、特に限定されないが、例えば１００Ｖ以上である。第１チップ１４０の形状は、平板状である。上面視における第１チップ１４０の形状は、本実施形態では略正方形である。ただし、上面視における第１チップの形状は、上記に限定されない。第１チップ１４０の表面は、図５に示すように、上面（第１面）１４０ａと、上面１４０ａの反対側に位置する下面（第２面）１４０ｂと、を含む。
上面１４０ａには、ソース電極（第１電極）１４１と、ゲート電極（第２電極）１４２と、が設けられている。下面１４０ｂには、ドレイン電極（第３電極）１４３が設けられている。ドレイン電極１４３は、半田等の導電性の接合部材１４３ａにより、基板１１０に接続されている。
ソース電極１４１、ゲート電極１４２、及びドレイン電極１４３は、それぞれ、銅（Ｃｕ）等の後述する接合部材１４１ａ、１４２ａ、１４３ａよりも熱伝導率の高い金属材料からなることが好ましい。ソース電極１４１、ゲート電極１４２、及びドレイン電極１４３の膜厚は、５μｍ以上２０μｍ以下であることが好ましい。ただし、ソース電極、ゲート電極、及びドレイン電極の材料及び膜厚は上記に限定されない。
上面視におけるソース電極１４１の形状は、図２に示すように、四角形の一の角部を切り欠くとともに、他の角部を丸めたような形状である。上面視におけるゲート電極１４２の形状は、略矩形である。ゲート電極１４２は、ソース電極１４１から離隔しており、ソース電極１４１の角部を切り欠いた領域に配置されている。ただし、ソース電極及びゲート電極の位置及び形状は、上記に限定されない。
第２チップ１５０は、本実施形態では、ＭＯＳＦＥＴである。第２チップ１５０の耐圧は、特に限定されないが、例えば１００Ｖ以上である。第２チップ１５０の形状は、平板状である。下面視における第２チップ１５０の形状は、図６（ｂ）に示すように、本実施形態では略正方形である。ただし、下面視における第２チップの形状は、上記に限定されない。第２チップ１５０は、第１チップ１４０と対向するように配置されている。第２チップ１５０の表面は、第１チップ１４０の上面１４０ａと対向する下面（第３面）１５０ａと、下面１５０ａの反対側に位置する上面（第４面）１５０ｂと、を含む。
下面１５０ａには、ソース電極（第４電極）１５１と、ゲート電極（第５電極）１５２と、が設けられている。上面１５０ｂには、図５に示すように、ドレイン電極（第６電極）１５３が設けられている。ソース電極１５１は、第１チップ１４０のソース電極１４１と対向している。ソース電極１５１の形状は、図６（ｂ）に示すように、第１チップ１４０のソース電極１４１の形状と略同一である。ソース電極１５１の面積は、第１チップ１４０のソース電極１４１の面積と概ね同一である。ゲート電極１５２は、図５に示すように、第１チップ１４０のゲート電極１４２と対向している。ゲート電極１５２の形状は、図６（ｂ）に示すように、第１チップ１４０のゲート電極１４２の形状と略同一である。ゲート電極１５２の面積は、第１チップ１４０のゲート電極１４２の面積と概ね同一である。すなわち、図５に示すように、第１チップ１４０と第２チップ１５０は、第１チップ１４０と第２チップ１５０との隙間の中心を通りＸ方向及びＹ方向に平行な平面Ｐを基準として略対称である。ただし、ソース電極及びゲート電極の位置及び形状は、上記に限定されない。例えば第２チップと第１チップは、平面Ｐに対して対称でなくてもよい。
ソース電極１５１、ゲート電極１５２、及びドレイン電極１５３は、図５に示すように、それぞれ、銅（Ｃｕ）等の後述する接合部材１５１ａ、１５２ａ、１５３ａよりも熱伝導率の高い金属材料からなることが好ましい。また、ソース電極１５１、ゲート電極１５２、及びドレイン電極１５３の膜厚は、５μｍ以上２０μｍ以下であることが好ましい。ただし、ソース電極、ゲート電極、及びドレイン電極の材料及び膜厚は上記に限定されない。
第１コネクタ１６０は、図３及び図４に示すように、第１チップ１４０のソース電極１４１、第２チップ１５０のソース電極１５１、及び第１リード１２０に接続されている。第１コネクタ１６０は、例えば銅（Ｃｕ）等の熱伝導率の高い金属材料からなる。
第１コネクタ１６０は、本実施形態では、第１チップ１４０のソース電極１４１と第２チップ１５０のソース電極１５１との間に配置された第１先端部１６１と、第１リード１２０の上に配置された第１基端部１６２と、第１先端部１６１と第１基端部１６２との間に位置する第１中間部１６３と、を有する。
第１先端部１６１の形状は、略平板状である。第１先端部１６１は、半田等の導電性の接合部材１４１ａにより第１チップ１４０のソース電極１４１に接続されている。また、第１先端部１６１は、半田等の導電性の接合部材１５１ａにより第２チップ１５０のソース電極１５１に接続されている。
第１基端部１６２の形状は、略平板状である。第１基端部１６２は、半田等の導電性の接合部材１２３により、第１リード１２０に接続されている。
第１中間部１６３の形状は、Ｌの字状である。具体的には、第１中間部１６３は、第１先端部１６１のＹ方向における端部からＹ方向に延びる第１部分１６３ａと、第１部分１６３ａ及び第１基端部１６２の上端に接続されており、Ｚ方向に延びる第２部分１６３ｂと、を有する。ただし、第１コネクタの形状は、上記に限定されない。
第２コネクタ１７０は、図３及び図５に示すように、第１チップ１４０のゲート電極１４２、第２チップ１５０のゲート電極１５２、及び第２リード１３０に接続されている。第２コネクタ１７０は、第１コネクタ１６０と同様の材料からなる。
第２コネクタ１７０は、第１チップ１４０のゲート電極１４２と第２チップ１５０のゲート電極１５２との間に配置された第２先端部１７１と、第２リード１３０の上に配置された第２基端部１７２と、第２先端部１７１と第２基端部１７２との間に位置する第２中間部１７３と、を有する。
第２先端部１７１の形状は、略平板状である。第２先端部１７１は、半田等の導電性の接合部材１４２ａにより、第１チップ１４０のゲート電極１４２に接続されている。第２先端部１７１は、半田等の導電性の接合部材１５２ａにより、第２チップ１５０のゲート電極１５２に接続されている。
第２基端部１７２の形状は、略平板状である。第２基端部１７２は、半田等の導電性の接合部材１３３により、第２リード１３０に接続されている。
第２中間部１７３の形状は、Ｌの字状である。具体的には、第２中間部１７３は、第１先端部１６１のＹ方向における端部からＹ方向に延びる第１部分１７３ａと、第１部分１７３ａ及び第２基端部１７２の上端に接続されており、Ｚ方向に延びる第２部分１７３ｂと、を有する。ただし、第２コネクタの形状は、上記に限定されない。
第３コネクタ１８０は、図６（ａ）に示すように、第２チップ１５０のドレイン電極１５３及び基板１１０に接続されている。第３コネクタ１８０は、第１コネクタ１６０と同様の材料からなる。
第３コネクタ１８０は、第２チップ１５０のドレイン電極１５３上に配置された第３先端部１８１と、基板１１０上に配置された第３基端部１８２と、第３先端部１８１と第３基端部１８２との間に位置する第３中間部１８３と、を有する。
第３先端部１８１の形状は、略平板状である。第３先端部１８１は、半田等の導電性の接合部材１５３ａにより、第２チップ１５０のドレイン電極１５３に接続されている。
第３基端部１８２の形状は、略平板状である。第３基端部１８２は、半田等の導電性の接合部材１１３により、基板１１０に接続されている。
第３中間部１８３の形状は、Ｌの字状である。第３中間部１８３は、第３先端部１８１のＸ方向における端部からＸ方向に延びる第１部分１８３ａと、第１部分１８３ａ及び第３基端部１８２の上端に接続されており、Ｚ方向に延びる第２部分１８３ｂと、を有する。
樹脂部材１９０は、図４～図６（ａ）に示すように、第１チップ１４０、第２チップ１５０、第１コネクタ１６０、第２コネクタ１７０、及び第３コネクタ１８０を封止している。
樹脂部材１９０は、図１に示すように、基板１１０の本体部１１１及び各延伸部１１２の一部を覆っている。樹脂部材１９０は、第１リード１２０の第１延伸部１２１及び各第２延伸部１２２の一部を覆っている。樹脂部材１９０は、第２リード１３０の第１延伸部１３１及び第２延伸部１３２の一部を覆っている。樹脂部材１９０は、基板１１０の各延伸部１１２の他部、第１リード１２０の各第２延伸部１２２の他部、第２リード１３０の各第２延伸部１３２の他部を露出している。樹脂部材１９０は、例えば熱硬化性樹脂等の樹脂材料からなる。
次に、本実施形態に係る半導体装置１００の製造方法について説明する。
図７（ａ）は、本実施形態に係る半導体装置の製造方法を示す上面図であり、図７（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図８（ａ）は、本実施形態に係る半導体装置の製造方法を示す上面図であり、図８（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図９（ａ）は、本実施形態に係る半導体装置の製造方法を示す上面図であり、図９（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図１０（ａ）は、本実施形態に係る半導体装置の製造方法を示す上面図であり、図１０（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図１１（ａ）は、本実施形態に係る半導体装置の製造方法を示す上面図であり、図１１（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図７（ｂ）に示すように、基板１１０上に、未硬化の半田１４３ａＦを配置する。次に、第１チップ１４０を、ドレイン電極１４３が基板１１０と対向するように配置する。
次に、第１チップ１４０のソース電極１４１上に未硬化の半田１４１ａＦを配置し、第１チップ１４０のゲート電極１４２上に未硬化の半田１４２ａＦを配置する。また、図７（ａ）に示すように、第１リード１２０上に未硬化の半田１２３Ｆを配置し、第２リード１３０上に未硬化の半田１３３Ｆを配置する。
次に、図８（ａ）及び図８（ｂ）に示すように、第１コネクタ１６０を第１リード１２０及び第１チップ１４０のソース電極１４１上に配置し、第２コネクタ１７０を第２リード１３０及び第１チップ１４０のゲート電極１４２上に配置する。
次に、図８（ａ）に示すように、第１コネクタ１６０の第１先端部１６１上に未硬化の半田１５１ａＦを配置し、第２コネクタ１７０の第２先端部１７１上に未硬化の半田１５２ａＦを配置する。
次に、図９（ｂ）に示すように、第２チップ１５０を、ソース電極１５１が第１チップ１４０のソース電極１４１と対向し、ゲート電極１５２が第１チップ１４０のゲート電極１４２と対向するように第１コネクタ１６０及び第２コネクタ１７０上に配置する。
次に、図９（ａ）に示すように、第２チップ１５０のドレイン電極１５３上に未硬化の半田１５３ａＦを配置する。また、基板１１０上に未硬化の半田１１３Ｆを配置する。
次に、図１０（ａ）及び図１０（ｂ）に示すように、第３コネクタ１８０を第２チップ１５０上に配置する。
次に、半田１４１ａＦ、１４２ａＦ、１４３ａＦ、１５１ａＦ、１５２ａＦ、１５３ａＦ、１１３Ｆ、１２３Ｆ、１３３Ｆを硬化させる。これにより、接合部材１４１ａ、１４２ａ、１４３ａ、１５１ａ、１５２ａ、１５３ａ、１１３、１２３、１３３が形成される。
次に、図１１（ａ）及び図１１（ｂ）に示すように、樹脂部材１９０により、第１チップ１４０、第２チップ１５０、第１コネクタ１６０、第２コネクタ１７０、及び第３コネクタ１８０を封止する。これにより、半導体装置１００が形成される。
次に、本実施形態の効果について説明する。
基板１１０、第１コネクタ１６０、第２コネクタ１７０、及び第３コネクタ１８０により、第１チップ１４０と第２チップ１５０が並列に接続される。これにより、半導体装置１００のオン抵抗を抑制しつつ、半導体装置１００が出力可能な電流を増加させることができる。特に、本実施形態では、第１チップ１４０及び第２チップ１５０の耐圧は、１００Ｖ以上である。各チップ１４０、１５０の耐圧が高いほど、半導体装置１００の総オン抵抗に占めるトランジスタのオン抵抗の割合が高い。そのため、各チップ１４０、１５０の耐圧が高いほど、並列接続によるオン抵抗の抑制の効果が顕著になる。
また、第１チップ１４０と第２チップ１５０は、積層されている。そのため、第１チップ１４０及び第２チップ１５０を接続しつつ、半導体装置１００の平面視における面積が増加することを抑制できる。
一方、第１チップ１４０と第２チップ１５０を積層することで、第１チップ１４０及び第２チップ１５０において生じた熱が、第１チップ１４０と第２チップ１５０との間の部分において放熱され難くなる。第１チップ１４０及び第２チップ１５０の温度が高いほど、第１チップ１４０及び第２チップ１５０のオン電圧が低くなる。第１チップ１４０及び第２チップ１５０のオン電圧が低いほど、第１チップ１４０及び第２チップ１５０内を流れる電流が増加する。第１チップ１４０及び第２チップ１５０内を流れる電流が増加するほど、第１チップ１４０及び第２チップ１５０の温度が上昇する。このように、第１チップ１４０及び第２チップ１５０において生じた熱が放熱され難くなることで、半導体装置１００が熱暴走する可能性がある。本実施形態においては、第１コネクタ１６０及び第２コネクタ１７０により、第１チップ１４０及び第２チップ１５０において生じた熱を効率的に放熱できる。これにより、第１チップ１４０及び第２チップ１５０の熱暴走を抑制できる。
また、本実施形態においては、ソース電極１４１、１５１及びゲート電極１４２、１５２は、接合部材１４１ａ、１５１ａ、１４２ａ、１５２ａよりも熱伝導率の高い金属材料からなり、膜厚が５μｍ以上２０μｍ以下である。そのため、第１チップ１４０及び第２チップ１５０の内部において生じた熱が、ソース電極１４１、１５１及びゲート電極１４２、１５２に伝搬して放熱され易い。その結果、第１チップ１４０及び第２チップ１５０の熱暴走を抑制できる。
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図１２（ａ）は、本実施形態に係る半導体装置の第１コネクタを示す上面図、図１２（ｂ）は、図１２（ａ）のＤ－Ｄ’線における断面図である。
図１３は、本実施形態に係る半導体装置を示す断面図である。
図１４は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置２００は、第１コネクタ２６０の第１先端部２６１及び第２コネクタ２７０の第２先端部２７１の形状において、第１の実施形態に係る半導体装置１００と相違する。
なお、以下の説明においては、原則として、第１の実施形態との相違点のみを説明する。以下に説明する事項以外は、第１の実施形態と同様である。
第１コネクタ２６０の第１先端部２６１は、図１２（ａ）及び図１２（ｂ）に示すように、略中央部がプレス加工されている。具体的には、第１先端部２６１は、第１部分２６１ａと、第２部分２６１ｂと、第３部分２６１ｃと、を有する。
第１部分２６１ａは、第１先端部２６１の略中央に位置する。上面視における第１部分２６１ａの形状は、角部を丸めた四角形である。ただし、第１部分２６１ａの形状は、上記に限定されない。第１部分２６１ａの上面及び下面は、Ｘ方向及びＹ方向に概ね平行である。
第２部分２６１ｂは、第１部分２６１ａよりも下方に位置し、第１部分２６１ａの周囲に設けられている。第２部分２６１ｂの上面及び下面は、Ｘ方向及びＹ方向に概ね平行である。
第３部分２６１ｃは、第１部分２６１ａ及び第２部分２６１ｂに接続されており、Ｚ方向を含む方向に延びている。
図１３に示すように、第１先端部２６１と第１チップ１４０のソース電極１４１との間には、接合部材２４１ａが設けられており、第１先端部２６１と第２チップ１５０のソース電極１５１との間には、接合部材２５１ａが設けられている。接合部材２４１ａ、２５１ａは、半田を硬化することにより形成される。
第２部分２６１ｂと第１チップ１４０のソース電極１４１との距離Ｄ１は、第１部分２６１ａとソース電極１４１との距離Ｄ２よりも短い。また、第２部分２６１ｂと第２チップ１５０のソース電極１５１との距離Ｄ３は、第１部分２６１ａとソース電極１５１との距離Ｄ４よりも長い。これにより、第１チップ１４０と第２チップ１５０との間の隙間を大きくできる。その結果、製造時に、第１チップ１４０と第２チップ１５０との間に未硬化の半田を保持し易い。そのため、未硬化の半田が各チップ１４０、１５０の側面を伝ってドレイン電極１４３、１５３に接触し、ソース電極１４１、１５１とドレイン電極１４３、１５３とが電気的に接続されることを抑制できる。
また、第１コネクタ２６０は、第１部分２６１ａ及び第２部分２６１ｂを有するため、第１コネクタ２６０においてソース電極１４１、１５１に接続される面積を増加させることができる。その結果、第１コネクタ２６０とソース電極１４１、１５１との間の抵抗を低減できる。この際、第１部分２６１ａの上面の面積は、第２部分２６１ｂの下面の面積と略同一であることが好ましい。これにより、第１コネクタ２６０と第１チップ１４０のソース電極１４１との間の抵抗と、第１コネクタ２６０と第２チップ１５０のソース電極１５１との間の抵抗と、の差を低減できる。その結果、第１チップ１４０へ流入する電流と、第２チップ１５０に流入する電流に差が生じることを抑制できる。ただし、第１部分の上面の面積と、第２部分の下面の面積との大小関係は、上記に限定されない。
第２コネクタ２７０の第２先端部２７１は、図１４に示すように、４つの曲げ部２７１ａ、２７１ｂ、２７１ｃ、２７１ｄを形成するように複数回折り曲げられ、又は丸められた形状を有する。
第２先端部２７１と第１チップ１４０のゲート電極１４２との間には、接合部材２４２ａが設けられており、第２先端部２７１と第２チップ１５０のゲート電極１５２との間には、接合部材２５２ａが設けられている。接合部材２４２ａ、２５２ａは、半田を硬化することにより形成される。
前述したように、第２コネクタ２７０の第２先端部２７１は、曲げ部２７１ａ、２７１ｂ、２７１ｃ、２７１ｄを有するため、第１チップ１４０と第２チップ１５０との間の隙間を大きくできる。その結果、製造時に第１チップ１４０と第２チップ１５０との間に未硬化の半田を保持し易い。そのため、未硬化の半田が各チップ１４０、１５０の側面を伝ってドレイン電極１４３、１５３に接触し、ゲート電極１４２、１５２とドレイン電極１４３、１５３とが電気的に接続されることを抑制できる。
以上、本実施形態に係る半導体装置２００においては、第１コネクタ２６０の第１先端部２６１は、第１部分２６１ａと、第１部分２６１ａの周囲に設けられ、第１チップ１４０のソース電極１４１との距離Ｄ１が第１部分２６１ａとソース電極１４１との距離Ｄ２よりも短く、第２チップ１５０のソース電極１５１との距離Ｄ３が第１部分２６１ａとソース電極１５１との距離Ｄ４よりも長い第２部分２６１ｂと、を有する。そのため、第１コネクタ２６０のソース電極１４１、１５１との接触面積を増加させつつ、ソース電極１４１、１５１がドレイン電極１４３、１５３に電気的に接続されることを抑制できる。
また、第２コネクタ２７０の第２先端部２７１は、曲げ部２７１ａ、２７１ｂ、２７１ｃ、２７１ｄを有する。そのため、ゲート電極１４２、１５２がドレイン電極１４３、１５３に電気的に接続されることを抑制できる。
＜第３の実施形態＞
次に、第３の実施形態について説明する。
図１５（ａ）は、本実施形態に係る半導体装置における第１コネクタを示す上面図であり、図１５（ｂ）は、図１５（ａ）のＥ－Ｅ’線における断面図である。
本実施形態に係る半導体装置３００は、第１コネクタ３６０の第１先端部３６１の形状において、第１の実施形態に係る半導体装置１００と相違する。
第１コネクタ３６０の第１先端部３６１において、Ｙ方向において第１中間部１６３側に位置する端部３６１ｃを除いた部分は、例えば、プレス加工により複数個所で折り曲げられており、波状に折り曲げられている。これにより、第１コネクタは、交互に並んだ複数の第１部分３６１ａ及び複数の第２部分３６１ｂを有する。ただし、第１先端部は、全体が波状に折り曲げられていてもよい。なお、図１５（ａ）では、第２部分３６１ｂが設けられている領域をドットパターンで示している。
上下方向における複数の第１部分３６１ａの位置は、端部３６１ｃ及び第１中間部１６３の第１部分１６３ａの位置と概ね同じである。複数の第２部分３６１ｂは、複数の第１部分３６１ａよりも下方に位置する。複数の第１部分３６１ａ及び複数の第２部分３６１ｂは、本実施形態では、Ｙ方向に延びている。ただし、複数の第１部分及び複数の第２部分は、Ｘ方向に延びていてもよいし、Ｘ方向及びＹ方向に対して傾斜した方向に延びていてもよい。なお、第１部分の数は１以上であり、第２部分の数は１以上であればよい。
複数の第１部分３６１ａの上面の面積及び端部３６１ｃの上面の面積の合計は、複数の第２部分３６１ｂの下面の面積の合計と略同一であることが好ましい。これにより、第１コネクタ３６０と第１チップ１４０のソース電極１４１との間の抵抗と、第１コネクタ３６０と第２チップ１５０のソース電極１５１との間の抵抗と、の差を低減できる。その結果、第１チップ１４０に流入する電流と、第２チップ１５０に流入する電流と、に差が生じることを抑制できる。ただし、複数の第１部分の上面の面積及び端部の上面の面積の合計と、複数の第２部分の下面の面積の合計との大小関係は、上記に限定されない。
以上説明したように、本実施形態における第１コネクタ３６０の第１先端部３６１は、波状の形状を有する。そのため、第１コネクタ２６０のソース電極１４１、１５１との接触面積を増加させることができる。また、これにより、ソース電極１４１、１５１間の隙間を大きくできるため、未硬化の半田を保持し易い。そのため、半田が各チップ１４０、１５０の側面を伝ってソース電極１４１、１５１がドレイン電極１４３、１５３に電気的に接続されることを抑制できる。
＜第４の実施形態＞
次に、第４の実施形態について説明する。
図１６は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置４００は、ドレイン電極４４３、４５３同士が対向するように第１チップ４４０及び第２チップ４５０が配置されている点等で第１の実施形態と相違する。
基板４１０は、絶縁層４１１と、絶縁層４１１に設けられた第１配線４１２、第２配線４１３、及び第３配線４１４と、を有する。基板４１０上には、第１チップ４４０が設けられている。
第１チップ４４０の下面（第１面）４４０ａには、ソース電極４４１及びゲート電極４４２が設けられている。ソース電極４４１は、半田等の接合部材４４１ａにより第１配線４１２に接続されている。ゲート電極４４２は、半田等の接合部材４４２ａにより第２配線４１３に接続されている。
第１チップ４４０の上面（第２面）４４０ｂには、ドレイン電極４４３が設けられている。第１チップ４４０の上方には、第１チップ４４０と対向するように第２チップ４５０が設けられている。
第２チップ４５０の上面（第３面）４５０ａには、ソース電極４５１及びゲート電極４５２が設けられている。
第２チップ４５０の下面（第４面）４５０ｂには、ドレイン電極４５３が設けられている。ドレイン電極４５３は、第１チップ４４０のドレイン電極４４３と対向している。第１チップ４４０と第２チップ４５０との間には、第１コネクタ４６０が設けられている。
第１コネクタ４６０は、第１チップ４４０と第２チップ４５０との間に位置する先端部４６１と、第３配線４１４上に位置する基端部４６２と、先端部４６１と基端部４６２との間に位置する中間部４６３と、を有する。
先端部４６１の形状は、本実施形態では平板状である。先端部４６１は、半田の接合部材４４３ａにより第１チップ４４０のドレイン電極４４３に接続されている。また、先端部４６１は、半田等の接合部材４５３ａにより第２チップ４５０のドレイン電極４５３に接続されている。
基端部４６２の形状は、平板状である。基端部４６２は、半田等の接合部材４１４ａにより、基板４１０の第３配線４１４に接続されている。
中間部４６３は、先端部４６１の端部及び基端部４６２の上端に接続されている。
第２チップ４５０のソース電極４５１上には、第２コネクタ４７０が設けられている。第２コネクタ４７０は、半田等の接合部材４５１ａによりソース電極４５１に接続されている。また、第２コネクタ４７０は、半田等の接合部材４１２ａにより基板４１０の第１配線４１２に接続されている。
第２チップ４５０のゲート電極４５２上には、第３コネクタ４８０が設けられている。第３コネクタ４８０は、半田等の接合部材４５２ａによりゲート電極４５２に接続されている。また、第３コネクタ４８０は、半田等の接合部材４１３ａにより基板４１０の第２配線４１３に接続されている。
第１コネクタ４６０、第２コネクタ４７０、及び第３コネクタ４８０は、相互に離隔している。第１コネクタ４６０、第２コネクタ４７０、及び第３コネクタ４８０は、例えば銅等の熱伝導率の高い金属材料からなる。
以上説明したように、ドレイン電極４４３、４５３同士が対向するように第１チップ４４０及び第２チップ４５０を配置してもよい。このような場合も、半導体装置１００のオン抵抗を抑制しつつ、半導体装置１００が出力可能な電流を増加させることができる。また、この際、第１チップ４４０と第２チップ４５０は、積層されている。そのため、半導体装置４００の平面視における面積が増加することを抑制できる。
＜第５の実施形態＞
次に、第５の実施形態について説明する。
図１７は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置５００は、第１コネクタ５６０の先端部５６１の形状において第４の実施形態に係る半導体装置４００と相違する。
なお、以下の説明においては、原則として、第４の実施形態との相違点のみを説明する。以下に説明する事項以外は、第４の実施形態と同様である。
第１コネクタ５６０の先端部５６１の形状は、第２の実施形態における第１コネクタ２６０の第１先端部２６１と概ね同様の形状を有する。具体的には、先端部５６１は、第１部分５６１ａと、第１部分５６１ａの周囲に設けられた第２部分５６１ｂと、第１部分５６１ａと第２部分５６１ｂとの間に設けられ、第１部分５６１ａと第２部分５６１ｂに接続された第３部分５６１ｃと、を有する。
第２部分５６１ｂと第１チップ４４０のドレイン電極４４３との距離Ｄ５は、第１部分５６１ａとドレイン電極４４３との距離Ｄ６よりも短い。また、第２部分５６１ｂと第２チップ４５０のドレイン電極４５３との距離Ｄ７は、第１部分５６１ａとドレイン電極４５３との距離Ｄ８よりも長い。
以上、説明したように本実施形態における第１コネクタ５６０の先端部５６１では、第２部分５６１ｂと第１チップ４４０のドレイン電極４４３との距離Ｄ５は、第１部分５６１ａとドレイン電極４４３との距離Ｄ６よりも短い。また、第２部分５６１ｂと第２チップ４５０のドレイン電極４５３との距離Ｄ７は、第１部分５６１ａとドレイン電極４５３との距離Ｄ８よりも長い。そのため、第１コネクタ５６０のドレイン電極４４３、４５３との接触面積を増加させつつ、ドレイン電極４４３、４５３がソース電極４４１、４５１及びゲート電極４４２、４５２に電気的に接続されることを抑制できる。
＜第６の実施形態＞
次に、第６の実施形態について説明する。
図１８は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置６００は、第１コネクタ６６０の先端部６６１の形状において第４の実施形態に係る半導体装置４００と相違する。
第１コネクタ６６０の先端部６６１の形状は、第３の実施形態における第１コネクタ３６０の第１先端部３６１と概ね同様の形状を有する。具体的には、先端部６６１は、例えば、プレス加工により複数個所で折り曲げられており、波状の形状を有する。そのため、第１コネクタ６６０のドレイン電極４４３、４５３との接触面積を増加させつつ、ドレイン電極４４３、４５３がソース電極４４１、４５１及びゲート電極４４２、４５２に電気的に接続されることを抑制できる。
＜第１コネクタの変形例＞
図１９（ａ）は、第１コネクタの変形例を示す断面図であり、図１９（ｂ）は、第１コネクタの変形例を示す断面図である。
第１の実施形態における第１コネクタ１６０及び第４の実施形態における第１コネクタ４６０は、図１９（ａ）及び図１９（ｂ）に示す第１コネクタ７６０と置換してもよい。第１コネクタ７６０の先端部７６１は、平板部７６１ａと、平板部７６１ａに設けられた１以上の凸部７６１ｂと、を有する。なお、平板部７６１ａの上面に設けられた凸部７６１ｂの数と、平板部７６１ａの下面に設けられた凸部７６１ｂの数は、同じであることが好ましい。ただし、凸部７６１ｂの数は、１以上であれば特に限定されない。
以上説明したように、第１コネクタ７６０の先端部７６１は、第１チップ１４０又は第２チップ１５０に向かって突出した凸部７６１ｂを有する。このような構成によっても、第１コネクタ７６０と接続される電極との接触面積を増加させることができる。また、第１チップ１４０、４４０と第２チップ１５０、４５０との隙間を大きくできる。その結果、未硬化の半田が各チップ１４０、１５０、４４０、４５０の側面を伝わることを抑制できる。
＜第１チップ及び第２チップの変形例＞
図２０は、第１チップ及び第２チップの変形例を示す平面図である。
第１の実施形態では、第１チップ１４０及び第２チップ１５０の形状が正方形であり、第１チップ１４０は、第２チップ１５０と平面Ｐに対して対称である例を説明した。
しかしながら、図２０（ａ）に示すように、第１チップ１４０及び第２チップ１５０の形状は、長方形であってもよい。
また、図２０（ｂ）に示すように、第１チップ１４０は、第２チップ１５０と平面Ｐ（図５参照）に対して対称ではなくてもよい。例えば、第１チップ１４０のソース電極１４１の面積は、第２チップ１５０のソース電極１５１の面積よりも大きくてもよい。また、第１チップのソース電極の面積が、第２チップのソース電極の面積よりも大きくてもよい。
以上説明したように、第１チップ及び第２チップの具体的な形状及び各電極の面積は、第１チップと第２チップの対応する電極同士を電気的に接続できる限り、特に限定されない。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１００、２００、３００、４００、５００、６００：半導体装置
１１０、４１０：基板
１１１ ：本体部
１１１ａ ：上面
１１１ｂ ：下面
１１２ ：延伸部
１１３ ：接合部材
１１３Ｆ ：半田
１２０ ：第１リード
１２１ ：第１延伸部
１２２ ：第２延伸部
１２３ ：接合部材
１２３Ｆ ：半田
１３０ ：第２リード
１３１ ：第１延伸部
１３２ ：第２延伸部
１３３ ：接合部材
１３３Ｆ ：半田
１４０、４４０：第１チップ
１４０ａ ：上面
１４０ｂ ：下面
１４１、４４１：ソース電極
１４１ａ、４４１ａ：接合部材
１４１ａＦ ：半田
１４２、４４２：ゲート電極
１４２ａ、４４２ａ：接合部材
１４２ａＦ ：半田
１４３、４４３：ドレイン電極
１４３ａ、４４３ａ：接合部材
１４３ａＦ ：半田
１５０、４５０：第２チップ
１５０ａ ：下面
１５０ｂ ：上面
１５１、４５１：ソース電極
１５１ａ、４５１ａ：接合部材
１５１ａＦ ：半田
１５２、４５２：ゲート電極
１５２ａ、４５２ａ：接合部材
１５２ａＦ ：半田
１５３、４５３：ドレイン電極
１５３ａ、４５３ａ：接合部材
１５３ａＦ ：半田
１６０、２６０、３６０、４６０、５６０、６６０、７６０：第１コネクタ
１６１、２６１、３６１：第１先端部
１６２ ：第１基端部
１６３ ：第１中間部
１７０、２７０、４７０：第２コネクタ
１７１、２７１：第２先端部
１７２ ：第２基端部
１７３ ：第２中間部
１８０、４８０：第３コネクタ
１８１ ：第３先端部
１８２ ：第３基端部
１８３ ：第３中間部
１９０ ：樹脂部材
２４１ａ、２４２ａ、２５１ａ、２５２ａ：接合部材
２６１ａ、３６１ａ：第１部分
２６１ｂ、３６１ｂ：第２部分
２６１ｃ ：第３部分
２７１ａ、２７１ｂ、２７１ｃ、２７１ｄ：曲げ部
４１１ ：絶縁層
４１２ ：第１配線
４１２ａ ：接合部材
４１３ ：第２配線
４１４ ：第３配線
４１４ａ ：接合部材
４６１、５６１、６６１：先端部
４６２ ：基端部
４６３ ：中間部
５６１ａ ：第１部分
５６１ｂ ：第２部分
５６１ｃ ：第３部分
７６１ａ ：平板部
７６１ｂ ：凸部
Ｄ１～Ｄ４ ：距離
Ｐ ：平面

Claims (10)

  1. 第１面に第１電極及び第２電極が設けられ、前記第１面の反対側に位置する第２面に第３電極が設けられた第１チップと、
    第３面に第４電極及び第５電極が設けられ、前記第３面の反対側に位置する第４面に第６電極が設けられ、前記第３面が前記第１面と対向するように配置された第２チップと、
    前記第１チップの前記第２面と対向するように配置され、前記第３電極に接続された基板と、
    前記第１チップと前記第２チップとの間に配置され、前記第１電極及び前記第４電極に接続され、前記第１電極と前記第４電極の間から第１方向に引き出された第１コネクタと、
    前記第１チップと前記第２チップとの間に配置され、前記第２電極及び前記第５電極に接続され、前記第２電極と前記第５電極の間から前記第１方向に引き出された第２コネクタと、
    前記第２チップの前記第６電極及び前記基板に接続され、前記第６電極に接続された部分から前記第１方向に対して直交する第２方向に引き出された第３コネクタと、
    を備える半導体装置。
  2. 前記第１コネクタに接続された第１リードと、
    前記第２コネクタに接続された第２リードと、
    をさらに備え、
    前記第１コネクタは、
    前記第１電極と前記第４電極との間に配置された第１先端部と、
    前記第１リード上に配置された第１基端部と、
    第１先端部と第１基端部との間に位置する第１中間部と、
    を有し、
    前記第２コネクタは、
    前記第２電極と前記第５電極との間に配置された第２先端部と、
    第２リード上に配置された第２基端部と、
    第２先端部と第２基端部との間に位置する第２中間部と、
    を有し、
    前記第３コネクタは、
    前記第６電極上に配置された第３先端部と、
    前記基板上に配置された第３基端部と、
    前記第３先端部と前記第３基端部との間に位置する第３中間部と、
    を有し、
    前記第１基端部の幅は前記第１中間部と前記第１先端部の境界の幅よりも広く、
    前記第２基端部の幅は前記第２中間部と前記第２先端部の境界の幅よりも広く、
    前記第３基端部の幅は前記第３中間部と前記第３先端部の境界の幅よりも広い請求項１に記載の半導体装置。
  3. 第１面に第１電極及び第２電極が設けられ、前記第１面の反対側に位置する第２面に第３電極が設けられた第１チップと、
    第３面に第４電極及び第５電極が設けられ、前記第３面の反対側に位置する第４面に第６電極が設けられ、前記第３面が前記第１面と対向するように配置された第２チップと、
    前記第１チップの前記第２面と対向するように配置され、前記第３電極に接続された基板と、
    前記第１チップと前記第２チップとの間に配置され、前記第１電極及び前記第４電極に接続された第１コネクタと、
    前記第１チップと前記第２チップとの間に配置され、前記第２電極及び前記第５電極に接続された第２コネクタと、
    前記第２チップの前記第６電極及び前記基板に接続された第３コネクタと、
    前記第１コネクタに接続された第１リードと、
    前記第２コネクタに接続された第２リードと、
    を備え、
    前記第１コネクタは、
    前記第１電極と前記第４電極との間に配置された第１先端部と、
    前記第１リード上に配置された第１基端部と、
    第１先端部と第１基端部との間に位置する第１中間部と、
    を有し、
    前記第２コネクタは、
    前記第２電極と前記第５電極との間に配置された第２先端部と、
    第２リード上に配置された第２基端部と、
    第２先端部と第２基端部との間に位置する第２中間部と、
    を有し、
    前記第３コネクタは、
    前記第６電極上に配置された第３先端部と、
    前記基板上に配置された第３基端部と、
    前記第３先端部と前記第３基端部との間に位置する第３中間部と、
    を有し、
    前記第１基端部の幅は前記第１中間部と前記第１先端部の境界の幅よりも広いか、
    前記第２基端部の幅は前記第２中間部と前記第２先端部の境界の幅よりも広いか、又は、
    前記第３基端部の幅は前記第３中間部と前記第３先端部の境界の幅よりも広い半導体装置。
  4. 前記第１基端部の幅は前記第１中間部と前記第１先端部の境界の幅よりも広く、
    前記第２基端部の幅は前記第２中間部と前記第２先端部の境界の幅よりも広く、且つ、
    前記第３基端部の幅は前記第３中間部と前記第３先端部の境界の幅よりも広い請求項３に記載の半導体装置。
  5. 第１面に第１電極及び第２電極が設けられ、前記第１面の反対側に位置する第２面に第３電極が設けられた第１チップと、
    第３面に第４電極及び第５電極が設けられ、前記第３面の反対側に位置する第４面に第６電極が設けられ、前記第３面が前記第１面と対向するように配置された第２チップと、
    前記第１チップと前記第２チップとの間に配置され、前記第１電極及び前記第４電極に接続された第１コネクタと、
    前記第１チップと前記第２チップとの間に配置され、前記第２電極及び前記第５電極に接続された第２コネクタと、
    を備え、
    前記第１コネクタにおいて前記第１電極と前記第４電極との間に位置する第１先端部は、
    第１部分と、
    前記第１部分の周囲に設けられ、前記第１電極との距離が前記第１部分と前記第１電極との距離よりも短く、前記第４電極との距離が前記第１部分と前記第４電極との距離よりも長い第２部分と、
    を有し、
    前記第１部分の上面の面積は、前記第２部分の下面の面積と等しい半導体装置。
  6. 第１面に第１電極及び第２電極が設けられ、前記第１面の反対側に位置する第２面に第３電極が設けられた第１チップと、
    第３面に第４電極及び第５電極が設けられ、前記第３面の反対側に位置する第４面に第６電極が設けられ、前記第３面が前記第１面と対向するように配置された第２チップと、
    前記第１チップと前記第２チップとの間に配置され、前記第１電極及び前記第４電極に接続された第１コネクタと、
    前記第１チップと前記第２チップとの間に配置され、前記第２電極及び前記第５電極に接続された第２コネクタと、
    を備え、
    前記第２コネクタにおいて前記第２電極と前記第５電極との間に位置する第２先端部は、丸められた形状を有する半導体装置。
  7. 前記第１コネクタにおいて前記第１電極と前記第４電極との間に位置する第１先端部は、波状の形状を有する請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第１コネクタにおいて前記第１電極と前記第４電極との間に位置する第１先端部は、前記第１電極又は前記第４電極に向かって突出した凸部を有する請求項１～６のいずれか１つに記載の半導体装置。
  9. 第１面に第１電極及び第２電極が設けられ、前記第１面の反対側に位置する第２面に第３電極が設けられた第１チップと、
    第３面に第４電極及び第５電極が設けられ、前記第３面の反対側に位置する第４面に第６電極が設けられ、前記第４面が前記第２面と対向するように配置された第２チップと、
    前記第１チップの前記第１面と対向するように配置され、前記第１電極に接続された第１配線と、前記第２電極に接続された第２配線と、を有する基板と、
    前記第３電極と前記第６電極との間に配置され、前記第３電極及び前記第６電極に接続され、前記第３電極と前記第６電極の間から第１方向に引き出された第１コネクタと、
    前記第２チップの前記第４電極及び前記第１配線に接続され、前記第４電極に接続された部分から前記第１方向とは異なる第２方向に引き出された第２コネクタと、
    前記第２チップの前記第５電極及び前記第２配線に接続され、前記第５電極に接続された部分から前記第１方向及び前記第２方向とは異なる第３方向に引き出された第３コネクタと、
    を備える半導体装置。
  10. 第１面に第１電極及び第２電極が設けられ、前記第１面の反対側に位置する第２面に第３電極が設けられた第１チップと、
    第３面に第４電極及び第５電極が設けられ、前記第３面の反対側に位置する第４面に第６電極が設けられ、前記第４面が前記第２面と対向するように配置された第２チップと、
    前記第３電極と前記第６電極との間に配置され、前記第３電極及び前記第６電極に接続された第１コネクタと、
    を備え、
    前記第１コネクタにおいて前記第３電極と前記第６電極との間に位置する先端部は、
    第１部分と、
    前記第１部分の周囲に設けられ、前記第３電極との距離が前記第１部分と前記第３電極との距離よりも短く、前記第６電極との距離が前記第１部分と前記第６電極との距離よりも長い第２部分と、
    を有し、
    前記第１部分の上面の面積は、前記第２部分の下面の面積と等しい半導体装置。
JP2020154924A 2020-09-15 2020-09-15 半導体装置 Active JP7438071B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020154924A JP7438071B2 (ja) 2020-09-15 2020-09-15 半導体装置
CN202110010580.2A CN114188295A (zh) 2020-09-15 2021-01-06 半导体装置
US17/201,544 US11594476B2 (en) 2020-09-15 2021-03-15 Plurality of leads between MOSFET chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020154924A JP7438071B2 (ja) 2020-09-15 2020-09-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2022048877A JP2022048877A (ja) 2022-03-28
JP7438071B2 true JP7438071B2 (ja) 2024-02-26

Family

ID=80600943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020154924A Active JP7438071B2 (ja) 2020-09-15 2020-09-15 半導体装置

Country Status (3)

Country Link
US (1) US11594476B2 (ja)
JP (1) JP7438071B2 (ja)
CN (1) CN114188295A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022088179A1 (en) * 2020-11-02 2022-05-05 Dynex Semiconductor Limited High power density 3d semiconductor module packaging
JP7470086B2 (ja) * 2021-09-13 2024-04-17 株式会社東芝 半導体装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026251A (ja) 2000-07-11 2002-01-25 Toshiba Corp 半導体装置
JP2002095268A (ja) 2000-09-19 2002-03-29 Hitachi Ltd 電力変換装置
JP2005302951A (ja) 2004-04-09 2005-10-27 Toshiba Corp 電力用半導体装置パッケージ
JP2006190728A (ja) 2005-01-04 2006-07-20 Mitsubishi Electric Corp 電力用半導体装置
JP2008047615A (ja) 2006-08-11 2008-02-28 Nissan Motor Co Ltd 半導体装置及び電力変換装置
JP2009525593A (ja) 2006-01-30 2009-07-09 バレオ・エチユード・エレクトロニク 電子モジュールとこのようなモジュールの組立方法
JP2010093287A (ja) 2009-12-17 2010-04-22 Mitsubishi Electric Corp パワー半導体モジュール
US20100224982A1 (en) 2009-03-03 2010-09-09 Ixys Corporation Lead and lead frame for power package
US20100301496A1 (en) 2009-05-28 2010-12-02 Texas Instruments Incorporated Structure and Method for Power Field Effect Transistor
JP2016051790A (ja) 2014-08-29 2016-04-11 株式会社デンソー 電子回路部品
JP2017188528A (ja) 2016-04-04 2017-10-12 三菱電機株式会社 半導体装置
JP6463558B1 (ja) 2017-05-19 2019-02-06 新電元工業株式会社 電子モジュール、リードフレーム及び電子モジュールの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911002A (ja) 1982-07-09 1984-01-20 Matsushita Electric Ind Co Ltd 導波管−マイクロストリツプ線路変換器
JP4047349B2 (ja) * 2004-11-09 2008-02-13 株式会社東芝 半導体装置製造用超音波接合装置、半導体装置、及び製造方法
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
TWI456707B (zh) * 2008-01-28 2014-10-11 Renesas Electronics Corp 半導體裝置及其製造方法
JP5443837B2 (ja) * 2009-06-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication
US8431436B1 (en) 2011-11-03 2013-04-30 International Business Machines Corporation Three-dimensional (3D) integrated circuit with enhanced copper-to-copper bonding
KR101977994B1 (ko) * 2013-06-28 2019-08-29 매그나칩 반도체 유한회사 반도체 패키지
EP3104411A4 (en) 2015-04-28 2017-12-06 Shindengen Electric Manufacturing Co., Ltd. Semiconductor module
WO2018211683A1 (ja) 2017-05-19 2018-11-22 新電元工業株式会社 電子モジュール、接続体の製造方法及び電子モジュールの製造方法
US11145575B2 (en) * 2018-11-07 2021-10-12 UTAC Headquarters Pte. Ltd. Conductive bonding layer with spacers between a package substrate and chip

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026251A (ja) 2000-07-11 2002-01-25 Toshiba Corp 半導体装置
JP2002095268A (ja) 2000-09-19 2002-03-29 Hitachi Ltd 電力変換装置
JP2005302951A (ja) 2004-04-09 2005-10-27 Toshiba Corp 電力用半導体装置パッケージ
JP2006190728A (ja) 2005-01-04 2006-07-20 Mitsubishi Electric Corp 電力用半導体装置
JP2009525593A (ja) 2006-01-30 2009-07-09 バレオ・エチユード・エレクトロニク 電子モジュールとこのようなモジュールの組立方法
JP2008047615A (ja) 2006-08-11 2008-02-28 Nissan Motor Co Ltd 半導体装置及び電力変換装置
US20100224982A1 (en) 2009-03-03 2010-09-09 Ixys Corporation Lead and lead frame for power package
US20100301496A1 (en) 2009-05-28 2010-12-02 Texas Instruments Incorporated Structure and Method for Power Field Effect Transistor
JP2010093287A (ja) 2009-12-17 2010-04-22 Mitsubishi Electric Corp パワー半導体モジュール
JP2016051790A (ja) 2014-08-29 2016-04-11 株式会社デンソー 電子回路部品
JP2017188528A (ja) 2016-04-04 2017-10-12 三菱電機株式会社 半導体装置
JP6463558B1 (ja) 2017-05-19 2019-02-06 新電元工業株式会社 電子モジュール、リードフレーム及び電子モジュールの製造方法

Also Published As

Publication number Publication date
JP2022048877A (ja) 2022-03-28
US20220084917A1 (en) 2022-03-17
US11594476B2 (en) 2023-02-28
CN114188295A (zh) 2022-03-15

Similar Documents

Publication Publication Date Title
JP7438071B2 (ja) 半導体装置
US10763240B2 (en) Semiconductor device comprising signal terminals extending from encapsulant
US8076771B2 (en) Semiconductor device having metal cap divided by slit
JP6348703B2 (ja) 半導体装置及びその製造方法
TW200843071A (en) Flexible substrate and semiconductor device
WO2021261508A1 (ja) 半導体装置
WO2020255663A1 (ja) 半導体装置及び半導体装置の製造方法
JP2023036996A (ja) 半導体装置、半導体モジュールおよび半導体装置のターンオン方法
TW202143334A (zh) 功率放大器模組
JP2017174846A (ja) 半導体装置
JP7177660B2 (ja) 半導体装置
JP7231427B2 (ja) 半導体装置
JP7106981B2 (ja) 逆導通型半導体装置
WO2015125772A1 (ja) 電極リードおよび半導体装置
JP6013876B2 (ja) 半導体装置
JP6796666B2 (ja) 半導体装置
JP2006344841A (ja) パワー半導体モジュール
CN112768427A (zh) 氮化镓hemt的封装结构及封装方法
WO2022196123A1 (ja) 半導体装置
JP7342889B2 (ja) 半導体装置
WO2022255053A1 (ja) 半導体装置
JP7393312B2 (ja) 半導体装置及びその製造方法
JP6123500B2 (ja) 半導体モジュール
US20210287964A1 (en) Semiconductor devices including parallel electrically conductive layers
TWI680561B (zh) 電子模組

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230515

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240213

R150 Certificate of patent or registration of utility model

Ref document number: 7438071

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150