JP5436614B2 - パッケージ構造とその製造方法 - Google Patents

パッケージ構造とその製造方法 Download PDF

Info

Publication number
JP5436614B2
JP5436614B2 JP2012103121A JP2012103121A JP5436614B2 JP 5436614 B2 JP5436614 B2 JP 5436614B2 JP 2012103121 A JP2012103121 A JP 2012103121A JP 2012103121 A JP2012103121 A JP 2012103121A JP 5436614 B2 JP5436614 B2 JP 5436614B2
Authority
JP
Japan
Prior art keywords
patterned metal
metal layer
layer
electronic device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012103121A
Other languages
English (en)
Other versions
JP2012244166A (ja
Inventor
世豪 孫
Original Assignee
旭徳科技股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旭徳科技股▲ふん▼有限公司 filed Critical 旭徳科技股▲ふん▼有限公司
Publication of JP2012244166A publication Critical patent/JP2012244166A/ja
Application granted granted Critical
Publication of JP5436614B2 publication Critical patent/JP5436614B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0207—Cooling of mounted components using internal conductor planes parallel to the surface for thermal conduction, e.g. power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

この発明は、パッケージ構造とその製造方法に関する。特に、埋め込み素子（embedded device）を備えるパッケージ構造とその製造方法に関する。
近年来、電子デバイスの電気性能を向上させるために、電子デバイスがしばしば回路板中に設置され、システム・イン・パッケージ（system-in-package = SIP）構造として知られている。SIP構造は、システム統合パッケージと呼ばれる。即ち、電子デバイスが単一パッケージ中に統合され、その中には、受動素子、メモリー、電子制御器、他の埋め込みデバイスが含まれる。様々な製造方法が色々な材料のSIP構造を作るために利用できる。電子デバイスが回路板中に配置された後、導電層がビルトアップ法（build-up method）を利用することによって回路板上に積層されて、多層を有する回路板が組み立てられる。
しかしながら、SIP構造がパッケージ面積を効果的に削減でき、かつシステムを初期的に統合するにもかかわらず、SIP構造は、比較的複雑な構造を有する。さらに、単一チップパッケージと比較して、SIP構造は、散熱（heat dissipation）設計および電気的信頼性について更なる挑戦に遭遇する。埋め込み素子が多層回路板中に埋め込まれているため、埋め込み素子により生成された熱が金属導電層ならびに絶縁層という手段によって回路板の外へ放散される必要がある。つまり、従来の埋め込み素子を含むパッケージ構造は、限定された散熱効果しか達成できない。それにより、パッケージ構造中の他のデバイスは、過大な操作温度のために正常に機能できないとともに、パッケージ構造の電気性能または信頼性が更に悪化させられる。
そこで、この発明の目的は、埋め込まれた電子デバイスを有するパッケージ構造を提供することにあり、そのうち、パッケージ構造が好ましい散熱効果を達成するとともに、小さなパッケージ容量および薄い厚さを有する。
この発明の目的は、さらに、パッケージ構造の製造方法を提供することにあり、そのうち、製造方法を利用することによって、前記したパッケージ構造を形成することができる。
この発明の実施形態中、パッケージ構造を製造する方法が提供される。製造方法中、基板が提供される。基板が上表面、下表面、および開口を有する。上表面および下表面が互いに対向するとともに、開口が上表面ならびに下表面を連通する。電子デバイスが開口中に配置される。接着剤層および接着剤層上に位置するパターン化金属層を基板の下表面上にラミネートする。また、接着剤層ならびにパターン化金属層が電子デバイスの底表面を露出させる。散熱コラム（heat-dissipating column）が接着剤層およびパターン化金属層により露出された電子装置の底表面上に形成される。ここで、散熱コラムがパターン化金属層ならびに電子デバイスの底表面に連接する。第１ラミネート構造および第２ラミネート構造がそれぞれ基板の上表面ならびにパターン化金属層上にラミネートされる。第１ラミネート構造が基板の上表面および電子デバイスの頂表面を被覆するとともに、第２ラミネート構造が散熱コラムならびにパターン化金属層を被覆する。
この発明の実施形態に従い、電子デバイスが、無線周波数（radio frequency = RF）素子、能動素子、受動素子を含む。
この発明の実施形態に従い、第１ラミネート構造が少なくとも１つの第１誘電層、少なくとも１つの第１パターン化金属層、および少なくとも１つの第１誘電層を貫通する導電ビアを含む。第１誘電層ならびに第１パターン化金属層が基板の上表面に順番に積層される。開口が第１誘電層によって充填される。第１パターン化金属層が導電ビアを介して電子デバイスに電気接続される。
この発明の実施形態に従い、第２ラミネート構造が少なくとも１つの第２誘電層および少なくとも１つの第２パターン化金属層を含む。第２誘電層ならびに第２パターン化金属層がパターン化金属層および散熱コラム上に積層されるとともに、散熱コラムが。第２パターン化金属層に直接接触される。
この発明の実施形態に従い、第１ラミネート構造および前第２ラミネート構造を基板の上表面ならびにパターン化金属層上にラミネートした後、製造方法が更に第１ソルダーマスク層を第１ラミネート構造上に形成するステップと第２ソルダーマスク層を第２ラミネート構造上に形成するステップとを含む。
この発明の実施形態に従い、第１ラミネート構造および第２ラミネート構造を基板の上表面ならびにパターン化金属層上にラミネートする方法が熱ラミネーションを含む。
この発明の実施形態に従い、 接着剤層およびパターン化金属層により露出された電子デバイスの底表面上に散熱コラムを形成する方法が電気メッキを含む。
この発明の実施形態中、基板と電子デバイスと接着剤層とパターン化金属層と散熱コラムと第１ラミネート構造と第２ラミネート構造とを含むパッケージ構造が提供される。基板が上表面と下表面と開口とを有する。上表面と下表面とが互いに対向するとともに、開口が上表面と下表面とを連通する。電子デバイスが基板の開口中に配置されるとともに、頂表面と底表面とを有する。頂表面と底表面とが互いに対向する。接着剤層が基板の下表面上に配置されるとともに、電子デバイスの底表面を露出させる。パターン化金属層が接着剤層を介して基板の下表面に接着されるとともに、電子デバイスの底表面を露出させる。散熱コラムが接着剤層およびパターン化金属層によって露出された電子デバイスの底表面上に配置される。ここで、散熱コラムがパターン化金属層ならびに電子デバイスの底表面に連接される。第１ラミネート構造が基板の上表面に配置されるとともに、基板の上表面および電子デバイスの頂表面を被覆する。第２ラミネート構造がパターン化金属層上に配置されるとともに、散熱コラムおよびパターン化金属層を被覆する。
この発明の実施形態に従い、電子デバイスが、無線周波数（radio frequency = RF）素子、能動素子、受動素子を含む。
この発明の実施形態に従い、第１ラミネート構造が、少なくとも１つの第１誘電層と、少なくとも１つの第１パターン化金属層と、第１誘電層を貫通する少なくとも１つの導電ビアとを含む。第１誘電層と第１パターン化金属層とが基板の上表面上に順番に積層される。開口が第１誘電層で充填される。第１パターン化金属層が導電ビアを介して電子デバイスに電気接続される。
この発明の実施形態に従い、第２ラミネート構造が少なくとも１つの第２誘電層および少なくとも１つの第２パターン化金属層を含む。第２誘電層ならびに第２パターン化金属層がパターン化金属層および散熱コラム上に積層される。散熱コラムが第２パターン化金属層に直接接触される。
この発明の実施形態に従い、パッケージ構造が更に第１ソルダーマスク層と第２ソルダーマスク層とを含む。第１ソルダーマスク層が第１ラミネート構造上に配置される。第２ソルダーマスク層が第２ラミネート構造上に配置される。
発明の実施形態中で述べられた電子デバイスは、基板およびラミネート構造中に埋め込まれるとともに、電子デバイスの底表面が散熱コラムに直接接触する。従って、使用する時に電子デバイスによって生成される熱が下方にある散熱コラムおよびパターン化金属層という手段により散熱できるので、パッケージ構造が好ましい散熱効果を達成できる。また、電子デバイスが基板ならびにラミネート構造中に埋め込まれるので、発明の実施形態に述べたパッケージ構造は、小さなパッケージ容量および薄い厚さを有することができる。
さらに、パターン化金属層が発明の実施形態中に述べられたようにパッケージ構造の外側に配置されるとともに、このようにパッケージ構造がパターン化金属層を介して電子デバイスまたは外部回路に電気接続できるため、このようにして、パッケージ構造の応用性を向上させる。また、基板の開口の直径が電子デバイスの直径より大きいので、電子デバイスが基板の開口中に配置される時、好ましいプロセス余裕が提供される。
この発明の実施形態にかかるパッケージ構造を製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージ構造を製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージ構造を製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージ構造を製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージ構造を製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージ構造を製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージ構造を製造する方法を示す概略的な断面図である。 チップを搭載する図１Ｇ中に描かれたパッケージ構造を示す概略的な断面図である。
以下、この発明を実施するための形態を図面に基づいて説明する。
図１Ａ〜図１Ｇは、この発明の実施形態にかかるパッケージ構造を製造する方法を示す概略的な断面図である。図１Ａに示したように、この実施形態中のパッケージ構造を製造する方法に従い、基板１１０が提供される。基板１１０は、上表面１１１と、この上表面１１１に対向する下表面１１３とを有する。基板１１０が例えば絶縁層１１２および銅箔層１１４ａからなるとともに、絶縁層１１２が例えばポリイミド（polyimide = PI）またはエポキシ（epoxy）樹脂からできている。図示していない別な実施形態中、基板は、１つの絶縁層と、絶縁層の２つの各側面に位置する２つの銅箔層とから構成される両側板（double-sided board）であることもでき、あるいは基板がグラスファイバー（glass fiber）(FR4 = Flame Retardant Type 4）基板であることができるけれども、この発明を限定するものではない。
図１Ｂにおいて、基板１１０の上表面１１１と下表面１１３とを連通する開口１１６が、例えばスタンピング（型抜き）（stamping）または刳（く）り貫き（routing）によって形成される。
図１Ｃにおいて、電子デバイス１２０が基板１１０の開口１１６中に配置される。基板１１０の開口１１６の直径が電子デバイス１２０の直径よりも大きい。電子デバイス１２０は、頂表面１２２と、この頂表面１２２に対向する底表面１２４とを有するとともに、電子デバイス１２０が基板１１０の上表面１１１上に配置される接着剤（図示せず）を介して一時的に開口１１６中へ固定される。ここで、電子デバイス１２０は、例えば、RF（Radio Frequency 無線周波数）素子、能動素子、受動素子、メモリーまたは（電子）コネクターである。
図１Ｄにおいて、接着剤層１３０と、接着剤層１３０上に位置する金属層１４０ａとが基板１１０の下表面１１３上に積層（ラミネート）される。ここでは、接着剤層１３０と、金属層１４０ａとが基板１１０の下表面１１３上に例えば熱ラミネーションにより積層される。この時、接着剤層１３０と金属層１４０ａとが等角的に（conformally）配置される。接着剤層１３０および金属層１４０ａを貫通するブラインド孔Ｈが機械ドリルにより形成されて、接着剤層１３０ならびに金属層１４０ａが電子デバイス１２０の底表面１２４の一部を露出させる。基板１１０の上表面１１１に位置する接着剤（図示せず）が銅箔層１１４ａを露出するために除去される。
図１Ｅにおいて、基板１１０の銅箔層１１４ａおよび金属層１４０ａ（図１Ｄを参照）は、パターン化されてパターン化銅箔層１１４とパターン化金属層１４０とを形成する。パターン化銅箔層１１４は、絶縁層１１２の表面の一部を露出するとともに、パターン化金属層１４０が接着剤層１３０の一部を露出する。
図１Ｅに示したように、散熱コラム（heat-dissipating column）１５０がブラインド孔Ｈ中に形成される。つまり、散熱コラム１５０が接着剤層１３０およびパターン化金属層１４０によって露出された電子デバイス１２０の底表面１２４の一部に位置する。ここで、散熱コラム１５０が例えばメッキにより形成されるとともに、メッキプロセスがともに散熱コラム１５０およびパターン化金属層１４０間の接着ならびに散熱コラム１５０および電子デバイス１２０間の接着を有効に強化できる。
図１Ｆにおいて、第１ラミネート構造１６０および第２ラミネート構造１７０がそれぞれ基板１１０の上表面１１１およびパターン化金属層１４０上にラミネートされる。第１ラミネート構造１６０が基板１１０の上表面１１１ならびに電子デバイス１２０の頂表面１２２を被覆するとともに、第２ラミネート構造１７０が散熱コラム１５０およびパターン化金属層１４０を被覆する。第１ラミネート構造１６０ならびに第２ラミネート構造１７０がそれぞれ基板１１０の上表面１１１およびパターン化金属層１４０上に例えば熱ラミネーションによりラミネートされる。
より詳細には、この実施形態中に述べた第１ラミネート構造１６０は、少なくとも１つの第１誘電層１６２と少なくとも１つの第１金属層１６４ａと、第１誘電層１６２を貫通する少なくとも１つの導電ビア１６６とを含む。図１Ｆ中、１つの第１誘電層１６２と１つの第１金属層１６４ａと２つの導電ビア１６６とが概略的に示されている。第１誘電層１６２と第１金属層１６４ａとが基板１１０の上表面１１１上に順番に積層される。開口１１６が熱で溶融された第１誘電層１６２で充填されるとともに、それにより電子デバイス１２０が開口１１６中に固定される。第１金属層１６４ａが導電ビア１６６を介して電子デバイス１２０の頂表面１２２上に位置する電極（図示せず）と電気接続される。
第２ラミネート構造１７０が少なくとも１つの第２誘電層１７２と少なくとも１つの第２金属層１７４ａと第２パターン化金属層１７６とを含む。図１Ｆ中、１つの第２誘電層１７２と１つの第２金属層１７４ａとが概略的に示されている。第２誘電層１７２と、第２金属層１７４ａと、第２パターン化金属層１７６とがパターン化金属層１４０および散熱コラム１５０上に積層される。ここで、第２誘電層１７２が第２金属層１７４ａおよび第２パターン化金属層１７６間に位置するとともに、散熱コラム１５０が第２パターン化金属層１７６に直接接触する。
図１Ｇにおいて、（図１Ｆにおける）第１ラミネート構造１６０の第１金属層１６４ａと第２ラミネート構造１７０の第２金属層１７４ａとがパターン化されて第１パターン化金属層１６４と第２パターン化金属層１７４とを形成する。第１ソルダーマスク層１８０が第１ラミネート構造１６０上に形成されるとともに、第２ソルダーマスク層１９０が第２ラミネート構造１７０上に形成される。ここで、第１ソルダーマスク層１８０が第１パターン化金属層１６４の一部を露出させるとともに、第２ソルダーマスク層１９０が第２パターン化金属層１７４の一部を露出させる。ここまでで、パッケージ構造１００の製造が実質的に完了する。
図１Ｇに示したように、パッケージ構造１００は、基板１１０と、電子デバイス１２０と、接着剤層１３０と、パターン化金属層１４０と、散熱コラム１５０と、第１ラミネート構造１６０と、第２ラミネート構造１７０と、第１ソルダーマスク層１８０と、第２ソルダーマスク層１９０とを含む。基板１１０は、上表面１１１と、上表面１１１に対向する下表面１１３と、上表面１１１および下表面１１３を連通する開口１１６とを有する。ここで、基板１１０は、例えば、絶縁層１１２とパターン化銅箔層１１４とから構成される。電子デバイス１２０が基板１１０の開口１１６中に配置されるとともに、頂表面１２２と底表面１２４とを有する。電子デバイス１２０の頂表面１２２および底表面１２４は、互いに対向している。ここで、電子デバイス１２０は、RFデバイス、能動素子、受動素子、メモリーまたは電子コネクターを含む。接着剤層１３０が基板１１０の下表面１１３に配置されるとともに、電子デバイス１２０の底表面１２４の一部を露出させる。パターン化金属層１４０が接着剤層１３０を介して基板１１０の下表面１１３に接着されるとともに、電子デバイス１２０の底表面１２４の一部を露出させる。散熱コラム１５０が接着剤層１３０およびパターン化金属層１４０によって露出された電子デバイス１２０の底表面１２４の一部上に配置される。即ち、散熱コラム１５０は、接着剤層１３０およびパターン化金属層１４０を貫通するブラインド孔Ｈ中に配置される。ここで、散熱コラム１５０がパターン化金属層１４０ならびに電子デバイス１２０の底表面１２４に接続される。
第１ラミネート構造１６０が基板１１０の上表面１１１上に配置されるとともに、基板１１０の上表面１１１および電子デバイス１２０の頂表面１２２を被覆する。ここで、第１ラミネート構造１６０は、第１誘電層１６２と、第１パターン化金属層１６４と、第１誘電層１６２を貫通する第１導電ビア１６６とによって構成される。第１誘電層１６２と第１パターン化金属層１６４とは、基板１１０の上表面１１１上に順番に積層される。開口１１６は、第１誘電層１６２で充填される。第１パターン化金属層１６４が第１導電ビア１６６を介して電子デバイス１２０に電気接続される。第２ラミネート構造１７０がパターン化金属層１４０上に配置されるとともに、散熱コラム１５０およびパターン化金属層１４０を被覆する。ここで、第２ラミネート構造１７０が第２誘電層１７２および第２パターン化金属層１７４、１７６によって構成される。第２誘電層１７２と第２パターン化金属層１７４、１７６とがパターン化金属層１４０および散熱コラム１５０上に積層されるとともに、散熱コラム１５０が第２パターン化金属層１７６と直接接触する。第１ソルダーマスク層１８０が第１ラミネート構造１６０上に配置されるとともに、第１パターン化金属層１６４の一部を露出させる。第２ソルダーマスク層１９０が第２ラミネート構造１７０上に配置されるとともに、第２パターン化金属層１７４の一部を露出させる。
この実施形態中に述べた電子デバイス１２０は、基板１１０、第１ラミネート構造１６０および第２ラミネート構造１７０中に埋め込まれるとともに、電子デバイス１２０の底表面１２４が散熱コラム１５０と直接接触する。従って、電子デバイス１２０により生成された熱が基底にある散熱コラム１５０と第２パターン化金属層１７６と第２パターン化金属層１７４とにより散熱できる。かくして、この実施形態のパッケージ構造１００は、好ましい散熱効果を達成できる。また、電子デバイス１２０が基板１１０、第１ラミネート構造１６０および第２ラミネート構造１７０中に埋め込まれるので、パッケージ構造１００が小さなパッケージ容量ならびに薄い厚さを有することができる。さらに、基板１１０の開口１１６の直径が電子デバイス１２０の直径よりも大きい。従って、電子デバイス１２０が基板１１０の開口１１６中に配置される時、好ましいプロセスウインドウ（process window 工程余裕）が提供できる。
図１Ｈは、チップを搭載する図１Ｇ中に描かれたパッケージ構造を示す概略的な断面図である。図１Ｈにおいて、第１パターン化金属層１６４と第２パターン化金属層１７４とは、この実施形態中のパッケージ構造１００の外側に配置される。従って、パッケージ構造１００は、第１パターン化金属層１６４を介してチップ１０に電気接続できるとともに、第２パターン化金属層１７４は、外部回路（図示せず）に電気接続できる。それにより、パッケージ構造１００の応用性を向上させることができる。チップ１０は、半導体集積回路チップまたは発光ダイオード（light emitting diode = LED）チップであるけれど、この発明を限定するものではない。
詳細には、チップ１０は、フリップチップ（flip-chip）接合によりパッケージ構造１００の第１パターン化金属層１６４に電気接続される、あるいはチップ１０とパッケージ構造１００の一部とがカプセル素材２０によって被包されて、チップ１０およびパッケージ構造１００間の電気接続を保護する。この実施形態中のチップ１０がフリップチップ接合によってパッケージ構造１００の第１パターン化金属層１６４に電気接続されるものの、注意すべきことは、チップ１０とパッケージ構造１００とを接合する方法およびチップ１０のタイプは、この発明において限定されるものではないことである。しかし、図に示していない他の実施形態中、チップは、第１パターン化金属層に多数のボンディングワイヤーを介してワイヤーボンディングによりパッケージ構造の第１パターン化金属層に電気接続できる。チップ１０とパッケージ構造１００とを接合する方法およびチップ１０のタイプは、例示的なものであって、発明を限定するものとされてはならない。
以上のように、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
本発明は、比較的薄い厚みを有するパッケージ構造及びその製造方法に関するものである。
１０ チップ
２０ カプセル素材
１００ パッケージ構造
１１０ 基板
１１１ 上表面
１１２ 絶縁層
１１３ 下表面
１１４ パターン化銅箔層
１１４ａ 銅箔層
１１６ 開口
１２０ 電子デバイス
１２２ 頂表面
１２４ 底表面
１３０ 接着剤層
１４０ パターン化金属層
１４０ａ 金属層
１５０ 散熱コラム
１６０ 第１ラミネート構造
１６２ 第１誘電層
１６４ 第１パターン化金属層
１６４ａ 第１金属層
１６６ 導電ビア
１７０ 第２ラミネート構造
１７２ 第２誘電層
１７４、１７６ 第２パターン化金属層
１７４ａ 第２金属層
１８０ 第１ソルダーマスク層
１９０ 第２ソルダーマスク層
Ｈ ブラインド孔

Claims (12)

  1. 基板を提供し、前記基板が上表面、下表面、および開口を有し、前記上表面ならびに前記下表面が互いに対向し、前記開口が前記上表面および前記下表面を連通するステップと、
    前記基板の前記開口中に前記基板の前記上表面上に配置される接着剤を介して一時的に電子デバイスを固定するステップと、
    接着剤層および前記接着剤層上に位置するパターン化金属層を、前記基板の前記下表面上及び電子デバイスの底表面の一部上にラミネートし、前記接着剤層ならびに前記パターン化金属層が前記電子デバイスの底表面の一部を露出させるステップと、
    前記接着剤層および前記パターン化金属層により露出された前記電子デバイスの前記底表面上に散熱コラムを形成し、前記散熱コラムが前記パターン化金属層ならびに前記電子デバイスの前記底表面に連接するステップと、
    それぞれ第１ラミネート構造および第２ラミネート構造を前記基板の前記上表面ならびに前記パターン化金属層上にラミネートし、前記第１ラミネート構造が前記基板の前記上表面および前記電子デバイスの頂表面を被覆し、前記第２ラミネート構造が前記散熱コラムならびに前記パターン化金属層を被覆するステップと
    を備えるパッケージ構造を製造する方法。
  2. 前記電子デバイスが、無線周波数（radio frequency = RF）素子、能動素子または受動素子を含む請求項１記載のパッケージ構造を製造する方法。
  3. 前記第１ラミネート構造が、少なくとも１つの第１誘電層、少なくとも１つの第１パターン化金属層、および前記少なくとも１つの第１誘電層を貫通する少なくとも１つの導電ビアを備え、前記少なくとも１つの第１誘電層および前記少なくとも１つの第１パターン化金属層が前記基板の前記上表面上に順番に積層され、前記開口が前記少なくとも１つの第１誘電層で充填されるとともに、前記少なくとも１つの第１パターン化金属層が前記少なくとも１つの導電ビアを介して前記電子デバイスに電気接続される請求項１記載のパッケージ構造を製造する方法。
  4. 前記第２ラミネート構造が少なくとも１つの第２誘電層および少なくとも１つの第２パターン化金属層を含み、前記少なくとも１つの第２誘電層ならびに前記少なくとも１つの第２パターン化金属層が前記パターン化金属層および前記散熱コラム上に積層されるとともに、前記散熱コラムが前記少なくとも１つの第２パターン化金属層に直接接触される請求項１記載のパッケージ構造を製造する方法。
  5. 前記第１ラミネート構造および前記第２ラミネート構造を前記基板の前記上表面ならびに前記パターン化金属層上にラミネートした後、さらに、
    第１ソルダーマスク層を前記第１ラミネート構造上に形成するステップと、
    第２ソルダーマスク層を前記第２ラミネート構造上に形成するステップと
    を含む請求項１記載のパッケージ構造を製造する方法。
  6. 前記第１ラミネート構造および前記第２ラミネート構造を前記基板の前記上表面ならびに前記パターン化金属層上にラミネートする方法が熱ラミネーションを含む請求項１記載のパッケージ構造を製造する方法。
  7. 前記接着剤層および前記パターン化金属層により露出された前記電子デバイスの前記底表面上に前記散熱コラムを形成する方法が、電気メッキを含む請求項１記載のパッケージ構造を製造する方法。
  8. 上表面、下表面、および開口を有し、前記上表面ならびに前記下表面が互いに対向し、前記開口が前記上表面および前記下表面を連通する基板と、
    前記基板の前記開口中に配置されるとともに、頂表面ならびに底表面を有し、前記頂表面および前記底表面が互いに対向する電子デバイスと、
    前記基板の前記下表面上に配置されるとともに、前記電子デバイスの前記底表面の一部を露出させる接着剤層と、
    前記接着剤層を介して前記基板の前記下表面に接着されるとともに、前記電子デバイスの前記底表面を露出させるパターン化金属層と、
    前記接着剤層および前記パターン化金属層によって露出された前記電子デバイスの前記底表面上に配置され、前記パターン化金属層ならびに前記電子デバイスの前記底表面に連接される散熱コラムと、
    前記基板の前記上表面に配置されるとともに、前記基板の前記上表面および前記電子デバイスの前記頂表面を被覆する第１ラミネート構造と、
    前記パターン化金属層上に配置されるとともに、前記散熱コラムおよび前記パターン化金属層を被覆する第２ラミネート構造と
    を含むパッケージ構造。
  9. 前記電子デバイスが、無線周波数（radio frequency = RF）素子、能動素子または受動素子を含む請求項８記載のパッケージ構造。
  10. 前記第１ラミネート構造が少なくとも１つの第１誘電層、少なくとも１つの第１パターン化金属層、および少なくとも１つの前記少なくとも１つの第１誘電層を貫通する導電ビアを備え、前記少なくとも１つの第１誘電層および前記少なくとも１つの第１パターン化金属層が前記基板の前記上表面上に順番に積層され、前記開口が前記少なくとも１つの第１誘電層で充填されるとともに、前記少なくとも１つの第１パターン化金属層が前記少なくとも１つの導電ビアを介して前記電子デバイスに電気接続される請求項８記載のパッケージ構造。
  11. 前記第２ラミネート構造が少なくとも１つの第２誘電層および少なくとも１つの第２パターン化金属層を含み、前記少なくとも１つの第２誘電層ならびに前記少なくとも１つの第２パターン化金属層が前記パターン化金属層および前記散熱コラム上に積層されるとともに、前記散熱コラムが前記少なくとも１つの第２パターン化金属層に直接接触される請求項８記載のパッケージ構造。
  12. さらに、
    第１ソルダーマスク層が前記第１ラミネート構造上に配置されるとともに、
    第２ソルダーマスク層が前記第２ラミネート構造上に配置される請求項８記載のパッケージ構造。
JP2012103121A 2011-05-20 2012-04-27 パッケージ構造とその製造方法 Active JP5436614B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100117788 2011-05-20
TW100117788A TWI446464B (zh) 2011-05-20 2011-05-20 封裝結構及其製作方法

Publications (2)

Publication Number Publication Date
JP2012244166A JP2012244166A (ja) 2012-12-10
JP5436614B2 true JP5436614B2 (ja) 2014-03-05

Family

ID=47155363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012103121A Active JP5436614B2 (ja) 2011-05-20 2012-04-27 パッケージ構造とその製造方法

Country Status (4)

Country Link
US (2) US20120293977A1 (ja)
JP (1) JP5436614B2 (ja)
CN (1) CN102789991B (ja)
TW (1) TWI446464B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
TWI473544B (zh) * 2012-12-17 2015-02-11 Unimicron Technology Corp 內置式晶片封裝結構
US9324664B2 (en) 2013-02-22 2016-04-26 Unimicron Technology Corp. Embedded chip package structure
US9161452B2 (en) * 2013-06-17 2015-10-13 Microcosm Technology Co., Ltd. Component-embedded printed circuit board and method of forming the same
TWI474450B (zh) * 2013-09-27 2015-02-21 Subtron Technology Co Ltd 封裝載板及其製作方法
CN104766844B (zh) * 2014-01-07 2017-12-19 日月光半导体制造股份有限公司 半导体结构及其制造方法
JP6457206B2 (ja) * 2014-06-19 2019-01-23 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
CN105304602A (zh) * 2014-07-18 2016-02-03 日月光半导体制造股份有限公司 半导体衬底、半导体封装结构及其制造方法
CN104159400A (zh) * 2014-08-26 2014-11-19 安捷利电子科技（苏州）有限公司 新型埋入式元器件的封装结构及电路板
US10159152B2 (en) 2015-12-21 2018-12-18 Intel Corporation Development of the advanced component in cavity technology
EP3432353B1 (en) * 2016-04-27 2021-09-01 Mitsubishi Electric Corporation High frequency circuit
US20180130761A1 (en) * 2016-11-09 2018-05-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, manufacturing method thereof, and electronic element module using the same
TWI645519B (zh) * 2017-06-02 2018-12-21 旭德科技股份有限公司 元件內埋式封裝載板及其製作方法
TWI685991B (zh) * 2018-08-01 2020-02-21 宏齊科技股份有限公司 適用於雙面焊接的ｌｅｄ光源及其製造方法
CN112086547A (zh) * 2019-06-13 2020-12-15 光宝光电(常州)有限公司 发光二极管封装结构
CN116158200A (zh) * 2021-06-17 2023-05-23 庆鼎精密电子（淮安）有限公司 电路板组件及电路板组件的制作方法
CN117241466B (zh) * 2023-11-13 2024-01-26 信丰迅捷兴电路科技有限公司 一种内埋器件的液冷电路板及其制备方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355102A (en) * 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
JPH05211256A (ja) * 1991-08-28 1993-08-20 Sony Corp 半導体装置
US5900312A (en) * 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
US7153729B1 (en) * 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US6628528B2 (en) * 2000-11-30 2003-09-30 Theodore Zale Schoenborn Current sharing in memory packages
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2003060523A (ja) * 2001-08-09 2003-02-28 Tdk Corp 無線通信モジュール
US6625028B1 (en) * 2002-06-20 2003-09-23 Agilent Technologies, Inc. Heat sink apparatus that provides electrical isolation for integrally shielded circuit
NL1022794C2 (nl) * 2002-10-31 2004-09-06 Oxycell Holding Bv Werkwijze voor het vervaardigen van een warmtewisselaar, alsmede met de werkwijze verkregen warmtewisselaar.
KR100796855B1 (ko) * 2003-08-08 2008-01-22 닛본 덴끼 가부시끼가이샤 필름 외장 전지 및 그 제조 방법
US20050270748A1 (en) * 2003-12-16 2005-12-08 Phoenix Precision Technology Corporation Substrate structure integrated with passive components
US8058565B2 (en) * 2004-04-23 2011-11-15 Nec Corporation Wiring board, semiconductor device, and method for manufacturing wiring board
FI20040592A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
FI20041680A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
JP4538359B2 (ja) * 2005-03-31 2010-09-08 株式会社日立産機システム 電気回路モジュール
KR100592508B1 (ko) * 2005-07-15 2006-06-26 한국광기술원 비콘 모양의 기판을 구비한 고출력 발광 다이오드 패키지
JP2007095465A (ja) * 2005-09-28 2007-04-12 Sanyo Electric Co Ltd 封口電池及びその製造方法
DE102006025162B3 (de) * 2006-05-30 2008-01-31 Epcos Ag Flip-Chip-Bauelement und Verfahren zur Herstellung
US7472360B2 (en) * 2006-06-14 2008-12-30 International Business Machines Corporation Method for implementing enhanced wiring capability for electronic laminate packages
US20080006936A1 (en) * 2006-07-10 2008-01-10 Shih-Ping Hsu Superfine-circuit semiconductor package structure
JP5326269B2 (ja) * 2006-12-18 2013-10-30 大日本印刷株式会社 電子部品内蔵配線板、及び電子部品内蔵配線板の放熱方法
JP5273333B2 (ja) * 2006-12-28 2013-08-28 株式会社ジャパンディスプレイ 表示装置
JP5062400B2 (ja) * 2007-03-20 2012-10-31 ブラザー工業株式会社 フレキシブル配線材を有する構造体
US7791096B2 (en) * 2007-06-08 2010-09-07 Koninklijke Philips Electronics N.V. Mount for a semiconductor light emitting device
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
NL1034420C2 (nl) * 2007-09-24 2009-03-26 Thales Nederland Bv Rechtstreeks geïnjecteerde gedwongen convectiekoeling voor elektronica.
DK176818B1 (da) * 2007-12-17 2009-10-26 Ledlumina Technology As Adapter med mindst en elektroniske komponent
US8592925B2 (en) * 2008-01-11 2013-11-26 Seiko Epson Corporation Functional device with functional structure of a microelectromechanical system disposed in a cavity of a substrate, and manufacturing method thereof
US20100181594A1 (en) * 2008-03-25 2010-07-22 Lin Charles W C Semiconductor chip assembly with post/base heat spreader and cavity over post
KR100965339B1 (ko) * 2008-06-04 2010-06-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5369501B2 (ja) * 2008-06-04 2013-12-18 セイコーエプソン株式会社 半導体装置の製造方法
US7772081B2 (en) * 2008-09-17 2010-08-10 Stats Chippac, Ltd. Semiconductor device and method of forming high-frequency circuit structure and method thereof
JP2010073767A (ja) * 2008-09-17 2010-04-02 Jtekt Corp 多層回路基板
JP2010157663A (ja) * 2009-01-05 2010-07-15 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
US8450838B2 (en) * 2009-08-11 2013-05-28 Seiko Epson Corporation Electro-optic apparatus, electronic device, and method for manufacturing electro-optic apparatus
JP4947169B2 (ja) * 2010-03-10 2012-06-06 オムロン株式会社 半導体装置及びマイクロフォン
TWI520386B (zh) * 2010-07-29 2016-02-01 神基科技股份有限公司 發光二極體總成的結構與其製造方法

Also Published As

Publication number Publication date
JP2012244166A (ja) 2012-12-10
TW201248744A (en) 2012-12-01
US20120293977A1 (en) 2012-11-22
CN102789991A (zh) 2012-11-21
TWI446464B (zh) 2014-07-21
US9532494B2 (en) 2016-12-27
US20140317907A1 (en) 2014-10-30
CN102789991B (zh) 2016-04-27

Similar Documents

Publication Publication Date Title
JP5436614B2 (ja) パッケージ構造とその製造方法
US8704101B2 (en) Package carrier and manufacturing method thereof
JP5296894B2 (ja) パッケージキャリアおよびその製造方法
JP2016207958A (ja) 配線基板及び配線基板の製造方法
JP2008198999A (ja) 電子素子内蔵印刷回路基板及びその製造方法
TWI461124B (zh) 層疊封裝結構及其製作方法
JP6019168B2 (ja) パッケージ構造及びその製造方法
JP2007535156A (ja) 埋込み構成要素からの熱伝導
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2015211194A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JP2009141169A (ja) 半導体装置
JP2015225895A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
TWI523587B (zh) 封裝基板與電子組裝體
JP2018022824A (ja) 電子部品内蔵基板及びその製造方法と電子部品装置
KR101061801B1 (ko) 칩 내장형 다층 인쇄회로기판 및 그 제조방법
JP5462450B2 (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
JP2015228480A (ja) パッケージ基板、パッケージ、積層パッケージ、及びパッケージ基板の製造方法
JP2016054222A (ja) 多層配線基板
TW201419491A (zh) 層疊封裝結構及其製作方法
EP2705736B1 (en) The printed circuit board and the method for manufacturing the same
JP4875926B2 (ja) 多層配線板及びその製造方法
TWI483321B (zh) 層疊封裝結構及其製作方法
KR101092945B1 (ko) 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법
JP2008311508A (ja) 電子部品パッケージおよびその製造方法
JP2014165482A (ja) 配線基板

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131210

R150 Certificate of patent or registration of utility model

Ref document number: 5436614

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250