JP5430338B2 - ディッシング効果を低減する接合パッドの設計 - Google Patents

ディッシング効果を低減する接合パッドの設計 Download PDF

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Description

本発明は全体に集積回路に関し、特に、接合パッドの設計に関するものである。
集積回路の発明以来、半導体産業は、各種の電子部品（即ち、トランジスタ、ダイオード、レジスタ、コンデンサなど）の集積密度の持続的な改善により、継続的な高成長を遂げている。ほとんどの場合、集積密度のこの改善は、最小パターンサイズ（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）で繰り返される縮小によるもので、より多くの構成部品が一定領域内に集積するようにしている。
これらの集積化の改善は、事実上、実質的に２次元（２Ｄ）であり、統合された部品によって占有された体積は、半導体ウエハーの半導体基板の面に実質的に位置する。リソグラフィーの劇的な改善は、２次元集積回路の形成にかなりの改善をもたらしたが、２次元で得られる密度に対して物理的に制限がある。これらの制限の１つは、これらの構成部品を作るのに必要な最小サイズである。また、１つのチップの中に入れるデバイスが多ければ多いほど、より複雑なデザインが必要となる。
その他の制限は、デバイスの数が増加した時、デバイス間の配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ）の数と長さがかなり増加することからくるものである。配線の数と長さが増加した時、ＲＣ回路の遅延と電力消費の両方が増加する。
よって、上述の制限を解決するために、３次元（３Ｄ）集積回路（ＩＣｓ）が形成された。典型的な３次元集積回路の形成プロセスでは、集積回路をそれぞれ含む２つのウエハーが形成される。続いてウエハーは、位置合わせしてデバイスに接合される。シリコン貫通ビア（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａｓ）は、２つのウエハーでデバイスを交互接続するのに用いられることができる。
２つのウエハーを接合する従来の方法は、接着剤接合、直接銅接合と、直接酸化物接合を含む。一般的に用いられる銅直接接合では、２つのウエハーのそれぞれがウエハーの表面上に露出された銅パッドを有し、２つのウエハーが高圧を加えられて接合されることで、銅パッドが互いに接合される。
カスタマイズされた回路条件により、いくつかの接合パッドは大きくなければならない。これらの大型接合パッドは、いくつかの問題を抱える。図１は、大型接合パッドによって２つのチップを接合しているのを図示している。チップ２は、大型接合パッド４を含み、チップ６は、大型接合パッド８を含む。接合パッド４と８は、銅直接接合によって接合される。接合パッド４と８の形成は、通常、化学機械研磨（ＣＭＰ）プロセスが含まれる。しかし、接合パッド４と８が大型であることから、接合パッド４と８のそれぞれの領域は、パターン密集の領域である。よって、大型接合パッド４と８を形成する化学機械研磨プロセスの間にディッシング効果（ｄｉｓｈｉｎｇ ｅｆｆｅｃｔ）が生じ、接合パッド４と８の中心領域が、エッジ領域より研磨されることになる。
図１に見られるように、ディッシング効果は、各種の問題を生じる可能性がある。まず、接合の信頼性が悪影響を受ける。ディッシング効果により、接合パッド４と８のわずかな部分だけが互いに接合されるため、接合はあまり信頼できない。次に、接合領域が縮小されるために、接合領域に流れる電流が低下する。これらの問題は、大型接合パッドを設計する目的を阻むため、対処する必要がある。
ディッシング効果を低減する接合パッドの設計を提供する。
本発明の１つの態様によれば、集積回路構造は、第１面と、前記第１面を介して露出且つ突出される第１パターン化接合パッドであって、この第１パターン化接合パッドは、互いに電気的接続された複数の部分を含み、且つ第１パターン化接合パッドは、その中に少なくとも１つの開口を含むこと、及び前記少なくとも１つの開口の少なくとも１つの部分の中に充填された誘電材料を含み、前記第１パターン化接合パッドは、複数の部分に電気的に相互接続された複数の配線を含み、前記複数の配線は、前記複数の部分と同じ層にある。また、第１パターン化接合パッドと同じレベルにあると共に、電気的に切断さえれており、第１パターン化接合パッドより小さい中実の（ｓｏｌｉｄ）接合パッドを有する。
本発明の１つの態様によれば、集積回路構造は、第１面と、前記第１面を介して露出且つ突出される第１パターン化接合パッドであって、この第１パターン化接合パッドは、複数の部分と、前記複数の部分間の複数の開口を含むこと、前記第１パターン化接合パッドの前記複数の部分に接続した接続構造、前記第１パターン化接合パッドの下方の半導体基板、前記半導体基板にあり、前記第１パターン化接合パッドに電気的接続されたシリコン貫通ビア、及び前記第１面を介して露出且つ突出される中実の接合パッドであって、この中実の接合パッドは、前記第１パターン化接合パッドより小さいことを含み、前記第１パターン化接合パッドは、複数の部分に電気的に相互接続された複数の配線を含み、前記複数の配線は、前記複数の部分と同じ層にある。
本発明の１つの態様によれば、集積回路構造は、第１面と、第１面を介して露出且つ突出される第１パターン化接合パッドであって、この第１パターン化接合パッドは、複数の部分と、複数の部分間の複数の開口を含む第１パターン化接合パッドと、第１面を介して露出すると共に、第１パターン化接合パッドから電気的に切断されており、第１パターン化接合パッドより小さい中実の接合パッドとを含む第１半導体チップ、及び
第２面と、第２面を介して露出且つ突出され、直接接合によって前記第１パターン化接合パッドに接合される第２接合パッドを含み、第２面を介して露出すると共に、前記中実の接合パッドに接続された付加の中実の接合パッドと、第１パターン化接合パッドが、複数の部分に電気的に相互接続された複数の配線を含み、複数の配線は複数の部分と同じ層にある、第２半導体チップ、を含んでいる。
本発明の実施例は、複数の有利な特徴を有する。接合パッドに開口／スロットを形成することによって、接合パッドの局部のパターン密度が減少されるため、化学機械研磨のディッシング効果が少なくとも低減され、ひいては十分に除去される可能性もある。本発明の実施例は、付加のプロセスのステップを必要としないため、本発明の利点が余分な製造コストをかけることなく得ることができるようになる。
ディッシング効果を受ける大型接合パッドを含む従来の接合を図示している。 大型接合パッドに開口を含む本発明の実施例の断面図を図示している。 図２に示された接合パッドの上面図である。 図２に示された接合パッドの上面図である。 図２に示された接合パッドの上面図である。 図２に示された接合パッドの上面図である。 図３Ａの接合パッドの断面図を図示し、この断面図はライン４Ａ−４Ａを横切る面にて作られる。 図３Ｂの接合パッドの断面図を図示し、この断面図はライン４Ｂ−４Ｂを横切る面にて作られる。 同じ大型接合パッドに接続された複数のシリコン貫通ビアを有する実施例を図示している。 チップの対面接合（ｆａｃｅ−ｔｏ−ｆａｃｅ ｂｏｎｄｉｎｇ）を図示している。 チップの対面接合を図示している。 同じペアの接合チップの異なる面から得た可能な断面図である。 同じペアの接合チップの異なる面から得た可能な断面図である。 同じペアの接合チップの異なる面から得た可能な断面図である。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
[実施例]
一般的に、本発明の実施例は、改善された半導体チップの接合パッド構造を提供する。本発明の実施例は、局部のパターン密度を減少するために、好ましくは、接合パッドの中にスロット／開口を有するように設計されている。これは、ディッシング効果を最小限に抑えるのに有利である。例えば、直接的な金属−金属接合（しばしば銅直接接合として知られる）の技術背景において用いられることができる、本発明のいくつかの実施例がここに記述されるが、本発明の実施例は、その他の技術背景においても用いられることができる。
図２は、ウエハーの一部である半導体チップ１０を図示している。半導体チップ１０は、半導体基板２０を含み、例えばシリコン、シリコンゲルマニウムなどの一般に知られる半導体材料で形成されることができる。集積回路（図示せず）は、半導体基板２０の表面に形成され、集積回路は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタと例えばコンデンサ、レジスタなどの他の装置を含むことができる。集積回路の上方には、相互接続構造２４があり、層間絶縁膜（ＩＭＤ）、保護層などを含む複数の誘電体層２６を含むがこれに限定するものではない。相互接続構造２４は、下方の集積回路に相互接続し、集積回路とシリコン貫通ビア（ＴＳＶ）４０と５０をそれぞれ各接合パッド４２と５２に接続する。これらは、半導体チップ１０の正面に形成される。説明中、相互接続構造２４に近い半導体チップ１０側（この場合、上側）は、正面と言われ、半導体チップ１０の反対側は、背面と言われる。
従来技術に知られているように、層間絶縁膜２６は、例えば約２.５より低いｋ値のｌｏｗ−ｋ誘電材料で形成されることができる。金属線３０とビア３２は、複数の誘電体層２６に形成され、周知のダマシンプロセスを用いて銅で形成、またはアルミニウム、タングステン、銀などの他の金属で形成されることができる。
本発明の実施例では、半導体チップ１０は、基板２０に延伸したシリコン貫通ビア４０と５０を含み、正面の特徴素子（ｆｅａｔｕｒｅｓ）を基板２０の背面に相互接続する。シリコン貫通ビア４０は、接合パッド４２に電気的接続され、シリコン貫通ビア５０は、接合パッド５２に電気的接続される。シリコン貫通ビア４０と５０の両方は、半導体チップ１０の正面に形成される。接合パッド４２と５２は、同時に形成されるため、同一材料で形成される。本発明の実施例では、接合パッド４２は、接合パッド５２より小さい（上面において）。シリコン貫通ビア５０は、シリコン貫通ビア４０より大きいまたは同じ断面領域を有することができる（上面において）。よって、接合パッド４２とシリコン貫通ビア４０は、例えば信号電流などの比較的小さい電流を伝送するのに用いられることができ、接合パッド５２とシリコン貫通ビア５０は、例えば電源電流などの比較的大きい電流を伝送するのに用いられることができる。接合パッド４２は、接合パッド５２から電気的に切断することができる。
本発明の実施例では、接合パッド４２は、その中にスロット（溝穴）または開口のない中実パッド（ｓｏｌｉｄ ｐａｄ）がある。一方、接合パッド５２は、その中に開口がパターン化されている。図３Ａ〜３Ｄは、接合パッド５２のいくつかの可能な設計の上面図である。説明中、図３Ａ〜３Ｄに示されたような接合パッド５２は、パターン化された接合パッドと言われる。図３Ａと３Ｂの両方は、開口５３によって分離された部分５２１と部分５２１に接続する配線部分５２２を含む。配線部分５２２も部分５２１と同じ層にあることができる。
一方では、図３Ｃは、接合パッド５２が開口５３によって分離された分離部分５２１を含むもう１つの実施例を図示している。接合パッド５２がある層内では、分離部分５２１間に電気的接続がない。電気的接続は、下方のビアと金属線によって提供される。図２に示されるように、模範的な実施例では、分離部分５２１間の電気的接続は、金属線３０’とビア３２’によって作られる。金属線３０’とビア３２’は、接合パッド５２の真下の金属化層（または保護層の中）に位置することができ、上部金属化層（通常Ｍｔｏｐと言われる）または再分配層であることができる。他の実施例では、分離部分５２１間の電気的相互接続は、底部金属化層（通常Ｍ１として言われる）から上部金属化層Ｍｔｏｐまでの下方の金属化層のいずれかに提供することができる。図３Ａ〜３Ｃに見られる構造では、接合パッド５２は、統合された（ｉｎｔｅｇｒａｔｅｄ）接合パッドとなる。即ち、どの接合パッド部分５２１との接続でも他の部分の接続と同じということである。
統合図が図３Ａと図３Ｂに示す実施例と図３Ｃに示す実施例の両方を含むように形成されることができる。統合図では、いくつかの部分５２１がグループとしての配線部分５２２によって相互接続され、異なるグループの配線部分５２１が互いに切断される。模範的な実施例が図３Ｄに示されており、部分５２１の各列（ｃｏｌｕｍｎ）は、相互接続されるが、列同士は、分離している。また、下方にある少なくとも１つのビア３２’が各列に接続され、ビア３２’は、相互接続される（図２を参照）。
図３Ａ〜図３Ｄに示されるように、開口５３は、少なくとも部分的に誘電材料で充填される。図２を参照して、少なくとも開口５３の下位部は、複数の誘電層の上層の材料で充填される。
図３Ａまたは図３Ｂに示す実施例が用いられる場合、図２に示されるように接合パッド部分５２１に接続される１つ以上のビア３２’があることができる。また、部分５２１が既に相互接続されていることから、１つのビア３２’だけが形成され、接合パッド部分５２１の１つだけに接続されることができる（図３Ａと図３Ｂを参照）。しかし、図３Ｃと図３Ｄに示す実施例が用いられる場合、各分離部分５２１は、それに接続された下方のビア３２’がなければならない。でなければ接続のビア３２’がない部分５２１は、他の部分と接続することができなくなる。
注意するのは、図２に示す断面図がどこで得られるかによって、接合パッド５２の断面図が図４Ａに示す中実パッド（ｓｏｌｉｄ ｐａｄ）で表示されるか、または図４Ｂに示されたような１つの連続的なパッドで表示される。図４Ａは、図３Ａのライン４Ａ−４Ａの面に沿った断面図であることができ、図４Ｂは、図３Ｂのライン４Ｂ−４Ｂの面に沿った断面図であることができる。
好ましくは、半導体チップ１０（おそらく、ウエハー全体）全体にわたり、臨界横方向寸法が予め定められ、臨界横方向寸法より大きな横方向寸法（幅及び／または長さのいずれか）を有する、どの接合パッドも図３Ａ〜３Ｄに示すパターン化設計を有することである。例えば、横方向寸法（幅及び／または長さ）を有する接合パッドのいずれかが臨界横方向寸法より小さい時、パッドは、中実（ｓｏｌｉｄ）パッドとなる。
図２を再度参照して、半導体チップ１０の背面上は、接合パッド６２と７２が形成することができる。実施例では、接合パッド６２と７２は、接合パッド４２と５２の規格と類似した規格をそれぞれ有する。よって、接合パッド７２は、接合パッド６２より大きいことができる。また、接合パッド７２は、図３Ａ〜図４Ｂに示す構造と実質的に同じ構造を有することができる。再分配線６４と７４は、基板２０の背面上に形成されることができ、接合パッド６２をシリコン貫通ビア４０に接続し、接合パッド７２をシリコン貫通ビア５０に接続する。再分配線の形成の詳細は、周知の従来技術であるため、ここでは述べない。他の実施例では、接合パッド６２と７２を形成する代わりに、シリコン貫通ビア４０と５０が銅柱の形式で、基板２０の背面に露出されることができ、これも接合の目的で用いられる。
図５は、もう１つの実施例を図示しており、１つのシリコン貫通ビアを用いて基板２０の反対側の特徴素子を相互接続する代わりに、１つ以上のシリコン貫通ビアが同じ接合パッドに電気的接続するように用いられることができる。注意するのは、図５では、接合パッド５２は、分離部分を有するように表されているが、図３Ａ、３Ｂ、３Ｃ、または３Ｄに示す構造を有することができる。一方では、接合パッド７２は、図５で連続的なパッドで表示されるが、図３Ａ、３Ｂ、３Ｃ、または３Ｄに示す構造を有することもできる。よって、シリコン貫通ビア５０１、５０２および５０３は、接合パッド５２または７２によって電気的に相互接続されることができる。また、金属線３０と再分配線７４（図２を参照）に類似した金属線及び／または再分配線は、シリコン貫通ビア５０１、５０２および５０３を相互接続するのに用いることができる。
図６は、半導体チップの対面接合を図示している。半導体チップ１１０は、図２〜図５に示す構造と同じまたは異なる構造を有することができる。本発明の実施例を用いる利点では、大型接合パッド５２と１５２は、ディッシング効果が起こる（接合パッド５２と１５２を形成するのに用いられる化学的機械的研磨で）可能性を懸念することなく形成することができることである。よって、接合パッド５２と１５２の表面はより平坦となる。直接接合が行われた時、接合パッド５２のより大きな割合が接合パッド１５２と直接接触することができるため、それによって生じる接合はより信頼でき、より大きな電流を伝導することができる。図８Ａ、８Ｂおよび８Ｃは、接合パッド５２と１５２間の接合の３つの可能な断面図を図示しており、異なる図は、異なる位置で断面図を示した結果（図４Ａと４Ｂを参照）、及び／または同じまたは異なる構造を有する接合パッド５２と１５２を形成した結果である。
上述の実施例は、図７に示されるように、対面接合にも用いられることができる。また、背面（ｂａｃｋ−ｔｏ−ｂａｃｋ）接合（図示せず）も行われることができる。当業者は、それぞれの構造が分かるであろう。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
２、６ チップ
４、８ 大型接合パッド
１０、１１０ 半導体チップ
２０ 半導体基板
２４ 相互接続構造
２６ 誘電体層
３０、３０’ 金属線
３２、３２’ ビア
４０、５０、５０１、５０２、５０３ シリコン貫通ビア
４２、５２、６２、７２、１５２ 接合パッド
５２１ 部分
５２２ 配線部分
５３ 開口
６４、７４ 再分配線

Claims (9)

  1. 集積回路構造であって、
    第１面、
    前記第１面を介して露出且つ突出される第１パターン化接合パッドであって、この第１パターン化接合パッドは、互いに電気的接続された複数の部分を含み、且つ第１パターン化接合パッドは、その中に少なくとも１つの開口を含むこと、及び
    前記少なくとも１つの開口の少なくとも１つの部分の中に充填された誘電材料を含み、
    前記第１パターン化接合パッドと同じレベルにあると共に、電気的に切断さえれており、前記第１パターン化接合パッドより小さい中実の（ｓｏｌｉｄ）接合パッドを有し、
    前記第１パターン化接合パッドは、複数の部分に電気的に相互接続された複数の配線を含み、前記複数の配線は、前記複数の部分と同じ層にある第１半導体チップを含む集積回路構造。
  2. 前記複数の部分は、分離しており、前記集積回路構造は、前記複数の部分に電気的に相互接続された配線を更に含み、前記配線は、前記複数の部分と異なる層にある請求項１に記載の集積回路構造。
  3. 前記第１半導体チップにあるシリコン貫通ビアであって、このシリコン貫通ビアが前記第１パターン化接合パッドに接続されること、及び
    前記第１パターン化接合パッドでなく、前記第１半導体チップの反対側にある付加的パターン化接合パッドであって、この付加的パターン化接合パッドは、前記シリコン貫通ビアに電気的接続することを更に含む請求項１に記載の集積回路構造。
  4. 前記付加的パターン化接合パッドは、互いに電気的接続された複数の付加の部分を含み、前記集積回路構造は、前記シリコン貫通ビアに隣接する付加のシリコン貫通ビアを更に含み、各前記シリコン貫通ビアと前記付加のシリコン貫通ビアは、前記第１パターン化接合パッドの前記複数の部分の１つを前記付加的パターン化接合パッドの前記複数の付加部分の１つに接続する請求項３に記載の集積回路構造。
  5. 集積回路構造であって、
    第２面、及び
    前記第２面を介して露出された第２パターン化接合パッドであって、この第２パターン化接合パッドは、互いに電気的接続された複数の付加部分を含み、且つ第２パターン化接合パッドは、その中に少なくとも１つの開口を含み、前記第１パターン化接合パッドが直接接合によってそれに接合されることを含む第２半導体チップを含む請求項１に記載の集積回路構造。
  6. 集積回路構造であって、
    第１面、
    前記第１面を介して露出且つ突出される第１パターン化接合パッドであって、この第１パターン化接合パッドは、複数の部分と、前記複数の部分間の複数の開口を含むこと、
    前記第１パターン化接合パッドの前記複数の部分に接続した接続構造、
    前記第１パターン化接合パッドの下方の半導体基板、
    前記半導体基板にあり、前記第１パターン化接合パッドに電気的接続されたシリコン貫通ビア、及び
    前記第１面を介して露出且つ突出される中実の接合パッドであって、この中実の接合パッドは、前記第１パターン化接合パッドより小さいことを含み、前記第１パターン化接合パッドは、複数の部分に電気的に相互接続された複数の配線を含み、前記複数の配線は、前記複数の部分と同じ層にある半導体チップを、備えた集積回路構造。
  7. 前記第１面に相対する第２面、及び
    前記第２面を介して露出される第２パターン化接合パッドであって、この第２パターン化接合パッドは、互いに電気的接続された複数の付加部分を含むこと、及び
    前記半導体基板にあり、前記シリコン貫通ビアに隣接する付加のシリコン貫通ビアを含み、各前記シリコン貫通ビアと前記付加のシリコン貫通ビアは、前記第１パターン化接合パッドの前記複数の部分の１つを前記第２パターン化接合パッドの前記複数の付加部分の１つに接続する請求項６に記載の集積回路構造。
  8. 集積回路構造であって、
    第１面と、前記第１面を介して露出且つ突出される第１パターン化接合パッドであって、この第１パターン化接合パッドは、複数の部分と、前記複数の部分間の複数の開口を含む第１パターン化接合パッドと、前記第１面を介して露出すると共に、前記第１パターン化接合パッドから電気的に切断されており、前記第１パターン化接合パッドより小さい中実の接合パッドとを含む第１半導体チップ、及び
    第２面と、前記第２面を介して露出且つ突出され、直接接合によって前記第１パターン化接合パッドに接合される第２接合パッドと、前記第２面を介して露出すると共に、前記
    中実の接合パッドに接続された付加の中実の接合パッドと、前記第１パターン化接合パッドが、前記複数の部分に電気的に相互接続された複数の配線と、前記複数の配線は複数の部分と同じ層にある、第２半導体チップ、を含む集積回路構造。
  9. 前記第１半導体チップにあり、前記第１パターン化接合パッドでなく、前記第１半導体チップの反対側にある第２パターン化接合パッド、及び
    前記半導体チップにある複数のシリコン貫通ビアであって、これら複数のシリコン貫通ビアのそれぞれが前記第１パターン化接合パッドの前記複数の部分の１つを前記第２パターン化接合パッドの複数の付加部分の１つに接続することを更に含む請求項８に記載の集積回路構造。
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