JP2018064758A - 半導体装置、製造方法、および電子機器 - Google Patents

半導体装置、製造方法、および電子機器 Download PDF

Info

Publication number
JP2018064758A
JP2018064758A JP2016205241A JP2016205241A JP2018064758A JP 2018064758 A JP2018064758 A JP 2018064758A JP 2016205241 A JP2016205241 A JP 2016205241A JP 2016205241 A JP2016205241 A JP 2016205241A JP 2018064758 A JP2018064758 A JP 2018064758A
Authority
JP
Japan
Prior art keywords
electrode
electrode via
electrode pad
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016205241A
Other languages
English (en)
Inventor
隆季 亀嶋
Takasue Kameshima
隆季 亀嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2016205241A priority Critical patent/JP2018064758A/ja
Priority to US16/337,091 priority patent/US11069637B2/en
Priority to PCT/JP2017/036338 priority patent/WO2018074250A1/ja
Publication of JP2018064758A publication Critical patent/JP2018064758A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • AHUMAN NECESSITIES
    • A61MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61BDIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/04Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14634Assemblies, i.e. Hybrid structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14636Interconnect structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469Assemblies, i.e. hybrid integration
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70SSIS architectures; Circuits associated therewith
    • H04N25/76Addressed sensors, e.g. MOS or CMOS sensors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02372Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0239Material of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • H01L2224/03616Chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605Shape
    • H01L2224/06051Bonding areas having different shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • H01L2224/80357Bonding interfaces of the bonding area being flush with the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Surgery (AREA)
  • Electromagnetism (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Radiology & Medical Imaging (AREA)
  • Animal Behavior & Ethology (AREA)
  • Pathology (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Biophysics (AREA)
  • Biomedical Technology (AREA)
  • Heart & Thoracic Surgery (AREA)
  • Medical Informatics (AREA)
  • Molecular Biology (AREA)
  • Optics & Photonics (AREA)
  • General Health & Medical Sciences (AREA)
  • Public Health (AREA)
  • Veterinary Medicine (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Endoscopes (AREA)

Abstract

【課題】Cu Pumpingの発生を抑制することができる。
【解決手段】複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと、Cu電極PADと下層メタルとの接続部材である電極Viaとを備え、Cu電極PADは、電極Viaからずらした位置に形成される。本開示は、例えば、CMOSなどの積層型固体撮像装置に適用することができる。
【選択図】図2

Description

本開示は、半導体装置、製造方法、および電子機器に関し、特に、Cu Pumpingの発生を抑制することができるようにした半導体装置、製造方法、および電子機器に関する。
3次元集積回路等を有する半導体装置を作製する場合、半導体部材の接合面に設けられたCu電極同士を直接接合する方法が用いられることがある。
例えば、特許文献1では、受光素子が形成された第1基板と周辺回路が形成された第2基板とを、Cu電極PAD(ボンディングパッド)によって接合することが開示されている。このような方法では、それぞれの半導体部材に接合面としてCu電極と層間絶縁膜とを同一面に設け、そのうえで平坦化して貼り合わせることにより、対向するCu電極同士及び層間絶縁膜同士を接合させている。
ここで、よりロバストな3次元集積回路等を作製するためには、より強固な接合を実現させることが求められる。より強固な接合を実現させる手法として、特許文献2では、ダミーCu電極を一定の割合で接合面に設けることにより、CMP(chemical mechanical polishing)法による半導体部材接合面のディッシングやエロージョン等の発生を抑制して高平坦性を実現する手法が開示されている。
さらに、特許文献2では、ディッシング抑制として設けたダミーCu電極同士も直接接合させることにより、半導体部材接合においてCu固相拡散接続の割合を増加させることで強固な接合を実現する手法も開示されている。ここで、Cu電極、ダミーCu電極の接合面における割合は50乃至60%が最適であることも開示されている。
以上のように、特許文献1や特許文献2においては、Cu電極、ダミーCu電極を50乃至60%の割合で設けた高平坦性な接合面を有する半導体部材を常温環境化において仮接合した後、350℃の高温環境化において熱処理する事で、より強固な接合を実現している。
特開2006−191081号公報 特開2012−256736号公報
しかしながら、Cuは熱膨張率に則り、体積変動する特徴を有しているため、Cu電極、Cuダミー電極体積が大きくなると熱膨張係数に則り体積が増加することになり、Cu Pumpingが発生しやすくなる。
また、特許文献2に示されているような構造においては、ダミーCu電極よりも下層メタルと接続しているCu電極のほうが、Cu体積が大きくなるためCu Pumpingがより発生しやすい構造となっている。
本開示は、このような状況に鑑みてなされたものであり、Cu Pumpingの発生を抑制することができるものである。
本技術の一側面の半導体装置は、複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと、前記Cu電極PADと下層メタルとの接続部材である電極Viaとを備え、前記Cu電極PADは、前記電極Viaからずらした位置に形成される。
前記電極Viaは、垂直信号線の役割を有することができる。
前記電極Viaは、Cuで構成される。
前記電極Viaは、Cuの体積が1.0E+10nm3以上で構成される。
前記電極Viaと前記Cu電極PADを接続する導電性金属をさらに備え、前記導電性金属は、前記電極Viaの上部を覆っている構造である。
前記導電性金属は、アルミニウムまたはタングステンである。
前記電極Viaと前記Cu電極PADを接続するCu配線をさらに備えることができる。
前記電極Viaは、Cu以外の導電性金属が、少なくとも前記電極Viaと前記Cu電極PADとを電気的に接続可能となるように側壁に形成されて、側壁内部に絶縁膜を充填させた構造である。
前記電極Viaは、前記導電性金属が側壁を覆うように形成されて、前記側壁内部に絶縁膜を充填させた構造である。
前記Cu電極PADと前記電極Viaは、前記半導体部材の体積に応じて、接合される両方の半導体部材に設けられる。
前記Cu電極PADと前記電極Viaは、接合される一方の半導体部材に設けられ、他方の半導体部材には、前記Cu電極PADと、前記Cu電極PADの直下に形成されるCu電極ViaとからなるCu電極が設けられる。
前記半導体装置は、固体撮像装置である。
本技術の一側面の製造方法は、製造装置が、複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと下層メタルとの接続部材である電極Viaを形成し、前記Cu電極PADを、前記電極Viaからずらした位置に形成する。
本技術の一側面の電子機器は、複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと、前記Cu電極PADと下層メタルとの接続部材である電極Viaとを備え、前記Cu電極PADは、前記電極Viaからずらした位置に形成される固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを備える。
本技術の一側面においては、複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと下層メタルとの接続部材である電極Viaが形成される。そして、前記Cu電極PADが、前記電極Viaからずらした位置に形成される。
本技術によれば、半導体部材を接合することができる。特に、本技術によれば、Cu Pumpingの発生を抑制することができる。
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像装置の概略構成例を示すブロック図である。 本技術の第1の実施の形態の固体撮像素子の半導体装置を製造する製造装置の構成例を示すブロック図である。 図2の製造装置の半導体形成処理について説明するフローチャートである。 図3の半導体形成処理を説明する工程図である。 図3の半導体形成処理を説明する工程図である。 2つの半導体部材が接合面で合わさって形成された半導体装置の例を示す図である。 複数の半導体部材が接合面で合わさって形成された半導体装置の例を示す図である。 2つの半導体部材が接合面で合わさって形成された半導体装置の例を示す図である。 2つの半導体部材が接合面で合わさって形成された半導体装置の他の例を示す図である。 本技術の第2の実施の形態の固体撮像素子の半導体装置を製造する製造装置の構成例を示すブロック図である。 図10の製造装置の半導体形成処理について説明するフローチャートである。 図11の半導体形成処理を説明する工程図である。 図11の半導体形成処理を説明する工程図である。 本技術の第3の実施の形態の固体撮像素子の半導体形成処理を説明する工程図である。 本技術の第3の実施の形態の固体撮像素子の半導体形成処理を説明する工程図である。 本技術の第4の実施の形態の固体撮像素子の半導体装置を製造する製造装置の構成例を示すブロック図である。 図16の製造装置の半導体形成処理について説明するフローチャートである。 図17の半導体形成処理を説明する工程図である。 図17の半導体形成処理を説明する工程図である。 本技術を適用したイメージセンサの使用例を示す図である。 本技術を適用した電子機器の構成例を示すブロック図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びCCUの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、本開示を実施するための形態(以下実施の形態とする)について説明する。なお、説明は以下の順序で行う。
0.装置の構成
1.第1の実施の形態
2.第2の実施の形態
3.第3の実施の形態
4.第4の実施の形態
5.イメージセンサの使用例
6.電子機器の例
7.内視鏡手術システムへの応用例
8.移動体への応用例
<0.装置の構成>
<固体撮像装置の概略構成例>
図1は、本技術の各実施の形態に適用されるCMOS(Complementary Metal Oxide Semiconductor)固体撮像装置の一例の概略構成例を示している。
図1に示されるように、固体撮像装置(素子チップ)1は、半導体基板11(例えばシリコン基板)に複数の光電変換素子を含む画素2が規則的に2次元的に配列された画素領域(いわゆる撮像領域)3と、周辺回路領域とを有して構成される。
画素2は、光電変換素子(例えば、PD(Photo Diode))と、複数の画素トランジスタ(いわゆるMOSトランジスタ)を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの3つのトランジスタで構成することができ、さらに選択トランジスタを追加して4つのトランジスタで構成することもできる。
また、画素2は、画素共有構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される1つのフローティングディフュージョン、および、共有される1つずつの他の画素トランジスタから構成される。フォトダイオードは、光電変換素子である。
周辺回路領域は、垂直駆動回路4、カラム信号処理回路5、水平駆動回路6、出力回路7、および制御回路8から構成される。
制御回路8は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置1の内部情報等のデータを出力する。具体的には、制御回路8は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路4、カラム信号処理回路5、および水平駆動回路6の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路8は、これらの信号を垂直駆動回路4、カラム信号処理回路5、および水平駆動回路6に入力する。
垂直駆動回路4は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素2を駆動するためのパルスを供給し、行単位で画素2を駆動する。具体的には、垂直駆動回路4は、画素領域3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路5に供給する。
カラム信号処理回路5は、画素2の例えば列毎に配置されており、1行分の画素2から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路5は、画素2固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling)や、信号増幅、A/D(Analog/Digital)変換等の信号処理を行う。カラム信号処理回路5の出力段には、水平選択スイッチ(図示せず)が水平信号線10との間に接続されて設けられる。
水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。
出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路7は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
入出力端子12は、外部と信号のやりとりをするために設けられる。
<1.第1の実施の形態>
<製造装置の構成例>
図2は、本技術の第1の実施の形態の固体撮像装置の半導体装置を製造する製造装置の構成例を示すブロック図である。
図2の製造装置においては、本技術の第1の実施の形態の固体撮像装置の半導体装置において接合に用いられるCu電極作製時に、Cu電極部材のうち、平坦化を行い、接続(接合)が行われる部材であるCu電極PADと下層のメタルをコンタクトさせる部材であるCu電極Viaとがずらして、すなわち、離れて作成される。
図2の例において、製造装置50は、Cu電極Via形成部61、導電性配線形成部62、Trench加工部63、Cu電極PAD形成部64、および半導体部材形成部65を含むように構成される。
Cu電極Via形成部61は、Cu電極Viaを形成する。導電性配線形成部62は、Cu電極PADとCu電極Viaとを導通させる導電性配線を形成する。Trench加工部63は、Cu電極PAD形成のためのTrench部を加工する。
Cu電極PAD形成部64は、Cu電極PADを形成する。半導体部材形成部65は、半導体部材を接合することで、半導体装置を形成する。
<製造装置の動作例>
次に、図3のフローチャートを参照して、本技術の第1の実施の形態の固体撮像素子の半導体形成処理について説明する。なお、図3の半導体形成処理の説明には、適宜、図4および図5の工程図が参照される。また、図4以降の工程図において、太線は、バリアメタルを表している。
ステップS51において、Cu電極Via形成部61は、図4Aに示されるように、Cu電極Viaコンタクトメタル72上の絶縁膜71に、Cu電極Via73を形成する。すなわち、まず、Cu電極Viaコンタクトメタル72が形成され、その上に絶縁膜71が形成される。絶縁膜71のCu電極Viaコンタクトメタル72上に、Cu電極Viaホールが形成されて、Cu電極Via73が形成される。その際、Cu電極Via73は、BEOL(Back End Of Line)プロセスに則って、Cu配線形成後、Cu配線に対して、Lithographyプロセス、DRY Etchingプロセス、スパッタプロセス、Cuメッキプロセス、およびCMPプロセスを経て形成される。
次に、ステップS52において、導電性配線形成部62は、図4Bに示されるように、Cu電極Via73とずらして形成されるCu電極PADとを導通させる導電性配線74を形成する。導電性配線74は、アルミニウム(AL)やタングステン(W)などの金属の成膜後、Lithographyプロセス、DRY EtchingプロセスによってCu電極Via73を覆うように形成される。なお、導電性配線74は、浅いダマシンを作ることで、Cuで形成されてもよい。
導電性配線74の幅は、Cu電極PADのサイズに応じて設定される。このとき、Cu電極PADのサイズよりも大きく設定することによりマージンを確保することができ、ロバストなCu電極を形成することができる。
ステップS53において、Trench加工部63は、図4Cに示されるように、Cu電極Via73から離れた位置に、Cu電極PAD形成のためのTrench部75を加工する。
ここで、Cu電極Via73とCu電極PADのズレ幅は、Cu電極Via73とCu電極PADが被らないように設定する必要がある。Cu電極Via73とCu電極PADに被り部がある場合、Cu電極Via73のCu熱体積膨張ストレスがCu電極PADに伝達し、Pumpingが発生し、接合特性ならびに信頼性が劣化してしまう。
すなわち、接合界面において一部のCu電極にCu Pumpingが発生した場合、Cu Pumpingが発生したCu電極に依存して接合面が部分的に剥離しVoid(空隙)となる。Voidが発生すると3次元集積回路等を有する半導体装置の接合界面強度は低下する。
また、Pumpingが発生していないCu電極は対向した電極間剥離により接続(導通)不良が発生する。さらに、絶縁膜間のVoidに起因して隣接Cu電極間ショート、もしくは要素信頼性、特にTDDB(Time Dependent Dielectric Breakdown)劣化が生じ、状態によっては市場へ出すことができなくなる。
これに対して、設計レイアウトとしてCu電極PAD並びにダミーCu電極PADのサイズや配置ピッチが均一である場合、最小幅として1(Cu電極サイズ)ピッチずらしておけばCu電極Via73のCu熱体積膨張ストレス影響をCu電極PADは受けなくなる。
次に、ステップS54において、Cu電極PAD形成部64は、図5に示されるように、Trench部75にスパッタプロセス、CuメッキプロセスによりCuを充填させ、CMPプロセスにより接合面として十分な平坦性を有したCu電極PAD76を形成する。
ステップS55において、半導体部材形成部65は、Cu電極Viaコンタクトメタル72、Cu電極Via73、導電性配線74、およびCu電極PAD76からなる構造のずらしCu電極部材81が形成された半導体部材を接合することで、図6に示されるような半導体装置を形成する。
図6の例においては、2つの半導体部材が接合面83で合わさって形成された半導体装置が示されている。この半導体装置においては、ずらしCu電極部材81同士を接合させたCu電極構造と、ずらしなしCu電極部材82同士を接合させたCu電極構造とが絶縁膜71に混在している。
ずらしCu電極部材81は、Cu電極Viaコンタクトメタル72、Cu電極Via73、導電性配線74、およびCu電極PAD76で構成されている。一方、ずらしなしCu電極部材82は、Cu電極Viaコンタクトメタル91、Cu電極Via73よりも体積の小さいCu電極Via92、およびCu電極PAD93で構成されている。
すなわち、図6の例の半導体装置においては、Cu電極Via73とは異なる体積のCu電極Via92が混在しているが、異なる体積のCu電極Viaが混在していても良好な接合特性を有することができる。
これは、Cu電極Via73とCu電極PAD76をずらした構造によるCu熱体積膨張ストレス影響防止に加えて、Cu電極Via73とCu電極PAD76を接続する導電性配線74によってCu電極Via73に蓋をすることで二重にCu熱体積膨張ストレスの影響を防止し、Pumpingを抑制することで、より良好な接合特性、高信頼性を実現することになる。
また、Cu電極Via73をTSV(Through Silicon Via)とする場合は、熱体積膨張ストレスのかかり方にベクトル(図中矢印)が発生し、膨張が阻害されないCu電極PAD76にストレス集中することにより、Cu Pumping発生リスクが加速することになるが、図5を参照して上述した、Cu電極Viaコンタクトメタル72、Cu電極Via73、導電性配線74、およびCu電極PAD76からなる構造により、対策可能となる。
ここで、Cu電極Via73をTSVとする場合、量産化されているCu電極Via73と比して、例えばVia径が直径3000nm以上になり、Via高さも6000nm以上になってくるため、Cu体積は1.0E+10nm3以上となる。このCu体積値は量産化されているCu電極Viaよりも2桁以上大きくなるため、Cu Pumping発生のリスクが増大する。そのため、Cu電極Via73のCu体積が1.0E+10nm3以上となる場合、Cu電極Viaコンタクトメタル72、Cu電極Via73、導電性配線74、およびCu電極PAD76からなるずらしCu電極部材81のCu電極構造は、より有効な対策となる。
図7は、3以上のSi基板101を有する半導体部材を接合面83で接合して積層した固体撮像装置において、光電変換用の垂直信号線としてTSVを設ける構造の例を示している。なお、最上層には、レンズおよびカラーフィルタ102が形成されている。
このTSVを、Cu電極ViaとしてCu電極PADと接続する場合、Cu熱体積膨張方向(ストレス)としてはSi基板に挟まれた横方向よりも抵抗の小さいCu電極PADに集中するためリスクは増大していた。またCu電極Viaと下層メタル間にはBM(Barrier Metal)が存在しているため、Cu電極Via上層のCu電極PADへストレス集中することになりリスクは増大していた。
そこで、Pumping発生リスクがあるCu電極に対して、図6で参照したずらしCu電極部材同士を接合させた構造103−1乃至103−3を適用し、例えば、ずらしCu電極部材同士を接合させた構造103−1においては、Cu電極Via73をTSVとして使用することでPumpingを抑制することができる。
図7の例においても、明確な図示はしていないが、特許文献2に記載されるダミーCu電極も配置されている。ここで、ずらし量に関しては、ずらしたことによって、Cu電極Via直上にCu電極PAD、ダミーCu電極PADが配置されないこと、また、Cu電極ViaとCu電極PAD(ダミー含む)が接しないことが必要である。
例えば、Cu電極、ダミーCu電極共に一定のピッチで配置されている場合、1/2ピッチずらすことで、Cu電極Via直上がCu電極間スペースとなるように設計することが可能となる。
なお、Cu電極Viaは、画素領域の周辺としては、垂直信号線として用いられるが、画素領域においては、垂直信号線としてだけでなく、光を遮光することなどにも用いられる。
ここで、図6および図7においては、半導体装置において接合に用いるCu電極作製時にずらしCu電極部材81同士を接合させるCu電極構造となっているが、片側の半導体部材のすべてのCu電極Via体積が1.0E+10nm3よりも小さく、Pumping発生リスクがない場合は、図8に示されるように、ずらしなしCu電極部材82とずらしCu電極部材81とを接合させるCu電極構造とすることにより、半導体装置を作製することも可能である。
このように、Cu電極の状態に応じて適切なプロセス(Cu電極)を選択することでコスト削減が可能となる。
なお、接合面83において、接合されるCu電極PAD同士は、図9に示されるように、多少左右方向(図9の場合、向かって右方向)にずれていても、電気的に接続されていればよい。
<2.第2の実施の形態>
<製造装置の構成例>
図10は、本技術の第2の実施の形態の固体撮像素子の半導体装置を製造する製造装置の構成例を示すブロック図である。
図10の製造装置においても、本技術の第2の実施の形態の固体撮像素子の半導体装置において接合に用いられるCu電極作製時に、Cu電極PADと電極Viaとがずらして、すなわち、離れて作成される。
図10の例において、製造装置150は、電極Via形成部161、Trench加工部163、およびCu電極PAD形成部164を含むように構成される。
電極Via形成部161は電極Viaを形成する。Trench加工部163は、Cu電極PAD形成のためのTrench部を加工する。
Cu電極PAD形成部164は、Cu電極PADを形成する。なお、図10の例の場合、半導体部材形成部は、図示されないが構成されてもよく、半導体部材形成部は、半導体部材を接合することで、半導体装置を形成する。
<製造装置の動作例>
次に、図11のフローチャートを参照して、本技術の第2の実施の形態の固体撮像素子の半導体形成処理について説明する。なお、図11の半導体形成処理の説明には、適宜、図12および図13の工程図が参照される。
ステップS151において、電極Via形成部161は、図12Aおよび図12Bに示されるように、Cu電極Viaコンタクトメタル72が形成された絶縁膜71上に、電極Viaホール171と導電性配線172を形成する。すなわち、電極Viaホール171および導電性配線172は、BEOLプロセスに則って、Cu配線形成後、Cu配線に対して、Lithographyプロセス、DRY Etchingプロセス、スパッタプロセスを経て形成される。
ここで、導電性配線172は、スパッタ材料としてタングステン(W)などの導電性金属を用いて、電極Viaホール171の側壁からボトム、フィールドにかけて成膜される。なお、電極Via173としては、導電性金属を完全に埋め込む必要はなく、電極Viaコンタクトメタル72とCu電極PAD76と電気的に接続されるように成膜されていればよい。側壁カバレッジ膜厚としては100nm以上成膜されていることが望ましい。
導電性配線172の幅は、第1の実施の形態と同様に、Cu電極PAD76のサイズに応じてマージン確保できるように設定される。
次に、ステップS152において、電極Via形成部161は、図12Bに示されるように、絶縁膜174を成膜する。このときに、電極Viaホール171内にも絶縁膜174が充填され、電極Via173が形成される。
ステップS153において、Trench加工部163は、図13Aに示されるように、電極Via173から離れた位置でかつ導電性配線172上に、Cu電極PAD76作製のためのTrench部175を加工する。
ここで、第1の実施の形態と異なり、第2の実施の形態においては、電極ViaにCu材を用いておらず、さらに側壁成膜金属の体積も、第1の実施の形態のCu電極Via73と比して小さくなるため、Cu Pumpingは発生しない。そのため、電極Via173とCu電極PAD76のズレ幅に大きく制約を設ける必要がない。
しかしながら、電極Via173の間口が狭い場合、絶縁膜充填が不十分となる恐れがあるため、ずらしなしCu電極部材、すなわち、電極Via173直上にCu電極パッド76は形成しないほうが望ましい。電極Via173直上が完全に絶縁膜174で覆われていない場合、Cu電極PAD76形成時にCuめっきが電極Via173内に流れ込み、Cu電極PAD76の形状が不安定となり、接合特性が劣化する。
ステップS154において、Cu電極PAD形成部164は、図13Bに示されるように、Cu電極PAD76作製のためのTrench部175に、スパッタプロセス、CuメッキプロセスによりCuを充填させ、CMPプロセスにより接合面として十分な高平坦性を有したCu電極PAD76を形成する。
この第2の実施の形態は、第1の実施の形態と比して、Cu電極のCu体積が小さくなるため、ずらし構造と合わせて、二重にCu Pumpingの発生を抑制することが可能となり、より良好な接合特性を実現することになる。
<3.第3の実施の形態>
第3の実施の形態については、第2の実施の形態において上述した電極Via173の間口が狭い場合などの点に対して、電極Via173への絶縁膜埋め込みが十分できる状態であることを前提とした形態となっている。したがって、第3の実施の形態の固体撮像素子の半導体装置を製造する製造装置については、第2の実施の形態の例の製造装置と基本的に同様の構成をしているので、その説明については、省略される。
<製造装置の動作例>
また、本技術の第3の実施の形態の固体撮像素子の半導体形成処理も、上述した第2の実施の形態の例とほぼ同じであるので、図11を再度参照して簡単に説明する。なお、この半導体形成処理の説明には、適宜、図14および図15の工程図が参照される。
ステップS151において、電極Via形成部161は、図14Aおよび図14Bに示されるように、Cu電極Viaコンタクトメタル72上の絶縁膜71に、電極Viaホール171と導電性配線172を形成する。なお、導電性配線172は、図12Aおよび図12Bの場合と異なり、電極Viaコンタクトメタル72(電極Via173)上に形成される(すなわち、電極Via173から離れていない)Cu電極PAD76と接続できるように形成される。
次に、ステップS152において電極Via形成部161は、図14Bに示されるように、絶縁膜174を成膜する。このときに、電極Viaホール171内にも絶縁膜174が充填され、電極Via173が形成される。
ステップS153において、Trench加工部163は、図15Aに示されるように、電極Via171上の位置でかつ導電性配線172上に、Cu電極PAD76作製のためのTrench部175を加工する。
ステップS154において、Cu電極PAD形成部164は、図15Bに示されるように、Cu電極PAD76作製のためのTrench部175に、スパッタプロセス、CuメッキプロセスによりCuを充填させ、CMPプロセスにより接合面として十分な高平坦性を有したCu電極PAD76を形成する。
この第3の実施の形態の場合、電極Via173とCu電極PAD76のズレ幅に完全に制約を設ける必要がなくなり、自由なレイアウトが可能となる。
<4.第4の実施の形態>
<製造装置の構成例>
図16は、本技術の第4の実施の形態の固体撮像素子の半導体装置を製造する製造装置の構成例を示すブロック図である。
図16の製造装置においても、本技術の第4の実施の形態の固体撮像素子の半導体装置において接合に用いられるCu電極作製時に、Cu電極PADとCu電極Viaとがずらして、すなわち、離れて作成される。
図16の例において、製造装置200は、Cu電極Viaホール形成部211、第1のTrench加工部212、Cu配線形成部213、第2のTrench加工部214、およびCu電極PAD形成部215を含むように構成される。
Cu電極Viaホール形成部211は、Cu電極Viaホールを形成する。第1のTrench加工部212は、ずらしCu配線用Trench部を加工する。Cu配線形成部213は、Cuの配線を形成する。第2のTrench加工部214は、Cu電極PAD形成のためのTrench部を加工する。Cu電極PAD形成部215は、Cu電極PADを形成する。
なお、図16の例の場合も、半導体部材形成部は、図示されないが構成されてもよく、半導体部材形成部は、半導体部材を接合することで、半導体装置を形成する。
<製造装置の動作例>
次に、図17のフローチャートを参照して、本技術の第4の実施の形態の固体撮像素子の半導体形成処理について説明する。なお、図17の半導体形成処理の説明には、適宜、図18および図19の工程図が参照される。
ステップS201において、Cu電極Viaホール形成部211は、図18Aに示されるように、Cu電極Viaコンタクトメタル72上の絶縁膜71に、Cu電極Viaホール221を形成する。その際、Cu電極Viaホール221は、BEOLプロセスに則って、Cu配線形成後、Cu配線に対して、Lithographyプロセス、DRY Etchingプロセス、スパッタプロセスを経て形成される。
ステップS202において、第1のTrench加工部212は、図18Bに示されるように、Lithographyプロセス、DRY Etchingプロセスを経て、ずらしTrench部222を加工する。
ステップS203において、Cu配線形成部213は、図19Aに示されるように、Cu電極Viaホール221とずらしTrench部222に、スパッタプロセス、CuメッキプロセスによりCuを充填させ、CMPプロセスを経て、Cu電極Via223とずらしCu配線224を形成する。
ステップS204において、第2のTrench加工部214は、図19Bに示されるように、Cu電極Via223から離れた位置で、かつ、ずらしCu配線224上に、Cu電極PAD作製用Trench部225を加工する。
ステップS205において、Cu電極PAD形成部215は、Cu電極PAD作製用Trench部225に、スパッタプロセス、Cuメッキプロセス、によりCuを充填させ、CMPプロセスにより接合面として十分な高平坦性を有したCu電極PAD226を形成する。
この例の場合、Cu電極Via、ずらしCu配線、Cu電極PADとすべて同じCu材料で電極形成されることになるが、Cu電極ViaからのCu熱体積膨張ストレス影響をCu電極PADが直接受けないため、Cu Pumpingの発生を抑制することが可能となり、良好な接合特性および高信頼性を実現することになる。
以上のように、本技術によれば、2以上の半導体部材を接合して積層した半導体装置において、Cu電極Viaの熱体積膨張ストレスに起因したCu Pumpingが発生することで引き起こされる現象を抑制することが可能となる。
すなわち、固体撮像素子などの半導体装置の多機能化などに伴い、TSVにCu電極Viaを適用するなどして、Cu電極ViaのCu体積が増加すると、Cu熱膨張係数に則したCu熱体積膨張ストレスがCu電極PADにかかり、Cu Pumpingが発生し、接合特性ならびに信頼性が劣化する問題に対して、Cu電極ViaとCu電極PADをずらして作製することにより、Cu電極ViaのCu熱体積膨張に起因するストレスの影響をCu電極PADが受けなくなり、Cu Pumpingの発生を抑制し、接合特性劣化、信頼性劣化を防止する。
また、Cu電極ViaとCu電極PADのずらし構造を適用することにより、3以上の半導体部材を接合して積層した固体撮像素子などの半導体装置を高歩留りで作製することが可能になる。
さらに、Cu電極ViaとCu電極PADのずらし構造を適用することにより、ずらし量を調整することでCu電極PADのレイアウトの自由度が向上する。
すなわち、Cu電極Viaの直上にCu電極PADを配置するという制約が外れ、自由なレイアウトが可能になる。画素レイアウトに合わせた、最適なCu電極PADレイアウトが可能となることで、映り込み抑制や感度ムラ抑制など画素特性が向上する。
<5.イメージセンサの使用)>
図20は、上述の固体撮像装置を使用する使用例を示す図である。
上述した固体撮像装置(イメージセンサ)は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
<6.電子機器の例>
<電子機器の構成例>
さらに、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
ここで、図21を参照して、本技術の電子機器の構成例について説明する。
図21に示される電子機器300は、固体撮像装置(素子チップ)301、光学レンズ302、シャッタ装置303、駆動回路304、および信号処理回路305を備えている。固体撮像装置301としては、上述した図1の固体撮像装置1が設けられる。
光学レンズ302は、被写体からの像光(入射光)を固体撮像装置301の撮像面上に結像させる。これにより、固体撮像装置301内に一定期間信号電荷が蓄積される。シャッタ装置303は、固体撮像装置301に対する光照射期間および遮光期間を制御する。
駆動回路304は、固体撮像装置301の信号転送動作、シャッタ装置303のシャッタ動作、および図示せぬ発光部の発光動作を制御する駆動信号を供給する。駆動回路304は、図示せぬCPUにより設定されたパラメータを用いて各動作を制御する。駆動回路304から供給される駆動信号(タイミング信号)により、固体撮像装置301は信号転送を行う。信号処理回路305は、固体撮像装置301から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
<7.内視鏡手術システムへの応用例>
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
図22は、本開示に係る技術(本技術)が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図22では、術者(医師)11131が、内視鏡手術システム11000を用いて、患者ベッド11133上の患者11132に手術を行っている様子が図示されている。図示するように、内視鏡手術システム11000は、内視鏡11100と、気腹チューブ11111やエネルギー処置具11112等の、その他の術具11110と、内視鏡11100を支持する支持アーム装置11120と、内視鏡下手術のための各種の装置が搭載されたカート11200と、から構成される。
内視鏡11100は、先端から所定の長さの領域が患者11132の体腔内に挿入される鏡筒11101と、鏡筒11101の基端に接続されるカメラヘッド11102と、から構成される。図示する例では、硬性の鏡筒11101を有するいわゆる硬性鏡として構成される内視鏡11100を図示しているが、内視鏡11100は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒11101の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡11100には光源装置11203が接続されており、当該光源装置11203によって生成された光が、鏡筒11101の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者11132の体腔内の観察対象に向かって照射される。なお、内視鏡11100は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド11102の内部には光学系及び撮像素子が設けられており、観察対象からの反射光(観察光)は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、RAWデータとしてカメラコントロールユニット(CCU: Camera Control Unit)11201に送信される。
CCU11201は、CPU(Central Processing Unit)やGPU(Graphics Processing Unit)等によって構成され、内視鏡11100及び表示装置11202の動作を統括的に制御する。さらに、CCU11201は、カメラヘッド11102から画像信号を受け取り、その画像信号に対して、例えば現像処理(デモザイク処理)等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置11202は、CCU11201からの制御により、当該CCU11201によって画像処理が施された画像信号に基づく画像を表示する。
光源装置11203は、例えばLED(light emitting diode)等の光源から構成され、術部等を撮影する際の照射光を内視鏡11100に供給する。
入力装置11204は、内視鏡手術システム11000に対する入力インタフェースである。ユーザは、入力装置11204を介して、内視鏡手術システム11000に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡11100による撮像条件(照射光の種類、倍率及び焦点距離等)を変更する旨の指示等を入力する。
処置具制御装置11205は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具11112の駆動を制御する。気腹装置11206は、内視鏡11100による視野の確保及び術者の作業空間の確保の目的で、患者11132の体腔を膨らめるために、気腹チューブ11111を介して当該体腔内にガスを送り込む。レコーダ11207は、手術に関する各種の情報を記録可能な装置である。プリンタ11208は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡11100に術部を撮影する際の照射光を供給する光源装置11203は、例えばLED、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。RGBレーザ光源の組み合わせにより白色光源が構成される場合には、各色(各波長)の出力強度及び出力タイミングを高精度に制御することができるため、光源装置11203において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、RGBレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド11102の撮像素子の駆動を制御することにより、RGBそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置11203は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド11102の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置11203は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光(すなわち、白色光)に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察(Narrow Band Imaging)が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること(自家蛍光観察)、又はインドシアニングリーン(ICG)等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置11203は、このような特殊光観察に対応した狭帯域光及び/又は励起光を供給可能に構成され得る。
図23は、図22に示すカメラヘッド11102及びCCU11201の機能構成の一例を示すブロック図である。
カメラヘッド11102は、レンズユニット11401と、撮像部11402と、駆動部11403と、通信部11404と、カメラヘッド制御部11405と、を有する。CCU11201は、通信部11411と、画像処理部11412と、制御部11413と、を有する。カメラヘッド11102とCCU11201とは、伝送ケーブル11400によって互いに通信可能に接続されている。
レンズユニット11401は、鏡筒11101との接続部に設けられる光学系である。鏡筒11101の先端から取り込まれた観察光は、カメラヘッド11102まで導光され、当該レンズユニット11401に入射する。レンズユニット11401は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部11402を構成する撮像素子は、1つ(いわゆる単板式)であってもよいし、複数(いわゆる多板式)であってもよい。撮像部11402が多板式で構成される場合には、例えば各撮像素子によってRGBそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部11402は、3D(dimensional)表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための1対の撮像素子を有するように構成されてもよい。3D表示が行われることにより、術者11131は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部11402が多板式で構成される場合には、各撮像素子に対応して、レンズユニット11401も複数系統設けられ得る。
また、撮像部11402は、必ずしもカメラヘッド11102に設けられなくてもよい。例えば、撮像部11402は、鏡筒11101の内部に、対物レンズの直後に設けられてもよい。
駆動部11403は、アクチュエータによって構成され、カメラヘッド制御部11405からの制御により、レンズユニット11401のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部11402による撮像画像の倍率及び焦点が適宜調整され得る。
通信部11404は、CCU11201との間で各種の情報を送受信するための通信装置によって構成される。通信部11404は、撮像部11402から得た画像信号をRAWデータとして伝送ケーブル11400を介してCCU11201に送信する。
また、通信部11404は、CCU11201から、カメラヘッド11102の駆動を制御するための制御信号を受信し、カメラヘッド制御部11405に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに/又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてCCU11201の制御部11413によって自動的に設定されてもよい。後者の場合には、いわゆるAE(Auto Exposure)機能、AF(Auto Focus)機能及びAWB(Auto White Balance)機能が内視鏡11100に搭載されていることになる。
カメラヘッド制御部11405は、通信部11404を介して受信したCCU11201からの制御信号に基づいて、カメラヘッド11102の駆動を制御する。
通信部11411は、カメラヘッド11102との間で各種の情報を送受信するための通信装置によって構成される。通信部11411は、カメラヘッド11102から、伝送ケーブル11400を介して送信される画像信号を受信する。
また、通信部11411は、カメラヘッド11102に対して、カメラヘッド11102の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部11412は、カメラヘッド11102から送信されたRAWデータである画像信号に対して各種の画像処理を施す。
制御部11413は、内視鏡11100による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部11413は、カメラヘッド11102の駆動を制御するための制御信号を生成する。
また、制御部11413は、画像処理部11412によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置11202に表示させる。この際、制御部11413は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部11413は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具11112の使用時のミスト等を認識することができる。制御部11413は、表示装置11202に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者11131に提示されることにより、術者11131の負担を軽減することや、術者11131が確実に手術を進めることが可能になる。
カメラヘッド11102及びCCU11201を接続する伝送ケーブル11400は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル11400を用いて有線で通信が行われていたが、カメラヘッド11102とCCU11201との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡11100や、カメラヘッド11102(の撮像部11402)等に適用され得る。具体的には、例えば、図1の固体撮像装置1は、撮像部11402に適用することができる。撮像部11402に本開示に係る技術を適用することにより、より鮮明な術部画像を得ることができるため、術者が術部を確実に確認することが可能になる。
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
<8.移動体への応用例>
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図24は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図24に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(Interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図24の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図25は、撮像部12031の設置位置の例を示す図である。
図25では、撮像部12031として、撮像部12101、12102、12103、12104、12105を有する。
撮像部12101、12102、12103、12104、12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102、12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部12105は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図25には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031(撮像部12101ないし12104含む)に適用され得る。具体的には、例えば、図1の固体撮像装置1は、撮像部12031に適用することができる。撮像部12031に本開示に係る技術を適用することにより、例えば、車載器において、鮮明な画像を得ることができるという格別な効果を得ることができる。
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
また、以上において、1つの装置(または処理部)として説明した構成を分割し、複数の装置(または処理部)として構成するようにしてもよい。逆に、以上において複数の装置(または処理部)として説明した構成をまとめて1つの装置(または処理部)として構成されるようにしてもよい。また、各装置(または各処理部)の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置(または処理部)の構成の一部を他の装置(または他の処理部)の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
(1) 複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと、
前記Cu電極PADと下層メタルとの接続部材である電極Viaと
を備え、
前記Cu電極PADは、前記電極Viaからずらした位置に形成される
半導体装置。
(2) 前記電極Viaは、垂直信号線の役割を有する
前記(1)に記載の半導体装置。
(3) 前記電極Viaは、Cuで構成される
前記(1)または(2)に記載の半導体装置。
(4) 前記電極Viaは、Cuの体積が1.0E+10nm3以上で構成される
前記(3)に記載の半導体装置。
(5) 前記電極Viaと前記Cu電極PADを接続する導電性金属を
さらに備え、
前記導電性金属は、前記電極Viaの上部を覆っている構造である
前記(3)に記載の半導体装置。
(6) 前記導電性金属は、アルミニウムまたはタングステンである
前記(5)に記載の半導体装置。
(7) 前記電極Viaと前記Cu電極PADを接続するCu配線を
さらに備える前記(3)に記載の半導体装置。
(8) 前記電極Viaは、Cu以外の導電性金属が、少なくとも前記電極Viaと前記Cu電極PADとを電気的に接続可能となるように側壁に形成されて、側壁内部に絶縁膜を充填させた構造である
前記(2)に記載の半導体装置。
(9) 前記電極Viaは、前記導電性金属が側壁を覆うように形成されて、前記側壁内部に絶縁膜を充填させた構造である
前記(8)に記載の半導体装置。
(10) 前記Cu電極PADと前記電極Viaは、前記半導体部材の体積に応じて、接合される両方の半導体部材に設けられる
前記(1)乃至(9)のいずれかに記載の半導体装置。
(11) 前記Cu電極PADと前記電極Viaは、接合される一方の半導体部材に設けられ、
他方の半導体部材には、前記Cu電極PADと、前記Cu電極PADの直下に形成されるCu電極ViaとからなるCu電極が設けられる
前記(1)乃至(10)のいずれかに記載の半導体装置。
(12) 前記半導体装置は、固体撮像装置である
さらに備える前記(1)乃至(11)のいずれかに記載の撮像装置。
(13) 製造装置が、
複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと下層メタルとの接続部材である電極Viaを形成し、
前記Cu電極PADを、前記電極Viaからずらした位置に形成する
製造方法。
(14) 複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと、
前記Cu電極PADと下層メタルとの接続部材である電極Viaと
を備え、
前記Cu電極PADは、前記電極Viaからずらした位置に形成される固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を備える電子機器。
1 固体撮像装置, 50 製造装置, 61 Cu電極Via形成部, 62 導電性配線形成部, 63 Trench加工部, 64 Cu電極PAD形成部, 65 半導体部材形成部, 71 絶縁膜, 72 Cu電極Viaコンタクトメタル, 73 Cu電極Via, 74 導電性配線, 75 Trench部, 76 Cu電極PAD, 81 ずらしCu電極部材, 82 ずらしなしCu電極部材, 83 接合面, 91 Cu電極Viaコンタクトメタル, 92 Cu電極Via, 93 Cu電極PAD, 101 Si基板, 102 レンズおよびカラーフィルタ, 103−1乃至103−3 構造, 150 製造装置, 161 電極Via形成部, 163 Trench加工部, 164 Cu電極PAD形成部, 171 電極Viaホール, 172 導電性配線, 173 電極Via, 174 絶縁膜, 175 Trench部, 200 製造装置, 211 Cu電極Viaホール形成部, 212 第1のTrench加工部, 213 Cu配線形成部, 214 第2のTrench加工部, 215 Cu電極PAD形成部, 221 Cu電極Viaホール, 222 ずらしTrench部, 223 Cu電極Via, 224 ずらしCu配線, 225 Cu電極PAD作製用Trench部, 226 Cu電極PAD, 300 電子機器, 301 固体撮像装置, 302 光学レンズ, 303 シャッタ装置, 304 駆動回路, 305 信号処理回路

Claims (14)

  1. 複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと、
    前記Cu電極PADと下層メタルとの接続部材である電極Viaと
    を備え、
    前記Cu電極PADは、前記電極Viaからずらした位置に形成される
    半導体装置。
  2. 前記電極Viaは、垂直信号線の役割を有する
    請求項1に記載の半導体装置。
  3. 前記電極Viaは、Cuで構成される
    請求項2に記載の半導体装置。
  4. 前記電極Viaは、Cuの体積が1.0E+10nm3以上で構成される
    請求項3に記載の半導体装置。
  5. 前記電極Viaと前記Cu電極PADを接続する導電性金属を
    さらに備え、
    前記導電性金属は、前記電極Viaの上部を覆っている構造である
    請求項3に記載の半導体装置。
  6. 前記導電性金属は、アルミニウムまたはタングステンである
    請求項5に記載の半導体装置。
  7. 前記電極Viaと前記Cu電極PADを接続するCu配線を
    さらに備える請求項3に記載の半導体装置。
  8. 前記電極Viaは、Cu以外の導電性金属が、少なくとも前記電極Viaと前記Cu電極PADとを電気的に接続可能となるように側壁に形成されて、側壁内部に絶縁膜を充填させた構造である
    請求項2に記載の半導体装置。
  9. 前記電極Viaは、前記導電性金属が側壁を覆うように形成されて、前記側壁内部に絶縁膜を充填させた構造である
    請求項8に記載の半導体装置。
  10. 前記Cu電極PADと前記電極Viaは、前記半導体部材の体積に応じて、接合される両方の半導体部材に設けられる
    請求項1に記載の半導体装置。
  11. 前記Cu電極PADと前記電極Viaは、前記半導体部材の体積に応じて、接合される一方の半導体部材に設けられ、
    他方の半導体部材には、前記Cu電極PADと、前記Cu電極PADの直下に形成されるCu電極ViaとからなるCu電極が設けられる
    請求項1に記載の半導体装置。
  12. 前記半導体装置は、固体撮像装置である
    請求項1に記載の半導体装置。
  13. 製造装置が、
    複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと下層メタルとの接続部材である電極Viaを形成し、
    前記Cu電極PADを、前記電極Viaからずらした位置に形成する
    製造方法。
  14. 複数の半導体部材を接合するための接合面としての役割を有するCu電極PADと、
    前記Cu電極PADと下層メタルとの接続部材である電極Viaと
    を備え、
    前記Cu電極PADは、前記電極Viaからずらした位置に形成される固体撮像装置と、
    前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    入射光を前記固体撮像装置に入射する光学系と
    を備える電子機器。
JP2016205241A 2016-10-19 2016-10-19 半導体装置、製造方法、および電子機器 Pending JP2018064758A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016205241A JP2018064758A (ja) 2016-10-19 2016-10-19 半導体装置、製造方法、および電子機器
US16/337,091 US11069637B2 (en) 2016-10-19 2017-10-05 Semiconductor device, manufacturing method, and electronic device
PCT/JP2017/036338 WO2018074250A1 (ja) 2016-10-19 2017-10-05 半導体装置、製造方法、および電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016205241A JP2018064758A (ja) 2016-10-19 2016-10-19 半導体装置、製造方法、および電子機器

Publications (1)

Publication Number Publication Date
JP2018064758A true JP2018064758A (ja) 2018-04-26

Family

ID=62019375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016205241A Pending JP2018064758A (ja) 2016-10-19 2016-10-19 半導体装置、製造方法、および電子機器

Country Status (3)

Country Link
US (1) US11069637B2 (ja)
JP (1) JP2018064758A (ja)
WO (1) WO2018074250A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210017369A (ko) * 2019-08-08 2021-02-17 삼성전자주식회사 이미지 센서
US11152334B2 (en) 2019-03-15 2021-10-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
WO2023105935A1 (ja) * 2021-12-10 2023-06-15 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11393779B2 (en) * 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005072978A (ja) * 2003-08-25 2005-03-17 Renesas Technology Corp 固体撮像装置およびその製造方法
TWI227050B (en) * 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
JP2005135988A (ja) * 2003-10-28 2005-05-26 Toshiba Corp 半導体装置の製造方法
JP5192930B2 (ja) 2008-07-14 2013-05-08 パナソニック株式会社 接合方法
US8053900B2 (en) 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
JP5268618B2 (ja) * 2008-12-18 2013-08-21 株式会社東芝 半導体装置
JP2015041677A (ja) 2013-08-21 2015-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016181531A (ja) 2015-03-23 2016-10-13 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
WO2017169505A1 (ja) * 2016-03-30 2017-10-05 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法および電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11152334B2 (en) 2019-03-15 2021-10-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
KR20210017369A (ko) * 2019-08-08 2021-02-17 삼성전자주식회사 이미지 센서
KR102669948B1 (ko) * 2019-08-08 2024-05-28 삼성전자주식회사 이미지 센서
WO2023105935A1 (ja) * 2021-12-10 2023-06-15 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Also Published As

Publication number Publication date
US11069637B2 (en) 2021-07-20
WO2018074250A1 (ja) 2018-04-26
US20200035630A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
JP7199371B2 (ja) 固体撮像素子および電子機器
WO2018074250A1 (ja) 半導体装置、製造方法、および電子機器
WO2018088284A1 (ja) 固体撮像素子および製造方法、並びに電子機器
WO2018180569A1 (ja) 固体撮像装置、および電子機器
JP2018195719A (ja) 撮像素子および撮像素子の製造方法
TW202109864A (zh) 固態成像器件及電子裝置
JP2019192802A (ja) 撮像素子および撮像素子の製造方法
US11798965B2 (en) Solid-state imaging device and method for manufacturing the same
US20230261016A1 (en) Solid-state imaging device and manufacturing method therefor
US20230103730A1 (en) Solid-state imaging device
TW202139447A (zh) 攝像裝置
WO2019188131A1 (ja) 半導体装置および半導体装置の製造方法
US20220005853A1 (en) Semiconductor device, solid-state imaging device, and electronic equipment
US20230005993A1 (en) Solid-state imaging element
WO2021049142A1 (ja) 固体撮像装置
JP2019040892A (ja) 撮像装置、カメラモジュール、及び、電子機器
WO2022249678A1 (ja) 固体撮像装置およびその製造方法
WO2024024269A1 (ja) 固体撮像装置およびその製造方法
WO2022004088A1 (ja) 半導体装置およびその製造方法
EP4307373A1 (en) Semiconductor device and imaging device
WO2023105783A1 (ja) 固体撮像装置およびその製造方法
WO2024057814A1 (ja) 光検出装置および電子機器
WO2023105678A1 (ja) 光検出装置および光学フィルタ
WO2022130987A1 (ja) 固体撮像装置およびその製造方法
WO2019239767A1 (ja) 撮像装置