JP5423563B2 - 半導体チップの製造方法 - Google Patents

半導体チップの製造方法 Download PDF

Info

Publication number
JP5423563B2
JP5423563B2 JP2010100339A JP2010100339A JP5423563B2 JP 5423563 B2 JP5423563 B2 JP 5423563B2 JP 2010100339 A JP2010100339 A JP 2010100339A JP 2010100339 A JP2010100339 A JP 2010100339A JP 5423563 B2 JP5423563 B2 JP 5423563B2
Authority
JP
Japan
Prior art keywords
adhesive layer
semiconductor chip
manufacturing
base film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010100339A
Other languages
English (en)
Other versions
JP2010212709A (ja
Inventor
太一 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dexerials Corp
Original Assignee
Dexerials Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dexerials Corp filed Critical Dexerials Corp
Priority to JP2010100339A priority Critical patent/JP5423563B2/ja
Publication of JP2010212709A publication Critical patent/JP2010212709A/ja
Priority to KR1020110037720A priority patent/KR101883912B1/ko
Application granted granted Critical
Publication of JP5423563B2 publication Critical patent/JP5423563B2/ja
Priority to KR1020180086689A priority patent/KR20180089886A/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)
  • Wire Bonding (AREA)
  • Adhesive Tapes (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)

Description

本発明は、バンプ形成面に接着層が形成された、フリップチップ実装に適した半導体チップの製造方法に関する。
従来、フリップチップ実装に適した半導体チップとして、半導体素子のペリフェラル配置のバンプで囲まれた領域（接着層形成領域）に接着層が形成された接着層付き半導体チップが提案されている（特許文献１）。この半導体チップは、次のように製造されている。
（１）セパレータ上に感光性接着層を成膜する。
（２）セパレータ上に形成された感光性接着層を、半導体ウエハに形成された個々の半導体素子のペリフェラル配置のバンプで囲まれた領域（接着層形成領域）の数、形状に対応するように、フォトリソグラフィ法によりパターニングし、これにより、セパレータ上に複数の接着層を離隔的に配置した接着層転写シートを得る。
（３）次に、この接着層転写シートの離隔的に配置された接着層を、半導体ウエハに形成された個々の半導体素子のペリフェラル配置のバンプで囲まれた領域（接着層形成領域）に転写する。
（４）接着層が転写された半導体ウエハを、ダイシングラインに沿ってダイシングする。これにより、ペリフェラル配置のバンプで囲まれた領域（接着層形成領域）に接着層が形成された半導体チップが得られる。
このような製造方法によれば、接着層が半導体ウエハに形成された個々の半導体素子のペリフェラル配置のバンプで囲まれた領域（接着層形成領域）だけに形成されるので、半導体ウエハ上のアライメントマークの視認性の低下を防止できることが期待される。また、半導体チップをマザーボードに実装する際に、接着層からバンプを頭出しさせる必要がないため、バンプの破損を防止できることが期待される。
特開２００２−３１９６４７号公報
しかしながら、接着層付きの半導体チップを製造する特許文献１の製造方法においては、セパレータに複数の接着層を離隔的に配置するためのパターニングに高コストのフォトリソグラフィ法を利用するために、接着層付きの半導体チップの製造コストを低減させることが困難になるという問題があった。また、フォトリソグラフィ法によるパターニングは、枚葉式で行わなければならず、製造効率の観点から、ロールツーロールでパターニングを可能とすることが求められていた。
本発明の目的は、以上の従来の技術の問題点を解決することであり、接着層付きの半導体チップを製造するために使用する接着層転写シートを、フォトリソグラフィ法を使用することがなく、しかもロールツーロールで作成できるようにした上で、接着層付きの半導体チップを製造できるようにすることを目的とする。
本発明者は、キャリアフィルム上に、半導体ウエハの個々の半導体素子のペリフェラル配置のバンプに囲まれた領域に対応するように、フォトリソグラフィ法を利用することなくハーフカット処理により離隔的に接着層を配置して得た接着層転写シートを使用し、当該接着層を半導体ウエハに転写することにより、上述の目的を達成できることを見出し、本発明を完成させるに至った。
即ち、本発明は、ペリフェラル配置のバンプに囲まれた領域に接着層が形成された半導体チップの製造方法であって、
（Ａ）ベースフィルムとカバーフィルムとの間に接着層が挟持された積層体に対し、ベースフィルム側からハーフカット処理を行う工程；
（Ｂ）半導体ウエハに形成された半導体素子のペリフェラル配置のバンプで囲まれていない領域に対応する接着層とベースフィルムとをカバーフィルム上から除去する工程；
（Ｃ）積層体のベースフィルム側表面にキャリアフィルムを貼り合わせ、それにより接着層転写シートを作成する工程；
（Ｄ）接着層転写シートに貼り合わされたカバーフィルムを除去し、露出した接着層を、半導体ウエハに形成された半導体素子のペリフェラル配置のバンプで囲まれた領域に転写する工程； 及び
（Ｅ）接着層が転写された半導体ウエハを、ダイシングラインに沿ってダイシングして半導体チップを得る工程
を有することを特徴とする製造方法を提供する。
また、本発明は、ペリフェラル配置のバンプに囲まれた領域に接着層が形成された半導体チップの製造方法であって、
（ａ）キャリアフィルム上にベースフィルム、更に接着層が積層された積層体に対し、接着層側からハーフカット処理を行う工程；
（ｂ）半導体ウエハに形成された半導体素子のペリフェラル配置のバンプで囲まれていない領域に対応する接着層とベースフィルムとをキャリアフィルム上から除去し、それにより接着層転写シートを作成する工程；
（ｃ）接着層転写シートの接着層を、半導体ウエハに形成された半導体素子のペリフェラル配置のバンプで囲まれた領域に転写する工程； 及び
（ｄ）接着層が転写された半導体ウエハを、ダイシングラインに沿ってダイシングして半導体チップを得る工程
を有することを特徴とする製造方法を提供する。
更に、本発明は、半導体チップのバンプが、配線基板の電極に接着層により接合されてなる半導体装置の製造方法であって、
上述の本発明の半導体チップの製造方法で得た半導体チップの接着層上のベースフィルムを取り除いた後、当該半導体チップのバンプを配線基板の電極に位置合わせして仮圧着し、半導体チップ側からボンダーにより本圧着することにより半導体チップのバンプと配線基板の電極とを接合することを特徴とする製造方法を提供する。
加えて、本発明は、半導体ウエハに形成された半導体素子のペリフェラル配置のバンプに囲まれた領域に接着層を形成するための接着層転写シートであって、ベースフィルム及び接着層からなる複数の積層物が、キャリアフィルムとカバーフィルムとの間で、互いに離隔的に設けられており、積層物のベースフィルムがキャリアフィルム側に配置されていることを特徴とする接着層転写シートを提供する。
また、本発明は、半導体ウエハに形成された半導体素子のペリフェラル配置のバンプに囲まれた領域に接着層を形成するための接着層転写シートであって、ベースフィルム及び接着層からなる複数の積層物が、キャリアフィルム上に、互いに離隔的に設けられており、積層物のベースフィルムがキャリアフィルム側に配置されていることを特徴とする接着層転写シートを提供する。
本発明においては、キャリアフィルム上に、半導体ウエハの個々の半導体素子のペリフェラル配置のバンプに囲まれた領域に対応するようにハーフカット処理により離隔的に接着層を配置して得た接着層転写シートを使用し、当該接着層を半導体ウエハに転写する。このため、フォトリソグラフィ法を利用することなく、ロールツーロールで接着層付きの半導体チップを製造するために使用する接着層転写シートを作成した上で、接着層付きの半導体チップを製造できる。従って、半導体ウエハ上のアライメントマークの視認性の低下を防止でき、また、半導体チップを配線基板に実装する際に、接着層からバンプを頭出しさせる必要がないため、バンプの破損も防止できる。
図１は、本発明の半導体チップの製造方法で製造された半導体チップの断面図である。 図２Ａは、本発明の半導体チップの製造方法の説明図である。 図２Ｂは、本発明の半導体チップの製造方法の説明図である。 図２Ｃは、本発明の半導体チップの製造方法の説明図である。 図２Ｄは、本発明の半導体チップの製造方法の説明図である。 図２Ｅは、本発明の半導体チップの製造方法の説明図である。 図３は、半導体ウエハの部分上面図である。 図４Ａは、本発明の半導体チップの製造方法の説明図である。 図４Ｂは、本発明の半導体チップの製造方法の説明図である。 図５Ａは、本発明の半導体装置の製造方法の説明図である。 図５Ｂは、本発明の半導体装置の製造方法の説明図である。
以下、図面を参照しながら、図１に示す半導体チップ１００の製造方法を工程毎に説明する。なお、この半導体チップ１００は、ペリフェラル配置のバンプ３３に囲まれた領域３４に接着層１２ｂと、必要に応じて更にベースフィルム１０ｂとが積層された構造を有するものである。
＜半導体チップの製造方法の第１の態様＞
（工程（Ａ））
まず、図２Ａに示すように、ベースフィルム１０とカバーフィルム１１との間に接着層１２が挟持された積層体１３に対し、ベースフィルム１０側から、トムソン刃を備えたプレスハーフカッターやピナクル刃を備えたロールハーフカッター等の公知のハーフカッターを用いてハーフカット処理を行い、カバーフィルム１１に達するハーフカットライン１４を形成する。
ベースフィルム１０やカバーフィルム１１としては、剥離処理されたポリエチレンテレフタレートフィルム等を使用することができる。
接着層１２としては、絶縁性接着剤から形成された絶縁性接着層や、絶縁性接着剤に導電性粒子が分散した異方性導電接着剤から形成された異方導電性接着層を適用することができる。
絶縁性接着剤としては、ペースト状或いはフィルム状の熱硬化型エポキシ系接着剤を使用することができる。そのような熱硬化型エポキシ系接着剤は、膜形成樹脂、エポキシ樹脂（硬化成分）、硬化剤、シランカップリング剤等から構成することができる。また、更に、導電粒子を配合することにより、接着層１２に異方導電性を付与することができる。これらの構成成分は、接着層に求める特性等に応じて公知のものから適宜選択して使用することができる。
膜形成樹脂としては、フェノキシ樹脂、エポキシ樹脂、不飽和ポリエステル樹脂、飽和ポリエステル樹脂、ウレタン樹脂、ブタジエン樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリオレフィン樹脂等を挙げることができ、これらの２種以上を併用することができる。これらの中でも、成膜性、加工性、接続信頼性の観点から、フェノキシ樹脂を好ましく使用することができる。
エポキシ樹脂としては、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ノボラック型エポキシ樹脂、それらの変性エポキシ樹脂、脂環式エポキシ樹脂などを挙げることができ、これらの２種以上を併用することができる。エポキシ樹脂は液状または固形であってよい。
硬化剤としては、ポリアミン、イミダゾール等のアニオン系硬化剤やスルホニウム塩などのカチオン系硬化剤、フェノール系硬化剤等の潜在性硬化剤を挙げることができる。
シランカップリング剤としては、エポキシ系シランカップリング剤、アクリル系シランカップリング剤等を挙げることができる。これらのシランカップリング剤は、主としてアルコキシシラン誘導体である。
導電粒子としては、異方性導電接着剤に従来用いられているものの中から適宜選択して使用することができる。例えばニッケル、コバルト、銀、銅、金、パラジウムなどの金属粒子、金属被覆樹脂粒子などが挙げることができ、これらの２種以上を併用することができる。
熱硬化型エポキシ系接着剤には、必要に応じて充填剤、軟化剤、促進剤、老化防止剤、着色剤（顔料、染料）、有機溶剤、イオンキャッチャー剤などを配合することができる。
積層体１３は、ベースフィルム１０に、熱硬化型エポキシ系接着剤等の接着層形成用組成物を常法により塗布し乾燥して接着層１２を形成した後、更にカバーフィルム１１を積層することにより作成することができる。
（工程（Ｂ））
半導体ウエハに形成された半導体素子のペリフェラル配置のバンプで囲まれていない領域に対応する接着層１２ａとベースフィルム１０ａとをカバーフィルム１１上から除去する。除去は常法に従って行うことができる。これにより、カバーフィルム１１上に、ベースフィルム１０ｂと接着層１２ｂとからなる複数の積層物１６が保持されることになる。
なお、図３に半導体ウエハを示す。半導体ウエハ３０には、半導体チップとなる複数の半導体素子３１が作り込まれており、最終的にダイシングライン３２でダイシングされ個々の半導体チップに分割される。ここで、半導体素子３１のバンプ３３はペリフェラル配置となっており、ペリフェラル配置のバンプ３３で囲まれた領域３４（図中斜線部分）に接着層が転写される。従って、半導体ウエハ３０に形成された半導体素子３１のペリフェラル配置のバンプ３３で囲まれていない領域とは、領域３４以外の領域を示す。
（工程（Ｃ））
次に、積層体１３のベースフィルム１０側表面に、粘着層が形成されたポリエチレンフィルム等のキャリアフィルム１５を貼り合わせ、それにより接着層転写シート１７を作成する。この接着層転写シート１７は、半導体ウエハに形成された半導体素子のペリフェラル配置のバンプに囲まれた領域（図３、３４）に接着層を形成するためのものであり、具体的には、図２Ｃに示されているように、ベースフィルム１０ｂ及び接着層１２ｂからなる複数の積層物１６が、キャリアフィルム１５上に、互いに離隔的に設けられ、積層物１６のベースフィルム１０ｂがキャリアフィルム１５側に配置され、反対側にカバーフィルム１１が積層された構造を有する。ここで、“離隔的に設け”とは、図３の半導体ウエハ３０に形成された半導体素子３１のペリフェラル配置のバンプ３３に囲まれた領域３４に対応して設けることを意味する。
このような接着層転写シート１７も本発明の一つの態様であり、詳しくは後述する。
なお、図３において、半導体素子３１のペリフェラル配置のバンプ３３に囲まれた領域３４の面積は、小さすぎるとバンプまで十分に接着層が広がらなくなり接着力が低下し、接続信頼性にも不具合が生じることとなり、大きすぎるとバンプの外側まで接着層が広がり、不要な接着層が存在することになり、コスト的な観点を含めて好ましくない。半導体素子３１（半導体チップ１００（図１））のバンプ側表面積の好ましくは５０〜９０％、より好ましくは７０〜８０％となるように設定する。
（工程（Ｄ））
次に、図２Ｄに示すように、接着層転写シート１７に貼り合わされたカバーフィルム１１を除去する。露出した接着層１２ｂを、半導体ウエハ３０に形成された半導体素子３１のペリフェラル配置のバンプ３３で囲まれた領域３４に常法により必要に応じて加熱しながら押圧して転写し、キャリアフィルム１５を取り去る。これにより、図２Ｅに示すように、半導体ウエハ３０に形成された半導体素子３１のペリフェラル配置のバンプ３３で囲まれている領域３４に接着層１２ｂが、ベースフィルム１０ｂともども転写される。
（工程（Ｅ））
次に、図２Ｅに示すように、接着層１２ｂが転写された半導体ウエハ３０を、ダイシングライン３２に沿って常法によりダイシングし、図１に示すように分割された半導体チップ１００が得られる。
以上説明した半導体チップの製造方法の第１態様では、接着層転写シート１７を作成する際にカバーフィルムを使用したが、そのようなカバーフィルムを使用しない態様を以下に説明する。
＜半導体チップの製造方法の第２の態様＞
（工程（ａ））
図４Ａに示すように、キャリアフィルム１５上にベースフィルム１０、更に接着層１２が積層された積層体１８に対し、接着層１２側からハーフカット処理を行い、キャリアフィルム１５に達するハーフカットライン１４を形成する。
積層体１８は、ベースフィルム１０に、熱硬化型エポキシ系接着剤などの接着層形成用組成物を常法により塗布し乾燥して接着層１２を形成した後、ベースフィルム１０側に更にキャリアフィルム１５を積層することにより作成することができる。
（工程（ｂ））
図３に示すような半導体ウエハ３０に形成された半導体素子３１のペリフェラル配置のバンプ３３で囲まれていない領域に対応する接着層１２ａとベースフィルム１０ａとをキャリアフィルム１５上から除去する。除去は常法に従って行うことができる。これにより図４Ｂの接着層転写シート１９が得られる。この接着層転写シート１９においては、キャリアフィルム１５上に、ベースフィルム１０ｂと接着層１２ｂとからなる複数の積層物１６が保持されることになる。
このような接着層転写シート１９も本発明の一つの態様であるが、接着層転写シート１７と共に後述する。
（工程（ｃ））
次に、本発明の半導体チップの製造方法の第１の態様における工程（Ｄ）を繰り返すことにより、図２Ｅに示すように、半導体ウエハ３０に形成された半導体素子３１のペリフェラル配置のバンプ３３で囲まれている領域３４に接着層１２ｂが、ベースフィルム１０ｂともども転写される。
（工程（ｄ））
次に、本発明の半導体チップの製造方法の第１の態様における工程（Ｅ）を繰り返すことにより、図１に示すように分割された半導体チップ１００が得られる。
＜半導体装置の製造方法＞
次に、本発明は半導体チップの製造方法により得られた半導体チップを使用する半導体装置の製造方法について説明する。この製造方法は、半導体チップの製造方法の工程に引き続いて実施することができる。従って、本発明の半導体装置の製造方法は、本発明の半導体チップの製造方法の発明の構成を必須の構成として有する発明として位置づけることができる。
即ち、図５Ａに示すように、得られた図１の半導体チップ１００の接着層１２ｂ上のベースフィルム１０ｂを取り除いた後、当該半導体チップ１００のバンプ３３を、ガラス配線基板やフレキシブル配線基板、ガラスエポキシ配線基板などの公知の配線基板５０の銅などの電極５１に位置合わせして仮圧着し、半導体チップ１００側から公知のボンダー５２により本圧着することにより半導体チップ１００のバンプ３３と配線基板５０の電極５１とを接合することにより半導体装置２００を得ることができる（図５Ｂ）。なお、本圧着の際に使用するボンダーとして、押圧面が弾性体から構成されている弾性ボンダー（例えば、特開２００５−３２９５２号公報、同２００６−２４５５４号公報のそれぞれの請求項１参照）を使用することにより、バンプ性状の配線高さの誤差によらず半導体チップを配線基板に実装することが容易となる。また、複数の半導体チップを配線基板に一括実装することも容易となる。
なお、接着層１２ｂとして絶縁性接着層を適用した場合には、バンプ３３と電極５１との間からそれらが接触して導通が可能となる程度まで接着層を排除して導通を確保する。他方、接着層１２ｂとして異方導電性接着層を適用した場合には、バンプ３３と電極５１との間に導電粒子を介して異方性導電接続が可能となる。
＜接着層転写シートその１＞
図２Ｃの本発明の接着層転写シート１７は、ベースフィルム１０ｂ及び接着層１２ｂからなる複数の積層物１６が、キャリアフィルム１５上に、互いに離隔的に設けられ、積層物１６のベースフィルム１０ｂがキャリアフィルム１５側に配置され、反対側にカバーフィルム１１が積層された構造を有する。材料並びに作成方法については既に説明したとおりである。
この接着層転写シート１７において、接着層１２ｂとベースフィルム１０ｂとの間の剥離力をａ[Ｎ／５ｃｍ]とし、キャリアフィルム１５とベースフィルム１０ｂの間の剥離力をｂ[Ｎ／５ｃｍ]とし、接着層１２ｂとカバーフィルム１１との間の剥離力をｃ[Ｎ／５ｃｍ]としたとき、ａ＞ｂ＞ｃの関係が満たされていることが好ましい。これは、最初に剥離除去するものがカバーフィルムであり、次に剥離除去するものがキャリアフィルムだからである。従って、ｂは好ましくは０．３ａ〜０．７ａ、より好ましくは０．４ａ〜０．６ａであり、ｃは好ましくは０．１ａ〜０．３ａ、より好ましくは０．１〜０．２ａという剥離力であることが好ましい。剥離力の調整は、材料の配合や表面改質処理等により行うことができる。
剥離力の測定は、ＪＩＳ Ｚ０２３７に準拠して行うことができる。
このような接着層転写シート１７における接着層１２ｂの厚さは、圧着時に接着層が半導体チップのバンプまで拡がるような容積を確保するために、半導体素子（半導体チップ）（図３の３１）のバンプ（図３の３３）高さよりも高いことが好ましい。好ましくは、バンプ高さの１．１〜２．０倍、より好ましくは１．４〜１．６倍である。
なお、接着層１２ｂのガラス転移温度に関し、室温より低い場合には粘着性が高まるため、半導体ウエハへの転写を加熱なしもしくは弱加熱で容易に行うことができる傾向があり、しかもベースフィルムとの密着性も良好なためダイシングや搬送時の破損を防止することができる傾向があるが、他方、フィルム加工性（ハーフカット加工）が低下する傾向がある。従って、接着層１２ｂの材料としては、転写の際に加熱処理することを踏まえて、ガラス転移温度が好ましくは０〜６０℃、より好ましくは２０〜４０℃のものを使用する。
また、接着層１２ｂは、単層であってもよいが、第１接着層に第２接着層が積層された積層構造にしてもよい。この場合、ベースフィルム側に配置する第１接着層の軟化点を第２接着層の軟化点よりも低く、好ましくは室温以下とすることが好ましい。これにより、比較的高いガラス転移温度の第２接着層により、良好なフィルム加工性を担保することができ、しかも半導体チップの配線基板への良好な仮圧着を実現することができる。更に、第１接着層、第２接着層及び第３接着層の３層構造としてもよい。この場合、第３接着層は第１接着層と同じ構成とすることが好ましい。これにより、ベースフィルムとの密着性も高めることができ、ダイシングや搬送時の破損をより防止することができる。
＜接着層転写シートその２＞
図４Ｂの本発明の接着層転写シート１９は、ベースフィルム１０ｂ及び接着層１２ｂからなる複数の積層物１６が、キャリアフィルム１５上に、互いに離隔的に設けられ、積層物１６のベースフィルム１０ｂがキャリアフィルム１５側に配置された構造を有する。材料並びに作成方法については既に説明したとおりである。
この接着層転写シート１９において、接着層１２ｂとベースフィルム１０ｂとの間の剥離力をａ′[Ｎ／５ｃｍ]とし、キャリアフィルム１５とベースフィルム１０ｂの間の剥離力をｂ′[Ｎ／５ｃｍ]としたとき、ａ′＞ｂ′の関係が満たされていることが好ましい。これは、先に剥離除去するものがキャリアフィルムだからである。従って、ｂ′は好ましくは０．３ａ′〜０．７ａ′、より好ましくは０．４ａ′〜０．６ａ′という剥離力である。
また、このような接着層転写シート１９における接着層１２ｂの厚さは、先に説明した接着層転写シート１７の場合と同じである。
以上説明した接着層転写シート１９における接着層のガラス転移点に関し、接着層転写シート１７の場合と同様に、室温より低い場合には粘着性が高まるため、半導体ウエハへの転写を加熱なしもしくは弱加熱で容易に行うことができる傾向があり、しかもベースフィルムとの密着性も良好なためダイシングや搬送時の破損を防止することができる傾向があるが、他方、フィルム加工性（ハーフカット加工）が低下する傾向がある。従って、接着層１２ｂの材料としては、転写の際に加熱処理することを踏まえて、ガラス転移温度が好ましくは０〜６０℃、より好ましくは２０〜４０℃のものを使用する。
なお、接着層１２ｂを多層化する場合には、カバーシートが存在しないため、キャリアフィルム１５の背面に離型処理を施した（離型層を設ける）という構成にすることが好ましい。
本発明によれば、キャリアフィルム上に、半導体ウエハの個々の半導体素子のペリフェラル配置のバンプに囲まれた領域に対応するようにハーフカット処理により離隔的に接着層を配置して得た接着層転写シートを使用し、当該接着層を半導体ウエハに転写する。このため、フォトリソグラフィ法を利用することなく、接着層付きの半導体チップを製造するために使用する接着層転写シートを作成することができるので、接着層付きの半導体チップの製造に有用である。
１０、１０ａ、１０ｂ ベースフィルム
１１ カバーフィルム
１２、１２ａ、１２ｂ 接着層
１３、１８ 積層体
１４ ハーフカットライン
１５ キャリアフィルム
１６ 積層物
１７、１９ 接着層転写シート
３０ 半導体ウエハ
３１ 半導体素子
３２ ダイシングライン
３３ ペリフェラル配置のバンプ
３４ 半導体ウエハに形成された半導体素子のペリフェラル配置のバンプに囲まれた領域
５０ 配線基板
５１ 電極
５２ ボンダー
１００ 半導体チップ
２００ 半導体装置

Claims (10)

  1. ペリフェラル配置のバンプに囲まれた領域に接着層が形成された半導体チップの製造方法であって、
    （Ａ）ベースフィルムとカバーフィルムとの間に接着層が挟持された積層体に対し、ベースフィルム側からハーフカット処理を行う工程；
    （Ｂ）半導体ウエハに形成された半導体素子のペリフェラル配置のバンプで囲まれていない領域に対応する接着層とベースフィルムとをカバーフィルム上から除去する工程；
    （Ｃ）積層体のベースフィルム側表面にキャリアフィルムを貼り合わせ、それにより接着層転写シートを作成する工程；
    （Ｄ）接着層転写シートに貼り合わされたカバーフィルムを除去し、露出した接着層を、半導体ウエハに形成された半導体素子のペリフェラル配置のバンプで囲まれた領域に転写する工程； 及び
    （Ｅ）接着層が転写された半導体ウエハを、ダイシングラインに沿ってダイシングして半導体チップを得る工程
    を有することを特徴とする製造方法。
  2. 転写条件下での接着層とベースフィルムとの間の剥離力をａ[Ｎ／５ｃｍ]とし、キャリアフィルムとベースフィルムとの間の剥離力をｂ[Ｎ／５ｃｍ]とし、接着層とカバーフィルムとの間の剥離力をｃ[Ｎ／５ｃｍ]としたとき、ａ＞ｂ＞ｃの関係が満たされている請求項１記載の製造方法。
  3. 接着層の厚さが、半導体チップのバンプ高さよりも大である請求項１又は２記載の製造方法。
  4. 半導体チップのペリフェラル配置のバンプに囲まれた領域の面積が、半導体チップのバンプ側表面積の５０〜８０％である請求項１〜３のいずれかに記載の製造方法。
  5. 接着層が、第１接着層に第２接着層が積層された積層構造を有しており、ベースフィルム側に配置された第１接着層の軟化点が第２接着層の軟化点よりも低い請求項１〜４のいずれかに記載の製造方法。
  6. 該接着層が、絶縁性接着剤または異方性導電接着剤から構成される請求項１〜５のいずれかに記載の製造方法
  7. 半導体チップのバンプが、配線基板の電極に接着層により接合されてなる半導体装置の製造方法であって、
    請求項１〜６のいずれかに記載の半導体チップの製造方法で得た半導体チップの接着層上のベースフィルムを取り除いた後、当該半導体チップのバンプを配線基板の電極に位置合わせして仮圧着し、半導体チップ側からボンダーにより本圧着することにより半導体チップのバンプと配線基板の電極とを接合することを特徴とする製造方法。
  8. 本圧着に際に使用するボンダーが、押圧面が弾性体から構成されている弾性ボンダーである請求項７記載の製造方法。
  9. 半導体ウエハに形成された半導体素子のペリフェラル配置のバンプに囲まれた領域に接着層を形成するための接着層転写シートであって、ベースフィルム及び接着層からなる複数の積層物が、キャリアフィルムとカバーフィルムとの間で、互いに離隔的に設けられており、積層物のベースフィルムがキャリアフィルム側に配置されていることを特徴とする接着層転写シート。
  10. 転写条件下での接着層とベースフィルムとの間の剥離力をａ[Ｎ／５ｃｍ]とし、キャリアフィルムとベースフィルムとの間の剥離力をｂ[Ｎ／５ｃｍ]とし、接着層とカバーフィルムとの間の剥離力をｃ[Ｎ／５ｃｍ]としたとき、ａ＞ｂ＞ｃの関係が満たされている請求項９記載の接着層転写シート。
JP2010100339A 2010-04-23 2010-04-23 半導体チップの製造方法 Active JP5423563B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010100339A JP5423563B2 (ja) 2010-04-23 2010-04-23 半導体チップの製造方法
KR1020110037720A KR101883912B1 (ko) 2010-04-23 2011-04-22 반도체 칩의 제조 방법
KR1020180086689A KR20180089886A (ko) 2010-04-23 2018-07-25 반도체 칩의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010100339A JP5423563B2 (ja) 2010-04-23 2010-04-23 半導体チップの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013193911A Division JP5720748B2 (ja) 2013-09-19 2013-09-19 半導体チップの製造方法

Publications (2)

Publication Number Publication Date
JP2010212709A JP2010212709A (ja) 2010-09-24
JP5423563B2 true JP5423563B2 (ja) 2014-02-19

Family

ID=42972501

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010100339A Active JP5423563B2 (ja) 2010-04-23 2010-04-23 半導体チップの製造方法

Country Status (2)

Country Link
JP (1) JP5423563B2 (ja)
KR (2) KR101883912B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013089982A1 (en) * 2011-12-15 2013-06-20 Henkel Corporation Method of preparing an adhesive film into a precut semiconductor wafer shape on a dicing tape
KR101532756B1 (ko) * 2014-03-28 2015-07-01 주식회사 이녹스 열경화성 반도체 웨이퍼용 임시접착필름, 이를 포함하는 적층체 및 적층체 분리방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246423A (ja) * 1996-03-13 1997-09-19 Hitachi Ltd 半導体装置
JP4757398B2 (ja) * 2001-04-24 2011-08-24 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2003324125A (ja) * 2002-04-26 2003-11-14 Seiko Instruments Inc 半導体装置
KR100725289B1 (ko) * 2005-03-17 2007-06-07 엘에스전선 주식회사 반도체 제조용 접착 테이프 제조장치 및 그 제조방법
JP4830740B2 (ja) * 2005-11-16 2011-12-07 株式会社デンソー 半導体チップの製造方法
JP5023664B2 (ja) * 2006-03-16 2012-09-12 日立化成工業株式会社 半導体装置の製造方法
JP5022756B2 (ja) * 2007-04-03 2012-09-12 オンセミコンダクター・トレーディング・リミテッド 半導体チップの実装方法
JP2008282945A (ja) * 2007-05-10 2008-11-20 Toyota Motor Corp 粘着テープの保護フィルム剥離方法および半導体パッケージの製造方法
JP4866312B2 (ja) * 2007-07-19 2012-02-01 リンテック株式会社 貼付用シート製造装置及び製造方法

Also Published As

Publication number Publication date
JP2010212709A (ja) 2010-09-24
KR20110118582A (ko) 2011-10-31
KR20180089886A (ko) 2018-08-09
KR101883912B1 (ko) 2018-08-01

Similar Documents

Publication Publication Date Title
JP6361709B2 (ja) 半導体装置の製造方法
CN1914730A (zh) 结合小特征尺寸和大特征尺寸组件的装置及其制造方法
TW200832649A (en) Semiconductor device and method of manufacturing the same
EP1906445A2 (en) Manufacturing method of semiconductor device
WO2008038345A1 (fr) Procédé de fabrication d'un dispositif à semi-conducteur
KR101287782B1 (ko) 전자 부품의 제조 방법, 전자 부품 및 도전성 필름
JP2009260230A (ja) 半導体装置の製造方法
JP2013149660A (ja) 半導体装置の製造方法
JP5720748B2 (ja) 半導体チップの製造方法
JP5423563B2 (ja) 半導体チップの製造方法
JP2004055770A (ja) 半導体装置の製造方法および半導体装置
JP2013171916A (ja) 半導体装置の製造方法
WO2012077447A1 (ja) 半導体素子の実装方法、及び実装体
JP2007294575A (ja) 半導体装置の製造方法
JP2012204589A (ja) 半導体デバイスウエーハの接合方法
KR20110001155A (ko) 반도체 패키지의 제조방법
JP2008147367A (ja) 半導体装置及びその製造方法
JP5459099B2 (ja) 半導体装置の製造方法
WO2021192341A1 (ja) 半導体パッケージの製造方法
JP2014146639A (ja) 接着剤層付き配線基板の製造方法
JP2014183087A (ja) 積層型配線板
US9466553B2 (en) Package structure and method for manufacturing package structure
JP2016134481A (ja) 積層チップ及び積層チップの製造方法
TW201005898A (en) Window-type semiconductor stacked structure and the forming method thereof
JP2016082018A (ja) 半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121130

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131111

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5423563

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250