JP2016082018A - 半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置 - Google Patents

半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置 Download PDF

Info

Publication number
JP2016082018A
JP2016082018A JP2014210662A JP2014210662A JP2016082018A JP 2016082018 A JP2016082018 A JP 2016082018A JP 2014210662 A JP2014210662 A JP 2014210662A JP 2014210662 A JP2014210662 A JP 2014210662A JP 2016082018 A JP2016082018 A JP 2016082018A
Authority
JP
Japan
Prior art keywords
semiconductor
resin composition
wafer
semiconductor device
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014210662A
Other languages
English (en)
Inventor
一行 満倉
Kazuyuki Mitsukura
一行 満倉
亮太 税所
Ryota Zeisho
亮太 税所
華子 頼
Hanako Rai
華子 頼
峯岸 知典
Tomonori Minegishi
知典 峯岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2014210662A priority Critical patent/JP2016082018A/ja
Publication of JP2016082018A publication Critical patent/JP2016082018A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Landscapes

  • Wire Bonding (AREA)
  • Dicing (AREA)

Abstract

【課題】薄化したウェハを用いた場合であっても、作業性に優れ、かつ、接続性に優れる半導体装置の製造方法を提供する。
【解決手段】支持体上に固定されて導体を有する第一の半導体ウェハの、支持体とは反対側の表面に樹脂組成物層を形成する樹脂組成物層形成工程(S2)と、樹脂組成物層を露光及び現像して導体を露出させる導体露出工程(S3)と、第一の半導体ウェハの支持体とは反対側の表面に粘着テープを貼付する粘着テープ貼付工程(S4)と、第一の半導体ウェハから支持体を剥離する支持体剥離工程(S5)と、第一の半導体ウェハを個片化して樹脂組成物付半導体チップを得る個片化工程(S6)と、樹脂組成物付半導体チップを粘着テープから剥離する粘着テープ剥離工程と(S7)、樹脂組成物付半導体チップを接続する接続部材に樹脂組成物付半導体チップを接続する接続工程(S8)と、をこの順で備える。
【選択図】図1

Description

本発明は、半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置に関する。
電子部品の高性能化及び高機能化に伴い、種々の半導体装置の製造方法が提案されている。半導体実装分野において、半導体チップ同士の接続、及び/又は、半導体チップと半導体チップ搭載用支持部材との接続する場合、それぞれの接続部材の熱膨張係数差に基づくストレスにより、導電性バンプを介する基板と半導体チップとの接続異常が生じる場合がある。このため、当該ストレスを緩和することを目的に、接続部材間において、樹脂(アンダーフィル材)を充填することにより導電性バンプを封止する方式が知られている。
これまで、一般に、アンダーフィル材の充填は、半導体チップ同士等を接続した後に、毛細管現象を利用して、液状アンダーフィル材を注入する方式(後注入方式)が適用されてきた。しかし、電子部品の更なる高性能化及び高機能化に伴い、バンプの小径化、狭ピッチ化が進むにつれて、金属バンプ間の空隙が狭くなるため、後注入方式では、液状アンダーフィル材を注入するのに長時間を要し、また、低誘電率の材料を基板に用いた場合、基板にダメージを与える等の理由で、アンダーフィル材の充填が困難になりつつある。また、後注入方式では、生産性が充分とはいえない場合があった。
そこで、生産性を向上させるために、ウェハプロセスに対応したアンダーフィル材の注入方式である、先供給方式が検討されている。先供給方式による製造方法としては、例えば、特許文献1及び2に記載された方法が知られている。特許文献1に記載された方法は、まず、フィルム状のアンダーフィル材が貼付されたアンダーフィル材付半導体ウェハを準備する。次に、この半導体ウェハの裏面を研削した後、半導体ウェハをアンダーフィル材と共に切断してチップ化することにより、半導体チップ上に、半導体チップと同サイズのアンダーフィル材が付着したフィルム状アンダーフィル材付半導体チップを作製する。次に、これを回路基板に実装して半導体装置を製造する。特許文献2に記載された方法は、フィルム状のアンダーフィル材を用いてアンダーフィル材付半導体ウェハを準備する代わりに、溶剤を含有するペースト状のアンダーフィル材をスピンコートにより半導体ウェハ上に塗布し、塗布された樹脂ペーストを加熱乾燥によりBステージ化(半硬化)することで、アンダーフィル材付半導体ウェハを作製する。
しかしながら、先供給方式では、金属バンプがアンダーフィル材で覆われているため、金属バンプ同士を金属接続させる際にアンダーフィル材が金属バンプ間に噛み込み、電気抵抗値の上昇、接続信頼性の低下等の不良を引き起こすことが懸念されている。
そこで、金属バンプ間にアンダーフィル材が噛み込まないように、金属バンプを覆っているアンダーフィル材を露光及び現像によって除去した後に、金属接続させる方法が提案されている(例えば、特許文献3参照)。
特開2006−049482号公報 特開2009−38349号公報 特開2013−160899号公報
近年、電子機器の更なる高性能化に伴い、半導体装置の小型化、半導体装置全体の薄膜化が年々進んでいる。そこで、半導体装置の小型化、薄層化を目的に、薄化したウェハ(例えば、シリコンウェハ)が半導体装置の製造に用いられている。このため、従来の厚いウェハを用いた場合に比べて、薄化したウェハは、取り扱い性に劣ることが懸念されている。
上記特許文献3に記載の方法では、薄化ウェハを用いる場合、取り扱い性が充分とはいえない場合があった。また、多段積層をする場合、作業性が充分に満足するとはいえない場合があった。
本発明は、上記のような従来技術に伴う問題点を解決し、薄化したウェハを用いた場合であっても、作業性に優れ、かつ、接続性に優れる半導体装置の製造方法の提供を目的とする。
本発明者らは、上記課題を解決するべく鋭意研究した結果、優れた特性を有する製造方法を見出すに至った。すなわち、本発明の半導体装置の製造方法は、支持体上に固定されて導体を有する第一の半導体ウェハの、前記支持体とは反対側の表面に樹脂組成物層を形成する樹脂組成物層形成工程と、前記樹脂組成物層を露光及び現像して前記導体を露出させる導体露出工程と、前記第一の半導体ウェハの前記支持体とは反対側の表面に粘着テープを貼付する粘着テープ貼付工程と、前記第一の半導体ウェハから前記支持体を剥離する支持体剥離工程と、前記第一の半導体ウェハを個片化して樹脂組成物付半導体チップを得る個片化工程と、前記樹脂組成物付半導体チップを前記粘着テープから剥離する粘着テープ剥離工程と、前記樹脂組成物付半導体チップを接続する接続部材に前記樹脂組成物付半導体チップを接続する接続工程と、をこの順で備える。
また、前記導体は、金属バンプを含むことが好ましい。これによって、パターン形成時の樹脂組成物の残渣を低減することができる。また、開口サイズをより小さく設計できるため、圧着時のボイドを低減することができる。
また、前記導体は、前記第一の半導体ウェハを貫通するシリコン貫通電極を含むことが好ましい。これによって、チップサイズのパッケージをより作製しやすくなり、更に、配線長を短縮することで信号の高周波化が可能となり、消費電力が大幅に低減できる。また、シリコン貫通電極を金属バンプとして利用してもよい。
本発明に係る半導体素子積層体付ウェハ、半導体素子積層体又は半導体装置は、上記方法を用いて作製される。なお、上記方法を繰り返し用いて、第一の半導体ウェハ又は樹脂組成物付半導体チップが複数積層された半導体素子積層体を得てもよい。
本発明によれば、半導体チップ同士の接続、又は半導体チップと半導体ウェハあるいは半導体チップ搭載用支持部材との接続において、電気抵抗の小さい良好な接続状態を実現した信頼性の高い半導体装置を得ることができる。また、薄化したウェハを用いた場合であっても、作業性が良好であり、薄化したウェハを用いることで、高密度化された半導体素子積層体を得ることができる。
半導体装置の製造方法を示すフローチャートである。 実施形態に係る半導体装置の製造方法を模式的に示す工程図である。 実施形態に係る半導体装置の製造方法を模式的に示す工程図である。 実施形態に係る半導体装置の製造方法を模式的に示す工程図である。 実施形態に係る半導体装置の製造方法を模式的に示す工程図である。 実施形態に係る半導体装置の製造方法を模式的に示す工程図である。 実施形態に係る半導体装置の製造方法を模式的に示す工程図である。 実施形態に係る半導体装置の製造方法を模式的に示す工程図である。
以下、図面を参照しながら本発明の好適な実施形態について詳細に説明する。なお、図面中、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、数値範囲は、その上下端値を含む。また、図面の寸法比率は図示の比率に限られるものではない。
図1に示されるように、半導体装置の製造方法では、まず、支持体固定工程(S1)を行い、次に、樹脂組成物層形成工程(S2)を行い、次に、導体露出工程(S3)を行い、次に、粘着テープ貼付工程(S4)を行い、次に、支持体剥離工程(S5)を行い、次に、個片化工程(S6)を行い、次に、粘着テープ剥離工程(S7)を行い、次に、接続工程(S8)を行う。
支持体固定工程(S1)では、支持体上に、導体を有する第一の半導体ウエハを固定する。
樹脂組成物層形成工程(S2)では、支持体上に固定された第一の半導体ウェハの、支持体とは反対側の表面に、樹脂組成物層を形成する。
導体露出工程(S3)では、樹脂組成物層を露光及び現像して導体を露出させる。
粘着テープ貼付工程(S4)では、第一の半導体ウェハの支持体とは反対側の表面に、粘着テープを貼付する。
支持体剥離工程(S5)では、第一の半導体ウェハから支持体を剥離する。
個片化工程(S6)では、第一の半導体ウェハを個片化して、樹脂組成物付半導体チップを得る。
粘着テープ剥離工程(S7)では、樹脂組成物付半導体チップを粘着テープから剥離する。
接続工程(S8)では、樹脂組成物付半導体チップを接続する接続部材に樹脂組成物付半導体チップを接続する。
次に、図2〜図8を参照して、これらの各工程について詳しく説明する。図2〜図8は、実施形態に係る半導体装置の製造方法を模式的に示す工程図である。
支持体固定工程(S1)では、第一の半導体ウェハ1を、仮固定層3を介して支持体2上に固定する(図2)。
第一の半導体ウェハ1は、導体である接続用電極4を有する。接続用電極4は、第一の半導体ウェハ1に対して如何なる態様で設けられてもよい。例えば、図2の(a)に示すように、第一の半導体ウェハ1の片面に形成された電極4aであってもよく、図2の(b)に示すように、第一の半導体ウェハ1の両面に形成された電極4bであってもよく、図2の(c)に示すように、第一の半導体ウェハ1を貫通して第一の半導体ウェハ1の両面から突出するシリコン貫通電極4cであってもよい。
第一の半導体ウェハ1の厚みは、特に限定されないが、半導体装置を薄層化する観点から、20〜200μmであり、半導体チップを多段積層しやすくする観点から、20〜100μmであることが好ましい。また、接続用電極4としてシリコン貫通電極4cを用いる場合には、高密度に電極を形成しやすくする観点から、20〜50μmであることが好ましい。また、薄化ウェハの取り扱い性をさらに向上させる観点から、30〜50μmであることが好ましい。第一の半導体ウェハ1の厚みが20μmを下回ると、均一な厚みのウェハを作製することが難しく、また、実装プロセス時に割れが発生しやすくなる。また、第一の半導体ウェハ1の厚みが200μmを上回ると、得られる半導体装置が厚くなるため、半導体積層体の段数が制限され、半導体積層体を充分に高集積化しにくくなる。
接続用電極4としては、例えば、導体パターン、パッド、金属バンプ(金バンプ、銅バンプ、さらに銅の上に、はんだが形成されたバンプ)、シリコン貫通電極等が挙げられ、金属バンプを含むことが好ましい。また、接続用電極4としては、例えば、金ワイヤーを用いて形成される金スタッドバンプ、必要に応じて超音波を併用した熱圧着により電極パッドに固定された金属ボール、めっき又は蒸着により形成されたバンプ等を用いてもよい。接続用電極4は、単一の金属から構成されている必要はなく、複数の金属を含んでもよい。すわなち、接続用電極4は、金、銀、銅、ニッケル、インジウム、コバルト、パラジウム、スズ、ビスマス等を含んでもよく、複数の金属層を含む積層体であってもよい。
支持体2としては、20〜200μm厚の半導体ウェハを保持できるものであれば特に制限はないが、半導体ウェハへの汚染防止、均一性にさらに優れる観点から、ガラス又はシリコンウェハが好ましく用いられる。
仮固定層3としては、半導体ウェハを保持し、使用後に容易に剥離できるものであれば特に制限はないが、作業性により優れる点から、樹脂層が好ましく用いられる。
樹脂組成物層形成工程(S2)では、図3の(a)に示すように、支持体2上に仮固定層3を介して固定された第一の半導体ウェハ1の、支持体2とは反対側の表面に、樹脂組成物層5を形成する。なお、図3及び図4では、第一の半導体ウェハ1として、図2の(a)に示す第一の半導体ウェハ1を示している。
樹脂組成物層5は、半導体チップ、基板等の被着体に対する接着性を有している。例えば、被着体を必要に応じて加熱しながら圧着することによって、レジストパターンと被着体とを接着することが可能である。
樹脂組成物層5は、熱硬化性樹脂を含む。熱硬化性樹脂は、熱により3次元的に架橋することによって、硬化する。このような熱硬化性樹脂としては、例えば、エポキシ樹脂、ビスマレイミド樹脂、トリアジン樹脂、ポリイミド樹脂、ポリアミド樹脂、シアノアクリレート樹脂、フェノール樹脂、不飽和ポリエステル樹脂、メラミン樹脂、尿素樹脂、ポリウレタン樹脂、ポリイソシアネート樹脂、フラン樹脂、レゾルシノール樹脂、キシレン樹脂、ベンゾグアナミン樹脂、ジアリルフタレート樹脂、シリコーン樹脂、ポリビニルブチラール樹脂、シロキサン変性エポキシ樹脂、シロキサン変性ポリアミドイミド樹脂、アクリレート樹脂等が挙げられる。これらは、単独又は2種以上の混合物として使用することができる。
樹脂組成物層5は、硬化反応を促進させるための硬化剤を含んでもよい。樹脂組成物層5は、高反応性及び保存安定性をバランスよく向上させるために、潜在性の硬化剤を含むことが好ましい。
樹脂組成物層5は、熱可塑性樹脂を含んでもよい。このような熱可塑性樹脂としては、例えば、ポリエステル樹脂、ポリエーテル樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、ポリアリレート樹脂、ポリビニルブチラール樹脂、ポリウレタン樹脂、フェノキシ樹脂、ポリアクリレート樹脂、ポリブタジエン、アクリロニトリルブタジエン共重合体(NBR)、アクリロニトリルブタジエンゴムスチレン樹脂(ABS)、スチレンブタジエン共重合体(SBR)、アクリル酸共重合体等が挙げられる。これらは単独又は2種以上を併用して使用することができる。これらの中でも、第一の半導体ウェハ1への貼付性を向上させる観点で、室温付近に軟化点を有する熱可塑性樹脂が好ましく、グリシジルメタクリレート等を原料に含むアクリル酸共重合体が好ましい。
樹脂組成物層5には、線膨張係数をより小さくするために、フィラー(無機粒子)を含有してもよい。このようなフィラーとしては、結晶性を有するものであっても、非結晶性を有するものであってもよい。樹脂組成物層5の硬化後の線膨張係数が小さいと、熱変形が抑制することができる。よって、半導体チップの突出電極と配線基板の導体パターンとの電気的な接続を維持しやすくすることができるので、半導体チップと配線基板とを接続することによって製造される半導体装置の信頼性をさらに向上させることができる。
樹脂組成物層5は、カップリング剤等の添加剤を含んでもよい。これにより、半導体チップと配線基板との接着性を向上させることができる。
また、樹脂組成物層5は、露光及び現像によってパターン形成可能な感光性樹脂組成物である。この感光性樹脂組成物は、パターニングされた後でも、必要に応じて加熱しながら圧着することによって、被着体に対する接着性を有することが好ましい形態である。現像方法としては、アルカリ水溶液での現像が可能であることが好ましい。
樹脂組成物層5として使用できる感光性樹脂組成物は、ネガ型、ポジ型の双方を使用することができる。なお、本実施形態では、ネガ型を使用した場合について説明する。
樹脂組成物層5の形成方法としては、例えば、予めフィルム状に成形されたフィルム状接着剤を準備し、これを第一の半導体ウェハ1に貼り付けることにより樹脂組成物層5を形成する方法が簡便であるが、スピンコート法等を用いて、接着剤組成物を含有する液状のワニスを第一の半導体ウェハ1上に塗布し、加熱乾燥することにより樹脂組成物層5を形成する方法であってもよい。
フィルム状接着剤を第一の半導体ウェハに貼り付ける方法としては、ラミネート法が一般的に用いられる。ラミネート装置としては、例えば、フィルム状接着剤シートの上下にそれぞれローラが設置されたもの、真空状態でフィルム状接着剤を第一の半導体ウェハ1上にプレスするもの等が挙げられる。ラミネートを行う際にフィルム状接着剤を加熱することが好ましい。これにより、第一の半導体ウェハ1に対して樹脂組成物層5を充分に密着させると共に、接続用電極4の周囲を隙間がなくなるように充分に埋め込むことができる。加熱温度は、樹脂組成物層5が軟化し、かつ、硬化しない程度であればよい。樹脂組成物層5が、例えば、エポキシ樹脂と、軟化温度が40℃のアクリル酸共重合体と、反応開始温度が100℃のエポキシ樹脂用の潜在性の硬化剤とを含む場合、加熱温度は、例えば、80℃である。また、仮固定層の耐熱性を考慮する観点から、加熱温度を200℃以下にすることが好ましい。
導体露出工程(S3)では、図3の(b)に示すように、まず、第一の半導体ウェハ1上に形成された樹脂組成物層5に対して、所定の位置に開口部が形成されているマスク7を介して活性光線(典型的には紫外線)を照射する。これにより樹脂組成物層5が所定のパターンで露光される。露光後、図3の(c)に示すように、樹脂組成物層5のうち露光されなかった部分を、アルカリ現像液を用いた現像によって除去することで、第一の半導体ウェハ1の接続端子が露出する開口部が形成されるように樹脂組成物層5がパターニングされる。これにより、樹脂組成物層5から接続用電極4が露出する。
粘着テープ貼付工程(S4)では、図4の(a)に示すように、第一の半導体ウェハ1の、支持体2とは反対側の表面に、粘着テープ6を貼付する。粘着テープ6としては、その後の個片化工程(S6)を考慮して、ダイシングテープを用いることが好ましい。また、支持体2を剥離する際に粘着テープ6と樹脂組成物層5との界面での剥離を抑制し、かつ、その後の剥離工程(S7)において、個片化された半導体チップを粘着テープ6から容易に剥離すること考慮すると、UVによって粘着性が変化するUV型ダイシングテープを用いることがより好ましい。
支持体剥離工程(S5)では、図4の(b)に示すように、粘着テープ6が貼付された第一の半導体ウェハ1から支持体2を剥離する。支持体2の剥離方法としては、第一の半導体ウェハ1へのダメージを低減する観点から、ピール方式で剥離することが好ましい。また、樹脂残渣を低減する点で、剥離後に溶剤によるクリーニングすることが好ましい。
個片化工程(S6)では、図4の(c)に示すように、支持体2が剥離された第一の半導体ウェハ1を個片化して、樹脂組成物付半導体チップ8を得る。個片化方法としては、ブレードダイシング、レーザーダイシング、ステルスダイシングが好ましい。
粘着テープ剥離工程(S7)では、図5に示すように、個片化した樹脂組成物付半導体チップ8を粘着テープ6から剥離する。図5の(a)は、接続用電極4として、図2の(a)に示す電極4aが形成されている場合の、樹脂組成物付半導体チップ8を示す図であり、図5の(b)は、接続用電極4として、図2の(b)に示す電極4bが形成されている場合の、樹脂組成物付半導体チップ8を示す図であり、図5の(c)は、接続用電極4として、図2の(c)に示すシリコン貫通電極4cが形成されている場合の、樹脂組成物付半導体チップ8を示す図である。
接続工程(S8)では、図6〜図8に示すように、樹脂組成物付半導体チップを接続する接続部材9に樹脂組成物付半導体チップ8を接続する。接続部材9としては、第二の半導体ウェハ9a、第二の半導体チップ9b、半導体素子搭載用支持部材9c等が挙げられる。第二の半導体チップ9bとしては、例えば、粘着テープ剥離工程(S7)で粘着テープ6が剥離された樹脂組成物付半導体チップ8であって、今回の接続工程(S8)において接続部材9に接続する樹脂組成物付半導体チップ8とは異なる樹脂組成物付半導体チップ8を用いることができる。例えば、接続工程(S8)では、図6の(a)に示すように、樹脂組成物付半導体チップ8である第二の半導体チップ9bに、1又は複数の樹脂組成物付半導体チップ8を加熱又は圧着により積層して、半導体素子積層体10を得る。また、接続工程(S8)では、図6の(b)に示すように、第二の半導体ウェハ9a又は半導体素子搭載用支持部材9cに、1又は複数の樹脂組成物付半導体チップ8を加熱又は圧着により積層して、半導体素子積層体付ウェハ11を得る。
積層方法としては特に制限はないが、例えば、好ましく用いられる積層方法としては、図7の(a)に示すように、個片化した樹脂組成物付半導体チップ8同士を積層して半導体素子積層体10を得る方法、図7の(b)に示すように、得られた半導体素子積層体10を第二の半導体ウェハ9a又は半導体素子搭載用支持部材9c上に積層する方法、図7の(c)に示すように、第二の半導体ウェハ9a又は半導体素子搭載用支持部材9c上に個片化された樹脂組成物付半導体チップ8を積層する方法が挙げられる。
なお、上記工程とは異なるが、図8の(a)に示すように、個片化工程(S6)の前に粘着テープ剥離工程(S7)を行い、その後、個片化工程(S6)の前に第一の半導体ウェハ1同士を積層する接続工程(S8)を行うことで、半導体ウェハ積層体12を得てもよい。また、図8の(b)に示すように、得られた半導体ウェハ積層体12をダイシングにより個片化する個片化工程(S6)を行うことで、半導体素子積層体10を得てもよい。
積層条件としては、例えば、温度:150℃〜400℃、圧力:0.1MPa〜2.0MPa、時間:10秒〜1時間、とすることができる。
以上の方法によって半導体装置が得られる。このように、本実施形態によれば、半導体チップ同士の接続、又は半導体チップと半導体ウェハあるいは半導体チップ搭載用支持部材との接続において、電気抵抗の小さい良好な接続状態を実現した信頼性の高い半導体装置を得ることができる。また、第一の半導体ウェハ1が支持体2上に固定されているため、薄化したウェハを用いた場合であっても、作業性が良好であり、薄化したウェハを用いることで、高密度化された半導体素子積層体を得ることができる。
本発明の半導体装置の製造方法は、以上説明した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない限り適宜変更が可能である。
1…第一の半導体ウェハ、2…支持体、3…仮固定層、4…接続用電極、4a…電極、4b…電極、4c…シリコン貫通電極、5…樹脂組成物層、6…粘着テープ、7…マスク、8…樹脂組成物付半導体チップ、9…接続部材、9a…第二の半導体ウェハ、9b…第二の半導体チップ、9c…半導体素子搭載用支持部材、10…半導体素子積層体、11…半導体素子積層体付ウェハ、12…半導体ウェハ積層体。

Claims (6)

  1. 支持体上に固定されて導体を有する第一の半導体ウェハの、前記支持体とは反対側の表面に樹脂組成物層を形成する樹脂組成物層形成工程と、
    前記樹脂組成物層を露光及び現像して前記導体を露出させる導体露出工程と、
    前記第一の半導体ウェハの前記支持体とは反対側の表面に粘着テープを貼付する粘着テープ貼付工程と、
    前記第一の半導体ウェハから前記支持体を剥離する支持体剥離工程と、
    前記第一の半導体ウェハを個片化して樹脂組成物付半導体チップを得る個片化工程と、
    前記樹脂組成物付半導体チップを前記粘着テープから剥離する粘着テープ剥離工程と、
    前記樹脂組成物付半導体チップを接続する接続部材に前記樹脂組成物付半導体チップを接続する接続工程と、をこの順で備える、
    半導体装置の製造方法。
  2. 前記導体は、金属バンプを含む、
    請求項1に記載の半導体装置の製造方法。
  3. 前記導体は、前記第一の半導体ウェハを貫通するシリコン貫通電極を含む、
    請求項1又は2に記載の半導体装置の製造方法。
  4. 請求項1〜3のいずれか一項に記載の半導体装置の製造方法を用いて作製された半導体素子積層体付ウェハ。
  5. 請求項1〜3のいずれか一項に記載の半導体装置の製造方法を用いて作製された半導体素子積層体。
  6. 請求項1〜3のいずれか一項に記載の半導体装置の製造方法を用いて作製された半導体装置。
JP2014210662A 2014-10-15 2014-10-15 半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置 Pending JP2016082018A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014210662A JP2016082018A (ja) 2014-10-15 2014-10-15 半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014210662A JP2016082018A (ja) 2014-10-15 2014-10-15 半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置

Publications (1)

Publication Number Publication Date
JP2016082018A true JP2016082018A (ja) 2016-05-16

Family

ID=55956435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014210662A Pending JP2016082018A (ja) 2014-10-15 2014-10-15 半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置

Country Status (1)

Country Link
JP (1) JP2016082018A (ja)

Similar Documents

Publication Publication Date Title
JP4346333B2 (ja) 半導体素子を内蔵した多層回路基板の製造方法
JP2010118373A (ja) 半導体装置の製造方法
WO2017038110A1 (ja) 半導体装置及びその製造方法
EP1906445A2 (en) Manufacturing method of semiconductor device
JP2014045206A (ja) 半導体装置の製造方法
JP4627957B2 (ja) 半導体装置の製造方法及び積層型半導体装置
JP5710098B2 (ja) 半導体装置の製造方法
JP4168887B2 (ja) 半導体装置の製造方法
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP5272397B2 (ja) 接着フィルムの貼付装置及び接着フィルムの貼付方法
TW200818347A (en) Manufacturing process of semiconductor device
JP2007251197A (ja) 半導体装置の製造方法
US20110267796A1 (en) Nonvolatile memory device and method for manufacturing the same
JP2016082018A (ja) 半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置
JP5720748B2 (ja) 半導体チップの製造方法
JP2016143671A (ja) 半導体装置の製造方法及び半導体装置
JP6343980B2 (ja) 半導体デバイスの製造方法
JP5423563B2 (ja) 半導体チップの製造方法
JP2020098825A (ja) 配線基板及びその製造方法
JP2004047725A (ja) 半導体装置及び製造方法
JP2009260229A (ja) 半導体ウエハのダイシング方法及び半導体チップと基板との接続方法
JP4140963B2 (ja) 半導体装置の製造方法及びその方法に使用する接着テープ並びにその方法によって製造される半導体装置
JP2010287835A (ja) 半導体回路部材の製造方法
JP2016213372A (ja) 半導体装置及び半導体装置の製造方法
JP2009260225A (ja) 半導体装置の製造方法