JP4757398B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4757398B2 JP4757398B2 JP2001125368A JP2001125368A JP4757398B2 JP 4757398 B2 JP4757398 B2 JP 4757398B2 JP 2001125368 A JP2001125368 A JP 2001125368A JP 2001125368 A JP2001125368 A JP 2001125368A JP 4757398 B2 JP4757398 B2 JP 4757398B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- adhesive
- semiconductor wafer
- insulating adhesive
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/0665—Epoxy resin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/976—Temporary protective layer
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するもので、特にフリップチップ型の半導体チップ(半導体素子とも称される)を使用した半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
図11は従来の半導体装置の製造工程を説明する図である。まず、図11(a)は、半導体ウエハから個々のチップにダイシングされた半導体チップ1が示されている。この半導体チップ1の表面には、AL(アルミ)電極パッドが設けられており、このパッド上には金属バンプ2が形成されている。次に、図11(b)に示すように、半導体チップ1をフリップ(逆さまに回転)させ、金属バンプ2をマザーボード(回路基板)3上の金属電極に加熱接合する。次に、図11(c)に示すように、シリンダ4に充填された液状の封止樹脂5を、半導体チップ1の一方の側面に滴下する。このとき、封止樹脂5は、毛細管現象によって、半導体チップ1とマザーボード3との間の隙間に吸引される。封止樹脂5は、この隙間を半導体チップ1の他方の側面に向かって流動する。その結果、図11(d)に示すように、上記の隙間に充填される。その後、封止樹脂5を加熱することによって硬化させる。これによって、上記の隙間は封止され、半導体チップ1とマザーボード3は接着される。
【0003】
しかしながら、図11に示された従来の工程では、半導体チップ1とマザーボード3との間の距離t1(図11(c)および図12(a)参照)が短いと、封止樹脂5のずり摩擦力(半導体チップ1およびマザーボード3の表面との間に生じる摩擦力)が毛細管現象による吸引力に勝る。その結果、図12に示したように、封止樹脂5が半導体チップ1とマザーボード3との間の隙間全体に充填されず、未充填部分6が発生する場合がある。未充填部分6が発生すると、外部雰囲気から半導体チップ1の表面を充分に保護することができないという問題点があった。従って、半導体チップ1とマザーボード3との間の距離t1を単に短くすることができず、結果として半導体装置の薄型化が困難であった。
【0004】
また、特開平11−340278号公報、特開平10−242208号公報、特開平9−97815号公報、特開平6−104311号公報などには、半導体チップをマザーボード上に搭載する際に、半導体チップの表面に、まず絶縁性接着フィルム(絶縁性封止樹脂シート)を貼り付け、次に上記の絶縁性接着フィルムを加熱して溶融および硬化させる技術が記載されている。
【0005】
また、上記公報などには、半導体チップをマザーボード上に搭載する際に、半導体チップとマザーボードとの間の隙間に、まず絶縁性接着フィルムを設け、次に絶縁性接着フィルムを加熱して溶融および硬化させる技術が記載されている。これらの技術によれば、半導体チップとマザーボードとの間の隙間全体を絶縁性の樹脂で充填することができる。
【0006】
【発明が解決しようとする課題】
しかしながら、絶縁性接着フィルムを使用した上記従来の工程においては、絶縁性接着フィルムが、1つの半導体チップごとに設けられる。このことは、半導体装置の製造工程が長くなるということを意味する。また、個々の半導体チップに絶縁性接着フィルムを設ける工程、あるいは個々の半導体チップとマザーボードとの間に絶縁性接着フィルムを設ける工程を実行することは、半導体装置の製造工程が長くなるということを意味する。結果として半導体装置の製造コストが高くなる。
【0007】
本発明の目的は、上記従来の問題を解決するために、製造歩留まりを低減することが可能な半導体装置の製造方法を提供することにある。また、本発明の他の目的は、製造工程時間を低減することが可能な半導体装置の製造方法を提供することにある。さらに本発明の他の目的は、製造コストを低減することが可能な半導体装置の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
本発明は上記の目的を達成するためになされたものであり、本発明の代表的な半導体装置の製造方法は以下の通りである。複数の半導体素子がそれぞれ形成された複数の半導体素子領域を有し、前記複数の半導体素子領域の各々における接着剤形成予定領域の外側の周辺部に前記半導体素子の電極パッドが設けられている半導体ウエハを準備する工程と、前記半導体ウエハの前記接着剤形成予定領域上に絶縁性の接着剤を設ける工程と、前記絶縁性の接着剤を設ける工程の実行後、前記半導体ウエハから前記各半導体素子領域を有する半導体チップを分離する工程とを含む。
前記接着剤は、紫外線を受けることにより接着強度が低くなる性質を有するものであり、前記接着剤を設ける工程は、セパレータを準備する工程と、前記セパレータ上に紫外線硬化性接着剤を設ける工程と、前記接着剤形成予定領域に対応する紫外線遮蔽領域を有する露光マスクを介して前記紫外線硬化性接着剤に紫外線を照射する工程と、前記紫外線硬化性接着剤が前記各半導体素子領域における前記接着剤形成予定領域に接触するよう前記セパレータを前記半導体ウエハ表面上に載置する工程と、前記セパレータを前記半導体ウエハから剥がすことにより、前記接着剤形成予定領域に位置する前記紫外線硬化性接着剤を前記各半導体ウエハ上に残存させて前記各接着剤形成予定領域上に前記接着剤を設ける工程とを含むことを特徴とする。
あるいは、前記接着剤を設ける工程は、複数の貫通穴を有するマスクを準備する工程と、前記貫通穴が前記接着剤形成予定領域上に配置されるよう前記マスクを前記半導体ウエハ表面上に載置する工程と、前記マスクの貫通穴に前記接着剤を設ける工程と、前記マスクを前記半導体ウエハから剥がすことにより、前記接着剤形成予定領域上に位置する前記接着剤を前記各半導体素子領域上に残存させる工程とを含むことを特徴とする。
【0009】
【発明の実施の形態】
実施の形態1
図1および図2は本発明の実施の形態1の半導体装置の製造工程を示す工程図である。なお、図2(gA)および図2(gB)は同一工程を示す図である。図2(gA)はこの工程における半導体装置の側面図であり、図2(gB)は上面図である。
【0010】
まず、図1(a)に示すように、セパレータ9上に、絶縁性接着剤7を、厚さが均一になるように供給する(塗布する)。このセパレータ9としては、例えば、ポリエチレンテレフタレートが用いられる。
【0011】
この実施の形態1で使用される絶縁性接着剤7は、熱硬化成分およびUV(紫外線)光硬化成分を含む。この接着剤7は、供給される前(塗布される前)および供給直後(塗布直後)には液状であり、供給されたあと(塗布されたあと)常温にさらされることによって半固型化する。上記の熱硬化成分は、加熱することによって、接着剤7をまず溶融させ、さらに加熱を継続することによって、接着剤7を硬化させる作用を有する。また、上記のUV光硬化成分は、UV光が照射されることによって、接着剤7を硬化させる作用を有する(UV光が照射された表面のみ硬化する)。
【0012】
例えば、絶縁性接着剤7として、リンテック社製のダイアタッチフィルム(型番323E)が用いられる。このダイアタッチフィルム323Eは、エポキシ樹脂(熱硬化成分)に光開始剤(UV光硬化成分)を添加したものである。このような絶縁性接着剤は、塗布されたあと常温にさらされることによって半固型化する。この絶縁性接着剤を加熱すると、上記の熱硬化成分の作用によって一度溶融し、その後さらに加熱すると、上記の熱硬化成分の作用によって硬化する。また、上記の半固型化した絶縁性接着剤にUV光を照射すると、UV光が照射された表面は上記のUV光硬化成分の作用によって硬化する。この硬化した表面の接着強度は、他の部分の表面の接着強度よりも低くなる。
【0013】
次に、図1(b)に示すように、セパレータ9上に塗布され、半固型化された絶縁性接着剤7上に、露光マスク11を載置する。そのあと図1(c)の示すように、絶縁性接着剤7に、露光マスク11を介し、UV光を照射する。そのあと図1(d)に示すように、露光マスク11を絶縁性接着剤7から取り除く。
【0014】
図3は図1の露光マスク11の構造を示す図であり、図3(A)は側面図、図3(B)は上面図である。図3に示すように、露光マスク11は、ガラス板14と、ガラス板14上に形成されたUV光遮蔽膜12とから構成される。UV光遮蔽膜12は、ガラス板14上の複数の互いに分離された領域に形成されている。UV光は、UV光遮蔽膜12が設けられていない部分のガラス板14を透過するが、UV光遮蔽膜12を透過することはできない。このため、図1(c)の工程において、UV光は、露光マスク11のUV光遮蔽膜12を設けていない部分に対応する絶縁性接着剤7の表面領域にのみ照射され、UV光遮蔽膜12直下の絶縁性接着剤7の表面領域には照射されない。なお、露光マスク11のUV光遮蔽膜12が設けられた領域1aは、半導体ウエハ15に造り込まれたそれぞれの半導体素子1上の絶縁性接着剤を設ける予定の所定領域(以下、接着剤形成予定領域)に対応する。露光マスク11のUV光遮蔽膜12が設けられていない領域は、半導体ウエハ15表面における上記接着剤形成領域を除いた領域に対応している。
【0015】
図1(c)の工程のあとにおいては、UV光遮蔽膜12が設けられていない部分の直下の絶縁性接着剤7の表面領域については、UV光によって光硬化成分が硬化しているため、接着強度が低くなっている。UV光遮蔽膜12の直下の絶縁性接着剤7の表面領域については、UV光が照射されなかったので光硬化成分が硬化しておらず、接着強度が維持されている。従って、絶縁性接着剤7は、図1(d)に示すように、接着強度が比較的低い部分Wと、接着強度が比較的高い部分Sで構成される。なお、絶縁性接着剤7の部分Sは、半導体ウエハ15表面の接着剤形成領域に対応し、絶縁性接着剤7の部分Wは、半導体ウエハ15表面の接着剤形成領域を除く領域に対応している。
【0016】
セパレータ9と絶縁性接着剤7と半導体ウエハ15との間の接着強度は、以下の関係にある。絶縁性接着剤7の部分Wとセパレータ9との間の接着強度は、この部分Wと半導体ウエハ15との間の接着強度よりも大きく、絶縁性接着剤7の部分Sと半導体ウエハ15との間の接着強度よりも小さい。
【0017】
次に、図1(e)に示すように、セパレータ9上に設けられた絶縁性接着剤7の表面を、裏面の研削(バックグラインド)が済んでいる半導体ウエハ15の表面に貼り合わせる。このとき、絶縁性接着剤7の部分Sが、半導体ウエハ15のそれぞれの半導体素子1表面の接着剤形成領域に貼り付くように、半導体ウエハ15とセパレータ9とを位置合わせする。その結果、部分Sのみが上記の接着剤形成領域に貼り付き、部分Wは半導体ウエハ15表面に貼り付かない。
【0018】
次に、図1(f)に示すように、セパレータ9を半導体ウエハ15から剥がす。絶縁性接着剤7の部分Sの裏面とセパレータ9との間の接着強度は、部分Sの表面と半導体ウエハ15との接着強度よりも小さい。さらに、絶縁性接着剤7の部分Wの裏面とセパレータ9との間の接着強度は、部分Wの表面と半導体ウエハ15との間の接着強度よりも大きい。従って、セパレータ9を半導体ウエハ15から剥がすと、絶縁性接着剤7の部分W(絶縁性接着剤7B)は、半導体ウエハ15から一括して同時に剥がれる。一方、絶縁性接着剤7の部分S(絶縁性接着剤7A)は、セパレータ9から一括して同時に剥がれる。すなわち、部分Sは上記の接着剤形成領域に残される。
【0019】
以上の工程によって、図2(gA),図2(gB)に示すように、それぞれの半導体素子1表面の接着剤形成領域1aに、絶縁性接着剤7A(絶縁性接着剤7の部分S)が設けられた半導体ウエハ15が得られる。
【0020】
このあと、図2(h)に示すように、半導体ウエハ15を、スクライブライン16に沿ってダイシングする。なお、図2(h)において、太線はダイシングソーによって溝が形成されていることを示す。その結果、図4(aA)および図4(aB)に示すように、接着剤形成領域1aに絶縁性接着剤7Aが設けられた半導体チップ1A(半導体素子1のチップ)が得られる。
【0021】
上記の接着剤形成領域1aの位置は、例えば、図4(aA)および図4(aB)に示すように、周辺部にAL(アルミ)電極パッド8が設けられた半導体チップ1Aの場合は、この半導体チップ1Aの中央部の領域1aで定義される。
【0022】
以上詳細に説明したように、実施の形態1では、ダイシングの前の半導体ウエハに対して一括して同時に絶縁性接着剤7Aを設けることができる。すなわち、複数の半導体素子1の複数の接着剤形成領域1aに同時に絶縁性接着剤7Aを設けることができる。従って、半導体チップの接着剤形成領域に絶縁性接着剤を設ける工程(実施の形態1では、半導体素子1の接着剤形成領域1aに絶縁性接着剤7Aを設ける工程に相当する)にかかる時間を従来よりも短縮することができる。これにより製造コストを低減することができる。
【0023】
また、この実施の形態1では、複数の半導体素子上に複数の絶縁性接着剤7Aが同時に形成される。すなわち、複数の絶縁性接着剤が半導体ウエハ単位で一括して同時に形成される。このことは、半導体装置の製造工程を短縮することができ、製造コストを低減することができるということを意味する。
【0024】
図4は本発明の実施の形態1の半導体装置の製造工程において、絶縁性接着剤が設けられた半導体チップをマザーボード(回路基板)上にフリップチップボンディングする工程を説明する図である。
【0025】
まず、図4(aA)、図4(aB)に示すように、先に説明した工程を使用して、接着剤形成領域1aに絶縁性接着剤7Aを設ける。次に、半導体チップ1A上のAL電極パッド8に、図4(b)に示すように金属バンプ2を設ける。なお、金属バンプ2は、半導体ウエハ15をダイシングする前に、半導体ウエハ15の半導体素子1上のAL電極バッド8に設けておくことも可能である。
【0026】
次に、図4(c)に示すように、絶縁性接着剤7Aおよび金属バンプ2が設けられた半導体チップ1Aを、フリップ(逆さまに回転)させ、絶縁性接着剤7Aによってマザーボード3に貼り付ける。
【0027】
そして、図4(d)に示すように、加熱によって、金属バンプ2がマザーボード3上の金属電極に接合するとともに、絶縁性接着剤7Aが溶融する。溶融した絶縁性接着剤7Aは、その一部が半導体チップ1Aの中央部から周辺部に流動し、半導体チップ1Aとマザーボード3との間の隙間が充填される。さらに加熱を継続することによって、絶縁性接着剤7は硬化し、半導体チップ1Aとマザーボード3との間の隙間が封止されるとともに、半導体チップ1Aがマザーボード3に接着される。
【0028】
図11に示された従来のフリップチップボンディング工程は、液状の絶縁性接着剤が半導体チップの一方の側面から半導体チップとマザーボードとの間の隙間に注入され、注入された絶縁性接着剤を毛細管現象を利用して半導体チップの他方の側面に向けて流動するというものであった。
【0029】
これに対し、図4の実施の形態1のフリップチップボンディング工程は、半導体チップ1Aとマザーボード3との間の隙間の中央部に絶縁性接着剤7Aを挟み込み、溶融させる。その結果、溶融した絶縁性接着剤7Aは半導体チップ1Aの中央部から半導体チップ1Aの周辺部に向けて流動するので、未充填部分(図12の未充填部分6参照)の発生を防止できる。これは半導体装置の信頼性を向上させることができるということを意味する。また、未充填部分を発生させることなく、半導体チップ1Aとマザーボード3との間の距離t1(図4(d)参照)を短くすることができるので、これにより金属バンプ2の高さt2(図4(c)参照)を低くすることができる。よって、半導体装置の薄型化を実現できる。
【0030】
以上のように実施の形態1によれば、セパレータ9および露光マスク11を用い、ダイシング前の半導体ウエハに対して一括して同時に、それぞれの半導体素子1の接着剤形成領域1aに絶縁性接着剤7Aを設けることができる。従って、半導体素子の接着剤形成領域に絶縁性接着剤を設ける工程にかかる時間を短縮することができる。さらに半導体装置の製造コストを低減するとともに、製造歩留まりを向上させることができる。
【0031】
実施の形態2
図5は本発明の実施の形態2の半導体装置の製造工程を示す工程図である。なお、図5において、図1または図2と同じものには、同じ符号を付してある。
【0032】
まず、図5(a)に示すように、裏面の研削(バックグラインド)が済んでいる半導体ウエハ15の表面に、複数の穴17が設けられたマスク(接着剤塗工型)18を載置する。次に、図5(b)に示すように、マスク18上に絶縁性接着剤7を供給する(マスク18を介して半導体ウエハ15上に絶縁性接着剤7を塗布する)。
【0033】
この実施の形態2で使用される絶縁性接着剤7は、熱硬化成分を含む。この接着剤7は、供給される前(塗布される前)および供給直後(塗布直後)には液状であり、供給(塗布)されたあと常温にさらされることによって半固型化する。例えば、この実施の形態2では、絶縁性接着剤7として、エポキシ樹脂が用いられる。このような熱硬化成分を有する絶縁性接着剤は、塗布されたあと常温にさらされることにより半固型化し、この半固型化された絶縁性接着剤を加熱すると溶融し、溶融したあとさらに加熱を継続すると硬化する。なお、絶縁性接着剤7として、上記実施の形態1のようにUV光硬化成分を含む絶縁性接着剤を用いることも可能である。
【0034】
図6はマスク18の構造を示す図であり、図6(A)は側面図、図6(B)は上面図である。図6のように、複数の穴17は、半導体ウエハ15に造り込まれたそれぞれの半導体素子の表面の接着剤形成領域上に位置するように、マスク18に設けられたものであって、絶縁性接着剤7を上記の接着剤形成領域に供給するための貫通穴である。
【0035】
次に、図5(b)に示すように、絶縁性接着剤7は、半導体ウエハ15上にマスク18を介して供給される。すなわち、絶縁性接着剤7は、穴17を介して上記の接着剤形成領域にのみ供給され、半導体ウエハ15表面の接着剤形成領域を除く領域には供給されない。その後、絶縁性接着剤7が常温にさらされることによって半固型化する。
【0036】
次に、図5(c)に示すように、マスク18を半導体ウエハ15から引き離す。これによって、マスク18上に供給された絶縁性接着剤7の内、絶縁性接着剤7B(穴17内に供給されなかった部分)は、マスク18とともに半導体ウエハ15上から取り除かれ、絶縁性接着剤7A(この実施の形態2では、絶縁性接着剤7の内、穴17内に供給された部分)のみが、半導体ウエハ15のそれぞれの半導体素子の接着剤形成領域に残される。
【0037】
以上の工程によって、図5(c)に示すように、半導体ウエハ15のそれぞれの半導体素子の接着剤形成領域に、絶縁性接着剤7A(絶縁性接着剤7の内、穴17内に供給された部分)が設けられた半導体ウエハ15が得られる。
【0038】
このあと、上記実施の形態1と同じように、半導体ウエハ15をそれぞれの半導体素子にダイシングすることにより、接着剤形成領域に絶縁性接着剤7Aが設けられた半導体チップが得られる。その後、上記実施の形態1と同じように、上記の半導体チップをマザーボードにフリップチップボンディングする。
【0039】
なお、この実施の形態2においての上記の半導体素子、上記の接着剤形成領域、上記の半導体チップは、それぞれ上記実施の形態1においての半導体素子1(図2および図3参照)、接着剤形成領域1a(図2ないし図4参照)、半導体チップ1A(図4参照)にそれぞれ相当する。
【0040】
図5の(a)〜(c)に示すように、この実施の形態2は次の工程を含む。すなわち、複数の穴17が設けられたマスク18を、穴17が半導体ウエハ15に造り込まれたそれぞれの半導体素子の表面の接着剤形成領域にそれぞれ位置するように、半導体ウエハ15表面に載置する、マスク18を介して半導体ウエハ15表面に絶縁性接着剤7を供給する、マスク18を半導体ウエハ15から引き離すことによって、絶縁性接着剤7A(絶縁性接着剤7の内、穴17内に供給された部分)のみを接着剤形成領域に一括して同時に残し、絶縁性接着剤7B(絶縁性接着剤7の内、穴17内に供給されなかった部分)を一括して同時に除去する。それによって、それぞれの半導体素子の接着剤形成領域に選択的に絶縁性接着剤7Aが設けられる。
【0041】
このように、実施の形態2では、ダイシング前の半導体ウエハに対して一括して同時に、半導体素子の接着剤形成領域に絶縁性接着剤7Aを設けることができる。半導体チップの接着剤形成領域に絶縁性接着剤を設ける工程にかかる時間を従来よりも短縮することができ、これにより製造コストを低減することができる。
【0042】
さらに、この実施の形態2では、マスク18を用いることにより、セパレータ9および露光マスク11を用いる上記実施の形態1よりも工程が簡略になる。従って、半導体素子の接着剤形成領域に絶縁性接着剤7Aを設ける工程にかかる時間を上記実施の形態1よりも短縮することができ、これによりさらに製造コストを低減することができる。
【0043】
実施の形態3
この実施の形態3では、上記実施の形態1の図1(f)に示すようにセパレータ9を半導体ウエハ15から剥がす前に、セパレータ9をバックグラインド保護テープとして半導体ウエハ15の裏面の研削(バックグラインド)をする。従って、半導体ウエハ15の裏面の研削は、上記実施の形態1では図1(e)の工程の前に実施されるが、この実施の形態3では図1(e)の工程と図1(f)の工程の間に実施される。
【0044】
図7は本発明の実施の形態3の半導体装置の製造工程を示す工程図である。なお、図7において、図1と同じものには同じ符号を付してある。
【0045】
まず、図7(a)に示すように、上記実施の形態1の図1(a)〜図1(e)の工程により、セパレータ9上に設けられた絶縁性接着剤7を半導体ウエハ15の表面に貼り合わせる。
【0046】
次に、図7(b)に示すように、セパレータ9をバックグラインド保護テープとして、バックグラインダ19によって半導体ウエハ15の裏面の研削をする。
【0047】
次に、図7(c)に示すように、セパレータ9を半導体ウエハ15から剥がす。セパレータ9を半導体ウエハ15から剥がすと、絶縁性接着剤7の部分W(絶縁性接着剤7B)は、半導体ウエハ15から一括して同時に剥がれる。一方、絶縁性接着剤7の部分S(絶縁性接着剤7A)は、セパレータ9から一括して同時に剥がれる。すなわち、部分Sは上記の接着剤形成領域に残される。
【0048】
なお、これ以降の工程(個々の半導体チップにダイシングする工程および半導体チップをマザーボードにフリップチップボンディングする工程)は、上記実施の形態1と同じである。
【0049】
従来の裏面研削工程は、まず半導体ウエハ15の表面にバックグラインド保護テープを貼り付け、次に半導体ウエハ15の裏面の研削を実施するというものであった。
【0050】
これに対し、この実施の形態3では、半導体ウエハ15の表面に貼り付けられたセパレータ9をバックグラインド保護テープとして用い、半導体ウエハ15の裏面の研削を実施する。従って、バックグラインド保護テープを半導体ウエハの表面に貼り付ける工程が不要である。これは半導体装置の製造コストおよび材料コストを低減させることができるということを意味する。
【0051】
実施の形態4
この実施の形態4では、上記実施の形態2の図5(c)に示すようにマスク18を半導体ウエハ15から引き離す前に、絶縁性接着剤7をバックグラインド保護テープとして半導体ウエハ15の裏面の研削(バックグラインド)をする。従って、半導体ウエハ15の裏面の研削は、上記実施の形態2では図5(a)の工程の前に実施されるが、この実施の形態4では図5(b)の工程と図5(c)の工程の間に実施される。
【0052】
図8は本発明の実施の形態4の半導体装置の製造工程を示す工程図である。なお、図8において、図5と同じものには同じ符号を付してある。
【0053】
まず、図8(a)に示すように、上記実施の形態2の図5(a),図5(b)の工程により、半導体ウエハ15上にマスク18を介して絶縁性接着剤7を供給する。その後、絶縁性接着剤7が常温にさらされることによって半固型化する。
【0054】
次に、図8(b)に示すように、絶縁性接着剤7をバックグラインド保護テープとして、バックグラインダ19によって半導体ウエハ15の裏面の研削をする。
【0055】
次に、図8(c)に示すように、マスク18を半導体ウエハ15から引き離す。これによって、マスク18上に供給された絶縁性接着剤7の内、絶縁性接着剤7B(穴17内に供給されなかった部分)は、マスク18とともに半導体ウエハ15上から取り除かれ、絶縁性接着剤7A(この実施の形態2では、絶縁性接着剤7の内、穴17内に供給された部分)のみが、半導体ウエハ15のそれぞれの半導体素子の接着剤形成領域に残される。
【0056】
なお、これ以降の工程(個々の半導体チップにダイシングする工程および半導体チップをマザーボードにフリップチップボンディングする工程)は、上記実施の形態2と同じである。
【0057】
このように実施の形態4では、マスク18を介して半導体ウエハ15の表面に供給された絶縁性接着剤7をバックグラインド保護テープとして用い、半導体ウエハ15の裏面の研削を実施する。従って、バックグラインド保護テープを半導体ウエハの表面に貼り付けるという従来の工程が不要である。これは半導体装置の製造コストおよび材料コストを低減させることができるということを意味する。
【0058】
実施の形態5
この実施の形態5では、上記実施の形態1の図1(a)〜図2(gA),図2(gB)の工程、または上記実施の形態2の図5の工程によって得られた半導体ウエハ15を用いて、2チップ積層のマルチチップが製造される。
【0059】
図9は本発明の実施の形態5の半導体装置の製造工程を示す工程図である。また、図10は本発明の実施の形態5のマルチチップを備えたMCP(マルチチップパッケージ)の構造図である。MCPとは、積層構造の2つ以上の半導体チップ(マルチチップ)を備えた半導体装置である。なお、図9および図10において、図1、図2、図4、図5と同じものには同じ符号を付してある。
【0060】
まず、図9(a)に示すように、上記実施の形態1の図1(a)〜図2(gA),図2(gB)の工程、または上記実施の形態2の図5の工程により、各半導体素子1の接着剤形成領域に絶縁性接着剤7Aが設けられた半導体ウエハ15が準備される。なお、以下の説明において、半導体ウエハ15を第1の半導体ウエハとし、第1の半導体ウエハ15に造り込まれた半導体素子1を第1の半導体素子とする。
【0061】
ここで、絶縁性接着剤7Aは、第2の半導体ウエハ20に造り込まれた第2の半導体素子21(図9(b)参照)とほぼ同じ大きさで設けられる。従って、第1の半導体素子1の表面の接着剤形成領域1a(図2(gB)および図4(aB)参照)の大きさ、露光マスク11のUV光遮蔽膜12(図3参照)の大きさ、およびマスク18の穴17の大きさは、第2の半導体素子21の大きさとほぼ同じである。また、第1の半導体素子1は、上記実施の形態1の図4(aA)に示すように、その表面の周辺部にAL電極パッド8が配置され、中央部に接着剤形成領域1aが確保されたものである。
【0062】
次に、図9(b)に示すように、第1の半導体ウエハ15の表面に設けられた絶縁性接着剤7Aを第2の半導体ウエハ20の裏面に貼り合わせる。
そして、加熱によって、絶縁性接着剤7Aが溶融する。さらに加熱を継続することによって、絶縁性接着剤7は硬化し、第1の半導体素子1の表面の接着剤形成領域1aに第2の半導体素子21の裏面が接着される。
【0063】
ここで、第2の半導体ウエハ20には、複数の第2の半導体素子21が間隔dをおいて造り込まれている。第2の半導体素子21は、絶縁性接着剤7A(第1の半導体素子1の接着剤形成領域1a)上に位置し、第2の半導体ウエハ20の第2の半導体素子21でない部分22は、第1の半導体ウエハ15表面の絶縁性接着剤7Aが設けられていない領域上に位置する。従って、第2の半導体ウエハ20の部分22と第1の半導体ウエハ15の間は空隙となる。
【0064】
次に、図9(c)に示すように、第2の半導体ウエハ20がそのスクライブラインに沿ってダイシングされる。これによって、図9(d)に示すように、第2の半導体ウエハ20が各第2の半導体チップ21A(第2の半導体素子21のチップ)に分離される。このとき、ダイシング装置のダイシングブレード23は、第2の半導体ウエハ20の厚さより深く(第2の半導体ウエハ20の裏面に達し)、かつ第1の半導体ウエハ15の表面に達しない位置で止まるように動作する。なお、上記のダイシングによって分離された半導体素子21の間の部分22は、除去される。
【0065】
図9(c)に示す、絶縁性接着剤7Aが硬化したあとの第1の半導体ウエハ15表面と第2の半導体ウエハ20裏面の間隔t3は、第1の半導体ウエハ15をダイシングせずに第2の半導体ウエハ20のみを確実にダイシングできる範囲内において、マルチチップを薄型化するためにできるだけ薄いことが望ましい。望ましい上記の間隔t3は、例えば30[μm]である。上記の間隔t3が望ましい間隔になるように、絶縁性接着剤7Aの厚さ、絶縁性接着剤7Aの溶融および硬化のための加熱条件などが設定される。
【0066】
次に、図9(e)に示すように、第1の半導体ウエハ15がそのスクライブラインに沿ってダイシングされる。これによって、図9(f)に示すように、第1の半導体ウエハ15が各第1の半導体チップ1A(第1の半導体素子1のチップ)に分離される。
【0067】
以上の工程によって、図9(f)に示すように、第1の半導体チップ1A上に、絶縁性接着剤7Aを介して第2の半導体チップ21Aが積層されたマルチチップが得られる。
【0068】
このあと、図9(f)に示したマルチチップを用いて、図10に示すマルチチップパッケージが製造される。例えば、まず、ガラスエポキシ樹脂あるいはポリイミドからなるマザーボード(回路基板)27の表面に接着剤24が設けられる。次に、接着剤24によって、マザーボード27表面に図9(f)に示したマルチチップの第1の半導体チップ1Aの裏面が接着される。次に、第1の半導体チップ1A表面および第2の半導体チップ21A表面のAL電極パッド8と、マザーボード27表面のボンディングポスト26とが、金属ワイヤ25によってボンディングされる。その後、上記のマルチチップおよび金属ワイヤ25がモールド樹脂28によってモールドされる。そして、ボンディングポスト26にスルーホールなどによって接続されている、マザーボード27裏面の電極に、ハンダ29が設けられる。
【0069】
従来のマルチチップ製造工程は、まず第1の半導体ウエハを個々の第1の半導体チップにダイシングするとともに、第2の半導体ウエハを個々の第2の半導体チップにダイシングし、次に個々の半導体チップごとに、第1の半導体チップに第2の半導体チップを積層するというものであった。
【0070】
これに対し、この実施の形態5のマルチチップ製造工程は、ダイシング前の半導体ウエハ単位で一括して同時に、第1の半導体素子1に第2の半導体素子21を積層する。このことは、マルチチップ製造工程にかかる時間を短縮することができ、これにより製造コストを低減することができるということを意味する。
【0071】
【発明の効果】
以上説明したように本発明の代表的なものによれば、個々の半導体チップにダイシングする前の半導体ウエハに対して一括して同時に、複数の半導体素子の所定領域に絶縁性接着剤を設けることができるので、半導体装置の製造工程にかかる時間を短縮することができるとともに、これにより、製造コストの低減、製造歩留まりを向上させることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置の製造工程を示す工程図である(その1)。
【図2】本発明の実施の形態1の半導体装置の製造工程を示す工程図である(その2)。
【図3】図1の露光マスク11の構造図である。
【図4】本発明の実施の形態1の半導体装置の製造工程を示す工程図である(その3)。
【図5】本発明の実施の形態2の半導体装置の製造工程を示す工程図である。
【図6】図5のマスク18の構造図である。
【図7】本発明の実施の形態3の半導体装置の製造工程を示す工程図である。
【図8】本発明の実施の形態4の半導体装置の製造工程を示す工程図である。
【図9】本発明の実施の形態5の半導体装置の製造工程を示す工程図である。
【図10】本発明の実施の形態5のマルチチップを用いたマルチチップパッケージの構造図である。
【図11】従来の半導体装置の製造工程を示す工程図である。
【図12】図11(c)の工程を説明する図である。
【符号の説明】
1 半導体素子(第1の半導体素子)、 1a 接着剤形成領域、 1A 半導体チップ(第1の半導体チップ)、 3 マザーボード(回路基板)、 7,7A,7B 絶縁性接着剤、 9 セパレータ、 11 露光マスク、 12 UV光遮蔽膜、 15 半導体ウエハ(第1の半導体ウエハ)、 17 穴、 18 マスク、 20 第2の半導体ウエハ、 21 第2の半導体素子、 21A 第2の半導体チップ。
Claims (6)
- 複数の半導体素子がそれぞれ形成された複数の半導体素子領域を有し、前記複数の半導体素子領域の各々における接着剤形成予定領域の外側の周辺部に前記半導体素子の電極パッドが設けられている半導体ウエハを準備する工程と、
前記半導体ウエハの前記接着剤形成予定領域上に絶縁性の接着剤を設ける工程と、
前記絶縁性の接着剤を設ける工程の実行後、前記半導体ウエハから前記各半導体素子領域を有する半導体チップを分離する工程と
を含み、
前記接着剤は、紫外線を受けることにより接着強度が低くなる性質を有するものであり、
前記接着剤を設ける工程は、
セパレータを準備する工程と、
前記セパレータ上に紫外線硬化性接着剤を設ける工程と、
前記接着剤形成予定領域に対応する紫外線遮蔽領域を有する露光マスクを介して前記紫外線硬化性接着剤に紫外線を照射する工程と、
前記紫外線硬化性接着剤が前記各半導体素子領域における前記接着剤形成予定領域に接触するよう前記セパレータを前記半導体ウエハ表面上に載置する工程と、
前記セパレータを前記半導体ウエハから剥がすことにより、前記接着剤形成予定領域に位置する前記紫外線硬化性接着剤を前記各半導体ウエハ上に残存させて前記各接着剤形成予定領域上に前記接着剤を設ける工程と
を含む
ことを特徴とする半導体装置の製造方法。 - 前記半導体ウエハ表面に前記セパレータが載置された状態で前記半導体ウエハの裏面を研削する工程を含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 複数の半導体素子がそれぞれ形成された複数の半導体素子領域を有し、前記複数の半導体素子領域の各々における接着剤形成予定領域の外側の周辺部に前記半導体素子の電極パッドが設けられている半導体ウエハを準備する工程と、
前記半導体ウエハの前記接着剤形成予定領域上に絶縁性の接着剤を設ける工程と、
前記絶縁性の接着剤を設ける工程の実行後、前記半導体ウエハから前記各半導体素子領域を有する半導体チップを分離する工程と
を含み、
前記接着剤を設ける工程は、
複数の貫通穴を有するマスクを準備する工程と、
前記貫通穴が前記接着剤形成予定領域上に配置されるよう前記マスクを前記半導体ウエハ表面上に載置する工程と、
前記マスクの貫通穴に前記接着剤を設ける工程と、
前記マスクを前記半導体ウエハから剥がすことにより、前記接着剤形成予定領域上に位置する前記接着剤を前記各半導体素子領域上に残存させる工程と
を含む
ことを特徴とする半導体装置の製造方法。 - 前記半導体ウエハ表面に前記マスクが載置された状態で前記半導体ウエハの裏面を研削する工程を含むことを特徴とする請求項3記載の半導体装置の製造方法。
- 回路基板を準備する工程と、
前記電極パッド上に金属バンプを形成する工程と、
前記分離された半導体チップ上の前記接着剤を前記回路基板に接触させる工程と、
前記接着剤を溶融させ、前記半導体チップと前記回路基板との間を前記接着剤で充填する工程と
をさらに含む
ことを特徴とする請求項1から4のうちのいずれか1項に記載の半導体装置の製造方法。 - 前記半導体ウエハを準備する工程は、複数の第1の半導体素子が前記複数の半導体素子としてそれぞれ形成された第1の半導体ウエハおよび複数の第2の半導体素子が形成された第2の半導体ウエハを準備するものであり、
前記接着剤を設ける工程は、前記各第1の半導体素子上の前記各接着剤形成予定領域上に前記接着剤を設けるものであり、
前記各第1の半導体素子上の前記接着剤を前記各第2の半導体素子に接触させる工程と、前記接着剤を溶融させ、前記各第1の半導体素子と前記各第2の半導体素子を接着する工程とをさらに含み、
前記半導体チップを分離する工程は、接着された前記各第1の半導体素子および前記第2の半導体素子を前記第1および第2の半導体ウエハから分離するものである
ことを特徴とする請求項1または3に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001125368A JP4757398B2 (ja) | 2001-04-24 | 2001-04-24 | 半導体装置の製造方法 |
US09/956,122 US6620649B2 (en) | 2001-04-24 | 2001-09-20 | Method for selectively providing adhesive on a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001125368A JP4757398B2 (ja) | 2001-04-24 | 2001-04-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002319647A JP2002319647A (ja) | 2002-10-31 |
JP4757398B2 true JP4757398B2 (ja) | 2011-08-24 |
Family
ID=18974600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001125368A Expired - Fee Related JP4757398B2 (ja) | 2001-04-24 | 2001-04-24 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6620649B2 (ja) |
JP (1) | JP4757398B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030042615A1 (en) | 2001-08-30 | 2003-03-06 | Tongbi Jiang | Stacked microelectronic devices and methods of fabricating same |
US6896760B1 (en) * | 2002-01-16 | 2005-05-24 | Micron Technology, Inc. | Fabrication of stacked microelectronic devices |
TW527672B (en) * | 2002-02-08 | 2003-04-11 | United Test Ct Inc | Stacked semiconductor device and method of manufacture |
JP2003257896A (ja) * | 2002-02-28 | 2003-09-12 | Disco Abrasive Syst Ltd | 半導体ウェーハの分割方法 |
US7534498B2 (en) * | 2002-06-03 | 2009-05-19 | 3M Innovative Properties Company | Laminate body, method, and apparatus for manufacturing ultrathin substrate using the laminate body |
JP4565804B2 (ja) | 2002-06-03 | 2010-10-20 | スリーエム イノベイティブ プロパティズ カンパニー | 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置 |
ITMI20022767A1 (it) * | 2002-12-24 | 2004-06-25 | St Microelectronics Srl | Processo per realizzare un dispositivo a semiconduttore |
US6936929B1 (en) * | 2003-03-17 | 2005-08-30 | National Semiconductor Corporation | Multichip packages with exposed dice |
JP2004312666A (ja) * | 2003-03-25 | 2004-11-04 | Fuji Photo Film Co Ltd | 固体撮像装置及び固体撮像装置の製造方法 |
JP2005150235A (ja) * | 2003-11-12 | 2005-06-09 | Three M Innovative Properties Co | 半導体表面保護シート及び方法 |
JP4405246B2 (ja) * | 2003-11-27 | 2010-01-27 | スリーエム イノベイティブ プロパティズ カンパニー | 半導体チップの製造方法 |
US7141452B2 (en) * | 2003-12-01 | 2006-11-28 | Intel Corporation | Methods of reducing bleed-out of underfill and adhesive materials |
US7268884B2 (en) * | 2003-12-23 | 2007-09-11 | Optoplan As | Wavelength reference system for optical measurements |
JP4515129B2 (ja) * | 2004-03-26 | 2010-07-28 | シャープ株式会社 | 半導体装置の製造方法 |
JP5023664B2 (ja) * | 2006-03-16 | 2012-09-12 | 日立化成工業株式会社 | 半導体装置の製造方法 |
US20080014532A1 (en) * | 2006-07-14 | 2008-01-17 | 3M Innovative Properties Company | Laminate body, and method for manufacturing thin substrate using the laminate body |
JP5380886B2 (ja) * | 2007-04-18 | 2014-01-08 | 日立化成株式会社 | 接着剤付きウエハ及びその製造方法 |
US20090017323A1 (en) * | 2007-07-13 | 2009-01-15 | 3M Innovative Properties Company | Layered body and method for manufacturing thin substrate using the layered body |
US20090017248A1 (en) * | 2007-07-13 | 2009-01-15 | 3M Innovative Properties Company | Layered body and method for manufacturing thin substrate using the layered body |
JP4759582B2 (ja) | 2008-02-15 | 2011-08-31 | Okiセミコンダクタ株式会社 | 半導体デバイスの製造方法及び半導体デバイス |
JP2010062269A (ja) * | 2008-09-02 | 2010-03-18 | Three M Innovative Properties Co | ウェーハ積層体の製造方法、ウェーハ積層体製造装置、ウェーハ積層体、支持層剥離方法、及びウェーハの製造方法 |
JP2010116531A (ja) * | 2008-10-15 | 2010-05-27 | Hitachi Chem Co Ltd | 接着剤組成物、接着剤層及び多段パッケージ |
WO2010098324A1 (ja) | 2009-02-27 | 2010-09-02 | ソニーケミカル&インフォメーションデバイス株式会社 | 半導体装置の製造方法 |
FR2956244A1 (fr) * | 2010-02-05 | 2011-08-12 | St Microelectronics Crolles 2 | Plaquette comprenant des puces electroniques permettant une decoupe amelioree |
JP5423563B2 (ja) * | 2010-04-23 | 2014-02-19 | デクセリアルズ株式会社 | 半導体チップの製造方法 |
JP5918639B2 (ja) * | 2012-06-25 | 2016-05-18 | 株式会社ディスコ | ウェーハの処理方法 |
JP2014033177A (ja) * | 2012-07-12 | 2014-02-20 | Denso Corp | 半導体装置の製造方法 |
JP5720748B2 (ja) * | 2013-09-19 | 2015-05-20 | デクセリアルズ株式会社 | 半導体チップの製造方法 |
JP2015103569A (ja) * | 2013-11-21 | 2015-06-04 | 株式会社ディスコ | デバイスチップの形成方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5258325A (en) * | 1990-12-31 | 1993-11-02 | Kopin Corporation | Method for manufacturing a semiconductor device using a circuit transfer film |
JPH05104052A (ja) * | 1991-10-14 | 1993-04-27 | Toshiba Corp | 液状物質塗布装置 |
JPH06104311A (ja) | 1992-09-18 | 1994-04-15 | Fujitsu Ltd | フリップチップおよびフリップチップの封止方法 |
JP3496347B2 (ja) * | 1995-07-13 | 2004-02-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
JPH0997815A (ja) | 1995-09-29 | 1997-04-08 | Sumitomo Metal Mining Co Ltd | フリップチップ接合方法およびそれにより得られる半導体パッケージ |
JPH09252025A (ja) | 1996-03-15 | 1997-09-22 | Matsushita Electron Corp | 半導体装置およびその製造方法ならびにその実装構造 |
JPH09283546A (ja) * | 1996-04-15 | 1997-10-31 | Sumitomo Bakelite Co Ltd | 半導体装置 |
FR2751467B1 (fr) * | 1996-07-17 | 1998-10-02 | Commissariat Energie Atomique | Procede d'assemblage de deux structures et dispositif obtenu par le procede. applications aux microlasers |
US5776799A (en) * | 1996-11-08 | 1998-07-07 | Samsung Electronics Co., Ltd. | Lead-on-chip type semiconductor chip package using an adhesive deposited on chip active surfaces at a wafer level and method for manufacturing same |
JP3604248B2 (ja) | 1997-02-25 | 2004-12-22 | 沖電気工業株式会社 | 半導体装置の製造方法 |
US6184109B1 (en) * | 1997-07-23 | 2001-02-06 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
JP3495913B2 (ja) | 1998-05-28 | 2004-02-09 | シャープ株式会社 | 半導体装置実装用樹脂シート |
JPH11354713A (ja) * | 1998-06-05 | 1999-12-24 | Sony Corp | 半導体装置及び実装方法 |
JP2000260817A (ja) * | 1999-03-11 | 2000-09-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6322903B1 (en) * | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
US6344401B1 (en) * | 2000-03-09 | 2002-02-05 | Atmel Corporation | Method of forming a stacked-die integrated circuit chip package on a water level |
US6319745B1 (en) * | 2000-05-31 | 2001-11-20 | International Business Machines Corporation | Formation of charge-coupled-device with image pick-up array |
JP2002100588A (ja) * | 2000-09-22 | 2002-04-05 | Shinkawa Ltd | 半導体装置の製造方法 |
TW522531B (en) * | 2000-10-20 | 2003-03-01 | Matsushita Electric Ind Co Ltd | Semiconductor device, method of manufacturing the device and mehtod of mounting the device |
-
2001
- 2001-04-24 JP JP2001125368A patent/JP4757398B2/ja not_active Expired - Fee Related
- 2001-09-20 US US09/956,122 patent/US6620649B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20020155638A1 (en) | 2002-10-24 |
US6620649B2 (en) | 2003-09-16 |
JP2002319647A (ja) | 2002-10-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4757398B2 (ja) | 半導体装置の製造方法 | |
US9716080B1 (en) | Thin fan-out multi-chip stacked package structure and manufacturing method thereof | |
US7560302B2 (en) | Semiconductor device fabricating method | |
US6506681B2 (en) | Thin flip—chip method | |
JP3597754B2 (ja) | 半導体装置及びその製造方法 | |
JP3526731B2 (ja) | 半導体装置およびその製造方法 | |
US7911047B2 (en) | Semiconductor device and method of fabricating the semiconductor device | |
US8021932B2 (en) | Semiconductor device, and manufacturing method therefor | |
JP3888267B2 (ja) | 半導体装置およびその製造方法 | |
US8546244B2 (en) | Method of manufacturing semiconductor device | |
CN105762084B (zh) | 倒装芯片的封装方法及封装装置 | |
JP4992904B2 (ja) | 半導体装置の製造方法 | |
US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
JP3622435B2 (ja) | 半導体装置とその製造方法 | |
JP2005064499A (ja) | 半導体素子製造方法 | |
JP4595265B2 (ja) | 半導体装置の製造方法 | |
JP2005064362A (ja) | 電子装置の製造方法及びその電子装置並びに半導体装置の製造方法 | |
JPWO2008038345A6 (ja) | 半導体装置の製造方法 | |
US20070096305A1 (en) | Semiconductor component with a thin semiconductor chip and a stiff wiring substrate, and methods for producing and further processing of thin semiconductor chips | |
JP2001338932A (ja) | 半導体装置及び半導体装置の製造方法 | |
US20210183799A1 (en) | Ultra-thin multichip power devices | |
JP5541618B2 (ja) | 半導体パッケージの製造方法 | |
JP2004128286A (ja) | チップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造 | |
JP2002016022A (ja) | 半導体装置の製造方法 | |
JP3319455B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080201 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081119 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090128 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090128 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110531 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110601 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140610 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |