JP5419922B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5419922B2 JP5419922B2 JP2011103810A JP2011103810A JP5419922B2 JP 5419922 B2 JP5419922 B2 JP 5419922B2 JP 2011103810 A JP2011103810 A JP 2011103810A JP 2011103810 A JP2011103810 A JP 2011103810A JP 5419922 B2 JP5419922 B2 JP 5419922B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- layer
- metal layer
- schottky
- nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
しかし、金属層をスパッタリングによって成膜すると、大抵の場合、その金属層は、繊維状粒または柱状粒のような柱状に成長した柱状金属結晶からなる多結晶構造を有することになる。そのため、シンター時に、ショットキ金属層上に形成されたボンディングメタル層の材料が、ショットキ金属層を構成する結晶粒界に沿って半導体基板表面にまで拡散して到達し、ショットキ界面(ショットキ金属層と半導体基板との界面)を劣化させるという問題があった。これにより、ショットキダイオード等のショットキデバイスの特性の劣化につながっていた。
図1は、この発明の一実施形態に係る半導体装置であるショットキダイオードの構成を説明するための図解的な断面図である。ショットキダイオード1は、たとえばCu(銅)からなるフレーム2にカソード側がダイボンディングされるとともにアノード側が同じくCuなどからなるフレーム3にボンディングワイヤ(たとえばAl(アルミニウム)からなるもの)4を介して接続され、これら全体の構成が、図示しない封止樹脂によって封止されて用いられる。
オーミック金属層19は、たとえばNi(ニッケル)層で構成され、熱処理によってその界面がSiC基板11の材料とともに合金化されている。この場合に、裏メタル層20は、たとえばオーミック金属層19側から順に、Ti(チタン)層21、Ni層22およびAg(銀)層23を積層した積層金属膜からなっていてもよい。Ag層23は、ショットキダイオード1をフレーム2上に半田5を用いてダイボンディングするときの密着性を改善するための金属層である。Ni層22は、Ag層23と半田5とが共晶するときのバリア層として機能する。Ti層21は、接着層であって、合金化されたオーミック金属層19とNi層22との接着を担っている。
金属窒化物含有多結晶金属層32は、たとえば、金属層31の形成に引き続き、この金属層31の構成金属と同じ金属(たとえばMo金属)のスパッタリングを窒素を含む雰囲気中で実行することによって形成される。このとき、やはり柱状の金属結晶粒が成長するが、この金属結晶粒の表面に当該金属の窒化物層32bが形成されていく。その結果、金属窒化物含有多結晶金属層32は、多結晶金属層32aと、この多結晶金属層32aの表面を覆うとともにその粒界を埋め込む金属窒化物層32bとを含む緻密な膜を形成することになる。
次いで、たとえばスパッタリングによってNiからなるオーミック金属層19がSiC半導体基板10の裏面に堆積させられ、次いで、熱処理(たとえば1000℃、2分)を施すことにより、オーミック金属層19が合金化されて、ニッケルシリサイドとなる(図3(c))。
次に、たとえばMo金属をターゲットとして用いたスパッタリングによって、ショットキ金属層15が、コンタクトホール17aを含む領域に堆積させられる(図3(e))。このショットキ金属層15の形成工程では、SiC半導体基板10を配置した処理チャンバ内の雰囲気は、当初はAr(アルゴン)ガス100%の雰囲気とされるが、所定時間経過後に当該処理チャンバにN2(窒素)ガスが導入されてArガスおよびN2ガスの混合ガス雰囲気(たとえば、Arガス50%、N2ガス50%)とされる。これによって、図2に示すような金属層31および金属窒化物含有多結晶金属層32の積層構造を有するショットキ金属層15が形成されることになる。
その後は、SiC半導体基板10を処理チャンバ内に配置し、ターゲットをTi、NiおよびAgに順に切り換えながら連続スパッタリングを行うことで、SiC半導体基板10の裏面側のオーミック金属層19上にTi層21、Ni層22およびAg層23の積層構造膜からなる裏メタル層20が形成される。この状態が、図3(h)に示されている。
以上のように、この実施形態によれば、ショットキ金属層15には金属窒化物含有多結晶金属層32が備えられており、この金属窒化物含有多結晶金属層32の働きによって、ボンディングメタル層16の構成金属がショットキ界面14に到達することを抑制または防止することができる。その結果、ショットキ界面の劣化を効果的に抑制または防止でき、ショットキダイオード1のデバイス特性を従来のデバイス特性に比較して著しく改善することができる。
また、上記の実施形態では、スパッタリングによって金属層を形成する際の雰囲気にN2ガスを導入するようにしているが、他にもNH3ガス(アンモニアガス)を導入することによっても、同様な金属窒化物含有多結晶金属層を形成することができる。また、たとえば、金属層をスパッタリングによって形成した後に、この金属層が形成されたSiC半導体基板10をアンモニア雰囲気中に置くとともに、併せて熱処理(たとえば600〜800℃)を行うことによって、多結晶構造の金属層の表面および粒界に当該金属の窒化物層を形成することにより、金属窒化物含有多結晶金属層を形成してもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および添付図面の記載から抽出される特徴を次に記す。
A1.半導体基板(10)と、この半導体基板にショットキ接触するショットキ金属層(15)と、このショットキ金属層に積層されたボンディングメタル層(16)とを含み、前記ショットキ金属層は、金属層(31)と、金属窒化物層(32b)または金属酸化物層を含むバリア層(32)とを積層した積層構造を有していることを特徴とする半導体装置。
なお、括弧内の英数字は前述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この構成によれば、ショットキ金属層は、半導体基板との間にショットキ界面を形成する。そして、ショットキ金属層は、金属窒化物層または金属酸化物層を含むバリア層を有しており、このバリア層によって、ボンディングメタル層の材料の拡散が抑制または防止される。すなわち、ボンディングメタル層の材料がショットキ界面にまで拡散することを抑制または防止できる。よって、ショットキ界面の劣化を抑制または防止して、デバイス特性を改善することができる。
バリア層は、ボンディングメタル層とショットキ界面との間のいずれかの位置に配置されていればよく、金属層上にバリア層を積層した構造、およびバリア層上に金属層を積層した構造のいずれであってもよい。
A2.前記金属窒化物層は、Mo、W、Ti、Hf、Zr、Cr、Ni、Fe、NbおよびTaからなる金属群から選択した1つ以上の金属M(合金を含む)の窒化物M x1 N y1 (x1>0,y1>0)を含む層であり、前記金属酸化物層は、前記金属群から選択した1つ以上の金属M(合金を含む)の酸化物M x2 O y2 (x2>0,y2>0)を含む層であることを特徴とするA1項に記載の半導体装置。
この構成により、半導体基板との間に良好なショットキ界面を形成するとともに、良好な導電性を有するショットキ金属層とすることができる。
また、前記金属窒化物層または金属酸化物層は、シンター処理時の温度(たとえば400℃)よりも高い(より好ましくは、ボンディングメタル層の構成金属が半導体基板に拡散し始める温度よりも高い)融点を有する高融点金属の窒化物または酸化物からなることが好ましい。ボンディングメタル層がAlで構成される場合に、前記金属群の構成金属は、このような条件を満たす高融点金属である。
前記金属層の構成金属もまた、前記のような高融点金属で構成されることが好ましい。
A3.前記金属窒化物層は前記金属層の構成金属の窒化物を含む層であってもよく、また、前記金属酸化物層は前記金属層の構成金属の酸化物を含む層である、A1項に記載の半導体装置。
ただし、金属窒化物層は前記金属層の構成金属以外の金属の窒化物を含む層であってもよく、また、前記金属酸化物層は前記金属層の構成金属以外の金属の酸化物を含む層であっても差し支えない。
A4.前記バリア層は、金属結晶粒で構成された多結晶金属層(32a)と、この多結晶金属層の表面および粒界に形成され、前記多結晶金属層の構成金属の窒化物からなる前記金属窒化物層(32b)とを含む金属窒化物含有多結晶金属層、または金属結晶粒で構成された多結晶金属層と、この多結晶金属層の表面および粒界に形成され、前記多結晶金属層の構成金属の酸化物からなる前記金属酸化物層とを含む金属酸化物含有多結晶金属層を含むことを特徴とするA1項に記載の半導体装置。
この構成によれば、多結晶金属層の表面に当該金属の窒化物または酸化物が形成されており、また、当該多結晶金属層を形成する金属結晶粒界が当該金属の窒化物または酸化物で埋められている。これにより、バリア層は緻密な膜構造を有するので、ボンディングメタル層がショットキ界面にまで拡散して到達することを抑制または防止できる。
バリア層は、金属窒化物含有多結晶金属層と金属酸化物含有多結晶金属層との両方を含んでいてもよいし、金属窒化物および金属酸化物の両方が表面および粒界に形成された多結晶金属層を含む構成とすることもできる。
前記多結晶金属層を構成する金属は、Mo、W、Ti、Hf、Zr、Cr、Ni、Fe、NbおよびTaからなる群から選択した1つ以上の金属(単体または合金)であってもよい。
A5.前記多結晶金属層は、柱状成長した金属結晶粒で構成されていることを特徴とするA4項に記載の半導体装置。
たとえば、スパッタリングによって半導体基板上に金属層を堆積させると、この金属層は、柱状の結晶粒で構成された多結晶金属層となる。このような場合に、その表面および粒界に当該金属の窒化物層または酸化物層を形成しておくことにより、緻密な膜構造のバリア層を形成することができ、ボンディングメタル層の材料がショットキ界面にまで拡散して到達することを効果的に抑制または防止できる。
前記半導体装置は、半導体基板(10)の表面に接触するショットキ金属層(15)を形成する工程と、このショットキ金属層上にボンディングメタル層(16)を堆積する工程とを含み、前記ショットキ金属層を形成する工程は、金属層(31)と、金属窒化物層(32b)または金属酸化物層を含むバリア層とを積層した積層構造膜を形成する工程を含む製造方法によって作製されてもよい。
この方法により、ボンディングメタル層の材料の拡散が、ショットキ金属層に含まれる金属窒化物層または金属酸化物層によって抑制または防止されるので、ショットキ界面の劣化を抑制し、デバイス特性を改善できる。
前記バリア層を形成する工程は、多結晶構造を有する多結晶金属層(32a)を前記半導体基板上に堆積する工程と、前記多結晶金属層の表面および粒界に前記多結晶金属層の構成金属の窒化物または酸化物の層を形成することにより、前記多結晶金属層と、前記金属窒化物層(32b)または金属酸化物層とを含む金属窒化物含有多結晶金属層(32)または金属酸化物含有多結晶金属層を形成する工程とを含んでもよい。
この方法では、たとえばスパッタリングによって半導体基板上に多結晶構造の金属層が形成され、その表面が当該金属の窒化物層または酸化物層で覆われ、かつ、結晶粒界は当該金属の窒化物層または酸化物層で埋められる。これにより、緻密なバリア層を形成することができるから、多結晶金属層を形成する金属結晶粒界に沿ってボンディングメタル層の材料がショットキ界面にまで到達することを抑制または防止でき、デバイス特性を改善できる。
前記多結晶金属層を堆積する工程、および前記金属窒化物含有多結晶金属層または金属酸化物含有多結晶金属層を形成する工程は、窒素または酸素を含む雰囲気中におけるスパッタリングによって、多結晶金属層を前記半導体基板上に堆積させると同時に当該多結晶金属層を構成する金属結晶粒の表面および粒界に当該金属の窒化物または酸化物の層を成長させる工程によって並行して行われることが好ましい。
この方法では、窒素または酸素を含む雰囲気中でのスパッタリングによって多結晶金属層を形成することによって、多結晶金属層の堆積と並行して、金属結晶の表面および粒界に前記のような金属窒化物層または金属酸化物層を形成することができる。これにより、半導体基板上にショットキ金属層を形成する基本工程に若干の改良を施すことにより、金属窒化物層または金属酸化物層を含むショットキ金属層を形成することができ、コストの増加を最小限に抑制しつつ、デバイス特性を改善することができる。
2 フレーム
3 フレーム
4 ボンディングワイヤ
5 半田
10 SiC半導体基板
11 SiC基板
12 SiCエピタキシャル層
14 ショットキ界面
15 ショットキ金属層
16 ボンディングメタル層
17 酸化膜
17a コンタクトホール
18 ガードリング
19 オーミック金属層
20 裏メタル層
21 Ti層
22 Ni層
23 Ag層
31 金属層
32 金属窒化物含有多結晶金属層
32a 多結晶金属層
32b 金属窒化物層
40 レジスト
Claims (9)
- SiC半導体基板と、
前記SiC半導体基板にショットキ接触するショットキ金属層と、
前記ショットキ金属層に積層されたボンディングメタル層と、
前記SiC半導体基板の前記ショットキ金属層を有する面とは反対の面に形成され、前記SiC半導体基板にオーミック接触するオーミック金属層と、
前記オーミック金属層の前記SiC半導体基板とは反対の面に形成され、前記オーミック金属層側から順に積層されたTi層、Ni層およびAg層を有するメタル層とを含み、
前記ショットキ金属層は、柱状の結晶粒からなる多結晶構造の金属層と、前記金属層の柱状の結晶粒の表面および粒界に形成された、金属窒化物または金属酸化物を含むバリア層とを含み、
前記金属層が、Mo、W、Ti、Hf、Zr、Cr、Ni、Fe、NbおよびTaからなる金属群から選択した2つ以上の金属を含む、半導体装置。 - 前記金属窒化物が前記金属層の構成金属の窒化物であり、前記金属酸化物が前記金属層の構成金属の酸化物である、請求項1記載の半導体装置。
- 前記金属窒化物が前記金属層を構成する金属以外の金属の窒化物であり、前記金属酸化物が前記金属層を構成する金属以外の金属の酸化物である、請求項1記載の半導体装置。
- 前記ボンディングメタル層が、Alからなる、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記金属層がスパッタリングによって形成された、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記バリア層が、窒素または酸素を含む雰囲気中におけるスパッタリングによって形成された、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記金属層が、TiおよびNiを含む、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記バリア層は、Mo、W、Ti、Hf、Zr、Cr、Ni、Fe、NbおよびTaからなる金属群から選択した1つ以上の金属の窒化物を含む金属窒化物層、または前記金属群から選択した1つ以上の金属の酸化物を含む金属酸化物層を含む、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記オーミック金属層がNiを含む、請求項1〜8のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011103810A JP5419922B2 (ja) | 2011-05-06 | 2011-05-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011103810A JP5419922B2 (ja) | 2011-05-06 | 2011-05-06 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005051687A Division JP4814533B2 (ja) | 2005-02-25 | 2005-02-25 | 半導体装置およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013214915A Division JP5709333B2 (ja) | 2013-10-15 | 2013-10-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011146753A JP2011146753A (ja) | 2011-07-28 |
JP5419922B2 true JP5419922B2 (ja) | 2014-02-19 |
Family
ID=44461250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011103810A Active JP5419922B2 (ja) | 2011-05-06 | 2011-05-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5419922B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7195086B2 (ja) * | 2018-08-29 | 2022-12-23 | 新電元工業株式会社 | 炭化ケイ素半導体装置及び炭化ケイ素半導体装置の製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61180476A (ja) * | 1985-02-05 | 1986-08-13 | Nec Corp | 半導体装置 |
JPS6390175A (ja) * | 1986-10-03 | 1988-04-21 | Toshiba Corp | 化合物半導体電界効果トランジスタの製造方法 |
JPH0677467A (ja) * | 1992-08-25 | 1994-03-18 | Shindengen Electric Mfg Co Ltd | ショットキバリア半導体装置 |
JPH06104424A (ja) * | 1992-09-18 | 1994-04-15 | Seiko Instr Inc | ショットキバリヤ型ダイオード及びその製造方法 |
JP3890311B2 (ja) * | 2002-03-28 | 2007-03-07 | ローム株式会社 | 半導体装置およびその製造方法 |
JP2004022878A (ja) * | 2002-06-18 | 2004-01-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP3970142B2 (ja) * | 2002-09-20 | 2007-09-05 | 新電元工業株式会社 | 炭化けい素のオーミック電極構造および半導体装置 |
JP2005005486A (ja) * | 2003-06-12 | 2005-01-06 | Shindengen Electric Mfg Co Ltd | 炭化けい素半導体装置 |
-
2011
- 2011-05-06 JP JP2011103810A patent/JP5419922B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011146753A (ja) | 2011-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4814533B2 (ja) | 半導体装置およびその製造方法 | |
JP4814532B2 (ja) | 半導体装置およびその製造方法 | |
JP4858791B2 (ja) | 半導体装置およびその製造方法 | |
JP3890311B2 (ja) | 半導体装置およびその製造方法 | |
US20140252376A1 (en) | Silicon carbide substrate, method for manufacturing same and method for manufacturing silicon carbide semiconductor device | |
JP6390745B2 (ja) | 炭化珪素半導体装置の製造方法 | |
WO2013150889A1 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2011176015A (ja) | ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法 | |
US9768260B2 (en) | Fabrication method of silicon carbide semiconductor apparatus and silicon carbide semiconductor apparatus fabricated thereby | |
US9269579B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP5401356B2 (ja) | 半導体装置の製造方法 | |
JP2010129585A (ja) | 半導体装置の製造方法 | |
JP4379305B2 (ja) | 半導体装置 | |
JP5709333B2 (ja) | 半導体装置 | |
JP2015198131A (ja) | 炭化珪素半導体装置の製造方法 | |
JP5419922B2 (ja) | 半導体装置 | |
JP4091931B2 (ja) | SiC半導体装置およびSiC半導体装置の製造方法 | |
JP6648574B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP5324076B2 (ja) | 窒化物半導体用ショットキー電極および窒化物半導体装置 | |
JP5562211B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2011176183A (ja) | 半導体装置の製造方法 | |
JP4038498B2 (ja) | 半導体素子および半導体素子の製造方法 | |
JP2004022796A (ja) | 炭化珪素半導体素子およびその形成方法 | |
JP6808952B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP6080961B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110509 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130530 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130530 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130725 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130815 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131015 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131119 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5419922 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |