JP4406859B2 - アナログ信号入力型デジタル演算回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、たとえば2つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できるアナログ信号入力型デジタル演算回路に関する。
【0002】
【従来の技術】
図40(A),(B),(C)に、従来のアナログ信号入力型デジタル演算回路を示す。図40(A)では、2つのアナログ電圧信号V1,V2を入力とする差動増幅回路91の出力をA/D変換して出力する回路の一例を示す。この差動増幅回路91では、V1の入力端子およびV2の入力端子とオペアンプAの(−)端子との間に抵抗R1がそれぞれ接続され、オペアンプAの出力端子と(−)端子との間およびV2の入力端子とグランドとの間に抵抗R2が接続されている。この差動増幅回路91の出力電圧は、Vo=(R2/R1)×(V2−V1)となる。VoはA/D変換器92によりデジタル信号に変換されて出力される。
【0003】
図40(B)に、アナログ電圧信号Vsを入力とする微分回路93の出力をA/D変換して出力する回路の一例を示す。この微分回路93では、入力端子とオペアンプAの(−)端子との間にコンデンサCsが接続され、オペアンプAの出力端子とオペアンプAの(−)端子との間に帰還抵抗Rfが接続され、オペアンプAの(+)端子はグランドに接続されている。この微分回路93の入出力端子間を流れる電流I1は、I1=Cs×(dVs/dt)となる。I1はA/D変換器94によりデジタル信号に変換されて出力される。
【0004】
図40(C)に、アナログ電流信号Isを入力とする積分回路95の出力をA/D変換して出力する回路の一例を示す。この積分回路95では、入力端子とオペアンプAの(−)端子との間に抵抗Rsが接続され、オペアンプAの出力端子とオペアンプAの(−)端子との間に帰還コンデンサCfが接続され、オペアンプAの(+)端子はグランドに接続されている。この差動増幅器95の出力電圧Voは、Vo=−(1/Cs)∫Isdtとなる。VoはA/D変換器96によりデジタル信号に変換されて出力される。
【0005】
また、図示はしないが、アナログ信号を、A/D変換器によりデジタル信号に変換した後に、デジタル演算回路により、デジタル処理(差動増幅処理、微分処理、積分処理等)が行われることもある。
【0006】
【発明が解決しようとする課題】
ところで、図40(A),(B),(C)のアナログ信号入力型デジタル演算回路では、差動増幅回路91、微分回路93、積分回路95からのアナログ信号をA/D変換器92,94,96により、それぞれデジタル信号に変換しているため、回路の大きさが大きくなる。また、図40(A),(B),(C)の回路では、高速のものでも数百ns〜数μsの応答時間の遅れが生じる。この時間遅れは、数MHzオーダのデジタル信号の1周期に相当する。このため、これらの回路は、数MHz〜数百MHzオーダのデジタル信号の信号レベル検出には不向きである。
【0007】
さらに、デジタル演算回路により、デジタル処理(差動増幅処理、微分処理、積分処理等)を行う回路では、処理には時間がかかり、たとえば数百kHzのオーダのデジタル信号の信号レベル検出しかできず、数MHz〜数百MHzオーダのデジタル信号の演算には不向きである。
【0008】
本発明の目的は、たとえば2つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できるアナログ信号入力型デジタル演算回路を提供することにある。
【0009】
【課題を解決するための手段】
第1発明のアナログ信号入力型デジタル演算回路(以下、単に「デジタル演算回路」と言う)の一態様は、
第1のアナログ信号を入力し当該アナログ信号を第1のパルス信号に変換して出力し、または前記第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、
第2のアナログ信号を入力し当該アナログ信号を第2のパルス信号に変換して出力する第2の発振回路と、
前記第1の発振回路からの第1のパルス信号と、前記第2の発振回路からの第2のパルス信号とを入力し、所定の検出クロックにより、
(a)前記第1の発振回路からの前記第1のパルス信号のパルス幅と前記第2の発振回路からの前記第2のパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、
(b)前記第1の発振回路からの前記第1のパルス信号のパルス幅と前記第2の発振回路からの前記第2のパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とする(請求項1)。
【0010】
第1発明の上記一の態様では、上記(a)の処理を行う場合において、前記デジタル差分検出回路は、前記第1の発振回路からの前記第1のパルス信号の所定回数目のオン期間と前記第2の発振回路からの前記第2のパルス信号の前記所定回数目のオン期間との差分を検出し、前記第1の発振回路からの前記第1のパルス信号の所定回数目のオフ期間と前記第2の発振回路からの前記第2のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、前記第1の発振回路からの前記第1のパルス信号の周期と前記第2の発振回路からの前記第2のパルス信号の周期との差分を検出することができる。
【0011】
第1発明の他の態様は、第1のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第h(hは1以上の整数)の発振回路要素の何れかから出力する第1の発振回路と、第2のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第h′(h′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、前記第1の発振回路の前記第1〜第hの発振回路要素からの信号を入力して前記第1のアナログ信号の値を示すパルス信号を特定するとともに、前記第2の発振回路の前記第1〜第h′の発振回路要素からの信号を入力して前記第2のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、(a)前記第1のアナログ信号の値を示すパルス信号のパルス幅と前記第2のアナログ信号の値を示すパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、(b)前記第1のアナログ信号の値を示すパルス信号のパルス幅と前記第2のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路とを備えたことを特徴とする。
【0012】
第1発明の更に他の態様は、第1のアナログ信号に相当する所定のパルス信号を単一の発振回路要素から出力する第1の発振回路と、第2のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第h′(h′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、前記第2の発振回路の前記第1〜第h′の発振回路要素からの信号を入力して前記第2のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、(a)前記第1のアナログ信号に相当するパルス信号のパルス幅と前記第2のアナログ信号の値を示すパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、(b)前記第1のアナログ信号に相当するパルス信号のパルス幅と前記第2のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路とを備えたことを特徴とする。
【0013】
第1発明の上記2つの他の態様では、上記(a)の処理を行う場合において、前記デジタル差分検出回路は、前記第1のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第2のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、前記第1のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第2のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、前記第1のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第2のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出することができる。
【0014】
第2発明のデジタル演算回路の一態様は、第1のアナログ信号を入力し当該アナログ信号を第1のパルス信号に変換して出力し、または前記第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、第2のアナログ信号を入力し当該アナログ信号を第2のパルス信号に変換して出力する第2の発振回路と、前記第1の発振回路からの前記第1のパルス信号を入力する第1のシフトレジスタと、前記第2の発振回路からの前記第2のパルス信号を入力する第2のシフトレジスタと、前記第1のシフトレジスタの値と前記第2のシフトレジスタとの値とを入力し、(a)前記第1のシフトレジスタの値と前記第2のシフトレジスタの値との差分を出力し、または、(b)前記第1のシフトレジスタの値と前記第1のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【0015】
第2発明の他の態様は、第1のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第i(iは1以上の整数)の発振回路要素の何れかから出力する第1の発振回路と、第2のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第1〜第i′(i′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、前記第1の発振回路の前記第1〜第iの発振回路要素からのパルス信号をそれぞれ入力する第1〜第iのシフトレジスタからなる第1のシフトレジスタ群と、前記第2の発振回路の前記第1〜第i′の発振回路要素からのパルス信号をそれぞれ入力する第1〜第i′のシフトレジスタからなる第2のシフトレジスタ群と、前記第1のシフトレジスタ群の第1〜第iのシフトレジスタの値から第1のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第2のシフトレジスタ群の第1〜第i′のシフトレジスタの値から第2のアナログ信号の値を示すシフトレジスタを特定し、(a)前記第1のアナログ信号の値を示すシフトレジスタの値と前記第2のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、(b)前記第1のアナログ信号の値を示すシフトレジスタの値と前記第2のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備え、前記デジタル差分検出回路は、前記シフトレジスタの前記特定に際して、連続する、最終ビットあるいはそれより前の連続する複数ビットが1のシフトレジスタを検出し、それらの検出したシフトレジスタの1段上のシフトレジスタを、対象とするシフトレジスタとして特定し、または、連続する、最先ビットあるいは所定ビット目以降の連続する複数ビットが0のシフトレジスタを検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタを、対象とする前記シフトレジスタとして特定することを特徴とする。
【0016】
第2発明のさらに他の態様は、第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、第2のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第1〜第i′(i′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、前記第1の発振回路からのパルス信号を入力するシフトレジスタと、前記第2の発振回路の前記第1〜第i′の発振回路要素からのパルス信号をそれぞれ入力する第1〜第i′のシフトレジスタからなるシフトレジスタ群と、前記シフトレジスタ群の第1〜第i′のシフトレジスタの値から第2のアナログ信号の値を示すシフトレジスタを特定し、(a)前記第1の発振回路からのパルス信号を入力するシフトレジスタの値と前記第2のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、(b)前記第1の発振回路からのパルス信号を入力するシフトレジスタの値と、前記第2のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備え、前記デジタル差分検出回路は、前記シフトレジスタの前記特定に際して、連続する、最終ビットあるいはそれより前の連続する複数ビットが1のシフトレジスタを検出し、それらの検出したシフトレジスタの1段上のシフトレジスタを、対象とするシフトレジスタとして特定し、または、連続する、最先ビットあるいは所定ビット目以降の連続する複数ビットが0のシフトレジスタを検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタを、対象とする前記シフトレジスタとして特定することを特徴とする。
【0017】
第3発明は、第1のアナログ信号を入力し当該アナログ信号を第1のパルス信号に変換して出力し、または前記第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、第2のアナログ信号を入力し当該アナログ信号を第2のパルス信号に変換して出力する第2の発振回路と、前記第1の発振回路からの前記第1のパルス信号を入力する第1のカウンタと、前記第2の発振回路からの前記第2のパルス信号を入力する第2のカウンタと、前記第1のカウンタの値と前記第2のカウンタの値とを入力し、(a)前記第1のカウンタの値と前記第2のカウンタの値との差分を出力し、または、(b)前記第1のカウンタの値と前記第1のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【0018】
第3発明の他の態様は、第1のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第j(jは1以上の整数)の発振回路要素の何れかから出力する第1の発振回路と、第2のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第1〜第j′(j′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、前記第1の発振回路の前記第1〜第jの発振回路要素からのパルス信号をそれぞれ入力する第1〜第jのカウンタからなる第1のカウンタ群と、前記第2の発振回路の前記第1〜第j′の発振回路要素からのパルス信号をそれぞれ入力する第1〜第j′のカウンタからなる第2のカウンタ群と、前記第1のカウンタ群の第1〜第jのカウンタの値から第1のアナログ信号の値を示すカウンタを特定するとともに、前記第2のカウンタ群の第1〜第i′のカウンタの値から第2のアナログ信号の値を示すカウンタを特定し、(a)前記第1のアナログ信号の値を示すカウンタの値と前記第2のアナログ信号の値を示すカウンタの値との差分を出力し、または、(b)前記第1のアナログ信号の値を示すカウンタの値と前記第2のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備え、前記デジタル差分検出回路は、前記カウンタの前記特定に際して、連続する、最上位桁、あるいはそれより下位の連続する複数桁が1のカウンタを検出し、それらの検出したカウンタの1段上のカウンタを、対象とするカウンタとして特定し、または、連続する、最下位桁、あるいは所定桁より上位の連続する複数桁が0のカウンタを検出し、それらの検出したカウンタのうち最下段のカウンタを、対象とする前記カウンタとして特定することを特徴とする。
【0019】
第3発明のさらに他の態様は、第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、第2のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第1〜第j′(j′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、前記第1の発振回路からのパルス信号を入力するカウンタと、前記第2の発振回路の前記第1〜第j′の発振回路要素からのパルス信号をそれぞれ入力する第1〜第j′のカウンタからなるカウンタ群と、前記カウンタ群の第1〜第j′のカウンタの値から第2のアナログ信号の値を示すカウンタを特定し、(a)前記第1の発振回路からのパルス信号を入力するカウンタの値と前記第2のアナログ信号の値を示すカウンタの値との差分を出力し、または、(b)前記第1の発振回路からのパルス信号を入力するカウンタの値と、前記第2のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備え、前記デジタル差分検出回路は、前記カウンタの前記特定に際して、連続する、最上位桁、あるいはそれより下位の連続する複数桁が1のカウンタを検出し、それらの検出したカウンタの1段上のカウンタを、対象とするカウンタとして特定し、または、連続する、最下位桁、あるいは所定桁より上位の連続する複数桁が0のカウンタを検出し、それらの検出したカウンタのうち最下段のカウンタを、対象とする前記カウンタとして特定することを特徴とする。
【0020】
第1発明、第2発明および第3発明では、前記第1の発振回路および前記第2の発振回路を、電圧制御発振器または電流制御発振器により構成することができる。
【0021】
第4発明は、第1のアナログ信号を入力し、当該アナログ信号を積分して第1のアナログ波形を生成する第1の波形生成回路と、第2のアナログ信号を入力し、当該アナログ信号を積分して第2のアナログ波形を生成する第2の波形生成回路と、前記第1の波形生成回路からの前記第1のアナログ波形と、前記第2の波形生成回路からの第2のアナログ波形とを入力し、所定の検出クロックにより、(a)前記第1の波形生成回路からの前記第1のアナログ波形が所定値に達するまでの時間と前記第2の波形生成回路からの前記第2のアナログ波形が所定値に達するまでの時間との差分を前記検出クロックの分解能で検出して出力し、または、(b)前記第1の波形生成回路からの前記第1のアナログ波形が所定値に達するまでの時間と前記第2の波形生成回路からの前記前記第2のアナログ波形が所定値に達するまでの時間を検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路とを備えたことを特徴とする。
【0022】
第4発明の他の態様は、第1のアナログ信号を入力する、動作レンジが段階的に異なる第1〜第k(kは1以上の整数)の積分回路要素からなる第1の波形生成回路と、第2のアナログ信号を入力する、動作レンジが段階的に異なる第1〜第k′(k′は2以上の整数)の積分回路要素からなる第2の波形生成回路と、前記第1の波形生成回路の前記第1〜第kの積分回路要素の出力値から第1のアナログ信号の値を示す積分回路要素を特定するとともに、前記第2の波形生成回路の前記第1〜第k′の積分回路要素の出力値から第2のアナログ信号の値を示す積分回路要素を特定し、所定の検出クロックにより、(a)前記第1のアナログ信号の値を示す積分回路要素の出力値と前記第2のアナログ信号の値を示す積分回路要素の出力値との差分を前記検出クロックの分解能で検出して出力し、(b)前記第1のアナログ信号の値を示す積分回路要素の出力値と前記第2のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路とを備えたことを特徴とする。
【0023】
第4発明のさらに他の態様は、第1のアナログ信号を相当する信号を生成する第1の波形生成回路と、第2のアナログ信号を入力する、動作レンジが段階的に異なる第1〜第k′(k′は2以上の整数)の積分回路要素からなる第2の波形生成回路と、前記第2の波形生成回路の前記第1〜第k′の波形生成回路要素からの信号を入力して前記第2のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、(a)前記第1の波形生成回路の出力値と前記第2のアナログ信号の値を示す積分回路要素の出力値との差分を前記検出クロックの分解能で検出して出力し、
(b)前記第1の波形生成回路の出力値と前記第2のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路と、を備えたことを特徴とする。
【0024】
第1発明、第2発明、第3発明、第4発明では、外部クロック、自己を構成する要素の何れかが生成するクロックにより、回路全体が同期駆動することができる。
【0025】
また、第1発明、第2発明、第3発明では、第1の発振回路の駆動クロックと、第2の発振回路の駆動クロックとを異ならせることができる。
【0026】
第1発明、第2発明、第3発明、第4発明では、さらに、前記デジタル差分検出回路の後段に、入力デジタル値に定数を乗算して出力するデジタル定数乗算器、入力デジタル値を時間微分して出力するデジタル微分器、入力デジタル値を時間積分して出力するデジタル積分器のうちの1つ、またはこれらの結合回路を接続することができる。
【0027】
第1発明、第2発明、第3発明、第4発明では、デジタル差分検出回路は、入力した信号の同士の差分演算のほか、入力した信号の一方または双方についての、所定数の加算、減算、乗算、除算、あるいは微分、積分演算、フィルタリング演算、これらを組み合わせた演算を行うことができる。
【0029】
以上説明したように、第1発明、第2発明、第3発明、第4発明では、たとえば2つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に、四則演算、微分、積分、フィルタリング処理を施した後それらの差分を高速でデジタル演算できる。
第1発明、第2発明、第3発明、第4発明では、演算増幅器(オペアンプ)とA/Dコンバータで構成される回路に代えて使用することができる。第1発明、第2発明、第3発明、第4発明のデジタル演算回路は、その構成要素の全部または一部をICの一チップに内蔵することができる。
【0030】
【発明の実施の形態】
図1(A),(B)は、第1発明のデジタル演算回路の実施形態を示す機能ブロック図である。
【0031】
図1(A)において、デジタル演算回路1は、VCO111(第1発明における第1の発振回路)と、VCO112(第1発明における第2の発振回路)と、デジタル差分検出回路(以下、単に「差分検出回路」と言う)12とからなる。
【0032】
VCO111は、アナログ信号S1(第1発明における第1のアナログ信号)を入力し、これをパルス信号pf1(第1発明における第1のパルス信号)に変換し、VCO112はアナログ信号S2(第1発明における第2のアナログ信号)を入力しこれをパルス信号pf2(第1発明における第2のパルス信号)に変換する。
【0033】
図1(A)では、VCO111、VCO112および差分検出回路12には、共通のクロックCLCK1が入力されており、CLCK1の立上りで、VCO111、VCO112および差分検出回路12はリセットされる。また、CLCK1の立下りに同期するタイミングで、VCO111はパルス信号pf1を生成し、VCO112はパルス信号pf2を生成する。
【0034】
差分検出回路12は、本実施形態では、VCO111からのパルス信号pf1と、VCO112からのパルス信号pf2とを入力しこれら信号のパルス幅の差分を、検出タイミングDTで検出している。差分検出回路12は、図3(A),(B)、図4に示すように、パルス信号pf1の1回目のオン期間と、パルス信号pf2の1回目のオン期間との差分をクロックCLCK2(本発明における検出クロック:CLCK1の逓倍クロックとしてもよい)の分解能で検出する。図1(A)には示していないが、図3(A),(B)に示すSout1,Sout2は、差分検出回路12の内部出力であり、パルス信号pf1,pf2の各1回目のオン期間のどちらが長いかに応じて、Sout1,Sout2の一方がハイレベル信号として出力される。
【0035】
なお、差分検出回路12は、各パルス信号pf1,pf2の各2回目以降の回目のオン期間の差分を検出してもよいし、各パルス信号pf1,pf2の各1回目以降の回目のオフ期間の差分を検出してもよいし、各パルス信号pf1,pf2の各1回目以降の周期の差分を検出してもよい。
【0036】
図1(A)のデジタル演算回路1では、VCO111,VCO112,差分検出回路12を共通の外部CLCK1により駆動しているが、本発明はこれに限定されず、たとえばVCO111からのクロックによりVCO112,差分検出回路12を駆動するようにしてもよいし、VCO112からのクロックによりVCO111,差分検出回路12を駆動するようにしてもよいし、さらに差分検出回路12が生成する所定のクロックによりVCO111,VCO112を駆動するようにしてもよい。図2に、VCO111からのクロックによりVCO112,差分検出回路12を駆動するデジタル演算回路1を示す。
【0037】
以下に、第1発明の動作を説明する。差分検出回路12は、図4(A)に示すようにパルス信号pf1とパルス信号pf2とを入力し、図4(B)に示すようにパルス信号pf1の立下りと、パルス信号pf2の立下りとの差分を、CLCK2(検出クロック)により検出し、出力データ「dd・・・dd」を出力する。図4(B)ではパルス信号pf1の立上りから立下りまでのCLCK2の個数をNaで、パルス信号pf2の立上りから立下りまでのCLCK2の個数をNbで示し、CLCK2の周期をδtで表してある。
【0038】
図1(B)は、図1(A)のVCO111に代えて、発振器(VCOと同一符号111で示す)を用いたデジタル演算回路1を示すブロック図である。図1(B)において、発振器111は、アナログ信号に相当する周波数信号(パルス信号)に変換してパルス幅比較回路13に出力することができる。図1(B)における差分検出回路12の出力Soutは、図1(A)の差分検出回路12の出力と同様である。また、図1(B)でも、たとえば発振回路111からのクロックによりVCO112,差分検出回路12を駆動するようにしてもよいし、VCO112からのクロックにより発振回路111,差分検出回路12を駆動するようにしてもよいし、さらに差分検出回路12が生成する所定のクロックにより発振回路111,VCO112を駆動するようにしてもよい。
【0039】
図5は、第1の発振回路が、アナログ信号S1を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第h(hは1以上の整数:ただし、図5ではh≠1)の発振回路要素の何れかから出力し、第2の発振回路が、アナログ信号S2を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第h(hは2以上の整数)の発振回路要素の何れかから出力する実施形態を示す図である。
【0040】
図5において、デジタル演算回路1は、h個のVCO111(x)(x=1,2,・・・,h)(第1発明における第1〜第hの発振回路)と、h′個のVCO112(x)(x=1,2,・・・,h′)(第1発明における第1〜第h′の発振回路)と、差分検出回路12とからなる。
【0041】
VCO111(x),VCO112(x)の動作レンジは、図7に示すように段階的に異なっている。なお、図7では、VCO112(x)の動作レンジのみを示す。
たとえば、h=h′=8(VCO111(x),VCO112(x)のxが、1,2,・・・,8)である場合において、
VCO111(1),VCO112(1)の動作レンジ:0〜2V
VCO111(2),VCO112(2)の動作レンジ:2〜4V
・・・
VCO111(8),VCO112(8)の動作レンジ:14〜16V
のように設定することができる。
【0042】
差分検出回路12は、VCO特定回路1211,1212と、差分演算回路122とからなり、VCO111(x)、VCO112(x)および差分検出回路12には共通のCLCK1が入力されており、CLCK1の立上りで、VCO111(x)、VCO112(x)および差分検出回路12はリセットされる。また、CLCK1の立下りに同期するタイミングで、VCO111(x)はパルス信号pf1(x)(x=1,2,・・・,h)を生成し、VCO112(x)はパルス信号pf2(x)(x=1,2,・・・,h′)を生成する。
【0043】
VCO特定回路1211は、VCO111(x)からのパルス信号pf1(x)を入力し、アナログ信号S1の値を示すパルス信号を特定し、VCO特定回路1212は、VCO112(x)からのパルス信号pf2(x)を入力し、アナログ信号S2の値を示すパルス信号を特定する。差分演算回路122は、これらのパルス信号のパルス幅の差分を、CLCK2(検出クロック)により検出している。
【0044】
図5では、VCO111(x),VCO112(x)の入力信号(電圧)が動作レンジをオーバしたVCOのオン周期が短かく、したがってオン周期が当該レンジオーバしたときの周期よりも長いVCOのうち最小のオン周期にかかるVCOからのパルス信号を特定することができる。すなわち、VCO特定回路1211,1212は、レンジオーバした次の段のVCOのパルス信号を検出することで、アナログ信号S1,アナログ信号S2の値を示すVCOを特定することができる。
以上のように、動作範囲が狭いVCOを使用して、動作範囲が広い2つのアナログ信号の差分を検出することができる。
【0045】
図6は、図5のVCO111(x)に代えて、アナログ信号S1に相当するパルス信号を発生する発振器111を用いたデジタル演算回路1を示すブロック図である。図6において、発振器111は、アナログ信号S1の大きさに相当する周波数信号(パルス信号)を差分検出回路12に出力する。図6における差分検出回路12の出力Soutは、図5の差分検出回路12の出力と同様である。発振器111の動作レンジの値は、VCO112(x)の動作レンジをカバーしている。
【0046】
なお、図5のデジタル演算回路1では、VCO111(x),VCO112(x),差分検出回路12を共通のCLCK1により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路12が生成するクロックによりVCO111(x),VCO112(x)を駆動するようにしてもよい。また、図6のデジタル演算回路1では、発振器111,VCO112(x),差分検出回路12を共通のCLCK1により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路12が生成するクロックにより発振器111,VCO112(x)を駆動するようにしてもよいし、発振器111からのクロックによりVCO112(x),差分検出回路12を駆動するようにしてもよい。
【0047】
図8は3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図1(A)に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図8では、デジタル演算回路1は、アナログ信号S1を入力するVCO11(1)と、アナログ信号S2を入力するVCO11(2)と、第3のアナログ信号を入力するVCO11(3)と、VCO11(1),VCO11(2)からのパルス信号を入力する差分検出回路12(1)と、VCO11(2),VCO11(3)からのパルス信号を入力する差分検出回路12(2)とからなる。差分検出回路12(1)および差分検出回路12(2)は、図1(A)に示したデジタル演算回路1と同様の動作をすることができる。なお、図1(B)、図2、図5または図6に示したデジタル演算回路1を用いて図8に示したと同様のデジタル演算回路を構成することができる。
【0048】
本発明では、差分検出回路12は、アナログ信号S1に相当するデジタル信号、アナログ信号S1アナログ信号S2に相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
図9は、アナログ信号S1を2で除算した値に相当するデジタル値と、アナログ信号S2の値に相当するデジタル値との差分を出力する差分検出回路12を示している。図9において、差分検出回路12は、差分演算回路122と、パルス幅検出回路1231,1232と、レジスタ1241,1242と、レジスタ1251とからなる。上述した実施形態では、差分検出回路12は、図4(A),(B)に示したようにパルス信号pf1とpf2のオン期間の差を求めているが、図9では差分検出回路12は、パルス幅検出回路1231,1232がパルス信号pf1のパルス幅とパルス信号pf2のパルス幅とをそれぞれ検出する。パルス信号pf1を入力したパルス幅検出回路1231は、検出値を数値化してレジスタ1241に格納した後、この値(en−1,en−2,・・・,e2,e1,e0:D1)を右シフトした値(D1を(1/2)倍した値)をレジスタ1251に格納する。一方、パルス信号pf2を入力したパルス幅検出回路1232は、検出値を数値化してレジスタ1242に格納する(この値を、D2=fn−1,fn−2,・・・,f2,f1,f0で示す)。差分演算回路122は、レジスタ1251の値と、レジスタ1242の値との差分を演算して演算結果((1/2)×D1−D2)をSoutとして出力する。
【0049】
図10(A),(B)は、第2発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図10(A)において、デジタル演算回路2は、VCO211(第2発明における第1の発振回路)と、VCO212(第2発明における第2の発振回路)と、差分検出回路22と、2つのシフトレジスタ231,232とからなる。
【0050】
VCO211はアナログ信号S1(第2発明における第1のアナログ信号)を入力しパルス信号pf1(第2発明における第1のパルス信号)を生成し、VCO212はアナログ信号S2(第2発明における第2のアナログ信号)を入力し、これをパルス信号pf2(第2発明における第2のパルス信号)に変換する。
【0051】
図10(A)では、VCO211,VCO212および差分検出回路22には、共通のCLCK1が入力されている。CLCK1の立上りで、VCO211,VCO212および差分検出回路22はリセットされる。また、CLCK1の立下りに同期するタイミングで、VCO211はパルス信号pf1を生成し、VCO212はパルス信号pf2を生成する。
【0052】
シフトレジスタ231,232は、VCO211からのパルス信号pf1と、VCO212からのパルス信号pf2とを入力し、順次ビットの値を増やす。
【0053】
差分検出回路22は、シフトレジスタ231とシフトレジスタ232の値の差分を、所定の検出タイミングDTで検出し、これを数値データ「dd・・・dd」に変換し、アナログ信号S1とアナログ信号S2との差分として出力する。
【0054】
なお、図10(A)のデジタル演算回路2では、VCO211,VCO212,差分検出回路22、シフトレジスタ231,232を共通の外部CLCK1により駆動しているが、本発明はこれに限定されず、たとえばVCO211からのクロックによりVCO212,差分検出回路22を駆動するようにしてもよいし、VCO212からのクロックによりVCO211,差分検出回路22を駆動するようにしてもよいし、さらに差分検出回路22が生成する所定のクロックによりVCO211,212を駆動するようにしてもよいし、またさらにシフトレジスタ231,232の双方または一方があふれたときのタイミングにより、VCO211,VCO212、差分検出回路22、シフトレジスタ231,232を駆動するようにしてもよい。
【0055】
図11に、差分検出回路22からのクロックによりVCO211,212、シフトレジスタ231,232、差分検出回路22を駆動するデジタル演算回路2を示す。K1,K2は、シフトレジスタ231,232の最終ビットの出力であり、何れかのシフトレジスタがあふれたときは、ORゲート101,102を介してパルス発生器103がCLCK1を生成してVCO211,212、シフトレジスタ231,232、差分検出回路22をリセットする。また、図11において、差分検出回路32の出力Sout(「「dd・・・dd」」は、シフトレジスタ231,232の差分値である。
【0056】
図12(A),(B),(C)を参照して、図10(A)のデジタル演算回路2の動作を説明する。
図12(A)では第1のシフトレジスタ231のビットをa0〜aN−1で示し、第2のシフトレジスタ232のビットをb0〜bN−1で示してある。図12(B)では、a0〜aN−1=1、b0〜bf=1,bf+1〜bN−1=0の場合を示している。図12(A)において、差分検出回路22は、第1のシフトレジスタ231のビット「1」の個数と、第2のシフトレジスタ232のビット「1」の個数との差分を演算し、図12(C)に示すような演算結果を数値データデータ(dd・・・d)として出力する。
【0057】
図13は、第1の発振回路が、アナログ信号S1を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第i(iは1以上の整数:ただし、図13ではi≠1)の発振回路要素の何れかから出力し、第2の発振回路が、アナログ信号S2を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第i′(i′は2以上の整数)の発振回路要素の何れかから出力する実施形態を示す図である。
【0058】
図13において、デジタル演算回路2は、i個のVCO211(x)(x=1,2,・・・,i)(第2発明における第1〜第iの発振回路)と、i′個のVCO212(x)(x=1,2,・・・,i′)(第2発明における第1〜第i′の発振回路)と、差分検出回路22と、i個のシフトレジスタ231(x)(x=1,2,・・・,i)(第2発明における第1〜第iのシフトレジスタ)と、i′個のシフトレジスタ232(x)(x=1,2,・・・,i′)(第2発明における第1〜第i′のシフトレジスタ)とからなる。
【0059】
VCO211(x),VCO212(x)の動作レンジは、図7において、図5のVCO112(x)について示したように段階的に異なっている。シフトレジスタ231(x)はVCO211(x)からのパルス信号pf1(x)(x=1,2,・・・,i)を入力してビット「1」を順次増やし、シフトレジスタ232(x)はVCO212(x)からのパルス信号pf2(x)(x=1,2,・・・,i′)を入力してビット「1」を順次増やす。そして、シフトレジスタ231(x),232(x)の値は差分検出回路22に出力される。
【0060】
図13において、差分検出回路22は、シフトレジスタ特定回路2211,2212と、差分演算回路222とからなり、VCO211(x)、VCO212(x)および差分検出回路22には共通のCLCK1が入力されており、CLCK1の立上りで、VCO211(x)、VCO212(x)および差分検出回路22はリセットされる。また、CLCK1の立下りに同期するタイミングで、VCO211(x)はパルス信号pf1(x)(x=1,2,・・・,i)を生成し、VCO212(x)はパルス信号pf2(x)(x=1,2,・・・,i′)を生成する。
【0061】
シフトレジスタ特定回路2211は、シフトレジスタ231(x)からの信号を入力し、アナログ信号S1の値を示すシフトレジスタを特定し、シフトレジスタ特定回路2212は、シフトレジスタ322(x)からの信号を入力し、アナログ信号S2の値を示すシフトレジスタを特定する。
図13では、たとえば連続する、最終ビット(あるいはそれより前の連続する複数ビット)が1のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタの1段上のシフトレジスタを、対象とするシフトレジスタとして特定することができる。また、たとえば、連続する、最先ビット(あるいは所定ビット目以降の連続する複数ビット)が0のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタ(または、前記所定の検出期間の設定によっては、それより1段下のシフトレジスタ)を、対象とするシフトレジスタとして特定することができる。もちろん、これらの検出手法を併用することもできる。
また、誤差を考慮して、複数回(たとえば2回)上記の検出を行い、アナログ信号S1,S2の値を示すシフトレジスタの値が同一のときに、当該シフトレジスタを、特定すべきシフトレジスタとして確定することができる。この場合、2回目の検出においては、1回目の検出において特定されるべきシフトレジスタとして、変化の傾向を考慮して、候補にあげられたシフトレジスタの前後段のシフトレジスタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたシフトレジスタの値に、当該シフトレジスタが何番目の段かに応じた値が加算される。
以上のように、動作範囲が狭いVCOを使用して、動作範囲が広い2つのアナログ信号の差分を検出することができる。
【0062】
図14は、図13のVCO211(x)に代えて、アナログ信号S1に相当するパルス信号を発生する発振器211を用いたデジタル演算回路2を示すブロック図である。図14において、発振器211は、アナログ信号S1の大きさに相当する周波数信号(パルス信号)をシフトレジスタ231に出力し、シフトレジスタ231の値は差分検出回路22に出力される。なお、発振器211の動作レンジの値は、VCO212(x)の動作レンジをカバーしている。
【0063】
なお、図13のデジタル演算回路2では、VCO211(x),VCO212(x),差分検出回路22、シフトレジスタ231(x),シフトレジスタ232(x)を共通のCLCK1により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路22が生成するクロックによりVCO211(x),VCO212(x)、シフトレジスタ231(x),シフトレジスタ232(x)を駆動するようにしてもよい。
また、図14のデジタル演算回路2では、発振器211,VCO212(x),差分検出回路22、シフトレジスタ231,シフトレジスタ232(x)を共通のCLCK1により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路22が生成するクロックにより発振器211,VCO212(x)、シフトレジスタ231,シフトレジスタ232(x)を駆動するようにしてもよいし、発振器211からのクロックによりVCO212(x),差分検出回路22、シフトレジスタ231,シフトレジスタ232(x)を駆動するようにしてもよい。
【0064】
図15は3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図10(A)に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図15では、デジタル演算回路2は、アナログ信号S1を入力するVCO21(1)と、アナログ信号S2を入力するVCO21(2)と、第3のアナログ信号を入力するVCO21(3)と、これらVCOに接続されたシフトレジスタ231(1),231(2),231(3)と、シフトレジスタ231(1),231(2)からの信号を入力する差分検出回路22(1)と、シフトレジスタ231(2),231(3)からの信号を入力する差分検出回路22(2)とからなる。差分検出回路22(1)および差分検出回路22(2)は、図13(A)に示したデジタル演算回路2と同様の動作をすることができる。なお、図10(B)、図11、図13および図14に示したデジタル演算回路2を用いて図15に示したと同様のデジタル演算回路を構成することができる。
【0065】
本発明では、差分検出回路22は、アナログ信号S1に相当するデジタル信号、アナログ信号S2に相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
図16(A)は、アナログ信号S1に所定バイアスを加えた信号値に相当するデジタル値と、アナログ信号S2の値に相当するデジタル値との差分を出力する差分検出回路22を示している。図16(A)において、差分検出回路22は、差分演算回路222と、レジスタ2231とからなる。図16(A)では差分検出回路22は、シフトレジスタ211(第2発明の第1のシフトレジスタ)の値D1に1ビット分加算したレジスタ2231のビット列(1,a0,a1,・・・,aN−2)の「1」の個数D1+1と、シフトレジスタ211のビット列(b0,b1,・・・,bN−2,bN−1)の「1」の個数D2との差分を演算して演算結果((D1−1)−D2)をSoutとして出力する。
【0066】
図16(B)は、アナログ信号S1に所定値を乗算した信号値に相当するデジタル値と、アナログ信号S2の値に相当するデジタル値との差分を出力する差分検出回路22を示している。図16(B)において、差分検出回路22は、差分演算回路222と、シフトレジスタ211(第2発明の第1のシフトレジスタ)からの値を数値化して格納するレジスタ2241と、シフトレジスタ212(第2発明の第2のシフトレジスタ)からの値を数値化して格納するレジスタ2242と、レジスタ2241からの数値を除算して格納するレジスタ2251とからなる。図16(B)では差分検出回路22は、レジスタ2241の値(en−1,en−2,・・・,e1,e0:D1)を2で除算し、除算結果(0,en−1,・・・,e2,e1:(1/2)×D1)をレジスタ2251に格納する一方、このレジスタ2251の値とレジスタ2242の値(fn−1,fn−2,・・・,f1,f0:D2)との差分を演算し、演算結果((1/2)×D1−D2)をSoutとして出力する。
【0067】
図17(A),(B)は、第3発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図17(A)において、デジタル演算回路3は、VCO311(第3発明における第1の発振回路)と、VCO312(第3発明における第2の発振回路)と、差分検出回路32と、2つのカウンタ331,332とからなる。
【0068】
VCO311はアナログ信号S1(第3発明における第1のアナログ信号)を入力しパルス信号pf1(第3発明における第1のパルス信号)を生成し、VCO312はアナログ信号S2(第3発明における第2のアナログ信号)を入力し、これをパルス信号pf2(第3発明における第2のパルス信号)に変換する。
【0069】
図17(A)では、VCO311,VCO312および差分検出回路32には、共通のCLCK1が入力されている。CLCK1の立上りで、VCO311,VCO312および差分検出回路32はリセットされる。また、CLCK1の立下りに同期するタイミングで、VCO311はパルス信号pf1を生成し、VCO312はパルス信号pf2を生成する。
【0070】
カウンタ331,332は、VCO311からのパルス信号pf1と、VCO312からのパルス信号pf2とを入力し、それぞれパルス個数を計数している。
差分検出回路32は、所定の検出タイミングDTでカウンタ331とカウンタ331の値の差を検出タイミングDTで検出し、これをアナログ信号S1とアナログ信号S2との差分として出力する。
【0071】
なお、図17(A)のデジタル演算回路3では、VCO311,VCO312,差分検出回路32、カウンタ331,332を共通の外部CLCK1により駆動しているが、本発明はこれに限定されず、たとえばVCO311からのクロックによりVCO312,差分検出回路32を駆動するようにしてもよいし、VCO312からのクロックによりVCO311,差分検出回路32を駆動するようにしてもよいし、さらに差分検出回路32が生成する所定のクロックによりVCO311,VCO312を駆動するようにしてもよいし、またさらにカウンタ311,312の双方または一方があふれたときのタイミングにより、VCO311,312、差分検出回路22、カウンタ331,332を駆動するようにしてもよい。図18に、差分検出回路32からのクロックによりVCO311,312、カウンタ311,312、差分検出回路32を駆動するデジタル演算回路3を示す。K3は、検出タイミングDTでカウンタ331とカウンタ331の値の差分を検出し、この差分の検出により生成される信号K3に基づきパルス発生器103がCLCK1を生成し、VCO311,312、カウンタ311,312、差分検出回路22をリセットする。また、図18において、差分検出回路32の出力Sout(「dd・・・dd」)は、カウンタ311,312の差分値である。
【0072】
図19は、第1の発振回路が、アナログ信号S1を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第j(jは1以上の整数:ただし、図19ではi≠1)の発振回路要素の何れかから出力し、第2の発振回路が、アナログ信号S2を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第j′(j′は2以上の整数)の発振回路要素の何れかから出力する実施形態を示す図である。
【0073】
図19において、デジタル演算回路3は、図13のデジタル演算回路2において、j個のVCO211(x)に代えてj個のVCO311(x)(第3発明における第1〜第jの発振回路)を用い、図13のデジタル演算回路2において、j′個のVCO212(x)に代えてj′個のVCO312(x)を用い(第3発明における第1〜第j′の発振回路)と、図13の差分検出回路22に代えて差分検出回路32を用い、図13のj個のシフトレジスタ231(x)に代えてj個のカウンタ331(x)(x=1,2,・・・,j)(第3発明における第1〜第jのカウンタ)を用い、図13のj′個のシフトレジスタ232(x)に代えてj′個のカウンタ332(x)(x=1,2,・・・,j′)(第3発明における第1〜第j′のカウンタ)を用いている。
【0074】
図19において、差分検出回路32はカウンタ特定回路3211,3212と、差分演算回路322とからなる。差分検出回路32は、カウンタ331(x)からの信号を入力し、アナログ信号S1の値を示すカウンタを特定し、カウンタ特定回路3212は、カウンタ322(x)からの信号を入力し、アナログ信号S2の値を示すカウンタを特定する。
【0075】
図19では、たとえば連続する、最上位桁(あるいはそれより下位の連続する複数桁)が1のカウンタを所定期間内に検出し、それらの検出したカウンタの1段上のカウンタを、対象とするカウンタとして特定することができる。また、たとえば、連続する、最下位桁(あるいは所定桁より上位の連続する複数桁)が0のカウンタを所定期間内に検出し、それらの検出したカウンタのうち最下段のカウンタ(または、前記所定の検出期間の設定によっては、それより1段下のカウンタ)を、対象とするカウンタとして特定することができる。もちろん、これらの検出手法を併用することもできる。
また、誤差を考慮して、複数回(たとえば2回)上記の検出を行い、アナログ信号S1,S2の値を示すカウンタの値が同一のときに、当該カウンタを、特定すべきカウンタとして確定することができる。この場合、2回目の検出においては、1回目の検出において特定されるべきカウンタとして、変化の傾向を考慮してたとえば候補にあげられたカウンタの前後段のカウンタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたカウンタの値に、当該カウンタが何番目の段かに応じた値が加算される。
【0076】
以上のように、動作範囲が狭いVCOを使用して、動作範囲が広い2つのアナログ信号の差分を検出することができる。
【0077】
図20は、図19のVCO311(x)に代えて、アナログ信号S1に相当するパルス信号を発生する発振器311を用いたデジタル演算回路3を示すブロック図である。図20において、発振器311は、アナログ信号S1の大きさに相当する周波数信号(パルス信号)をカウンタ331に出力し、カウンタ331の値は差分検出回路32に出力される。なお、発振器311の動作レンジの値は、VCO312(x)の動作レンジをカバーしている。
【0078】
なお、図19のデジタル演算回路3では、VCO311(x),VCO312(x),差分検出回路32、カウンタ331(x),カウンタ332(x)を共通のCLCK1により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路32が生成するクロックによりVCO311(x),VCO312(x)、カウンタ331(x),カウンタ332(x)を駆動するようにしてもよい。
【0079】
また、図20のデジタル演算回路3では、発振器311,VCO312(x),差分検出回路32、カウンタ331,カウンタ332(x)を共通のCLCK1により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路32が生成するクロックにより発振器311,VCO312(x)、カウンタ331,カウンタ332(x)を駆動するようにしてもよいし、発振器311からのクロックによりVCO312(x),差分検出回路32、カウンタ331,カウンタ332(x)を駆動するようにしてもよい。
【0080】
図21は3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図17(A)に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図21では、デジタル演算回路2は、アナログ信号S1を入力するVCO21(1)と、アナログ信号S2を入力するVCO21(2)と、第3のアナログ信号を入力するVCO21(3)と、これらVCOに接続されたカウンタ331(1),331(2),331(3)と、カウンタ331(1),331(2)からの信号を入力する差分検出回路32(1)と、カウンタ331(2),331(3)からの信号を入力する差分検出回路32(2)とからなる。差分検出回路32(1)および差分検出回路32(2)は、図17(A)に示したデジタル演算回路3と同様の動作をすることができる。なお、図17(B)、図18、図19および図20に示したデジタル演算回路3を用いて図20に示したと同様のデジタル演算回路を構成することができる。
【0081】
本発明では、差分検出回路32は、アナログ信号S1に相当するデジタル信号、アナログ信号S2に相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
図22は、アナログ信号S1に所定値を乗算した信号値に相当するデジタル値と、アナログ信号S2の値に相当するデジタル値との差分を出力する差分検出回路32を示している。図22において、差分検出回路32は、差分演算回路322と、カウンタ311(第3発明の第1のカウンタ)からの値を数値化して格納するレジスタ3231とからなる。図22では差分検出回路32は、カウンタ331の値(en−1,en−2,・・・,e1,e0:D1)を2で除算し、除算結果(0,en−1,・・・,e2,e1=(1/2)×D1)をレジスタ3231に格納する一方、このレジスタ3231の値とカウンタ332の値(fn−1,fn−2,・・・,f1,f0:D2)との差分を演算し、演算結果((1/2)×D1−D2)をSoutとして出力する。
【0082】
図23(A),(B)は、第4発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図23(A),(B)において、デジタル演算回路4は、積分回路411(第4発明における第1の波形生成回路)と、積分回路412(第4発明における第2の波形生成回路)と、デジタル差分検出回路(以下、単に「差分検出回路」と言う)42とからなる。
【0083】
積分回路411はアナログ信号S1(第4発明における第1のアナログ信号)を入力し、これを積分して出力し、積分回路412はアナログ信号S2(第4発明における第2のアナログ信号)を入力しこれを積分して出力する。
【0084】
図23(A),(B)では、積分回路411,積分回路412および差分検出回路42には、共通のクロックCLCK1が入力されている。CLCK1の立上りで、積分回路411,積分回路412および差分検出回路22はリセットされる。また、CLCK1の立下りに同期するタイミングで、積分回路411は積分信号OUT1を生成し、積分回路412は積分信号OUT2を生成する。
【0085】
差分検出回路42は、本実施形態では、積分回路411からの積分信号OUT1と、積分回路412からの積分信号OUT2とを入力しこれらの信号が所定値(図24(A),(B)のSs参照)に達するまでの時間の差分をCLCK2の精度で検出している。
【0086】
差分検出回路42は、積分回路411からの積分信号OUT1と、積分回路412からの積分信号OUT2とを入力し、積分回路411からの積分信号OUT1が所定値Ssに達するまでの時間と積分回路412からの積分信号OUT2のが所定値Ssに達するまでの時間との差分を、図24(A),(B)に示すように、デジタル検出してデジタル出力(出力データ:dd・・・dd)を出力する。Sout1,Sout2は、内部出力であり、図23(A),(B)には示していない。
【0087】
なお、図23(A)のデジタル演算回路4では、積分回路411,412,差分検出回路42を共通の外部CLCK1により駆動しているが、本発明はこれに限定されず、たとえば積分回路411からのクロックにより積分回路412,差分検出回路42を駆動するようにしてもよいし、積分回路412からのクロックにより積分回路411,差分検出回路42を駆動するようにしてもよいし、さらに差分検出回路42が生成する所定のクロックにより積分回路411,412を駆動するようにしてもよい。
【0088】
以下に、第4発明の動作を説明する。差分検出回路42は、図24(A)に示すように積分信号OUT1と積分信号OUT2とを入力し、図24(B)に示すようにOUT1が所定値に達するまでの時間と、OUT2が所定値に達するまでの時間との差分を、CLCK2(検出クロック)により計算し、出力データ「dd・・・dd」を出力している。
【0089】
すなわち、検出回路42は、OUT1がOUT2(二点鎖線で示す)よりも所定値Ssに早く達したときは、出力端子Sout1から「1」を出力し(出力端子Sout2を「0」に維持する)、遅く達したときは出力端子Sout2から「1」を出力する(出力端子Sout1を「0」に維持する)。なお、OUT1とOUT2とが同時に所定値Ssに達したときは、出力端子Sout1,Sout2から、同一値(ともに「1」またはともに「0」)を出力するようにできる。
【0090】
なお、図23(B)は、図23(A)の積分回路411に代えて、第1のアナログ信号に相当する信号を生成する波形生成回路を用いたデジタル演算回路4を示すブロック図である。図23(B)において、波形生成回路411は、所定勾配の波形を出力することができる。図23(B)における差分検出回路42の出力Soutは、図23(A)の差分検出回路42の出力と同様である。また、図23(B)でも、たとえば積分回路411からのクロックにより積分回路412,差分検出回路42を駆動するようにしてもよいし、積分回路412からのクロックにより積分回路411,差分検出回路42を駆動するようにしてもよいし、さらに差分検出回路42が生成する所定のクロックにより積分回路411,412を駆動するようにしてもよい。
【0091】
図25は、第1の積分回路が、アナログ信号S1を入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第1〜第h(hは1以上の整数:ただし、図25ではh≠1)の積分回路要素の何れかから出力し、第2の積分回路が、アナログ信号S2を入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第1〜第h′(h′は2以上の整数)の積分回路要素の何れかから出力する実施形態を示す図である。
【0092】
図25において、デジタル演算回路4は、h個の積分回路要素411(x)(x=1,2,・・・,h)(第4発明における第1〜第kの発振回路)と、k′個の積分回路要素412(x)(x=1,2,・・・,k′)(第4発明における第1〜第k′の発振回路)と、差分検出回路42とからなる。
【0093】
積分回路要素411(x),積分回路要素412(x)の動作レンジは、図27(A)に示すように段階的に異なっている。なお、図27(A)では、積分回路要素412(x)の動作レンジのみを示す。
たとえば、k=k′=8(積分回路要素411(x),積分回路要素412(x)のxが、1,2,・・・,8)である場合において、
積分回路要素411(1),積分回路要素412(1)の動作レンジ:0〜2V
積分回路要素411(2),積分回路要素412(2)の動作レンジ:2〜4V
・・・
積分回路要素411(8),積分回路要素412(8)の動作レンジ:14〜16V
のように設定することができる。
【0094】
差分検出回路42は、積分回路要素特定回路4211,4212と、差分演算回路422とからなり、積分回路要素411(x)、積分回路要素412(x)および差分検出回路42には共通のCLCK1が入力されており、CLCK1の立上りで、積分回路要素411(x)、積分回路要素412(x)および差分検出回路42はリセットされる。また、CLCK1の立下りに同期するタイミングで、積分回路要素411(x)は積分信号OUT1(x)(x=1,2,・・・,k)を生成し、積分回路要素412(x)は積分信号OUT2(x)(x=1,2,・・・,k′)を生成する。
【0095】
積分回路要素特定回路4211は、積分回路要素411(x)からの積分信号OUT1(x)を入力し、アナログ信号S1の値を示す積分信号を特定し、積分回路要素特定回路4212は、積分回路要素412(x)からの積分信号OUT2(x)を入力し、アナログ信号S2の値を示す積分信号を特定する。差分演算回路422は、これらの積分信号のパルス幅の差分を、CLCK2(検出クロック)により検出している。
以上のように、動作範囲が狭い積分回路要素を使用して、動作範囲が広い2つのアナログ信号の差分を検出することができる。
【0096】
図27(B)に、積分回路要素42(k)の例を示す。ここでは積分回路要素412(1)について説明する。積分回路要素412(1)は、充電制限回路51とRC回路51とからなり、充電制限回路51は、アナログ信号S2が、
E2(1)≦S2<E2(2)
のときに積分回路要素412(1)に電流が流れ込む。なお、図21(B)ではリセット時にコンデンサCの充電電荷を放電させるためのスイッチ(Tr)が設けられている。
以上のように、動作範囲が狭いVCOを使用して、動作範囲が広い2つのアナログ信号の差分を検出することができる。
【0097】
図26は、図25の積分回路411に代えて、アナログ信号S1に相当する信号を発生する波形生成回路411を用いたデジタル演算回路4を示すブロック図である。図26において、波形生成回路411は、アナログ信号S1の大きさに相当する勾配を持つ信号を差分検出回路42の差分演算回路421に出力する。図26における差分演算回路421の出力Soutは、図25の差分演算回路421の出力と同様である。波形生成回路411の動作レンジの値は、積分回路要素412(x)の動作レンジをカバーしている。
【0098】
図28は3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図23(A)に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図28では、デジタル演算回路4は、アナログ信号S1を入力する積分回路41(1)と、アナログ信号S2を入力する積分回路41(2)と、第3のアナログ信号を入力する積分回路41(3)と、積分回路41(1),積分回路41(2)からの信号OUT(1),OUT(2)を入力する差分検出回路42(1)と、積分回路41(2),積分回路41(3)からの信号OUT(2),OUT(3)を入力する差分検出回路42(2)とからなる。
差分検出回路42(1)および差分検出回路42(2)は、図23(A)に示したデジタル演算回路4と同様の動作をすることができる。なお、図23(B)、図25または図26に示したデジタル演算回路4を用いて図28に示したと同様のデジタル演算回路を構成することができる。
本発明では、差分検出回路42は、アナログ信号S1に相当するデジタル信号、アナログ信号S2に相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
【0099】
図29は、アナログ信号S1を2で除算した値に相当するデジタル値と、アナログ信号S2の値に相当するデジタル値との差分を出力する差分検出回路42を示している。図29において、差分検出回路42は、差分演算回路422と、しきい値検出回路4231,4232と、レジスタ4241,4242と、レジスタ4251とからなる。上述した実施形態では、差分検出回路42は、図24(A),(B)に示したようにOUT1が所定値Ss(しきい値)に達するまでの時間と、OUT2が所定値Ss(しきい値)に達するまでの時間の差を求めているが、図29では差分検出回路42は、しきい値検出回路4231,4232がOUT1,OUT2が所定値Ss(しきい値)に達するまでの時間をそれぞれ検出する。OUT1を入力したしきい値検出回路4231は、検出値を数値化してレジスタ4241に格納した後、この値(en−1,en−2,・・・,e2,e1,e0:D1)を右シフトした値(D1を(1/2)倍した値)をレジスタ4251に格納する。一方、OUT2を入力したパルス幅検出回路4232は、検出値を数値化してレジスタ4242に格納する(この値を、D2=fn−1,fn−2,・・・,f2,f1,f0で示す)。差分演算回路422は、レジスタ4251の値と、レジスタ4242の値との差分を演算して演算結果((1/2)×D1−D2)をSoutとして出力する。
【0100】
本発明では、アナログ信号S1の処理系と、アナログ信号S2の処理系とを別々のクロックにより駆動することができる。
図30(A)では、図10(A)に示したデジタル演算回路2において、第1の発振回路(VCO211)とシフトレジスタ231とをクロックCLCK11により駆動し、第2の発振回路(VCO212)とシフトレジスタ232とをクロックCLCK12により駆動している。なお、通常、周期が大きい側のクロックと、周期が小さい側のクロックとは同期している。
たとえば、アナログ信号S1のレンジがアナログ信号S2のレンジよりも大きい場合に、CLCK12をCLCK11よりも大きくすることで、レンジの調整を行なうことができる。たとえば、図31(A),(B)では、CLCK11:CLCK12=1:2とすることで、アナログ信号S2のレンジをアナログ信号S1のレンジの倍となるように対処できる。たとえば、差分検出回路22は、図31(A),(B)に示すようなCLCK11の前半周期と、CLCK12の1周期とを対応させてアナログ信号S1とアナログ信号S2との差分を演算することができる。なお、図10(B)、図11、図13、図14および図15に示したデジタル演算回路2を用いて上記と同様のデジタル演算回路を構成することができる。
【0101】
図30(B)では、図17(A)に示したデジタル演算回路3において、第1の発振回路(VCO311)とカウンタ331とをクロックCLCK11により駆動し、第2の発振回路(VCO312)とカウンタ332とをクロックCLCK12により駆動している。図30(B)でも、たとえば、アナログ信号S1のレンジがアナログ信号S2のレンジよりも大きい場合に、CLCK12をCLCK11よりも大きくすることで、レンジの調整を行なうことができる。なお、図17(B)、図18、図19、図20および図21に示したデジタル演算回路3を用いて上記と同様のデジタル演算回路を構成することができる。
【0102】
本発明のデジタル演算回路では、アナログ信号S1の処理系と、アナログ信号S2の処理系とを別々のクロックにより駆動することで、アナログ信号S2の値を、所定形状の波形と比較することができる。
たとえば、図30(A),(B)において、アナログ信号S2の処理系のクロックCLCK12を、アナログ信号S1の処理系のクロックCLCK11よりも大きくして、アナログ信号S1とS2とを比較することで、アナログ信号S1の積分波形に相当する波形とアナログ信号S2の波形とを比較することができる。
【0103】
図30(A)の差分検出回路22は、シフトレジスタ231の積算値とシフトレジスタ232の積算値とを比較することで、図32(A),(B)に示すように、アナログ信号S1の積分に相当する波形と、アナログ信号S2とを比較することができる。なお、図10(B)、図11、図13、図14および図15に示したデジタル演算回路2を用いて上記と同様のデジタル演算回路を構成することができる。
【0104】
図30(B)でも、CLCK12をCLCK11よりも大きくすることで、差分検出回路32は、カウンタ231の値とカウンタ232の値とを比較することでアナログ信号S1の積分に相当する波形と、アナログ信号S2とを比較することができる。なお、図17(B)、図18、図19、図20および図21に示したデジタル演算回路3を用いて上記と同様のデジタル演算回路を構成することができる。
【0105】
本発明では、図32(A)に示した波形に代えて、図33(A)に示す立下り波形を持つ鋸歯波形、図33(B)に示す三角波形,図33(C)に示す、立上がりが緩やかで、立下りが急峻な傾斜を有する波形等、適宜の波形を生成することができる。このような波形は、図30(A),(B)においてアナログ信号S1の値を周期的に変更することにより生成することもできるし、たとえば図33(A)に示す波形や、図33(B)の波形のうち傾斜が負の部分は、シフトレジスタの各ビットを全て1に設定しておき、これらに0を順次セットしていくことで生成することができる。
【0106】
図30(A),(B)のVCO211やVCO311をに代えて、プログラマブル発振器を用いることもできる。この場合、プログラマブル発振器に波形データを設定することにより、積分結果が所望波形となるような波形を発生させることで、図33(A),(B),(C)に例示したような波形を生成できる。図30(A)のシフトレジスタ231や,図30(B)のカウンタ331に直接波形データを入力することで所望の波形を生成することができる。
【0107】
本発明のデジタル演算回路では、アナログ信号S1の処理系と、アナログ信号S2の処理系とを別々のクロックにより駆動し、周波数が高い側のアナログ信号のデジタル検出値の平均をとる。
図34では、デジタル検出回路2は、差分演算回路221と、シフトレジスタ231側からの数値を入力する複数のレジスタ225(1),225(2),・・・,225(m−1),225(m)と、平均回路226とを含む。
【0108】
CLCK11の周波数を、CLCK12の周波数よりも高く設定しておき、シフトレジスタ231の値(1の個数)を順次、差分検出回路22に内蔵したレジスタ225(1),225(2),・・・,225(m)に格納し、平均回路226により各レジスタの値の平均をとることで、ハイパスフィルタ機能を奏することができる。
【0109】
図34では、シフトレジスタ211の値(1の個数)を、en−1,en−2,・・・,e1,e0で示し、CLCK11による検出データを、丸括弧付きの添え字((1)〜(m))を付して示してある。また、平均値をΣe(k)で示してある。e(k)(k=1,2,・・・,m)は、レジスタ225(1),225(2),・・・,225(m)の値である。
【0110】
差分演算回路221は、平均回路226の演算結果と、シフトレジスタ212からの数値(fn−1,fn−2,・・・,f1,f0)との差分をとることでハイパスフィルタを構成できる。
【0111】
図35では、デジタル検出回路2は、差分演算回路221と、シフトレジスタ232側からの数値を入力する複数のレジスタ225(1),225(2),・・・,225(m−1),225(m)と、平均回路226とを含む。
CLCK12の周波数を、CLCK12の周波数よりも高く設定しておき、シフトレジスタ232の値(1の個数)を順次、差分検出回路22に内蔵したレジスタ225(1),225(2),・・・,225(m)に格納し、平均回路226により各レジスタの値の平均をとる。
【0112】
図35では、シフトレジスタ212の値(1の個数)を、fn−1,fn−2,・・・,f1,f0で示し、CLCK11による検出データを、丸括弧付きの添え字((1)〜(m))を付して示してある。また、平均値をΣf(k)で示してある。f(k)(k=1,2,・・・,m)は、レジスタ225(1),225(2),・・・,225(m)の値である。
差分演算回路221は、平均回路226の演算結果と、シフトレジスタ211からの数値(en−1,en−2,・・・,e1,e0)との差分をとることでローパスフィルタを構成できる。
【0113】
図30(B)に示した回路によっても上記の機能を奏することができることは言うまでもない。もちろん、図10(B)、図11、図13、図14および図15に示したデジタル演算回路2、図17(B)、図18、図19、図20および図21に示したデジタル演算回路3のCLCK1を、CLCK11とCLCK12とにより構成してフィルタ機能を奏するデジタル演算回路を構成することができる。
なお、図23(A),(B)、図25、図26、図28に示したデジタル演算回路の第1のアナログ信号の処理系側と第2のアナログ信号の処理系における所定値Ssの値を異ならせることで上記と同様の動作を行わせることがでできる。
【0114】
以下、図36(A),(B)、図37(A),(B)、図38(A),(B)、図39により、増幅、微分、積分機能を備えたデジタル演算回路を示す。図36(A)、図37(A)、図38(A)の差分検出回路60は、図1(A),(B)、図2,図5、図6、図8に示した差分検出回路12、図10(A),(B)、図11、図13、図14、図15に示した差分検出回路22、図17(A),(B)、図18、図19、図20、図21に示した差分検出回路32、図23(A),(B)、図25、図26、図28に示した差分検出回路42が対応する。
【0115】
図36(A)は、差動増幅器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図36(A)において、差分検出回路60からの出力Soutは、定数乗算器61に入力される。図35(A)では、定数乗算器61は入力値に定数aを乗算してY1として出力する。
定数aが、2のn乗または(1/n)乗(nは正の整数)であるときは、右シフトまたは左シフトにより定数演算を簡単に行うことができる。
図36(A)では、アナログ入力の増幅を、A/Dコンバータを使用しない簡易な回路で行うことができる。
【0116】
図37(A)は、微分器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図37(A)において、差分検出回路60からの出力Soutは、微分器62に入力される。図37(A)では、微分器62は入力値を微分してY2として出力する。
微分器62は、差分検出回路60からの出力をたとえばCLCK2の時間間隔δtで所定のレジスタに格納し、その差分をδtで除算する。このときの様子を図37(B)に示す。
図37(A)では、アナログ入力の微分を、A/Dコンバータを使用しない簡易な回路で行うことができる。
【0117】
図38(A)は、積分器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図38(A)において、差分検出回路60からの出力Soutは、積分器62に入力される。図38(A)では、積分器63は入力値を積分してY3として出力する。
積分器63は、差分検出回路60からの出力を、CLCK2の時間間隔δtで所定のレジスタに格納し、その差分を演算する。このときの様子を図38(B)に示す。図38(A)では、アナログ入力の微分を、A/Dコンバータを使用しない簡易な回路で行うことができる。なお、積分器63では、積分を所定の時間内で行うことができ、たとえば図39に示すようにレジスタに格納された差分検出回路60からの出力Soutを所定個数分のみ累積することができる。
【0118】
【発明の効果】
本発明のデジタル演算回路によれば、たとえば2つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できる。
【図面の簡単な説明】
【図1】 第1発明の実施形態を示す図であり、(A)は第1および第2の発振回路がともにVCOからなる実施形態を示す機能ブロック図、(B)は第1発明の発振回路が発振器からなり第2の発振回路がVCOからなる実施形態を示す機能ブロック図である。
【図2】 第1発明の実施形態を示す機能ブロック図であり、第1の発振回路からのクロックにより第2の発振回路,差分検出回路を駆動する第1発明のデジタル演算回路を示す図である。
【図3】 (A),(B)は図1(A)のデジタル演算器の動作を示す波形図である。
【図4】 (A)は図1(A)のデジタル演算器の動作を示す説明図、(B)は図1(A)のデジタル演算器の動作を詳細に示す波形図である。
【図5】 第1,第2の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第2発明の実施形態を示す機能ブロック図である。
【図6】 第1の発振回路が周波数信号を出力する発振器により構成され、第2の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第2発明の実施形態を示す機能ブロック図である。
【図7】 図5および図6に示す第2の発振回路を構成する複数の発振回路要素の動作説明図である。
【図8】 3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図1(A)に示したデジタル演算回路を複数組み合せて構成した第1発明の実施形態を示す図である。
【図9】 第1のアナログ信号を2で除算した値に相当するデジタル値と、第2のアナログ信号の値に相当するデジタル値との差分を出力する第1発明における差分検出回路を示す図である。
【図10】 第2発明の実施形態を示す図であり、(A)は第1および第2の発振回路がともにVCOからなる実施形態を示す機能ブロック図、(B)は第1の発振回路が発振器からなり第2の発振回路がVCOからなる実施形態を示す機能ブロック図である。
【図11】 第2発明の実施形態を示す図であり、差分検出回路からのクロックにより第1,第2の発振回路、第1,第2のシフトレジスタを駆動する第2発明のデジタル演算回路を示す機能ブロック図である。
【図12】 (A),(B),(C)は、図10(A)のデジタル演算回路の動作説明図である。
【図13】 第1,第2の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第2発明の実施形態を示す機能ブロック図である。
【図14】 第1の発振回路が周波数信号を出力する発振器により構成され、第2の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第2発明の実施形態を示す機能ブロック図である。
【図15】 3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図10(A)に示したデジタル演算回路を複数組み合せて構成した第2発明の実施形態を示す図である。
【図16】 (A)は第1のアナログ信号に所定バイアスを加えた信号値に相当するデジタル値と、第2のアナログ信号の値に相当するデジタル値との差分を出力する第2発明における差分検出回路を示す機能ブロック図、(B)は第1のアナログ信号に所定値を乗算した信号値に相当するデジタル値と、第2のアナログ信号の値に相当するデジタル値との差分を出力する第2発明における差分検出回路を示す機能ブロック図である。
【図17】 第3発明の実施形態を示す図であり、(A)は第1および第2の発振回路がともにVCOからなる実施形態を示す機能ブロック図、(B)は第1の発振回路が発振器からなり第2の発振回路がVCOからなる実施形態を示す機能ブロック図である。
【図18】 第3発明の実施形態を示す図であり、差分検出回路からのクロックにより第1,第2の発振回路、第1,第2のカウンタを駆動する第3発明のデジタル演算回路を示す機能ブロック図である。
【図19】 第1,第2の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第3発明の実施形態を示す機能ブロック図である。
【図20】 第1の発振回路が周波数信号を出力する発振器により構成され、第2の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第3発明の実施形態を示す機能ブロック図である。
【図21】 3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図17(A)に示したデジタル演算回路を複数組み合せて構成した第3発明の実施形態を示す図である。
【図22】 第1のアナログ信号を2で除算した値に相当するデジタル値と、第2のアナログ信号の値に相当するデジタル値との差分を出力する第3発明における差分検出回路を示す機能ブロック図である。
【図23】 第4発明の実施形態を示す図であり、(A)は第1および第2の波形生成回路がともに積分回路からなる実施形態を示す機能ブロック図、(B)は第1の波形生成回路が第1のアナログ信号に相当する信号を生成する波形生成回路からなり第2の波形生成回路が積分回路からなる実施形態を示す機能ブロック図である。
【図24】 (A),(B)は図17(A)のデジタル演算器の動作を示す波形図である。
【図25】 第1,第2の波形生成回路が動作レンジが段階的に異なる複数の積分回路要素によりそれぞれ構成された第4発明の実施形態を示す機能ブロック図である。
【図26】 第1の発振回路が単一の波形生成回路により構成され、第2の波形生成回路が動作レンジが段階的に異なる複数の積分回路要素により構成された第4発明の実施形態を示す機能ブロック図である。
【図27】 (A)は図25および図26に示す第2の波形生成回路を構成する複数の積分回路要素の動作説明図、(B)は図25および図26に示した積分回路要素の一例を示す回路図である。
【図28】 3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図17(A)に示したデジタル演算回路を複数組み合せて構成した第3発明の実施形態を示す図である。3つのアナログ信号のうちの2対のアナログ信号を、第1のアナログ信号および第2のアナログ信号として、図23(A)に示したデジタル演算回路を複数組み合せて構成した第4発明の実施形態を示す図である。
【図29】 第1のアナログ信号を2で除算した値に相当するデジタル値と、第2のアナログ信号の値に相当するデジタル値との差分を出力する第4発明における差分検出回路を示す機能ブロック図である。
【図30】 (A)は、図10(A)に示したデジタル演算回路において、第1の発振回路とシフトレジスタとをあるクロックにより駆動し、第2の発振回路とシフトレジスタとを他のクロックにより駆動する第2発明の実施形態を示す図であり、(B)は、図17(A)に示したデジタル演算回路3において、第1の発振回路とカウンタとをあるクロックにより駆動し、第2の発振回路とカウンタとを他のクロックにより駆動する第3発明の実施形態を示す図である。
【図31】 (A),(B)は、図30(A)の差分検出回路の動作の一例を示す図であり、第1のアナログ信号のレンジが第2のアナログ信号のレンジよりも大きい場合に、第1のアナログ信号の処理系を駆動するクロックを、第2のアナログ信号の処理系を駆動するクロックよりも大きくすることで、レンジの調整を行なう場合の説明図である。
【図32】 (A),(B)は、図30(A)の差分検出回路の動作の一例を示す図であり、第1のアナログ信号の積分に相当する波形と、第2のアナログ信号との比較を示す説明図である。
【図33】 (A)は図32(A)に示した波形に代えて使用される鋸歯波形、(B)は同じく三角波形,(C)は同じく所定形状波形を示す図である。
【図34】 図30(A)の差分検出回路がハイパスフィルタとして動作する第2発明の実施形態を示す図である。
【図35】 図30(A)の差分検出回路がローパスフィルタとして動作する第2発明の実施形態を示す図である。
【図36】 (A),(B)は第1〜第4発明における差分検出回路にデジタル定数乗算器が接続された例を示す図である。
【図37】 (A),(B)は第1〜第4発明における差分検出回路にデジタル微分器が接続された例を示す図である。
【図38】 (A),(B)は第1〜第4発明における差分検出回路にデジタル積分器が接続された例を示す図である。
【図39】 移動平均をとることができる図38のデジタル積分器の例を示す図である。
【図40】 (A),(B),(C)は、従来のアナログ信号入力型デジタル演算回路を示す回路図である。
【符号の説明】
1,2,3,4 デジタル演算回路
111,112,211,212,311,312 VCO,発振器
12,22,32,42 差分検出回路
231,232 シフトレジスタ
331,332 カウンタ
411,412 積分回路,波形生成回路
11,21,31,41
Claims (18)
- 第1のアナログ信号を入力し当該アナログ信号を第1のパルス信号に変換して出力し、または前記第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、
第2のアナログ信号を入力し当該アナログ信号を第2のパルス信号に変換して出力する第2の発振回路と、
前記第1の発振回路からの第1のパルス信号と、前記第2の発振回路からの第2のパルス信号とを入力し、所定の検出クロックにより、
(a)前記第1の発振回路からの前記第1のパルス信号のパルス幅と前記第2の発振回路からの前記第2のパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、
(b)前記第1の発振回路からの前記第1のパルス信号のパルス幅と前記第2の発振回路からの前記第2のパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 前記デジタル差分検出回路は、請求項1における(a)の処理を行う場合において、
前記第1の発振回路からの前記第1のパルス信号の所定回数目のオン期間と前記第2の発振回路からの前記第2のパルス信号の前記所定回数目のオン期間との差分を検出し、
前記第1の発振回路からの前記第1のパルス信号の所定回数目のオフ期間と前記第2の発振回路からの前記第2のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、
前記第1の発振回路からの前記第1のパルス信号の周期と前記第2の発振回路からの前記第2のパルス信号の周期との差分を検出する、
ことを特徴とする請求項1に記載のアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第h(hは1以上の整数)の発振回路要素の何れかから出力する第1の発振回路と、
第2のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第h′(h′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、
前記第1の発振回路の前記第1〜第hの発振回路要素からの信号を入力して前記第1のアナログ信号の値を示すパルス信号を特定するとともに、前記第2の発振回路の前記第1〜第h′の発振回路要素からの信号を入力して前記第2のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、
(a)前記第1のアナログ信号の値を示すパルス信号のパルス幅と前記第2のアナログ信号の値を示すパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、
(b)前記第1のアナログ信号の値を示すパルス信号のパルス幅と前記第2のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号に相当する所定のパルス信号を単一の発振回路要素から出力する第1の発振回路と、
第2のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第h′(h′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、
前記第2の発振回路の前記第1〜第h′の発振回路要素からの信号を入力して前記第2のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、
(a)前記第1のアナログ信号に相当するパルス信号のパルス幅と前記第2のアナログ信号の値を示すパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、
(b)前記第1のアナログ信号に相当するパルス信号のパルス幅と前記第2のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路とを備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 前記デジタル差分検出回路は、請求項3または4における(a)の処理を行う場合において、
前記第1のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第2のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、
前記第1のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第2のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、
前記第1のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第2のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出する、
ことを特徴とする請求項3または4に記載のアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号を入力し当該アナログ信号を第1のパルス信号に変換して出力し、または前記第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、
第2のアナログ信号を入力し当該アナログ信号を第2のパルス信号に変換して出力する第2の発振回路と、
前記第1の発振回路からの前記第1のパルス信号を入力する第1のシフトレジスタと、
前記第2の発振回路からの前記第2のパルス信号を入力する第2のシフトレジスタと、
前記第1のシフトレジスタの値と前記第2のシフトレジスタとの値とを入力し、
(a)前記第1のシフトレジスタの値と前記第2のシフトレジスタの値との差分を出力し、または、
(b)前記第1のシフトレジスタの値と前記第1のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第i(iは1以上の整数)の発振回路要素の何れかから出力する第1の発振回路と、
第2のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第1〜第i′(i′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、
前記第1の発振回路の前記第1〜第iの発振回路要素からのパルス信号をそれぞれ入力する第1〜第iのシフトレジスタからなる第1のシフトレジスタ群と、
前記第2の発振回路の前記第1〜第i′の発振回路要素からのパルス信号をそれぞれ入力する第1〜第i′のシフトレジスタからなる第2のシフトレジスタ群と、
前記第1のシフトレジスタ群の第1〜第iのシフトレジスタの値から第1のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第2のシフトレジスタ群の第1〜第i′のシフトレジスタの値から第2のアナログ信号の値を示すシフトレジスタを特定し、
(a)前記第1のアナログ信号の値を示すシフトレジスタの値と前記第2のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
(b)前記第1のアナログ信号の値を示すシフトレジスタの値と前記第2のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備え、
前記デジタル差分検出回路は、前記シフトレジスタの前記特定に際して、
連続する、最終ビットあるいはそれより前の連続する複数ビットが1のシフトレジスタを検出し、それらの検出したシフトレジスタの1段上のシフトレジスタを、対象とするシフトレジスタとして特定し、または、
連続する、最先ビットあるいは所定ビット目以降の連続する複数ビットが0のシフトレジスタを検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタを、対象とする前記シフトレジスタとして特定する
ことを特徴とするアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、
第2のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第1〜第i′(i′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、
前記第1の発振回路からのパルス信号を入力するシフトレジスタと、
前記第2の発振回路の前記第1〜第i′の発振回路要素からのパルス信号をそれぞれ入力する第1〜第i′のシフトレジスタからなるシフトレジスタ群と、
前記シフトレジスタ群の第1〜第i′のシフトレジスタの値から第2のアナログ信号の値を示すシフトレジスタを特定し、
(a)前記第1の発振回路からのパルス信号を入力するシフトレジスタの値と前記第2のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
(b)前記第1の発振回路からのパルス信号を入力するシフトレジスタの値と、前記第2のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備え、
前記デジタル差分検出回路は、前記シフトレジスタの前記特定に際して、
連続する、最終ビットあるいはそれより前の連続する複数ビットが1のシフトレジスタを検出し、それらの検出したシフトレジスタの1段上のシフトレジスタを、対象とするシフトレジスタとして特定し、または、
連続する、最先ビットあるいは所定ビット目以降の連続する複数ビットが0のシフトレジスタを検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタを、対象とする前記シフトレジスタとして特定する
ことを特徴とするアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号を入力し当該アナログ信号を第1のパルス信号に変換して出力し、または前記第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、
第2のアナログ信号を入力し当該アナログ信号を第2のパルス信号に変換して出力する第2の発振回路と、
前記第1の発振回路からの前記第1のパルス信号を入力する第1のカウンタと、
前記第2の発振回路からの前記第2のパルス信号を入力する第2のカウンタと、
前記第1のカウンタの値と前記第2のカウンタの値とを入力し、
(a)前記第1のカウンタの値と前記第2のカウンタの値との差分を出力し、または、
(b)前記第1のカウンタの値と前記第1のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第1〜第j(jは1以上の整数)の発振回路要素の何れかから出力する第1の発振回路と、
第2のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第1〜第j′(j′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、
前記第1の発振回路の前記第1〜第jの発振回路要素からのパルス信号をそれぞれ入力する第1〜第jのカウンタからなる第1のカウンタ群と、
前記第2の発振回路の前記第1〜第j′の発振回路要素からのパルス信号をそれぞれ入力する第1〜第j′のカウンタからなる第2のカウンタ群と、
前記第1のカウンタ群の第1〜第jのカウンタの値から第1のアナログ信号の値を示すカウンタを特定するとともに、前記第2のカウンタ群の第1〜第i′のカウンタの値から第2のアナログ信号の値を示すカウンタを特定し、
(a)前記第1のアナログ信号の値を示すカウンタの値と前記第2のアナログ信号の値を示すカウンタの値との差分を出力し、または、
(b)前記第1のアナログ信号の値を示すカウンタの値と前記第2のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備え、
前記デジタル差分検出回路は、前記カウンタの前記特定に際して、
連続する、最上位桁、あるいはそれより下位の連続する複数桁が1のカウンタを検出し、それらの検出したカウンタの1段上のカウンタを、対象とするカウンタとして特定し、または、連続する、最下位桁、あるいは所定桁より上位の連続する複数桁が0のカウンタを検出し、それらの検出したカウンタのうち最下段のカウンタを、対象とする前記カウンタとして特定する
ことを特徴とするアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号に相当する第1のパルス信号を生成する第1の発振回路と、
第2のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第1〜第j′(j′は2以上の整数)の発振回路要素の何れかから出力する第2の発振回路と、
前記第1の発振回路からのパルス信号を入力するカウンタと、
前記第2の発振回路の前記第1〜第j′の発振回路要素からのパルス信号をそれぞれ入力する第1〜第j′のカウンタからなるカウンタ群と、
前記カウンタ群の第1〜第j′のカウンタの値から第2のアナログ信号の値を示すカウンタを特定し、
(a)前記第1の発振回路からのパルス信号を入力するカウンタの値と前記第2のアナログ信号の値を示すカウンタの値との差分を出力し、または、
(b)前記第1の発振回路からのパルス信号を入力するカウンタの値と、前記第2のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路と、
を備え、
前記デジタル差分検出回路は、前記カウンタの前記特定に際して、
連続する、最上位桁、あるいはそれより下位の連続する複数桁が1のカウンタを検出し、それらの検出したカウンタの1段上のカウンタを、対象とするカウンタとして特定し、または、連続する、最下位桁、あるいは所定桁より上位の連続する複数桁が0のカウンタを検出し、それらの検出したカウンタのうち最下段のカウンタを、対象とする前記カウンタとして特定する
ことを特徴とするアナログ信号入力型デジタル演算回路。 - 前記第1の発振回路および前記第2の発振回路が、電圧制御発振器または電流制御発振器により構成されることを特徴とする請求項1から11の何れかに記載のアナログ信号入力型デジタル演算回路。
- 第1のアナログ信号を入力し、当該アナログ信号を積分して第1のアナログ波形を生成する第1の波形生成回路と、
第2のアナログ信号を入力し、当該アナログ信号を積分して第2のアナログ波形を生成する第2の波形生成回路と、
前記第1の波形生成回路からの前記第1のアナログ波形と、前記第2の波形生成回路からの第2のアナログ波形とを入力し、所定の検出クロックにより、
(a)前記第1の波形生成回路からの前記第1のアナログ波形が所定値に達するまでの時間と前記第2の波形生成回路からの前記第2のアナログ波形が所定値に達するまでの時間との差分を前記検出クロックの分解能で検出して出力し、または、
(b)前記第1の波形生成回路からの前記第1のアナログ波形が所定値に達するまでの時間と前記第2の波形生成回路からの前記前記第2のアナログ波形が所定値に達するまでの時間を検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号を入力する、動作レンジが段階的に異なる第1〜第k(kは1以上の整数)の積分回路要素からなる第1の波形生成回路と、
第2のアナログ信号を入力する、動作レンジが段階的に異なる第1〜第k′(k′は2以上の整数)の積分回路要素からなる第2の波形生成回路と、
前記第1の波形生成回路の前記第1〜第kの積分回路要素の出力値から第1のアナログ信号の値を示す積分回路要素を特定するとともに、前記第2の波形生成回路の前記第1〜第k′の積分回路要素の出力値から第2のアナログ信号の値を示す積分回路要素を特定し、所定の検出クロックにより、
(a)前記第1のアナログ信号の値を示す積分回路要素の出力値と前記第2のアナログ信号の値を示す積分回路要素の出力値との差分を前記検出クロックの分解能で検出して出力し、または、
(b)前記第1のアナログ信号の値を示す積分回路要素の出力値と前記第2のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第1のアナログ信号を相当する信号を生成する第1の波形生成回路と、
第2のアナログ信号を入力する、動作レンジが段階的に異なる第1〜第k′(k′は2以上の整数)の積分回路要素からなる第2の波形生成回路と、
前記第2の波形生成回路の前記第1〜第k′の波形生成回路要素からの信号を入力して前記第2のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、
(a)前記第1の波形生成回路の出力値と前記第2のアナログ信号の値を示す積分回路要素の出力値との差分を前記検出クロックの分解能で検出して出力し、または、
(b)前記第1の波形生成回路の出力値と前記第2のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 外部クロック、自己を構成する要素の何れかが生成するクロックにより、回路全体が同期駆動することを特徴とする請求項1から15の何れかに記載のアナログ信号入力型デジタル演算器。
- 第1の発振回路の駆動クロックと、第2の発振回路の駆動クロックとが異なることを特徴とする請求項1から請求項12の何れかに記載のアナログ信号入力型デジタル演算回路。
- さらに、前記デジタル差分検出回路の後段に、
入力デジタル値に定数を乗算して出力するデジタル定数乗算器、
入力デジタル値を時間微分して出力するデジタル微分器、
入力デジタル値を時間積分して出力するデジタル積分器、
のうちの1つ、またはこれらの結合回路が接続されてなることを特徴とする請求項1から17の何れかに記載のアナログ信号入力型デジタル演算回路。
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