JP5409084B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、ＤＲＡＭ、フラッシュメモリ等の半導体メモリや、ＣＰＵやＤＳＰ等の論理ＩＣに好適に用いられる半導体装置の製造方法に関する。特に集積回路（ＩＣ）が作製されたチップを複数積層してパッケージ化した、いわゆる３次元実装された半導体装置の製造方法に関する。
ＣＭＯＳ回路が作製された半導体層を、ハンドル基板に転写して３次元実装されたＩＣを製造する方法が知られている。一例を挙げるなら、シリコンウエハの表面に多孔質シリコンからなる分離層を形成し、その上に単結晶シリコンからなる半導体層をエピタキシャル成長させ、その半導体層のＣＭＯＳ回路を作製する。
続いて、ＣＭＯＳ回路が作製された半導体層をハンドル基板に貼り合わせ、分離層において分離を行い、半導体層をハンドル基板に転写する。この工程を複数回繰り返すことにより、ＣＭＯＳ回路が作製された半導体層を複数、ハンドル基板上に、積層する。
特許文献１には、バックサイドリセスが形成させたハンドルウエハに、トランジスタが作製された半導体層をポリマーフィルムを介して接着し、当該半導体層をハンドルウエハに転写するプロセスが記載されている。そして、このプロセスを繰り返して積層されたトランジスタを得ている。
特許文献２には、ボンディングパッド形成面が向かい合うように配置された第１及び第２半導体チップと、各半導体チップ内にそれぞれ形成された多数のスルーシリコンビアと、
を含む半導体チップの製造方法が記載されている。
米国特許第６６３８８３５号明細書 特開２００９−０１０３１２号公報
しかしながら、特許文献１に記載された従来の転写技術には未だに改善の余地があり、いわゆる後工程まで考慮された製造方法ではなかった。
また、特許文献２に記載されたスルーシリコンビア技術は、半導体ウエハの裏面を研削して、溝内に埋め込まれた貫通電極を露出させるものであり、コスト等の点で未だ改善の余地があった。
本発明は、このような背景技術に鑑みてなされたものであり、転写技術を改良し、低コストで３次元実装された半導体チップを提供することを目的とする。
本発明の半導体チップの製造方法は、半導体層を貫通する貫通電極と、集積回路と、を有する半導体チップの製造方法であって、
分離層２と前記分離層２の上に形成された半導体層３とを有する第１の基板（半導体基板）１を用意する工程と、
前記半導体層に集積回路７を形成する工程と、
前記半導体層に前記分離層には到達しない深さを有する溝４を形成する工程と、
前記溝に導電体を充填する工程と、
前記半導体層に第２の基板１１を貼り合わせて貼り合わせ構造体を得る工程と、
前記貼り合せ構造体を前記分離層に沿って分離することにより、前記半導体層が移設された前記第２の基板を得る工程と、
分離されて露出した前記半導体層の裏面側の少なくとも一部を除去して、前記導電体の底部を露出させる工程と、を含み、
前記穴又は溝の深さは、前記半導体層の厚さの半分以上であって、前記穴又は溝の底部に前記半導体層の２０分の１以上の厚さの残留部を残すような深さであることを特徴とする。
本発明によれば、半導体層３に分離層２には到達しない深さを有する溝４を形成し、その溝４に導電体を充填しておいて、その後、半導体基板１を分離した後に、溝４に充填された導電体からなる貫通電極を露出させる。これにより、半導体基板の分離技術とスルーシリコンビア技術とを融合させて、新しい低コストな３次元実装された半導体チップの製造方法を提供することができる。
本発明の一実施形態による半導体チップの製造方法を説明するための模式的断面図である。
（実施形態１）
図１（ａ）に示すように、半導体基板１の表面には、分離層２と、転写される半導体層３とが形成されたものを用意する。更に、半導体層３には、その表面側に集積回路７が形成される。第１の基板１としては、バルクシリコンウエハなどの単結晶半導体基板が好ましく用いられる。
分離層２としては、多孔質体からなる分離層が好ましく用いられ、例えば、シリコンウエハの表面を陽極化成してえられる多孔質シリコン層などが用いられる。陽極化成を行う際には、Ｐ＋型又はＮ＋型の基板を用いるか、少なくとも陽極化成する領域がＰ＋型又はＮ＋型となるようにＰ型又はＮ型の不純物をドープしておくことが好ましい。本発明においては特にＰ＋型の基板を用いるか、少なくとも陽極化成する領域がＰ＋型となるようにＰ型の不純物をドープしておくことが好ましい。
また本発明においては、上記Ｐ＋型又はＮ＋型の領域抵抗率を調整して導電性を高め、必要に応じて多孔質層の一部を残存させて、チップ化した際に電磁波等のノイズに対するシールドとして機能させることもできる。
半導体層３としては、多孔質層の上にエピタキシャル成長させた単結晶シリコンなどの単結晶半導体が好ましく用いられ、エピタキシャル成長させた半導体層３に、集積回路７が作製される。集積回路７の作製のためには、ＭＯＳトランジスタのような能動素子を形成し、能動素子同士を接続する多層配線を形成する。ここで云う集積回路とは、ＤＲＡＭやフラッシュメモリなどの半導体メモリであり得る。半導体メモリであれば、集積回路は、多数のメモリセルと、メモリセルを選択する選択回路、メモリセルから信号を読み出したり、メモリセルに信号を書き込むための信号処理回路等を含む。
図１（ｂ）に示すように、ＭＯＳトランジスタのような能動素子と、能動素子同士を接続する多層配線を有する集積回路７を形成した後に、反応性イオンエッチング等により、半導体層３にスルーホールやビアホールと呼ばれる貫通孔となる穴又は溝４を形成する。その穴又は溝４の内壁表面に絶縁膜を形成して絶縁性内壁表面とし、穴内又は溝内に導電体を充填しておく。この時、エッチング時間を調整して、溝の深さＤｔを半導体層３の厚さｔ３よりも小さくする。Ｄｔ＜ｔ３、つまり、溝４内の導電層の底が分離層２に到達しない程度に浅く形成する。半導体層３の厚さｔ３は１．０μｍ以上２０μｍ以下、より好ましくは１．０μｍ以上１０μｍ以下の範囲から選択しうる。例えば、ＣＭＯＳ回路を作製する場合には、１．０μｍ以上、２．０μｍ以下であり、メモリ構造を作製する場合には、種々の記憶電荷を保持する容量によって異なるが、１．０μｍ以上、１０．０μｍ以下である。穴又は溝の深さＤｔは、半導体層３の厚さの半分以上であって、穴又は溝の底部に半導体層３の２０分の１以上の厚さの残留部を残すことが好ましいものである。つまり、ｔ３／２≦Ｄｔ＜ｔ３−（ｔ３／２０）を満足するように設計するとよい。導電体としては、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）及びアルミニウム（Ａｌ）のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成すると良い。
また、その後、必要に応じて、はんだや金からなる接合パッド６を溝４内の導電体上に形成する。こうして、図１（ｂ）に示す構造体１０が得られる。図では判りやすいように、溝４や接合パッド６の位置を集積回路７の内側に描いているが、通常、貫通電極や接合パッドは、集積回路チップの周辺部分に複数設けられることになる。
本発明において貫通電極とは、各チップの集積回路の配線と接続されており、チップ同士を積層した場合は、配線と電気的に接続できる機能を有する。
具体的には電源供給ライン、入出力ライン、クロック信号ライン、グランドラインになり得る。
一方、図１（ｂ）に示すように、第２の基板として、バルクシリコンウエハからなる第１の基板とは別の第２の基板１１の表面側に、好ましくは３つ以上の集積回路１７を作製する。ここで云う、集積回路１７とは、後にチップ（ダイ）となる一つの集積回路部分である。例えば、ＣＰＵやＤＳＰなどの論理ＩＣである。
また、その後、必要に応じて、はんだや金からなる接合パッド１６を形成する。こうして、図１（ｂ）に示すような集積回路１７が複数並置されて作製された第２の基板からなる構造体が得られる。本発明においては前記集積回路１７と前記接合パッド１６とを有する領域を半導体チップ領域という。
そして、これら構造体（第１の基板と第２の基板）を、集積回路７、１７同士が対向するように（接合パッドを有する場合には、半導体チップ領域同士が対向するように）、向き合わせて、両者を接合して、貼り合わせ構造体を得る。
この時に、間に接着剤を介在させて、接合することも好ましいものである。
本発明において用いることができる好ましい接着剤としては、低粘度、低不純物、高耐候性、低脱ガス、低収縮性、１６０℃における耐熱性、高接着力、低熱膨張率、高熱伝導率、高体積抵抗率を満たす接着剤を選択することが好ましい。これらの条件を満たす接着剤としては、例えば、アクリル系、メタクリル系（アクリレート系）、エポキシ系（酸無水物硬化剤）、ポリイミド系、ポリイミドアミド系（ポロイミド＝ナイロン変性系）の接着剤を挙げることができる。そしてこれらの接着剤を接合表面（基板又はチップ表面）に塗布し、一定のタック性を残した状態で乾燥した後、所定の荷重をかけて、所定の温度で熱処理を行う。
また本発明においては、接着剤の代わりまたは接着剤に加えて、接着剤として機能するフィルム（ホットメルトシート）を用いて接着することも可能である。本発明においては例えば日立化成工業株式会社製のダイボンディングフィルム、ＦＨシリーズ、ＤＦシリーズ、ＨＳシリーズ、アンダーフィル用フイルム、ＵＦシリーズ等を使用することができる。
また、貼りあわせの接着剤と導通の両方を兼ねるものとして、厚さ方向に対しては電気的に短絡して、横方向に対しては隣接する接合パッド間を絶縁する異方性導電フィルムやペーストを用いてもよい。
第１の基板と第２の基板とを接合する際に、フリップチップボンディングの要領にて接合パッド同士も接合させ、電気的に短絡しておく。
接着剤を用いる場合には、フリップチップボンディングした２つの半導体基板の周囲をディスペンサ等によりアクリル樹脂のような封止部材で一旦囲い、その封止部材の一部に開口を設けて硬化させておき、その開口から内部空間により粘性の低い接着剤を導入し、硬化させる。この接着剤の充填技術は液晶パネルの製造方法において用いられている、周知の液晶材料の充填する方法と同様である。或いは、いずれか一方の半導体基板の表面における接合パッドの設けられていない領域に、接着性の粒子（接着ビーズ）を分散配置しておき、他方の半導体基板をフリップチップボンディングする際に、同時に接着ビーズを変形させて硬化してもよい。これらの方法により介在させた接着剤は、後に分離層２において半導体層３を分離する際に、接合パッドのみの接着力に頼らず、２つの半導体基板の接着強度を増すために用いられる。或いは、表面のバンプの高さ以下に有機絶縁層（例えば、ポリミド、ＢＣＢ等）のスピンオンポリマーを塗布して、ソフトベークを低温で行い、揮発性の溶剤を飛散したのち、タック性を維持して貼り合わせ、その後、ポストベークを施して強固な接合を得る方法を用いることができる。
貼り合わせ構造体の側面に、エッチング液又は研磨粒子を含まない高圧の水流を吹き付ける。そして、分離層２において、半導体層３を第２の半導体基板１１から剥離する。こうして、半導体基板１が除去され、集積回路７が作製された半導体層３が、半導体基板１から別の半導体基板１１上に転写（移設ともいう）される。
分離方法は、上述したようないわゆるウオータージェット法に限らず、窒素等の高圧ガスを吹き付けるガスジェット法でもよく、要するに楔の作用をもつ流体を吹き付ければよい。或いは、金属などの固体からなる楔を２枚の半導体基板間に打ち込んで機械的に分離してもよい。貼り合わせ構造体の側面には、ウエハの面取り部分（ベベリング）に因る窪み（凹部）が形成されている。よって、この部分に固体の楔又は流体の楔を挿入することにより、２枚の半導体基板が互いに離れるような方向の力ベクトルを加えれば、両者は機械的強度の低い分離層２において分離される。例えば流体の楔による分離を行う際には、始めに、固体の楔で貼り合わせ構造体の分離を開始する。次いで、ウェハーを過度に歪曲され、破壊に至らないように、流体の楔を間隙に深く浸入し、大口径シリコン・ウェハからなる貼り合わせ構造体を完全に分離するのが望ましい。
ここで、分離後の分離層２は、半導体基板１側、又は半導体基板１１上に移設された半導体層３側、或いは両者の側に残留し得る。特に、分離層として多孔質体の多孔度が異なる少なくとも２つの多孔質層の積層体を用いれば、多孔質層の界面に近い部分に亀裂が形成され、当該多孔質層の界面に沿って分離がなされる。これにより、残留多孔質層の厚さは、集積回路が作製される半導体基板表面部分の全体に亘って均一な厚さとなり、分離後の表面を保護する役割も果たす。
半導体基板１１上に転写（移設）された半導体層３の裏面側に残留した分離層をエッチング液で除去すれば、図１（ｃ）に示すような状態になる。ここで、エッチング液の例としては、フッ化水素と過酸化水素とを含む混合溶液、フッ化水素とフッ化アンモニウムと過酸化水素とを含む混合溶液が挙げられる。流体の楔作用を用いることなくエッチングのみで分離する手法を用いることもできる。この場合には、転写された半導体層３（転写後の半導体層３）の露出面には多孔質体からなる分離層は殆ど残留しないこともありうる。
分離層２が残留する場合には、必要に応じて、上述した混合溶液を用いてエッチング等により残留分離層を除去し、半導体層の裏面を露出させる。そして、貫通電極となる溝４内の導電体が露出するまで、半導体層３の裏面側の少なくとも一部（接合パッドとする部分）をエッチングする。そして、導電体の底部を露出させた後、必要に応じて、はんだや金などにより接合パッド９を形成する。この際エッチングの代替手段、又はエッチングと併用して半導体層３の裏面側の少なくとも一部（接合パッドとする部分）を研磨しても良い。こうして、図１（ｄ）に示すように、薄化された集積回路チップを有する薄化構造体２０が得られる。
また、先に説明したように必要に応じて分離層の一部を残存させて電磁波等のノイズからチップを保護するシールドとして機能させることもできる。この場合には貫通電極を形成する部分の分離層のみを選択的に除去すれば良い。分離層を選択的に除去する方法としては残存させる分離層部分にマスクを形成し選択的にエッチングする方法や、インクジェット等によりエッチングする部分に選択的にエッチャントを供給する方法を用いることができる。
基板１１に貼り合わされた半導体層３からは、既に第１の基板である半導体基板１が剥離され除去されているので、半導体層３はすでに薄化されている。よって、エッチングとは別の方法、例えば、半導体層３の裏面（露出面）を研磨することによって、溝４内に充填された導電体を露出させることもできる。
前述したプロセスと同様のプロセスにより、構造体１０を作製する。そして、図１（ｄ）に示す構造体の上に、更に半導体層３を接合する。こうして、図１（ｅ）に示す貼り合わせ構造体が得られる。そして、貼り合わせ構造体を再び、同じ要領にて分離する。こうして、図１（ｆ）に示す構造体が得られる。このウエハレベルで集積回路が積層された構造体を集積回路間においてダイシングして分離独立させれば、３次元実装された半導体チップを得ることができる。
また、接合工程と分離工程を更に繰り返すことにより、４層以上更には８層以上の集積回路７を有するチップを積層することができる。
（実施形態２）
実施形態１はいわゆるウエハレベルでチップを積層する場合に好適な方法を示した。
本実施形態は、図１（ｂ）に示す状態において、第３の基板として半導体基板に代えて、一時的に用いられる支持基板（ハンドル基板ともいう）を用い、チップ化してから積層することにより３次元実装された半導体チップを得る実施形態である。
本実施の形態において、第３の基板である、支持基板１１としては、半導体層３が一時的に転写される支持基板であり、当該第３の基板から最終的な転写先である他の基板（実装基板）に半導体層３を転写する。第３の基板としては、シリコンウエハ、ガラス、樹脂フィルム、金属フィルムなどであり得るが、集積回路１７を作製する必要はない。また、接合パッドは６、１６も不要となる。
第３の基板を一時的な支持基板として用いるためには、第３の基板に一端転写した半導体層３を当該第３の基板から分離できる状態にする必要がある。そのため第３の基板である支持基板１１の表面または半導体層３の表面の少なくとも一方に分離層として機能する接合層を形成しておく。接合層としては例えばエッチング又はアッシングにより溶解又は分解可能な樹脂材料（例えばレジスト）を用いることができる。また熱又は紫外光等で接着力が低下する接着剤や接着テープを用いることもできる。
本発明においては、上記接合層として例えばＵＶ剥離粘着層を用いることができる。ＵＶ剥離粘着層とは、一定の処理により分離可能となる材料である。この処理とは分離層の分解或いは結合強度の弱化をもたらす処理のことを意味する。例えば第３の基板としてガラス、や樹脂フィルム等の透明な基板を用いて、当該基板側からＵＶ光を照射してＵＶ剥離粘着層の分解或いは結合強度の弱化をもたらすことで、第３の基板から前記半導体層を分離して他の基板（実装基板）に転写することができる。また半導体層３を予めダイシング等により複数の領域に分割して、当該複数の領域の中から一部の領域を選択的（局所的）に転写しても良い。このように局所的に転写する場合には、例えば、ＵＶレーザー光（例えばＵＶ波長３００ｎｍ〜４００ｎｍ）を微小スポットに集光して、走査すればよい。
また全体的に光の照射を行って半導体層３全体を一括して第３の基板から分離して転写することもできる。
ＵＶ剥離粘着材料としては、ＵＶエネルギー照射により架橋が切断するものや、ＵＶ光吸収により発泡するカプセルを内蔵するものなどがあり、熱剥離粘着材料としては、リバアルファ（日東電工製の商品名）などがある。
図１（ａ）に示したものと同様に、半導体基板１の表面には、分離層２と、転写される半導体層３とが形成される。更に、半導体層３には、その表面側に集積回路７が作製される。
半導体層３としては、多孔質層の上にエピタキシャル成長させた単結晶シリコンなどの単結晶半導体が好ましく用いられ、エピタキシャル成長させた半導体層３に、集積回路７が作製される。
集積回路７の作製のためにＭＯＳトランジスタのような能動素子を形成し、能動素子同士を接続する多層配線を形成した後に、半導体層３にスルーホールやビアホールと呼ばれる貫通孔となる溝４を形成する。その溝４の内壁表面に絶縁膜を形成して絶縁性内壁表面とし、溝内に導電体を充填しておく。この時、溝の深さＤｔと半導体層３の厚さｔ３とは前述した関係を満足することが好ましいものである。
そして、半導体層３と第３の基板である支持基板とを貼り合わせ、貼り合わせ構造体を得る。
次に、貼り合わせ構造体を分離層２において２つに分離する。こうして、集積回路７が作製された半導体層３が第３の基板である支持基板上に移設される。
そして、貫通電極となる溝４内の導電体が露出するまで、半導体層３の裏面をエッチング又は研磨する。そして、導電体を露出させた後、必要に応じて、はんだや金などにより接合パッド９を形成する。こうして、図１（ｄ）に示したものと同様の、薄化された集積回路チップを有する薄化構造体２０が得られる。その後は、ダイシングを行い集積回路毎（又は集積回路領域毎）に分離独立させて複数の半導体チップを得る。
こうして、得られた半導体チップを接合層で分離して他の基板である実装基板上に転写して、当該実装基板上に３層以上積層させる。この時、貫通電極が重なるように積層して、パッケージ化すれば、３次元実装された半導体チップを得ることができる。
実装基板としては、金属や、セラミックスや、金属配線が作成された絶縁性シートなどであり得る。いずれも図も、縦方向を拡大して描いているが、実際には厚さ（図中縦方向の長さ）より、チップサイズ（図中横方向の長さ）の方がかなり大きい。
１ 第１の基板
２ 分離層
３ 半導体層
７ 集積回路
１１ 第２の基板又は第３の基板

Claims (5)

  1. 半導体層を貫通する貫通電極と、集積回路と、を有する半導体チップの製造方法であって、
    分離層と前記分離層の上に形成された半導体層とを有する第１の基板を用意する工程と、
    前記半導体層に集積回路を形成する工程と、
    前記半導体層に前記分離層には到達しない深さを有する穴又は溝を形成する工程と、
    前記穴又は溝に導電体を充填する工程と、
    前記半導体層に第２の基板を貼り合わせて貼り合わせ構造体を得る工程と、
    前記貼り合せ構造体を前記分離層で分離することにより、前記半導体層が移設された前記第２の基板を得る工程と、
    分離されて露出した前記半導体層の裏面側の少なくとも一部を除去して、前記導電体の底部を露出させる工程と、を含み、
    前記穴又は溝の深さは、前記半導体層の厚さの半分以上であって、前記穴又は溝の底部に前記半導体層の２０分の１以上の厚さの残留部を残すような深さであることを特徴とする半導体チップの製造方法。
  2. 前記第２の基板は集積回路と接合パッドとを有し、前記第１の基板の前記半導体層の表面に形成された前記貫通電極と前記第２の基板の接合パッドとを電気的に接続し、前記半導体チップを前記集積回路の上に積層する工程を含み、３次元実装された半導体チップを得ることを特徴とする請求項１に記載の半導体チップの製造方法。
  3. 前記第２の基板は前記集積回路と前記接合パッドとを有する半導体チップ領域が複数並置して作製されたウエハであり、前記第１の基板は前記半導体層に集積回路と前記貫通電極となる導電体を有する半導体チップ領域が複数並置して作製されたウエハであり、
    前記第１の基板と前記第２の基板とを、前記半導体チップ領域同士が対向するように貼り合わせて貼り合わせ構造体を得る工程と、
    前記集積回路を有する半導体チップが積層されたウエハを各集積回路領域毎に分離独立させるためにダイシングする工程と、を含み、
    ３次元実装された半導体チップを得ることを特徴とする請求項１に記載の半導体チップの製造方法。
  4. 前記半導体層を基板は一時的な支持基板である第３の基板に転写する工程と、
    前記第３の基板に転写後の前記半導体層を、前記集積回路毎に分離独立させるために、ダイシングする工程と、
    ダイシングされた、集積回路を含む半導体チップを、貫通電極が重なるように積層する工程と、を含み、
    ３次元実装された半導体チップを得ることを特徴とする請求項１に記載の半導体チップの製造方法。
  5. 前記半導体層の裏面側の少なくとも一部をエッチング及び研磨の少なくともいずれか一方により除去して、前記導電体の底部を露出する請求項１乃至４のいずれか一項に記載の半導体チップの製造方法。
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