KR101157726B1 - 극박 적층 칩 패키징 - Google Patents

극박 적층 칩 패키징 Download PDF

Info

Publication number
KR101157726B1
KR101157726B1 KR1020097023473A KR20097023473A KR101157726B1 KR 101157726 B1 KR101157726 B1 KR 101157726B1 KR 1020097023473 A KR1020097023473 A KR 1020097023473A KR 20097023473 A KR20097023473 A KR 20097023473A KR 101157726 B1 KR101157726 B1 KR 101157726B1
Authority
KR
South Korea
Prior art keywords
chip
base
stable base
medium
simplified form
Prior art date
Application number
KR1020097023473A
Other languages
English (en)
Other versions
KR20100020939A (ko
Inventor
존 트레자
Original Assignee
쿠퍼 에셋 엘티디. 엘.엘.씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쿠퍼 에셋 엘티디. 엘.엘.씨. filed Critical 쿠퍼 에셋 엘티디. 엘.엘.씨.
Publication of KR20100020939A publication Critical patent/KR20100020939A/ko
Application granted granted Critical
Publication of KR101157726B1 publication Critical patent/KR101157726B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

패키징 방법은, 제1 칩을 안정 베이스에 부착하는 단계와, 상기 안정 베이스 위의 지점에 콘택 패드들을 형성하는 단계와. 상기 제1 칩의 측면들이 전기적으로 절연되도록 상기 안정 베이스 위에 매체를 부착하는 단계와, 상기 매체 위에 전기 경로를 형성하는 단계와, 제2 칩을 제1 칩에 부착하여 어셈블리를 형성하는 단계와, 상기 안정 베이스를 제거하는 단계를 포함한다. 패키지는, 서로 전기적으로 연결되어 있는 적어도 2개의 칩과, 적어도 하나의 콘택 패드와, 상기 콘택 패드에서부터 상기 적어도 하나의 칩 위의 접촉점까지 연장되어 있는 전기 전도성 경로와, 평탄화 매체와, 평탄화 매체의 상부 위에 위치하는 코팅 물질을 포함한다.
Figure R1020097023473
패키징, 안정 베이스, 콘택 패드, 평탄화 매체, 코팅

Description

극박 적층 칩 패키징{ULTRA-THIN STACKED CHIPS PACKAGING}
본 발명은 전자 패키징에 관한 것으로, 보다 상세하게는 칩 패키징에 관한 것이다.
좁은 공간에 가능하면 많은 칩들을 패킹할 수 있는 기술이 오랜 기간 동안 요망되고 있다. 최근에는, 이러한 요망으로 인해 다양한 집적 기술이 개발되었다. 도 1에 도시한 바와 같은, 집적 방법 중의 하나는 제2 다이(104) 위에 하나의 다이(102)를 직접 부착하는 것을 포함한다. 이는 상부 다이(102)와 하부 다이(104)가 서로 직접 통신하도록 한다. 또한, 2개의 칩들(102, 104)이 라우팅 트레이스(108)를 경유하여 칩(들)에 연결되어 있는 와이어본드(106)를 사용하여 외부와 연결되어 있다. 이러한 방법은 패키지가 소형이 되도록 하지만, 2개의 칩들의 크기가 동일하거나 거의 동일한 경우에는 문제가 발생하는데, 이는 일부 경우에 있어서 다이들 중 어느 하나의 다이 위에 존재해야 하는 와이어본드 패드(110)의 공간이 충분하지 않을 수 있기 때문이다. 또한, 복수 칩들(예를 들어 이들 2개의 칩 유닛 복수 개를 멀티-칩 디바이스 위의 다른 멀티-칩 위에 적층한)에 대해 이러한 방법을 사용할 때, 와어어본드(106)가 사용되어야 한다면 구현이 매우 어렵고 비용도 고가로 된다.
또 다른 집적 방법으로, 도 2에 도시되어 있는 방법은 2개의 다이 스택이 외부와 연결될 수 있도록 하기 위해 솔더 볼(202), 플립-칩 부착 방법을 사용하는 것이다. 이 방법은 와이어본드 방법에 비해서는 저렴하여, 멀티-칩 디바이스 위에 멀티-칩이 보다 용이하게 또는 저렴하게 적층될 수 있게 한다. 그러나, 2개의 칩들의 크기가 동일하거나 거의 동일한 경우에는 어느 하나의 다이 위에 존재해야 하는 솔더 볼 패드의 공간이 충분하지 않을 수 있기 때문에, 이 집적 방법은 상술한 것과동일한 문제점을 안고 있다.
또 다른, 멀티-칩 적층 공정(도 3)은, 솔더 범프 패드를 포함하는 칩(104)에 부착되는 칩(102)의 높이가 솔더 볼 범프(202)의 높이보다 작게 되도록 하기 위해, 각 다이들이 매우 얇아야만 한다. 문제를 더 어렵게 하는 것은, 멀티-칩 스택이 표준 패키지 내에 조립되기 위해서는, 멀티-칩 상의 멀티-칩 스택의 전체 높이가 작아야만 한다는 것이다. 이는 극박의 웨이퍼들과 다이들을 사용해야 하며, 이들 극박 웨이퍼 상에서 듀얼 사이드 공정의 수행을 필요로 하게 된다. 그 결과, 특히 솔더 볼(202)이 이들 극박 부품들 위에 실장되어야 하는 경우에는, 수율 손실과 다이 손상의 심각한 위험이 있게 된다.
도 4에 도시되어 있는 또 다른 집적 방법은, 2개의 다이들을 외부와 연결하는 라우팅 요소로 기능할 수 있는 "인터포저"로 알려져 있는 수동소자(402)를 사용하는 것이다. 이 방법은 2개의 다이들(404, 406)의 크기가 동일하거나, 거의 동일하더라도 위와 같은 문제들이 없다는 이점이 있다. 이는 이들이 항상 와이어본드 또는 솔더 범프 연결부를 수용하기에 충분하게 크게 제작되기 때문이다. 그러나, 일반적으로 인터포저들도 심각한 단점을 갖고 있다. 일례로, 인터포저들은 그 전체가 복잡하고 고가인 새로운 부품(어텐던드 라우팅(408)을 구비하는 인터포저)으로 제조되어야 한다는 것이다. 또한, 일반적인 인터포저 방법은 극박 웨이퍼를 취급해야 하는 문제 또는 이들 극박 웨이퍼들의 듀얼-사이드 가공을 해야 하는 문제들을 배제하지 못해서, 전술한 수율 감소 및 칩 손상의 증대 위험성은 여전히 남아 있다. 또한, 인터포저들은 일반적으로 매우 두꺼워서, 인터포저들이 관통-연결부(408)를 구비한다고 해도, 2개 다이들 간의 연결 길이가 매우 길어져서 칩과 칩 연결부의 전기 성능이 열화된다.
상기 인터포저 방법은 또한 멀티-칩 대 멀티-칩 스택을 형성하는 상술한 문제들이 수반된다(도 5).
또한, 상기 방법을 사용할 때에, 일부 실시 경우에 있어, 회로 영역을 차지하거나, 수율 감소의 위험성을 증가시키기 때문에 바람직하지 않은 능동소자들을 포함하는 칩 내에 비아들을 사용해야만 한다.
제3 '칩'을 스택에 부가하기 위해서는, 2개의 칩만을 사용할 때보다 각 칩들은 보다 얇아져야 한다. 이에 따라, 수율 감소 및 손상의 위험성이 더 부가된다.
따라서, 현재 사용되고 있는 전술한 방법들이 갖고 있는 문제점들 및/또는 위험성들이 없는 패키징 방법에 대한 수요가 있다.
본 출원인은 전술한 공정들이 갖고 있는 문제점들을 감소시키거나 없앤, 칩들을 서로 집적하는 공정을 개발하였다.
특정 실시 형태에 따라서는, 본 발명 방법들이 다음의 이점들 중 하나 또는 그 이상의 이점을 제공할 수 있다. 본 발명 방법은 임의의 크기의 2개의 칩에 사용될 수 있다. 본 발명 방법은 최종 스택의 높이를 매우 작게 하여서, 멀티-칩 상의 멀티-칩 구성을 구현할 수 있다. 본 발명 방법은 능동 칩 내에 비아들을 만들 필요가 없게 한다. 본 발명 방법은 전체적으로 관통-다이 비아들을 만들 필요가 없게 한다(예를 들어, 다이가 소자들을 포함하던지, 포함하지 않던지 간에). 본 발명 방법은 특수하게 생성되는 인터포저 칩을 사용할 필요가 없게 한다. 본 발명 방법은 후육의 안정적인 플랫폼을 포함한다. 본 발명 방법은 개별 다이의 듀얼-사이드 가공을 수행할 필요가 없게 한다. 본 발명 방법은 인터포저-관통 비아 구조물에 의해 부과되는 전기 성능의 "충돌"(hit) 없이, 소형의 밀집한 연결부들을 사용하도록 한다.
일 실시 형태는 패키징 방법을 포함한다. 상기 방법은, 제1 칩을 안정 베이스에 부착하는 단계와, 상기 안정 베이스 위의 지점에 콘택 패드들을 형성하는 단계와, 상기 제1 칩의 측면이 전기적으로 절연되도록 상기 안정 베이스 위에 매체(medium)를 부착하는 단계와, 상기 매체 위에 전기 경로를 형성하는 단계와, 어셈블리를 형성하도록, 제2 칩을 제1 칩에 부착하는 단계와, 상기 안정 베이스를 제거하는 단계를 포함한다.
다른 실시 형태는, 전기적으로 서로 연결되어 있는 적어도 2개의 칩과, 적어도 하나의 콘택 패드와, 상기 콘택 패드에서부터 상기 적어도 하나의 칩 위의 접촉점까지 연장되어 있는 전기 전도성 경로와, 평탄화 매체와, 평탄화 매체의 상부 위에 위치하는 코팅 물질을 포함하는 패키지를 포함한다.
본 명세서에 개시되어 있는 하나 또는 그 이상의 실시 형태들을 사용하여, 본 명세서에 개시되어 있는 하나 또는 그 이상의 다양한 이점들이 달성될 수 있다. 본 명세서에 개시되어 있는 이점들과 특징들은 대표적인 실시 형태들로부터 얻을 수 있는 이점과 특징들 중의 일부이고, 본 발명의 이해를 보조하는 것만을 나타내었다. 개시되어 있는 이점들과 특징들이 청구항에 정의되어 있는 본 발명을 한정하거나 청구항의 균등물을 한정하는 것으로 간주되어서는 안 된다. 예를 들어, 이들 이점들의 일부는 단일의 실시 형태에서 동시에 나타날 수 없다는 점에서, 서로 모순될 수도 있다. 유사하게, 본 발명의 일 측면에 일부의 이점들이 적용될 수 있고, 그 이점들이 다른 측면에는 적용되지 않을 수도 있다. 따라서, 특징들과 이점들의 요약은 균등 범위를 정하는 데에 작용하는 것으로 간주되어서는 안 된다. 본 발명의 추가적인 특징들과 이점들이 후술하는 상세한 설명, 도면 및 청구항으로부터 명확해질 것이다.
도 1은 와이어본드 외부 연결부를 구비하는 칩 스택을 매우 단순화한 형태로 나타낸다.
도 2는 솔더 볼 외부 연결부를 구비하는 칩 스택을 매우 단순화한 형태로 나타낸다.
도 3은 칩 위의 칩 스택을 매우 단순화한 형태로 나타낸다.
도 4는 칩 스택을 위한 인터포저-기반 방법을 매우 단순화한 형태로 나타낸 다.
도 5는 인터포저-기반 멀티-칩 스택 대 멀티-칩을 단순화한 형태로 나타낸다.
도 6은 시작 시점에서 사용되기에 적합한 안정 베이스의 일례를 매우 단순화한 형태로 나타낸다.
도 7은 지지 코팅이 부착된 안정 베이스의 일례를 매우 단순화한 형태로 나타낸다.
도 8은 상기 지지 코팅 내에 개구가 형성된 안정 베이스 일례의 확대부를 매우 단순화한 형태로 나타낸다.
도 9는 상기 지지 코팅 내에 형성되어 있는 개구 내에 패드가 형성된 안정 베이스 일례의 확대부를 매우 단순화한 형태로 나타낸다.
도 10은 확대부용 제1 칩들이 상기 안정 베이스에 부착된, 안정 베이스 일례의 확대부를 매우 단순화한 형태로 나타낸다.
도 11은 제1 칩의 표면을 평탄화한, 안정 베이스 일례의 확대부를 매우 단순화한 형태로 나타낸다.
도 12는 적어도 패드 바디를 노출하기 위해 일부 영역의 평탄화 매체를 제거한, 안정 베이스 일례의 확대부를 매우 단순화한 형태로 나타낸다.
도 13은 콘택이 형성된, 안정 베이스 일례의 확대부를 매우 단순화한 형태로 나타낸다.
도 14는 제2 칩이 부착된, 어셈블리의 확대부를 매우 단순화한 형태로 나타 낸다.
도 15는 코팅 물질이 부가된, 도 14의 어셈블리 복합체를 매우 단순화한 형태로 나타낸다.
도 16은 안정 베이스가 제거된, 도 15의 어셈블리 복합체를 매우 단순화한 형태로 나타낸다.
도 17은 전도성 접합 소재가 부가된, 도 16의 어셈블리 복합체를 매우 단순화한 형태로 나타낸다.
도 18은 도 15의 어셈블리 복합체로부터 절단된 2개의 개별 패키지 유닛을 매우 단순화한 형태로 나타낸다.
도 19는 콘택이 형성된, 안정 베이스 일례의 확대부를 매우 단순화한 형태로 나타낸다.
도 20은 보다 복잡한 어셈블리 복합체를 형성하기 위해 제2 칩들이 부착된, 어셈블리의 확대부를 매우 단순화한 형태로 나타낸다.
도 21은 전술한 바와 같은 코팅 물질이 부가된, 도 20의 어셈블리 복합체를 매우 단순화한 형태로 나타낸다.
도 22는 전술한 바와 같이 안정 베이스가 제거된, 도 21의 어셈블리 복합체를 매우 단순화한 형태로 나타낸다.
도 23은 전술한 바와 같이 전도성 접합 소재가 부가된, 도 22의 어셈블리 복합체를 매우 단순화한 형태로 나타낸다.
도 24는 전술한 바와 같이 도 22의 어셈블리 복합체로부터 절단된 2개의 개 별 패키지 유닛을 매우 단순화한 형태로 나타낸다.
도 25는 솔더 볼 범프를 통해 인터포저의 패드가 외부로 연결되는 제1 패밀리 방법으로 나온 개별 패키지 유닛의 변형례를 매우 단순화한 형태로 나타낸다.
도 26은 와이어본드 연결부에 의해 일부 다른 요소가 외부로 연결되는 제1 패밀리 방법으로 나온 개별 패키지 유닛의 변형례를 매우 단순화한 형태로 나타낸다.
도 27은 솔더 볼 범프를 통해 인터포저의 패드가 외부로 연결되는 제2 패밀리 방법으로 나온 개별 패키지 유닛의 변형례를 매우 단순화한 형태로 나타낸다.
도 28은 와이어본드 연결부에 의해 일부 다른 요소가 외부로 연결되는 제2 패밀리 방법으로 나온 개별 패키지 유닛의 변형례를 매우 단순화한 형태로 나타낸다. 매우 단순화한 형태로 나타낸다.
2개의 주요 실시 형태를 간략화한 실시예로 하여 본 발명 방법을 기재한다. 도 6 내지 도 18에 도시되어 있는, 간략화된 제1 실시 패밀리는 서로 다른 크기의 2개의 칩들의 스택을 포함하는 칩 패키지의 생성을 포함하는데, 스택의 초기 칩이 그 초기 칩의 상단에 적층되는 칩보다 약간 작다. 간략화된 제2 실시 패밀리는 스택의 초기 칩이 그 초기 칩의 상단에 적층되는 칩보다 약간 큰, 서로 다른 크기의 2개의 칩들의 스택을 포함하는 칩 패키지의 생성을 포함한다. 이들 두 개의 실시예들은 두 개의 극단적인 경우를 설명하는 것이므로, 이들 두 개의 주요 실시예들은, 크기가 동일한 칩들을 포함하여, 이들 범위에 속하는 다른 모든 실시예들과 함께 사용된다.
간결하게 하기 위해, 본 방법을 이해하는 데에 관련된 단계만을 기재한다. 따라서, 기재되어 있는 한 단계에서 다음 단계로 넘어갈 때에, 수행될 필요가 있는 중간 단계가 추가될 수도 있다. 이들 중간 단계들은 관련 업계에 있는 자들에게는 자명한 것이다. 일례로, 전술한 바와 같이 특정 영역에 금속을 적층하는 공정이 포함될 수 있다. 명세서에 공정에 대한 언급이 없어도, 공정의 전이를 위해 필수적이거나 또는 유일한 것으로 공지된 적당한 중간 공정이 사용될 수 있다. 일례로, 일 변형 실시예는 포토레지스트 도포, 패터닝, 금속 증착, 포토레지스트 박리 및 표토층(overburden)의 제거를 포함할 수 있다. 또 다른 변형 실시예는 무전해 또는 전기도금과 이에 따른 패터닝, 시드 증착 등을 포함할 수 있다. 따라서, 별 다르게 언급하지 않았다면, 공정 중의 한 시점에서 공정의 다른 시점으로 가는 것으로 공지된 여하한의 방식도 채용될 수 있다.
본 공정은 공정이 수행되는 대부분 시간동안 안정 베이스(stable base)로 기능하는 단편 소재로 시작하며, 그 단편 소재는 추후에 제거된다. 특정 실시 형태에 따라, 상기 베이스는 많은 다양한 것일 수 있다. 일례로, 후에 에칭 공정으로 제거될 수 있는 실리콘 웨이퍼, 또는 유리, 사파이어, 석영, 폴리머 등과 같은 재료일 수 있다. 이와 관련되는 측면은, ⅰ) 베이스로 사용될 재료는 이하에 기재한 공정 단계들을 견디기에 충분한 강성과 안정성을 구비해야 하고, ⅱ) 필요하다면 공정 중에 그 시점까지 생성된 패키지에 손상을 주지 않는 기법, 화학적, 물리적 또는 열작용(또는 이들의 조합) 또는 일부 다른 기법을 사용하여 제거될 수 있어야 한다 는 것이다.
이러한 소재를 사용하는 목적은 공정 단계 중에 기구적 지지를 제공함으로써 전술한 박형 웨이퍼 취급 문제를 어느 정도 예방하기 위한 것이다. 이는, 주요 공정 단계들이 웨이퍼 레벨에서 수행되는 반면, 어느 정도 포함되어 있는 "박형"부재들은 칩 레벨에서 취급되기 때문이다.
유리하게는, 본 명세서에 그 기재 전부가 참고로 통합되어 있는, 미국 특허 출원 11/329,481, 11/329,506, 11/329,539, 11/329,540, 11/329,556, 11/329,557, 11/329,558, 11/329,574, 11/329,575, 11/329,576, 11/329,873, 11/329,874, 11/329,875, 11/329,883, 11/329,885, 11/329,886, 11/329,887, 11/329,952, 11/329,953, 11/329,955, 11/330,011 및 11/422,551에 기재되어 있는 콘택 형성 및 사용 기법은, 비록 관통-칩 비아들이 본 명세서에 개시된 기법의 일부를 구성할 필요가 없을 지라도, 본 방법과 호환되어 사용될 수 있다면, 본 방법 전체에 채용될 수 있다.
첨부된 도면들을 참고로 하여 본 발명 공정을 개시한다. 다만, 개시된 치수들은 설명의 목적으로 제공된 것이므로, 그 치수들이 축척에 맞지 않을 수도 있고, 설명을 용이하게 하기 위해 전체적으로 변형되어 있을 수 있다는 점을 명심해야 한다.
도 6은 공정 시작 시점에서 사용하기에 적당한 안정 베이스(stable base)(600)의 일례를 간략한 형태로 나타내고 있다. 본 실시예에 사용된 안정 베이스(600)는 직경이 약 300 mm, 두께가 800 ㎛인 실리콘 웨이퍼이다.
초기에, 일례로 두께가 약 0.5 ㎛인 박층의 지지 코팅(702)이 안정 베이스(600)의 표면(704)에 부착된다. 아래에 기재한 바와 같이, 추후에 안정 베이스(600)를 제거하는 데에 사용되는 방법에 따라, 지지 코팅(702)은 후속 공정에서 에칭 정지부로 기능하거나, 궁극적으로는 후속 단계에서 부가되는 칩들과 연결부에 손상을 주지 않으면서 안정 베이스(600) 재료를 깨끗하게 제거할 수 있도록 하는 이형층(release layer)으로 기능하거나 또는 이들 두 가지 기능을 모두 발휘할 수 있도록 선택될 수 있다.
특정 실시 형태에 따라서는, 지지 코팅(702)은 산화물 또는 기타 유전체, 폴리머, 금속, 증착된 반도체 소재 또는 이들의 조합물일 수 있다.
일 변형 실시예에서, 지지 코팅(702)은 공정이 종료된 후에 그 자리에 남아 있는 에칭 정지부로만 사용될 수 있다.
다른 변형 실시예에서, 지지 코팅(702)은 후속 공정 단계에서 제거되는 에칭 정지부로 사용될 수 있다.
또 다른 변형 실시예에서, 지지 코팅(702)은, 후속하는 증착된 부분들로부터 에칭에 의해 안정 베이스(600)를 분리시키는 이형층으로 사용될 수 있다(이하에서 상세하게 기재함).
또 다른 실시예에서, 지지 코팅(702)은 조합물일 수 있다. 지지 코팅(702)이 조합물인 경우, 일례로 금속이 에칭 정지부로 부가될 수 있으며, 그런 다음 이하에서 기재된 후속 단계에서 형성되는 연결 패드들이 최종 작업이 완료된 후에 누전되는 것을 방지하기 위해, 유전체가 증착될 수 있다. 본 특정 실시예의 경우, 에칭 정지부로 사용되는 금속은 궁극적으로는 제거되는 반면에, 상기 유전체는 남아 있게 된다.
도 7은 지지 코팅(702)이 부착된, 안정 베이스(600)의 일례를 단순화한 형태로 나타내고 있다. 본 실시예의 설명을 위해, 지지 코팅(702)은 유전체를 사용하고 있다.
다음으로, 지지 코팅(702)에서 최종 연결 패드들로 되는 부분에 개구들(802)이 형성된다. 안정 베이스(600)가 제거된 후에, 이들 개구들(802) 내에 생성된 최종 콘택들이 액세스될 수 있도록, 개구들(802)은 지지 재료까지 하향 연장되어 있다.
특정 실시 형태에 따라서는, 상기 개구들은 사용되는 특정 지지 코팅(702)에 적합한 임의의 방식으로 생성될 수 있다.
도 8은 상기 지지 코팅(702)에 개구들(802)이 형성된, 안정 베이스(600)의 일례의 확대부(800)를 단순화한 형태로 나타내고 있다. 본 실시예의 설명을 위해, 개구들은 패터닝과 에칭으로 형성되어 있다.
다음으로, 최종 콘택들을 위한 패드들(902)이 형성된다. 특정 변형 실시 형태에 따라서는, 상기 패드들(902)은 종래의 솔더 연결부들이나, 와이어본드 연결부에 적합한 크기와 소재일 수 있다. 또는 상기 패드들(902)은 다른 유형의 연결 콘택들, 일례로 포스트 및 침투 연결(post and penetration connection)이나 전술한 본 명세서에 통합되어 있는 출원명세서들에 기재되어 있는 다른 연결들에 적합할 소재로 이루어질 수도 있다. 상기 패드들(902)은 금 스터드 범프, 구리 필러 또는 솔더 트립드 구리 필러(solder tripped copper pillar), 금 피복 구리 등 또는 합금들과 같은 적당한 금속들의 조합물일 수 있다. 또한, 상기 층들은 도 17과 관련하여 이하에 기대되어 있는 바와 같은, 전도성 접합 소재를 포함하여, 상기 층들이 후속 공정에서 별도로 위치할 필요가 없을 수도 있다.
도 9는 지지 코팅(702) 내에 형성된 개구들(802) 내에 패드들(902)이 형성된, 안정 베이스(600)의 일례의 확대부(800)를 단순화한 형태로 나타내고 있다. 도시된 바와 같이, 패드(902)는 구리로 된 패드 바디(906) 아래에 있는 증착된 금 층(904)으로 이루어져 있다. 일부 변형 실시 형태에서, 패드(902)는 일례로 니켈/금과 같은 통상의 언더-범프-금속(UBM) 세트 재료이거나, 이들 세트 재료를 포함할 수 있다. 다른 변형 실시 형태에서, 패드(902)는 장벽층 또는 산화 장벽층으로 니켈 또는 금을 구비하는 통상의 구리 패드 또는 알루미늄일 수 있다. 또한, 다양한 적층 방법이 되도록 하기 위해, 층(904)은 그 아래에, 전술한 본 출원명세서에 통합되어 있는 출원들에 기재되어 있는 재료들, 예를 들어 고형 재료, 또는 "연성"(malleable) 또는 "강성"(rigid) 재료 중 하나를 추가로 가질 수 있다. 일부 실시 형태에서, 이들 재료들은 공정이 시작되기 전에 안정 베이스(600)의 적당한 위치에 부착되거나 아니면 부분적으로 매립될 수 있다. 마지막으로, 개시된 특정 재료들이 모두 전기적으로 전도성이지만, 일부 실시 형태에서, 패드(902)의 일부 지점에는 비전도성 소재들로 채워질 수도 있다(예를 들어, 이들 비전도성 소재들이 정렬 또는 간격 띄움의 목적으로 사용되는 경우).
다음으로, 제1 칩(1002)이 놓여지고, 안정 베이스(600)에 부착된다. 이 경우 에 "페이스-업"(즉, 칩 상의 회로가 안정 베이스(600)의 반대쪽을 향함)된다. 칩들이 관통-비아들을 구비하고 있지 않은 경우, 제1 칩(1002)과 안정 베이스(600) 사이에 물리적인 연결을 형성하기에 적당한 임의의 방식으로 상기 칩이 부착된다. 특정 실시 형태에 따라서는, 상기 부착은 일례로 에폭시, 솔더, 공유 결합, 택 및/또는 퓨즈 연결, 열 압착, 웨이퍼 접합(wafer fusion), 구리 접합, 부착 또는 열 릴리스 접합 테이프 또는 필름 등의 사용을 포함할 수 있다.
선택적으로 그리고 유리하게는, 일부 변형 실시 형태에서는, 패드(902)는 추후에 와이어본드 또는 플립 칩 패드, 플립 칩 범프 자체 또는 패드와 범프의 조합으로 작용하도록 구성될 수도 있다.
선택적으로, 제1 칩(1002)이 상기 본 출원에 통합되어 있는 출원에 개시되어 있는 것과 같은, 통상의 관통-칩 비아들, 또는 관통-칩 연결부 또는 비아들을 구비하고 있다면, 제1 칩(1002)은 "페이스-다운" 부착되어서 하부와 접촉할 수 있다.
특정 실시 형태에 따라서는, 제1 칩(1002)은 오리지널 웨이퍼를 프리-절단 또는 포스트-절단(post-dicing)의 추가 공정을 거칠 수 있다. 그러나, 제1 칩(1002)을 본 프로세스에서 사용하기 전에 제1 칩(1002)에 적용되는 최후 공정 단계는, 웨이퍼를 박육화(thinning)한 다음에 개별 칩들을 웨이퍼로부터 절단하거나, 또는 칩들을 웨이퍼로부터 절단한 후에 박육화하여 개별 칩들이 박육화된 형태로 취급되는 것이 이상적이다.
도 10은 확대부용의 모든 제1 칩들이 안정 베이스(600)에 부착된, 안정 베이스 일례의 확대부를 매우 단순화한 형태로 나타낸 것이다.
일단 제1 칩(1002)이 안정 베이스(600)에 부착되면, 안정 베이스(600)의 표면은 평탄화 매체(planarizing medium)(1102)를 사용하여 평탄화된다.
특정 실시 형태에 따라서는, 평탄화 매체(1102)는 스핀-온 글라스, 폴리머, 에폭시, 유전체, 산화물, 질화물 또는 다른 적당한 소재일 수 있다. 다만, 중요한 점은 평탄화 매체(1102)는 비전도성이어야 하고, 실질적으로 평탄면을 형성하거나 아니면 실질적으로 평탄면을 형성하도록 처리될 수 있어야 한다는 것이다.
특정 실시 형태에 따라서는, 평탄화 매체(1102)가 제1 칩(1002)의 상부와 일치하거나 아니면 거의 일치하도록 평탄화 매체(1102)가 부착될 수 있다. 그러한 경우, 만일 사용되는 재료가 자연스럽게 평탄면을 형성한다면, 본 단계에서 더 이상의 추가의 공정은 필요하지 않게 된다. 선택적으로, 다른 실시 형태에서는, 평탄화 매체(1102)가 제1 칩(1002)을 덮고 나서 자연스럽게 평탄면을 형성하지 않을 수 있다. 이런 경우, 평탄화 매체(1102)는 일례로 폴리싱, 래핑, 에칭, 리프트오프, 소재의 현상 등의 추가 공정에 의해 평탄화될 수 있다. 두 번째 경우와 유사하지만 다른 실시 형태에서, 제1 칩(1002)(또는 제1 칩의 일부분)의 표면(1004)만이 일례로 하나 또는 그 이상의 선행 공정에 의해 재-노출될 수 있다. 선택적으로, 제1 칩의 크기가 제1 칩의 상단부에 적층될 칩의 접촉 면적과 같거나 아니면 그보다 큰 경우, 제1 칩(1002)의 높이가 충분히 작다면, 단순히 적어도 제1 칩(1002)의 상기 측면을 덮을 수 있는 절연 피막이 사용될 수 있다. 일반적으로, 본 단계와 관련된 국면은 추후에 제1 칩(1002)의 측면들에 누전(shorting) 또는 회로 개방을 형성하지 않으면서 금속 라우팅 층들이 부가될 수 있도록 표면이 형성된다는 것이다.
도 11은 제1 칩(1002)의 표면(1004)을 평탄화한, 안정 베이스(600) 일례의 확대부(800)를 매우 단순화한 형태로 나타낸다.
특정 영역(1202)에서 평탄화 매체(1102)가 제거되어 패드 바디(906)와 연결부를 형성할 목적으로 노출될 필요가 있는 다른 영역들이 노출된다.
유리하게는, 평탄화 매체(1102)가 감광성 폴리이미드와 같은 감광성 물질이라면, 평탄화 매체(1102)가 본 단계를 준비하는 데에 간단한 방식의 패턴 및 노출이 사용될 수 있다. 후속 단계에서 상기 영역들에 바람직하지 않은 누전이 발생하지 않도록 제1 칩(1002)의 측면들이 보호되는 한은, 본 단계의 일부로서, 예를 들어 제1 칩(1002) 상부, 패드 바디(906)의 상부(도 12 참조), 기타 다른 영역의 상부 등에 에칭이 수행될 수 있다는 점을 주목해야 한다.
도 12는 적어도 패드 바디(902)를 노출하기 위해 일부 영역의 평탄화 매체(1102)를 제거한, 안정 베이스(600) 일례의 확대부(800)를 매우 단순화한 형태로 나타낸다. 도 12의 실시예에서, 콘택 포스트를 형성하기 위해, 제1 칩(1002) 위에 추가의 에칭 공정이 수행될 수 있다는 점을 알아야 한다.
이 시점에서, 일례로 패드 바디(902)가 제1 칩(1002)에 연결되도록, 패드 바디(902), 다른 연결점들이 다른 칩 또는 일부 다른 요소들의 대응 연결부들과 궁극적으로 정렬되도록, 금속 연결부들(1302, 1304)이 형성되고, (선택적으로 필요하다면) 융기된 콘택들(1306)이 형성된다. 물론, 많은 변형 실시 형태에서, 이들 중 두 가지 형태가 조합될 수도 있고, 일부 실시 형태에서는 패드 바디(902)가 의도적으로 다른 패드 바디에 연결될 수 있다(미도시).
제1 칩(1002)의 높이가 작아서 제1 칩이 다이로만 취급되기 때문에, 평탄화 매체(1102)를 제거하여 형성된 개구의 어스펙스비(aspect ratio)가 낮을 수 있다. 이것은 연결부를 형성하는 데에 저렴한 적층 공법 또는 간단한 도금(plating) 공정이 사용될 수 있도록 한다. 다시 말하면, 특수하거나 고도한 비아 충전 기법이 사용될 수도 있지만, 특수하거나 고도의 비아 충전 기법이 필요 없게 되어 공정이 저렴하게 수행된다.
도 13은 콘택들(1302, 1304, 1306)이 형성된, 안정 베이스(600) 일례의 확대부(800)를 매우 단순화한 형태로 나타낸다.
이 단계에서, 상기 제1 칩(1002) 위에 제2 칩(1402)을 부가하기에 적합한 패키지 어셈블리(1308)가 생성된다. 이에 따라, 다음 단계에서 제2 칩(1402)이 상기 어셈블리(1308)에 부착된다. 이 시점까지의 전체 공정은 후육 기판(즉, 안정 베이스(600))을 포함하기 때문에 본 공정은 2개의 칩들이 결합하여 매우 얇은 기판으로 접합되는 공정들에 비해 더 탄탄하다는 점을 인지해야 한다. 또한, 이 시점에서 제2 칩(1402)이 얇을 수는 있지만, 제2 칩(1402)의 모든 콘택들(1404)은 제2 칩이 웨이퍼 형태이며 두꺼운 제2 칩(1402) 위에 위치하는 것이 이상적이다. 그런 다음, 제2 칩(1402)을 포함하는 웨이퍼가 박육화되고 절단되며, 제2 칩(1402)이 어셈블리(1308)에 부착될 수 있다.
유리하게는, 본 명세서에 개시되어 있는 변형 실시 형태들의 사용을 통해, 듀얼 사이드 공정 및 박육 웨이퍼-스케일 취급 공정이 감소되거나, 이상적으로는 이들 공정이 사용되지 않을 수 있다는 점을 이해해야 한다.
다시 공정으로 돌아가서, 이 시점에서 제2 칩(1402)이 어셈블리(1308)의 각 연결 지점에 정렬되고 부착된다. 특정 변형 실시 형태에 따라서, 본 공정은 종래의 솔더 부착, 택 & 퓨즈 기법(tack and fuse approach), 포스트 및 침투 연결, 공유 접합 등을 포함할 수 있다.
유리하게는, 필수적이지는 않지만, 밀집-피치 연결부(일례로 피치가 50 ㎛ 미만, 바람직하게는 30 ㎛ 미만인 연결부)가 사용되는 경우에는, 택 & 퓨즈 기법이 바람직하다. 또한, 전술한 본 출원에 통합되어 있는 출원명세서에 개시되어 있는 기법을 사용하여 형성될 수 있는, 높이가 낮은(높이가 25 ㎛ 미만) 경우, 또는 높이가 낮으면서 피치도 밀집한 연결부를 함께 사용하는 경우에는 최종 패키지의 전체 높이가 낮게 유지되는 것이 유리하다.
본 명세서에 개시되어 있는 방법들의 변형 실시 형태는, 인터포저에 의해 제공되는 이점들(즉, 칩 크기 제한을 극복하는)을 가지면서도 비아 기생들(via parasitic) 없이, 콘택 크기가 작고 연결부 길이가 짧다면 더 유리하다는 점을 이해해야 한다. 또한, 이들 이점들은 후육 웨이퍼를 취급하도록 하고, 듀얼-사이드 공정을 예방 또는 방지하면서도, 얻어질 수 있다.
도 14는 어셈블리(1308)에 제2 칩(1402)이 부착되어 어셈블리 복합체(1406)를 형성한, 어셈블리(1308)의 확대부를 매우 단순화한 형태로 나타낸다.
이 시점에서 메인 공정이 종료된다. 그러나, 어셈블리 복합체(1406)에 칩들이 추가로 접착된다면, 전술한 선행 단계들의 방법이 필요한 만큼 반복되는 것이 유리하다.
그러나 선택적으로는 상기 공정에 후속하여, 일례로 칩을 보호하기 위해, 열 컨덕터로 기능하도록, 또는 어셈블리 복합체(1406)가 평탄화 되도록 하는 추가의 코팅 물질(1502) 부가 공정이 수행될 수 있다. 특정 실시 형태에 따라서는, 코팅 물질(1502)은 선택적으로 다음 후속 단계의 일부 케이스에서 사용될 수 있는 부식액(etchant)에 견딜 수 있는 소재일 수 있다. 대부분의 변형 실시 형태에서, 코팅 물질(1502)은 비전도성 물질이고, 보다 상세하게는 평탄화 매체(1102)로 사용되기에 적합한 물질들 중 어느 하나이다. 유리하게는, 일부 경우에 있어서, 코팅 물질(1502)은, 또는 선택적으로, 구조적 지지물로 사용되어 본 명세서에 개시되어 있는 공정에 의해 생성된 웨이퍼-형태 어셈블리가 안정 베이스(600)가 제거된 후에 웨이퍼-형태 방식으로 취급될 수 있다.
도 15는 코팅 물질(1502)이 부가된, 도 14의 어셈블리 복합체를 매우 단순화한 형태로 나타낸다.
다음으로, 안정 베이스(600)가 어셈블리 복합체(1406)로부터 제거된다. 안정 베이스(600)로 사용되는 특정 재료에 따라, 안정 베이스의 제거는 다수의 공정들 중 임의의 공정에 의해 이루어질 수 있는데, 단 한 가지 제약은 그러한 공정이 소망하는 제거를 달성하고, 패드들(902)의 안정 베이스(600) 사이드를 노출시키는 데에 적합하여야 한다는 것이다. 특정 실시 형태에 따라서는, 상기 제거는 그라인딩, 래핑 및/또는 만약 안정 베이스가 에칭 정지부 층이라면 코팅(702)의 에칭에 의해 수행될 수 있다. 만약 코팅(702)이 적절한 공정(예를 들어, 가열, 에칭, 화학 반응, 빛의 특정 파장(일례로 자외선 또는 적외선 등)에의 노출)에 의해 희생될 수 있는 희생층이라면, 어셈블리 복합체(1406)가 안정 베이스(600)로부터 부유(flow away)할 수 있게 되어, 안정 베이스(600)를 파괴 방식으로 제거할 필요가 없게 된다. 이에 따라, 희생층 방법이 사용되는 일부 실시 형태에서, 안정 베이스(600)가 재사용될 수 있어서 비용을 추가로 절감하게 된다.
유리하게는, 에칭이 사용되고, 지지 코팅(702), 평탄화 매체(1102) 및 코팅 물질(1502)이 상기 에칭 공정에 견딜 수 있다면, 어셈블리 복합체(1406) 내의 칩들이 에칭으로부터 완전하게 보호될 것이며, 이에 따라 습식 에칭과 같은 공격성 공정이 일괄 공정으로 사용되어 무리없이 안정 베이스(600)를 제거할 수 있다.
안정 베이스(600)를 제거한 후에, 지지 코팅(702), 평탄화 매체(1102) 및 코팅 물질(1502)이 폴리머(들)라면, 잔류하는 어셈블리 복합체(1406)는 유연하고(compliant) 내크랙성을 갖게 된다.
도 16은 안정 베이스(600)가 제거된, 도 15의 어셈블리 복합체(1406)를 매우 단순화한 형태로 나타낸다.
이 시점에서, 도 9와 연계하여 개시한 바와 같이, 패드(902) 형성 시에 일례로 금 또는 솔더 같은 접합 소재가 부가되도록 콘택용 패드(902)가 형성되고, 어셈블리 복합체(1406)가 완전하게 형성되며, 패키지 형성 공정을 완료하기 위해 이 시점 이후에 행해야 할 것은 단지 웨이퍼 전체를 개별 패키지 유닛으로 절단하는 것뿐이다.
선택적으로, 패드(902)의 현재-노출된 측면이 솔더 범프 또는 금 볼과 같은 전도성 접합 소재(1702)와 함께 사용될 예정이라면, 일례로 전도성 접합 소 재(1702)가 이 단계에서 부가될 수 있다. 유리하게는, 전도성 접합 소재(1702)가 실리콘의 단편들 중 어느 하나의 단편에 부착되지 않기 때문에, 칩 또는 인터포저가 사용되는 경우에는 인터포저 상에 응력이 발생하지 않는다.
도 17은 전도성 접합 소재(1702)가 부가된, 도 15의 어셈블리 복합체(1406)를 매우 단순화한 형태로 나타낸다.
최종적으로, 어셈블리 복합체(1406)가 개별 패키지 유닛(1802)으로 절단된다. 여기서도, 상기 어셈블리 복합체(1406) 내의 각 칩들이 매우 얇기는 하지만, 칩들이 손상될 위험성은 매우 적다는 것을 이해해야 한다.
도 18은 도 15의 어셈블리 복합체(1406)로부터 절단된 2개의 개별 패키지 유닛(1802)을 매우 단순화한 형태로 나타낸다.
이하에서 단순화한 제2 실시 형태 패밀리를 기재한다. 초기 단계는 도 6 내지 도 12와 연계하여 개시한 단계와 동일하기 때문에, 이들 단계들을 반복 기재하지는 않는다. 또한, 본 실시예는 제1 단순화한 실시 형태 패밀리와는 스택 내 칩들의 상대 크기만이 다르기 때문에, 그러한 차이에 의해 나타나는 차이점에 대해서만 기재한다.
도 12에 이르는 단계가 종료된 시점에서, 일례로 패드 바디(902)가 제1 칩(1002)에 연결되도록, 패드 바디(902), 다른 연결점들이 다른 칩 또는 일부 다른 요소들의 대응 연결부들과 궁극적으로 정렬되도록, 금속 연결부들(1902, 1904)이 형성되고, (선택적으로 필요하다면) 융기된 콘택들(1906)이 형성된다. 물론, 도 13의 실시예와 같이, 많은 실시 형태에서, 이들 중 두개의 조합이 이루어질 수 있고, 일부 경우에서는 패드 바디(902)가 다른 패드 바디(미도시)에 의도적으로 연결될 수 있다.
도 19는 콘택들(1902, 1904, 1906)이 형성된, 안정 베이스(600) 일례의 확대부(1900)를 매우 단순화한 형태로 나타낸다.
이 시점에서, 도 13에서와 같이, 제1 칩(1002) 위에 제2 칩(2002)을 부가하기에 적합한 패키지 어셈블리(1908)가 생성된다. 이에 따라, 다음 단계에서, 제2 칩(2002)이 상기 어셈블리(1908)에 부착된다. 제1 실시예 패밀리에서와 같이, 이 시점에서 제2 칩(2002)이 박육화될 수도 있지만, 이상적으로는 제2 칩(2002)의 모든 콘택들(2004)들이 웨이퍼 형태 및 후육 상태로 있는 제2 칩(2002) 위에 위치하고, 그런 다음 제2 칩(2002)을 포함하는 웨이퍼가 박육화 및 절단되고, 제2 칩(2002)이 어셈블리(1908)에 부착될 수 있다는 것을 명심해야 한다.
이 시점에서, 제2 칩(2002)이 어셈블리(1908)의 각 연결점과 정렬되어 부착될 수 있다. 상술한 바와 같이, 특정 변형 실시 형태에 따라서는, 본 공정은 종래의 솔더 부착, 택 & 퓨즈 기법, 포스트 및 침투 연결, 공유 접합 등을 포함할 수 있다.
도 20은 제2 칩들(2002)이 부착되어, 보다 복잡한 어셈블리 복합체(2006)를 형성한, 어셈블리(1908)의 확대부를 매우 단순화한 형태로 나타낸다.
제2 칩(2002)이 제2 칩(1402)보다 어느 정도 작기 때문에, 제2 칩(2002)은 주변 콘택들(1902, 1904)에는 연결되지는 않고, 그 보다는 제2 칩(2002) 범위 내의 콘택들(1906)에만 연결된다. 그러나, 라우팅 층을 사용함으로써 주변의 콘택들이 제2 칩(2002)에 라우팅되어서 그 라우팅이 콘택을 주변으로부터 다른 지역 좀 더 중앙 영역으로 이동시킬 수 있다.
그런 다음, 도 15 내지 도 18에 개시된 공정이 계속된다. 도 21은 전술한 바와 같은 코팅 물질(1502)이 부가된, 도 20의 어셈블리 복합체(2006)를 매우 단순화한 형태로 나타낸다.
도 22는 전술한 바와 같이 안정 베이스(600)가 제거된, 도 21의 어셈블리 복합체(2006)를 매우 단순화한 형태로 나타낸다.
도 23은 전술한 바와 같이 전도성 접합 소재(1702)가 부가된, 도 22의 어셈블리 복합체(2006)를 매우 단순화한 형태로 나타낸다.
도 24는 전술한 바와 같이 도 22의 어셈블리 복합체(2006)로부터 절단된 2개의 개별 패키지 유닛(2402)을 매우 단순화한 형태로 나타낸다.
전술한 사항으로부터, 제3 또는 추가의 칩들을 부가하기 위해 상기 단계들 중 일부 단계가 반복적으로 채용될 수 있다는 점을 명확하게 알 수 있다.
이들 두 개의 패밀리들에 있어서, 2개의 칩들의 크기가 동일한 경우가 전술한 제1 또는 제2 실시 형태 중 어느 한 형태와 동일한 방식으로 가공될 수 있다는 점도 명확하다.
전술한 사항으로부터, 전술한 방법들이 와이어본드 또는 인터포저 방법들과 호환될 수 있으며, 필요에 따라서는 이들 두 방법 모두를 채용할 필요가 있다는 점도 이해가 될 것이다.
도 25는 솔더 볼 범프(1702)를 통해 인터포저(2504)의 패드(2502)가 외부와 연결되는 제1 패밀리 방법으로 나온 개별 패키지 유닛(1802)의 변형례를 매우 단순화한 형태로 나타낸다.
도 26은 와이어본드 연결부(2602)에 의해 일부 다른 요소(미도시)가 외부와 연결되는 제1 패밀리 방법으로 나온 개별 패키지 유닛(1802)의 변형례를 매우 단순화한 형태로 나타낸다.
도 27은 솔더 볼 범프(1702)를 통해 인터포저(2504)의 패드(2502)가 외부와 연결되는 제2 패밀리 방법으로 나온 개별 패키지 유닛(2402)의 변형례를 매우 단순화한 형태로 나타낸다.
도 28은 와이어본드 연결부(2602)에 의해 일부 다른 요소(미도시)가 외부와 연결되는 제2 패밀리 방법으로 나온 개별 패키지 유닛(2402)의 변형례를 매우 단순화한 형태로 나타낸다.
본 명세서(도면을 포함)는 단지 일부 예시적인 실시 형태들을 설명하기 위한 것임을 이해해야 한다. 독자들의 편의를 위해, 전술한 사항들은 실시 가능한 모든 실시 형태 중에서 본 발명의 원리를 교시하는 대표적인 샘플에 초점을 맞추었다. 전술한 사항들은 실시 가능한 실시 형태들 모두를 나열하려고 하지는 않았다. 특정 부위를 위한 선택적인 실시 형태들이 나타나지 않을 수도 있고, 추가로 기재하지 않은 선택적 실시 형태들이 사용될 수 있으므로, 그러한 실시 형태들을 권리로서 배제하는 것으로 간주되어서는 안 된다. 통상의 지식을 가진 자라면 본 명세서에 기재되지 않은 실시 형태들의 다수가 본 발명의 동일한 원리와 균등 범위 내로 통합될 수 있다는 것을 이해할 수 있을 것이다.

Claims (24)

  1. 패키징 방법으로서,
    베이스 상의 지점들에서 콘택 패드들을 형성하는 단계와;
    상기 베이스에 제1 칩을 부착하는 단계와;
    상기 베이스 위에 평탄화 매체를 위치시키되, 이 평탄화 매체의 상부면이 상기 제1 칩의 상부면과 실질적으로 일치하도록, 상기 평탄화 매체를 위치시키는 단계와;
    상기 평탄화 매체를 위치시킨 후에, 상기 평탄화 매체 상에 상기 콘택 패드들과 연결되는 금속 연결부들을 형성하는 단계와;
    상기 제1 칩에 제2 칩을 결합시키는 단계와;
    상기 베이스를 제거하는 단계를 포함하는 것인, 패키징 방법.
  2. 제1항에 있어서,
    상기 콘택 패드 형성 단계 전에, 상기 베이스 상으로 지지 코팅을 제공하는 단계를 추가로 포함하고, 상기 콘택 패드들은 상기 지지 코팅 내에 형성되는 것인, 패키징 방법.
  3. 제2항에 있어서,
    상기 지지 코팅은 이형층(release layer)을 포함하는 것인, 패키징 방법.
  4. 제3항에 있어서,
    상기 지지 코팅은 에칭 정지층을 추가로 포함하는 것인, 패키징 방법.
  5. 제1항에 있어서,
    상기 금속 연결부들 중 적어도 하나의 금속 연결부는 상기 제1 칩에 전기적으로 연결되어 있는 것인, 패키징 방법.
  6. 제5항에 있어서,
    상기 제2 칩은 상기 금속 연결부들 중 적어도 하나의 금속 연결부에 전기적으로 연결되어 있는 것인, 패키징 방법.
  7. 제1항에 있어서,
    상기 제2 칩은 상기 금속 연결부들 중 적어도 하나의 금속 연결부에 전기적으로 연결되어 있는 것인, 패키징 방법.
  8. 제1항에 있어서,
    상기 제2 칩의 적어도 일부분, 상기 평탄화 매체의 적어도 일부분, 및 상기 금속 연결부들의 적어도 일부분 위에 코팅 물질을 제공하는 단계를 추가로 포함하는 패키징 방법.
  9. 삭제
  10. 제2항에 있어서,
    상기 지지 코팅은 이형층을 포함하고, 상기 베이스 제거 단계는 상기 이형층의 에칭 또는 상기 이형층의 가열 중 적어도 하나를 포함하는 것인, 패키징 방법.
  11. 제1항에 있어서,
    상기 평탄화 매체는 상기 제1 칩의 측면들을 전기적으로 절연하는 것인, 패키징 방법.
  12. 제1항에 있어서,
    상기 평탄화 매체 제공 단계는 상기 평탄화 매체를 상기 베이스 위의 미리결정된 높이까지 제공(apply)하는 단계를 포함하고, 상기 미리결정된 높이는 상기 제1 칩의 상부면과 실질적으로 일치하는 것인, 패키징 방법.
  13. 제1항에 있어서,
    상기 콘택 패드들 중 적어도 하나의 콘택 패드의 면들 중 상기 베이스와 대향하는 면을 노출시키기 위해 선택된 영역 내의 상기 평탄화 매체를 제거하는 단계를 추가로 포함하는 것인, 패키징 방법.
  14. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩 사이에는 상기 평탄화 매체가 배치되지 않도록 상기 제1 칩과 상기 제2 칩이 결합되는 것인, 패키징 방법.
  15. 제1항에 있어서,
    상기 제1 칩에 상기 제2 칩을 결합시키는 단계와 상기 베이스를 제거하는 단계 사이에, 상기 제2 칩 주위에 코팅 물질을 배치하는 단계를 추가로 포함하는 패키징 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
KR1020097023473A 2007-04-23 2008-06-20 극박 적층 칩 패키징 KR101157726B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/738,817 US7960210B2 (en) 2007-04-23 2007-04-23 Ultra-thin chip packaging
PCT/IB2008/001626 WO2008129424A2 (en) 2007-04-23 2008-06-20 Ultra-thin stacked chios packaging

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020127002724A Division KR101245928B1 (ko) 2007-04-23 2008-06-20 극박 적층 칩 패키징

Publications (2)

Publication Number Publication Date
KR20100020939A KR20100020939A (ko) 2010-02-23
KR101157726B1 true KR101157726B1 (ko) 2012-06-21

Family

ID=39789478

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020097023473A KR101157726B1 (ko) 2007-04-23 2008-06-20 극박 적층 칩 패키징
KR1020127002724A KR101245928B1 (ko) 2007-04-23 2008-06-20 극박 적층 칩 패키징

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020127002724A KR101245928B1 (ko) 2007-04-23 2008-06-20 극박 적층 칩 패키징

Country Status (6)

Country Link
US (2) US7960210B2 (ko)
EP (1) EP2361439A2 (ko)
JP (1) JP4970593B2 (ko)
KR (2) KR101157726B1 (ko)
CN (1) CN101663747B (ko)
WO (1) WO2008129424A2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100099012A1 (en) * 2008-10-17 2010-04-22 Brookhaven Science Associates, Llc Electrocatalyst Synthesized by Depositing a Contiguous Metal Adlayer on Transition Metal Nanostructures
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
JP2012169440A (ja) * 2011-02-14 2012-09-06 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2013110264A (ja) * 2011-11-21 2013-06-06 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
US10153179B2 (en) * 2012-08-24 2018-12-11 Taiwan Semiconductor Manufacturing Company Carrier warpage control for three dimensional integrated circuit (3DIC) stacking
DE102013104111B4 (de) 2012-08-24 2018-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum Ausbilden einer Package-on-Package-(PoP)-Vorrichtung mit einer Träger-Verwerfungssteuerung für die dreidimensional integierte Schaltkreis-(3DIC)-Stapelung
US9287204B2 (en) * 2012-12-20 2016-03-15 Stats Chippac, Ltd. Semiconductor device and method of bonding semiconductor die to substrate in reconstituted wafer form
KR101523274B1 (ko) * 2013-06-28 2015-05-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
TWI576870B (zh) * 2013-08-26 2017-04-01 精材科技股份有限公司 電感結構及其製作方法
US9299614B2 (en) * 2013-12-10 2016-03-29 Applied Materials, Inc. Method and carrier for dicing a wafer
US20150255366A1 (en) * 2014-03-06 2015-09-10 Apple Inc. Embedded system in package
KR101587740B1 (ko) 2014-11-10 2016-01-22 한국가스공사 접촉식 자왜 피도파 변환기 모듈
US11362027B2 (en) 2020-02-28 2022-06-14 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100227724B1 (ko) 1996-01-11 1999-11-01 로데릭 더블류 루이스 조밀어레이 외부 콘택트를 갖춘 임시 반도체 패키지
JP2009512212A (ja) 2005-10-11 2009-03-19 アミテック アドバンスド マルチレイヤー インターコネクト テクノロジーズ リミテッド 新規の集積回路支持構造体およびその製造

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312878A (en) 1965-06-01 1967-04-04 Ibm High speed packaging of miniaturized circuit modules
US5399898A (en) 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH0831617B2 (ja) 1990-04-18 1996-03-27 三菱電機株式会社 太陽電池及びその製造方法
JP2918307B2 (ja) 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
KR940006696B1 (ko) 1991-01-16 1994-07-25 금성일렉트론 주식회사 반도체 소자의 격리막 형성방법
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
US6094058A (en) * 1991-06-04 2000-07-25 Micron Technology, Inc. Temporary semiconductor package having dense array external contacts
JP2608513B2 (ja) 1991-10-02 1997-05-07 三星電子株式会社 半導体装置の製造方法
US5603847A (en) 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US5587119A (en) 1994-09-14 1996-12-24 E-Systems, Inc. Method for manufacturing a coaxial interconnect
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP2739855B2 (ja) 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US5973396A (en) 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US6310484B1 (en) 1996-04-01 2001-10-30 Micron Technology, Inc. Semiconductor test interconnect with variable flexure contacts
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
JP2790122B2 (ja) 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3176307B2 (ja) 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
JPH10335383A (ja) 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH11166935A (ja) 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6075710A (en) 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US5962922A (en) 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6222276B1 (en) 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6380023B2 (en) 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6122187A (en) 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
US6316737B1 (en) 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
JP3386029B2 (ja) 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6446317B1 (en) 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
JP2001338947A (ja) 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
US6393789B1 (en) * 2000-07-12 2002-05-28 Christopher P. Lanclos Refractory anchor
TW525417B (en) 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US6577013B1 (en) 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6720245B2 (en) 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US7190080B1 (en) 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
JP2002134545A (ja) 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
EP1217656A1 (en) 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
US6512300B2 (en) 2001-01-10 2003-01-28 Raytheon Company Water level interconnection
JP4118029B2 (ja) 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US7218349B2 (en) 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20030018642A (ko) * 2001-08-30 2003-03-06 주식회사 하이닉스반도체 스택 칩 모듈
US6747347B2 (en) 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
JP3495727B2 (ja) 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US6590278B1 (en) 2002-01-08 2003-07-08 International Business Machines Corporation Electronic package
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US6770822B2 (en) 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7135777B2 (en) 2002-05-03 2006-11-14 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US6939789B2 (en) 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
JP3679786B2 (ja) 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
TWI233172B (en) * 2003-04-02 2005-05-21 Siliconware Precision Industries Co Ltd Non-leaded semiconductor package and method of fabricating the same
ITTO20030269A1 (it) 2003-04-08 2004-10-09 St Microelectronics Srl Procedimento per la fabbricazione di un dispositivo
US20050046034A1 (en) 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US20050104027A1 (en) 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
JP4303563B2 (ja) * 2003-11-12 2009-07-29 大日本印刷株式会社 電子装置および電子装置の製造方法
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7230318B2 (en) 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4131256B2 (ja) * 2004-08-16 2008-08-13 沖電気工業株式会社 半導体装置及びその製造方法
US7268012B2 (en) * 2004-08-31 2007-09-11 Micron Technology, Inc. Methods for fabrication of thin semiconductor assemblies including redistribution layers and packages and assemblies formed thereby
US7157310B2 (en) 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
JP4759981B2 (ja) * 2004-11-02 2011-08-31 大日本印刷株式会社 電子部品内蔵モジュールの製造方法
DE102005026098B3 (de) 2005-06-01 2007-01-04 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben
TWI251922B (en) * 2005-07-14 2006-03-21 Siliconware Precision Industries Co Ltd Multichip stack structure
JP2007059821A (ja) 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
JP4972968B2 (ja) * 2006-03-16 2012-07-11 富士通株式会社 半導体装置及びその製造方法
US20080197474A1 (en) * 2007-02-16 2008-08-21 Advanced Chip Engineering Technology Inc. Semiconductor device package with multi-chips and method of the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100227724B1 (ko) 1996-01-11 1999-11-01 로데릭 더블류 루이스 조밀어레이 외부 콘택트를 갖춘 임시 반도체 패키지
JP2009512212A (ja) 2005-10-11 2009-03-19 アミテック アドバンスド マルチレイヤー インターコネクト テクノロジーズ リミテッド 新規の集積回路支持構造体およびその製造

Also Published As

Publication number Publication date
EP2361439A2 (en) 2011-08-31
WO2008129424A3 (en) 2008-12-18
WO2008129424A2 (en) 2008-10-30
JP4970593B2 (ja) 2012-07-11
US7960210B2 (en) 2011-06-14
US20080258284A1 (en) 2008-10-23
KR101245928B1 (ko) 2013-03-20
KR20120055547A (ko) 2012-05-31
JP2011501397A (ja) 2011-01-06
CN101663747A (zh) 2010-03-03
CN101663747B (zh) 2013-05-22
KR20100020939A (ko) 2010-02-23
US20090267219A1 (en) 2009-10-29

Similar Documents

Publication Publication Date Title
KR101157726B1 (ko) 극박 적층 칩 패키징
CN110970407B (zh) 集成电路封装件和方法
US20220384332A1 (en) Semiconductor structure, package structure, and manufacturing method thereof
CN107026092B (zh) 制造指纹扫描器的方法以及半导体装置
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
KR102296825B1 (ko) 센서 패키지 및 방법
CN109727951B (zh) 封装结构及其制造方法
US8502393B2 (en) Chip package and method for forming the same
KR100938970B1 (ko) 반도체 장치 및 그 제조 방법
US8502380B2 (en) Chip package and fabrication method thereof
US10283473B1 (en) Package structure and manufacturing method thereof
US20130228920A1 (en) Protection layer for adhesive material at wafer edge
US20220359326A1 (en) Integrated Circuit Package and Method
US9117828B2 (en) Method of handling a thin wafer
JPWO2005119776A1 (ja) 三次元積層構造を持つ半導体装置及びその製造方法
CN111033732A (zh) 使用导线接合的混合式添加结构的可堆叠存储器裸片
US20170154881A1 (en) Semiconductor device and method of manufacturing the same
CN110931441A (zh) 封装结构及其制造方法
JP4334397B2 (ja) 半導体装置及びその製造方法
TWI790702B (zh) 半導體封裝及製造半導體封裝的方法
US20200303209A1 (en) Method of fabricating a semiconductor device using an adhesive layer
TW202349590A (zh) 積體電路封裝的形成方法
JP2005123601A (ja) 半導体装置の製造方法、半導体装置、及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190327

Year of fee payment: 8