JP5397553B2 - 積層セラミック電子部品およびその製造方法 - Google Patents

Description

この発明は、積層セラミック電子部品およびその製造方法に関するもので、特に、積層セラミック電子部品に備える内部電極の構造に関するものである。

積層セラミック電子部品の一例として、積層セラミックコンデンサがある。積層セラミックコンデンサに対しては、それが表面実装部品として用いられる場合、単位体積当たりの静電容量が大きいこと、すなわち、小型でありながら大容量を取得し得ることが望まれる。小型化かつ大容量化を図るには、通常、セラミック層および内部電極の各々の薄層化とともに、セラミック層間に位置する内部電極の多層化を図ることが有効である。

しかし、上述の多層化により、積層セラミックコンデンサの単位体積当たりに占める内部電極の比率が増大する。その結果、セラミック層部分と内部電極部分と間において、焼成工程で焼結収縮する温度に差があることが大きく影響し、このことがデラミネーションを生じやすくしている。

また、セラミック層部分を構成するセラミックと内部電極部分を構成する金属とでは、各々の熱膨張係数が互いに異なる。よって、焼成工程を経て得られた積層セラミックコンデンサには、この熱膨張係数の差に起因する内部応力が存在している。この内部応力は、上述の多層化により内部電極の比率が増すに従って、より大きくなり、そのため、熱的ストレス（熱衝撃）が加わったときに、クラックを生じやすくする原因となっている。

これらの課題を解決するため、たとえば特開２００４−１１１６９８号公報（特許文献１）では、内部電極の厚み方向に柱状に延びるガラス相を断片的に分布させることが記載されている。図７を参照して、この構成をより詳細に説明する。図７は、積層セラミックコンデンサの部品本体となる積層体４の一部を拡大して示す断面図である。

積層体４は、積層された複数のセラミック層２とセラミック層２間に位置する内部電極３とからなる積層構造を有する。内部電極３は、主として金属焼結体６から構成され、いくつかの空隙７も観察されるが、この内部電極３中には、その厚み方向に柱状に延びる柱状ガラス相８が断片的に分布している。

柱状ガラス相８は、積層体４を得るための焼成過程において形成されるものである。内部電極３となる導電性ペーストに、ガラスの成分を含ませておくことにより、焼成途中において、ガラス質が内部電極３の内部および内部電極３とセラミック層２との界面部分に析出し、この析出したガラス質の一部によって、柱状ガラス相８が形成される。

上述のように析出したガラス質は、内部電極３の収縮を抑制し、内部電極３とセラミック層２との界面における熱ストレスを軽減するとともに、この界面において、内部電極３とセラミック層２とを互いに滑りやすくする。これらのことから、デラミネーションの原因となるストレスを緩和し、デラミネーションやクラックのような構造欠陥を生じにくくすることができる。

しかし、特許文献１に記載の技術では、柱状ガラス相８は内部電極３の厚み方向に貫通するように形成されるので、少なくとも柱状ガラス相８が存在する部分では、内部電極３に途切れる部分が生じてしまう。その結果、積層セラミックコンデンサの場合には、静電容量の低下を招くといった、大容量化の要望に反する事態がもたらされる。

以上、積層セラミックコンデンサについて説明したが、同様の問題は、積層セラミックコンデンサ以外の積層セラミック電子部品についても遭遇し得る。

特開２００４−１１１６９８号公報

そこで、この発明の目的は、内部電極の途切れによる性能の低下を招かず、また、セラミック層および内部電極の薄層化が図られかつ多層化が図られた場合であっても、デラミネーションやクラックのような構造欠陥を生じにくくすることができる、積層セラミック電子部品およびその製造方法を提供しようとすることである。

この発明は、積層された複数のセラミック層とセラミック層間に位置する内部電極とを有する積層体を備える、積層セラミック電子部品にまず向けられる。そして、上述した技術的課題を解決するため、内部電極中には、セラミックからなる複数の柱状物が形成されている。これら柱状物は、セラミック層と前記内部電極との界面に基端を位置させ、かつ内部電極中に先端を位置させており、内部電極の厚み方向には貫通しない状態であることを特徴としている。

より詳細には、積層体を積層方向に沿って研磨することによって得られた研磨断面に内部電極を露出させた後、内部電極を化学エッチングにより溶解除去した状態にある研磨断面に焦点を当てながら電子顕微鏡を用いて観察する、観察方法によって観察したとき、柱状物は、以下の条件を満たしている。

（１）柱状物は、基端がセラミック層と接合しており、先端が、基端とセラミック層との接合点を基点として、内部電極の厚みの２０％以上かつ９０％以下の範囲に位置している。

（２）柱状物の幅は、基端から先端までの５０％以上の部分において、０．８μｍ以下である。

（３）柱状物の存在比率は、各内部電極が存在していた部分において、長さ１０μｍにつき１個以上である。

この発明に係る積層セラミック電子部品において、内部電極中には、当該内部電極を貫通する、セラミックからなる貫通体がさらに形成されていることもあり得る。この場合には、上記観察方法によって観察したとき、内部電極の占有面積に対する前記貫通体の占有面積の比率は３％以下であることが、たとえば静電容量といった性能の安定的維持の点で好ましい。

また、柱状物の主成分およびセラミック層の主成分は、ともにチタン酸バリウム系化合物であることが好ましい。

また、内部電極の主成分はニッケルであることが好ましい。

この発明は、また、積層セラミック電子部品の製造方法にも向けられる。上述した積層セラミック電子部品は、たとえば、この製造方法によって製造することができる。

この発明に係る積層セラミック電子部品の製造方法は、積層された複数の未焼成セラミック層と未焼成セラミック層間に位置する内部電極となるべき導電性ペースト膜とを備える、未焼成積層体を用意する工程と、未焼成積層体を焼結させるための焼成工程とを備え、上述した導電性ペースト膜を構成する導電性ペーストにはセラミック粉末が含有されていることを特徴とするとともに、上述の焼成工程は、室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルにて熱処理する工程を備えることを特徴としている。

この発明に係る積層セラミック電子部品の製造方法において、導電性ペーストに含有されるセラミック粉末の平均粒子径は０．２μｍ以下であることが好ましい。なお、この明細書において、平均粒子径は、粉末のＳＥＭ観察像について、球形換算し、その粒径の値の平均をとったものである。

この発明に係る積層セラミック電子部品によれば、内部電極中に、複数の柱状物が分布しているので、特許文献１に記載の技術の場合と同様、内部電極とセラミック層との間での熱ストレスを緩和することができる。また、柱状物は、セラミック層と内部電極との界面から延びながら、内部電極中に打ち込まれたスパイクのように作用するので、セラミック層と内部電極との接合が、界面の相互作用によるものに加えて、柱状物によって強化される。したがって、積層セラミック電子部品の耐熱衝撃性を向上させることができる。

これらのことから、積層セラミック電子部品において、デラミネーションやクラック等の構造欠陥を生じさせにくくすることができる。その結果、セラミック層および内部電極の薄層化および内部電極の多層化を進めることが可能となり、積層セラミック電子部品の小型化および高性能化を有利に図ることができる。特に、積層セラミックコンデンサの場合、その小型化かつ大容量化を有利に図ることができる。

また、この発明に係る積層セラミック電子部品の製造方法によれば、内部電極のための導電性ペースト中にセラミック粉末が添加されているので、内部電極とセラミック層の焼結開始温度を近づけることができる。このことも、焼成後にデラミネーションやクラック等の構造欠陥を生じさせにくくすることに寄与する。

特に、この発明の特徴的構成である柱状物は、内部電極の厚み方向には貫通しないことが注目される。そのため、内部電極は、柱状物が存在する部分では相対的に薄くされるが、途切れることはなく、連続的である。したがって、柱状物の形成により、積層セラミック電子部品の性能が低下することを最小限に留めることができ、特に、積層セラミックコンデンサの場合には、柱状物の形成により、静電容量が低下することを回避することができる。

この発明の一実施形態による積層セラミック電子部品の一例としての積層セラミックコンデンサを示す断面図である。 図１に示した積層セラミックコンデンサの内部電極を拡大して模式的に示す断面図である。 この発明の特徴となる柱状物の定義を説明するための断面図である。 実験例において作製された試料１に係る積層セラミックコンデンサの断面を撮影したＳＥＭ観察像を示す図である。 実験例において作製された試料４に係る積層セラミックコンデンサの断面を撮影したＳＥＭ観察像を示す図である。 実験例において作製された試料６に係る積層セラミックコンデンサの断面を撮影したＳＥＭ観察像を示す図である。 特許文献１に開示された積層セラミックコンデンサの内部電極を拡大して模式的に示す断面図である。

図１を参照して、この発明が適用される積層セラミック電子部品の一例としての積層セラミックコンデンサ１１の構造について説明する。

積層セラミックコンデンサ１１は、部品本体としての積層体１２を備えている。積層体１２は、積層された複数のセラミック層１３とセラミック層１３間に位置する複数の内部電極１４および１５とを備えている。内部電極１４と内部電極１５とは積層方向に交互に配置されている。積層体１２の一方および他方端面１６および１７には、それぞれ、複数の内部電極１４および１５の各端部が露出していて、これら内部電極１４の各端部および内部電極１５の各端部を、それぞれ、互いに電気的に接続するように、外部電極１８および１９が形成されている。

上述した内部電極１４および１５が図２に拡大されて模式的に示されている。図２に示すように、内部電極１４中には、セラミック層１３と内部電極１４との界面２０から内部電極１４中へと突出する、セラミックからなる複数の柱状物２２が形成されている。同様に、内部電極１５中には、セラミック層１３と内部電極１５との界面２１から内部電極１５中へと突出する、セラミックからなる複数の柱状物２３が形成されている。これら柱状物２２および２３は、それぞれ、内部電極１４および１５の厚み方向には貫通しない状態で、内部電極１４および１５の主面方向に沿って分布している。なお、柱状物２２および２３の定義については、図３を参照して後述する。

このような積層セラミックコンデンサ１１を製造するにあたっては、まず、セラミック層１３となるべきセラミックグリーンシートが用意され、セラミックグリーンシート上に、内部電極１４および１５となるべき導電性ペースト膜が印刷により形成される。次に、複数のセラミックグリーンシートが積層されることによって、複数の未焼成セラミック層と未焼成セラミック層間に位置する導電性ペースト膜とを備える、積層体１２となるべき未焼成積層体が作製される。

次いで、未焼成積層体を焼結させるための焼成工程が実施される。次いで、焼結した積層体１２の端面１６および１７上に、それぞれ、外部電極１８および１９が形成され、積層セラミックコンデンサ１１が完成される。

前述した柱状物２２および２３の能率的かつ確実な形成を可能にするため、第１に、内部電極１４および１５となるべき導電性ペースト膜を形成するために用いられる導電性ペーストには、セラミック粉末が含有される。このセラミック粉末は、セラミック層１３を構成するセラミックと組成が同じか近いものであることが好ましく、たとえば、セラミック層１３の主成分がチタン酸バリウム系化合物であるとき、セラミック粉末の主成分もチタン酸バリウム系化合物とされる。

第２に、上述した焼成工程において、室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルが適用された熱処理工程が実施される。好ましくは、上記温度プロファイルは１００℃／秒以上とされる。このような条件での焼成工程によって、導電性ペーストに含まれていたセラミック粉末を構成するセラミックが、セラミック層１３と内部電極１４および１５の各々との界面２０および２１付近に移動し、前述した柱状物２２および２３を作り出す。この場合、柱状物２２および２３のより能率的な生成のためには、セラミック粉末の平均粒子径は０．２μｍ以下であることが好ましい。

上述した仕組みによって柱状物２２および２３が生成されるので、柱状物２２および２３の組成は、導電性ペーストに含まれていたセラミック粉末の組成と実質的に同様である。したがって、前述したように、セラミック層１３の主成分がチタン酸バリウム系化合物であり、セラミック粉末の主成分がチタン酸バリウム系化合物であるとき、柱状物２２および２３の主成分もチタン酸バリウム系化合物である。

前述したような室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルが適用されると、セラミック層１３の部分において、大きな二次相が発生することがかなり抑えられ、このことは、セラミック層１３と内部電極１４および１５の各々との界面を強化し、クラックの抑制に有効である。これに反して、仮に、柱状物２２および２３が、発生した大きな二次相の一部として形成される場合には、セラミック層１３と内部電極１４および１５の各々との界面が強化されず、クラック抑制効果をあまり期待することができない。

なお、後述する実験例からわかるように、焼成工程での熱処理工程において、室温から最高温度までの平均昇温速度を４０℃／秒未満と遅くした温度プロファイルが適用されると、柱状物が形成されるが、形成された柱状物は、内部電極１４または１５の厚み方向に貫通する状態となってしまうことが多い。

他方、導電性ペーストにセラミック粉末が添加されない場合には、熱処理工程での昇温速度に関わらず、柱状物が形成されにくいことが後述する実験例からわかっている。

焼成工程において、上述の熱処理工程の前に、未焼成積層体は脱脂処理されることが好ましい。

内部電極１４および１５が導電成分としてＮｉのような卑金属を含むとき、熱処理工程は、卑金属の平衡酸素分圧に対して酸化側の雰囲気ガスを供給した雰囲気中で実施されてもよい。

また、熱処理工程において、前述した最高温度到達後、この温度を保持することなく、直ちに冷却されることが好ましい。

この発明の特徴となる柱状物は、単なる突起とは区別されるべきである。図３を参照して、柱状物の定義を明らかにする。図３には、積層体３１を積層方向に沿って研磨することによって得られた研磨断面３２が図示されている。研磨断面３２には、セラミック層３３および３４とともに、セラミック層３３および３４間に位置する内部電極が露出するが、内部電極は、化学エッチングにより溶解除去された状態とされ、内部電極跡３５が図３に示されている。

図３には、１個の柱状物３６が図示されているが、この柱状物３６は、上記のような研磨断面３２に焦点を当てながら電子顕微鏡を用いて観察する、観察方法によって観察されたものである。なお、柱状物が、研磨断面３２上ではなく、研磨断面３２により奥に存在していても、電子顕微鏡で観察され得たものであれば、それも柱状物またはその候補としてカウントする。

図示した柱状物３１は、セラミック層３３と内部電極（図３では、内部電極跡３５）との界面３９に基端３７を位置させ、かつ内部電極（内部電極跡３５）中に先端３８を位置させている。すなわち、柱状物３１は、まず、基端３７がセラミック層３３と接合している。他方、先端３８は、基端３７とセラミック層３３との接合点を基点として、内部電極（内部電極跡３５）の厚みの２０％以上かつ９０％以下の範囲に位置している。このような条件が柱状物たる第１の必要条件となる。

次に、柱状物３１の幅Ｗは、基端３７から先端３８までの５０％以上の部分において、０．８μｍ以下である。これが柱状物たる第２の必要条件となる。なお、柱状物３１の幅Ｗは、図３に示したように、柱状物３１の中心軸線に直交する方向に測定した寸法とされる。取得静電容量の安定的維持の点で、柱状物３１の幅Ｗは、小さい方が好ましく、たとえば５００ｎｍ以下であることがより好ましい。

さらに、柱状物３１の存在比率は、各内部電極が存在していた部分（内部電極跡３５）において、長さ１０μｍにつき１個以上であることが必要である。

なお、図示しないが、内部電極中には、当該内部電極を貫通する、セラミックからなる貫通体がさらに形成されていることもあり得る。この場合には、上記観察方法によって観察したとき、内部電極の占有面積に対する貫通体の占有面積の比率は３％以下であることが、取得静電容量の安定的維持の点で好ましい。

この発明が、上述したように、図１に示した積層セラミックコンデンサ１１に向けられるとき、セラミック層１３は、誘電体セラミックから構成される。しかしながら、この発明が適用されるのは、積層セラミックコンデンサに限らず、その他、インダクタ、サーミスタ、圧電部品などであってもよい。したがって、積層セラミック電子部品の機能に応じて、セラミック層は、誘電体セラミックのほか、磁性体セラミック、半導体セラミック、圧電体セラミックなどから構成されてもよい。

また、図１に示した積層セラミックコンデンサ１１は、２個の外部端子１８および１９を備える２端子型のものであったが、多端子型の積層セラミック電子部品にもこの発明を適用することができる。

以下に、この発明による効果を確認するために実施した実験例について説明する。

（Ａ）セラミック原料粉末の作製
ＢａＣＯ_３粉末とＴｉＯ_２粉末とを用意し、これら粉末をＢａ／Ｔｉ重量比が１．００１になるよう秤量し、次いで、ＺｒＯ_２ボールを用いたミルにて湿式混合粉砕処理した。乾燥後、９００℃以上の温度に加熱し、平均粒子径が０．２０μｍのＢａＴｉＯ_３粉末を作製した。

このＢａＴｉＯ_３粉末１００モル部に対し、０．６モル部のＤｙ_２Ｏ_３、１．２モル部のＭｇＣＯ_３、０．２モル部のＭｎＣＯ_３、および１．０モル部のＢａＣＯ_３をそれぞれ粉末として添加し、さらにＳｉＯ_２換算で０．７モル部のＳｉＯ_２ゾルを添加し、次いで、ＺｒＯ_２ボールを使ったボールミルにより混合粉砕処理することによって、セラミック原料粉末を作製した。

（Ｂ）内部電極用導電性ペーストの作製
表１に示した試料１〜３および６に係る内部電極用導電性ペーストについては、以下のように作製した。

「（Ａ）セラミック原料粉末の作製」工程の途中で作製した、平均粒子径０．２μｍのＢａＴｉＯ_３粉末に、テルピネオールを加えた混合物を、ＺｒＯ_２ボールを使ったボールミルにより分散混合処理し、セラミックスラリーを得た。

次いで、平均粒子径が０．２５μｍのＮｉ粉末を用意し、Ｎｉ粉末と上記セラミックスラリーとを、Ｎｉ粉末１００重量部に対してセラミックスラリー中のＢａＴｉＯ_３が１０重量部となるように混合し、さらに、有機ビヒクル（エチルセルロース／テルピネオール＝１／９（重量比））とテルピオネールとを混合し、これらを、３本ロールミルを用いて分散混合処理することによって、表１に示した「内部電極へのセラミック添加」が「有」である試料１〜３および６に係る内部電極用導電性ペーストを作製した。

他方、表１に示した「内部電極へのセラミック添加」が「無」である試料４および５に係る内部電極用導電性ペーストについては、平均粒子径が０．２５μｍのＮｉ粉末と有機ビヒクル（エチルセルロース／テルピネオール＝１／９（重量比））とテルピオネールとを混合し、これらを、３本ロールミルを用いて分散混合処理することによって作製した。

（Ｃ）積層セラミックコンデンサの作製
「（Ａ）セラミック原料粉末の作製」工程で作製したセラミック原料粉末に、ポリブチラール系バインダと可塑剤とを添加し、さらにトルエンとエチルアルコールとを加え、これらを、ＺｒＯ_２ボールを使ったボールミルにより分散混合処理することによってスラリー化し、得られたスラリーをグラビアコーターでシート状に成形することによってグリーンシートを得た。

次いで、上記グリーンシート上に、「（Ｂ）導電性ペーストの作製」工程で作製した内部電極用導電性ペーストをスクリーン印刷し、内部電極となる導電性ペースト膜を形成した。その後、導電性ペースト膜が形成されたグリーンシートを、導電性ペースト膜の引き出されている側が互い違いになるように３５０枚積層し、さらにこれらを挟み込むように、導電性ペースト膜が形成されていない外層部用グリーンシートを所定の枚数だけ積み重ねることによって、積層体ブロックを作製した。この積層体ブロックを、焼結により緻密化した後の平面サイズが２．０ｍｍ×１．２５ｍｍとなるように切り分け、複数の未焼成積層体を得た。

このようにして得た未焼成積層体を、Ｎ_２気流中、２８０℃の温度で熱処理し、バインダを燃焼除去した。試料１〜４については、引き続き、Ｎ_２−Ｈ_２−Ｈ_２Ｏ気流中で、カーボン換算で１０００ｐｐｍ以下になるまで、バインダを燃焼除去した。

その後、試料１〜４については、Ｎ_２中において、表１の「昇温速度」の欄に示した平均昇温速度にて最高温度の１２２０℃まで昇温し、この温度で保持することなく、直ちに冷却工程を進めた。試料５および６については、Ｎ_２−Ｈ_２−Ｈ_２Ｏ気流中において、表１の「昇温速度」の欄に示すように、１０℃／分の平均昇温速度にて１２２０℃まで昇温し、このときの酸素分圧が１０^-9.6ＭＰａになる条件で１時間保持し、その後、冷却工程を進めた。

このようにして得られた焼結後の積層体に対し、内部電極が引き出された端面部に外部電極を形成した。より詳細には、銅を主成分とする導電性ペーストを塗布して、８００℃で焼き付けることで下地層を形成し、その上に、湿式めっきによって、Ｎｉめっき膜およびＳｎめっき膜を形成した。

以上のようにして、各試料に係る積層セラミックコンデンサを得た。得られた積層セラミックコンデンサにおける内部電極間のセラミック層の厚みは、約２μｍであった。

（Ｄ）評価
（１）内部電極中の柱状物の形成状態
樹脂固め研磨により積層セラミックコンデンサの積層体断面を露出させ、化学エッチングにより断面表層の内部電極を溶出除去し、走査型電子顕微鏡（ＳＥＭ）にて柱状物の形成状態を観察した。観察に当たり、上述のように、内部電極をエッチングにより除去したのは、研磨断面上に内部電極が存在していると、研磨断面上に位置する柱状物しか観察することができず、セラミック層と内部電極との界面全般にわたっての柱状物の形成状態を観察しにくいためである。

表１の「内部電極中の柱形成状態」の欄に観察結果が示されている。「非貫通」は、内部電極の厚み方向には貫通しない状態で柱状物が形成されていたことを示し、「貫通」は、内部電極の厚み方向に貫通する状態で柱状物（貫通体）が形成されていたことを示し、「非形成」は、柱状物が形成されなかったことを示している。

また、代表例として、試料１、試料４および試料６についてのＳＥＭ観察像が、それぞれ、図４、図５および図６に示されている。

（２）デラミネーション／クラック発生率
金属顕微鏡観察により積層セラミックコンデンサの外観を観察し、クラック発生の有無を評価した。さらに、樹脂固め研磨により積層セラミックコンデンサの積層体の断面を露出させ、デラミネーションおよび／またはクラック発生の有無を評価した。

上記の評価を１００個の試料について実施し、デラミネーションおよび／またはクラックが発生した試料数の比率を求めた。その結果が、表１の「焼成後のデラミネーション、クラック発生率」の欄に示されている。

（３）静電容量
ＬＣＲメーターを用い、１２０Ｈｚ、０．５Ｖｒｍｓの条件で各試料に係る積層セラミックコンデンサの静電容量を測定した。表１の「静電容量」の欄には、１００個の積層セラミックコンデンサについての平均値が示されている。

（４）熱衝撃試験
温度３２５℃のはんだ槽に、各試料に係る積層セラミックコンデンサを２秒間浸漬する熱衝撃試験を実施し、金属顕微鏡観察により、クラック発生の有無を評価した。この評価を１００個の試料について実施し、クラックが発生した試料数の比率を求めた。その結果が、表１の「熱衝撃試験のクラック発生率」における「１回試験」の欄に示されている。

また、間に１０分間放冷する工程を入れながら、上記の熱衝撃試験を５回繰返した後、同様に、金属顕微鏡観察により、クラック発生の有無を評価し、１００個の試料中でのクラック発生試料数の比率を求めた。その結果が、表１の「熱衝撃試験のクラック発生率」における「連続５回試験」の欄に示されている。

セラミック粉末を添加した内部電極用導電性ペーストを用い、４０℃／秒以上の昇温速度で焼成した試料１〜３によれば、表１および図４からわかるように、内部電極の厚み方向に貫通しない状態で柱状物が形成され、焼成後のデラミネーションおよび／またはクラックの発生がなく、高い静電容量を取得することができた。また、熱衝撃試験によるクラックの発生もなかった。

これらに対して、４０℃／秒以上の昇温速度で焼成したが、セラミック粉末を添加しない内部電極用導電性ペーストを用いた試料４では、表１および図５に示すように、高い静電容量を取得することができたが、内部電極に柱状物が形成されなかった。また、熱衝撃試験によるクラックについては、「連続５回試験」で発生した。

また、４０℃／秒未満の昇温速度で焼成し、かつセラミック粉末を添加しない内部電極用導電性ペーストを用いた試料５では、表１に示すように、高い静電容量を取得することができたが、内部電極に柱状物が形成されず、焼成後のデラミネーションおよび／またはクラックが多くの試料において発生し、また、熱衝撃試験によるクラックについても、既に「１回試験」で１００％の試料において発生した。

セラミック粉末を添加した内部電極用導電性ペーストを用いたが、４０℃／秒未満の昇温速度で焼成した試料６では、表１および図６に示すように、内部電極に柱状物が形成されたが、それは内部電極を厚み方向に貫通する貫通体であった。そのため、焼成後のデラミネーションおよび／またはクラックの発生がなく、熱衝撃試験によるクラックの発生もなかったが、静電容量が低くなった。

１１ 積層セラミックコンデンサ
１２，３１ 積層体
１３，３３，３４ セラミック層
１４，１５ 内部電極
２０，２１，３９ 界面
２２，２３，３６ 柱状物
３２ 研磨断面
３５ 内部電極跡
３７ 基端
３８ 先端

Claims (6)

1. 積層された複数のセラミック層と前記セラミック層間に位置する内部電極とを有する積層体を備える、積層セラミック電子部品であって、
   前記内部電極中には、前記セラミック層と前記内部電極との界面に基端を位置させ、かつ前記内部電極中に先端を位置させている、セラミックからなる複数の柱状物が形成されていて、
   前記積層体を積層方向に沿って研磨することによって得られた研磨断面に前記内部電極を露出させた後、前記内部電極を化学エッチングにより溶解除去した状態にある前記研磨断面に焦点を当てながら電子顕微鏡を用いて観察する、観察方法によって観察したとき、
   （１）前記柱状物は、前記基端が前記セラミック層と接合しており、前記先端が、前記基端と前記セラミック層との接合点を基点として、前記内部電極の厚みの２０％以上かつ９０％以下の範囲に位置しており、
   （２）前記柱状物の幅は、前記基端から前記先端までの５０％以上の部分において、０．８μｍ以下であり、
   （３）前記柱状物の存在比率は、各前記内部電極が存在していた部分において、長さ１０μｍにつき１個以上である、
   積層セラミック電子部品。
2. 前記内部電極中には、当該内部電極を貫通する、セラミックからなる貫通体がさらに形成されていて、前記観察方法によって観察したとき、前記内部電極の占有面積に対する前記貫通体の占有面積の比率は３％以下である、請求項１に記載の積層セラミック電子部品。
3. 前記柱状物の主成分および前記セラミック層の主成分は、ともにチタン酸バリウム系化合物である、請求項１または２に記載の積層セラミック電子部品。
4. 前記内部電極の主成分はニッケルである、請求項１ないし３のいずれかに記載の積層セラミック電子部品。
5. 積層された複数の未焼成セラミック層と前記未焼成セラミック層間に位置する内部電極となるべき導電性ペースト膜とを備える、未焼成積層体を用意する工程と、
   前記未焼成積層体を焼結させるための焼成工程と
   を備え、
   前記導電性ペースト膜を構成する導電性ペーストにはセラミック粉末が含有されていて、
   前記焼成工程は、室温から最高温度までの平均昇温速度を４０℃／秒以上とする温度プロファイルにて熱処理する工程を備える、
   積層セラミック電子部品の製造方法。
6. 前記導電性ペーストに含有される前記セラミック粉末の平均粒子径は０．２μｍ以下である、請求項５に記載の積層セラミック電子部品の製造方法。

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