KR102107750B1 - 커패시터 부품 - Google Patents

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Abstract

본 발명의 일 실시 형태에 따른 커패시터 부품은 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 상기 바디에서 상기 제1 방향에 수직한 제2 방향의 양단면에 각각 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 제1 및 제2 내부 전극과 상기 유전체층의 계면에는 비정질 이차상이 배치되고, 상기 바디의 상기 제1 및 제2 방향의 단면에 있어서, 상기 제1 또는 제2 내부 전극과 상기 유전체층의 경계선에 배치되는 상기 비정질 이차상의 총 길이를 ℓs, 상기 제1 또는 제2 내부 전극의 길이를 ℓe라 정의할 때, ℓs/ℓe는 0.02 이상 0.07 이하이다.

Description

커패시터 부품{CAPACITOR COMPONENT}
본 발명은 커패시터 부품에 관한 것이다.
커패시터 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
적층 세라믹 커패시터의 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 한다. 현재 유전체층 두께가 약 0.6㎛ 수준까지 도달한 상태이며 계속해서 박층화가 진행되고 있다.
그러나 유전체층을 0.6㎛ 미만의 두께로 형성하는 경우, 내전압 특성을 확보하기 어려운 문제점이 있으며, 유전체층의 절연 저항(Insulation Resistance, IR) 열화 불량이 증가하여 품질 및 수율이 낮아지는 문제점 등이 발생할 수 있다.
본 발명의 목적 중 하나는 내전압 특성이 우수한 커패시터 부품을 제공하기 위함이다.
본 발명의 일 측면은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 상기 바디에서 상기 제1 방향에 수직한 제2 방향의 양단면에 각각 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 제1 및 제2 내부 전극과 상기 유전체층의 계면에는 비정질 이차상이 배치되고, 상기 바디의 상기 제1 및 제2 방향의 단면에 있어서, 상기 제1 또는 제2 내부 전극과 상기 유전체층의 경계선에 배치되는 상기 비정질 이차상의 총 길이를 ℓs, 상기 제1 또는 제2 내부 전극의 길이를 ℓe라 정의할 때, ℓs/ℓe 비율이 0.02 이상 0.07 이하인 커패시터 부품을 제공한다.
본 발명의 여러 효과 중 일 효과로서, 내전압 특성이 우수한 커패시터 부품을 제공할 수 있는 효과가 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I`선 단면도이다.
도 3은 도 2의 A 부분을 확대하여 나타낸 도면이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 내부를 개략적으로 나타내는 일부 확대도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향 또는 길이 방향, Y 방향은 제3 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향 또는 두께 방향으로 정의될 수 있다.
커패시터 부품
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다. 도 2는 도 1의 I-I`선 단면도이다. 도 3은 도 2의 A 부분을 확대하여 나타낸 도면이다.
도 1 내지 3을 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 바디(110); 상기 바디에서 상기 제1 방향(Z 방향)에 수직한 제2 방향(X 방향)의 양단면(3, 4)에 각각 배치되는 제1 및 제2 외부 전극(131, 132);을 포함하고, 상기 제1 및 제2 내부 전극(121, 122)과 상기 유전체층(111)의 계면에는 비정질 이차상(113)이 배치되고, 상기 바디(110)의 상기 제1 및 제2 방향의 단면에 있어서, 상기 제1 또는 제2 내부 전극과 상기 유전체층의 경계선에 배치되는 상기 비정질 이차상(113)의 총 길이를 ℓs, 상기 제1 또는 제2 내부 전극의 길이를 ℓe라 정의할 때, ℓs/ℓe 비율이 0.02 이상 0.07 이하이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Eℓectron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)의 상부 및 하부, 즉 두께 방향(Z 방향) 양 단부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.
커버층(112)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버층(112)의 두께는 20㎛ 이하일 수 있다.
다음으로, 내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4면(3, 4)으로 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께(te)는 0.4㎛ 이하일 수 있다.
제1 및 제2 내부 전극(121, 122)의 두께(te)는 제1 및 제2 내부전극(121, 122)의 평균 두께를 의미할 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 도 2와 같이 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eℓetron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eℓetron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
제1 및 제2 내부 전극(121, 122)과 유전체층(111)의 계면에는 비정질 이차상(113)이 배치된다.
커패시터 부품의 내전압은 칩의 절연 저항(Insulation Resist, IR)에 의해 좌우된다. 특히, 유전체층과 내부 전극 간 계면의 저항이 전체 칩의 절연 저항을 좌우하는 요소이다.
본 발명에서는 제1 및 제2 내부 전극(121, 122)과 유전체층(111)의 계면에 저항이 높은 비정질 이차상(113)이 배치된다. 이에 따라, 전체 칩의 절연 저항을 향상시켜 커패시터 부품의 내전압 특성을 향상시킬 수 있으며, BDV(Breakdown Voltage) 및 신뢰성을 향상시킬 수 있다.
바디(110)의 제1 및 제2 방향의 단면에 있어서, 즉 바디의 길이 및 두께 방향(L-T) 단면에 있어서, 제1 또는 제2 내부 전극과 유전체층의 경계선에 배치되는 비정질 이차상의 총 길이를 ℓs, 제1 또는 제2 내부 전극의 길이를 ℓe라 정의할 때, ℓs/ℓe는 0.02 이상 0.07 이하이다.
ℓs/ℓe가 0.02 미만인 경우에는, SEM 이미지상 비정질 이차상 유무를 확인하기 어려울 뿐 아니라, 내전압 개선에 요구되는 충분한 절연 저항을 확보하기 어려울 수 있다. 반면에 ℓs/ℓe가 0.07 초과인 경우에는, 과량의 비정질 이차상으로 인해 용량이 저하될 뿐 아니라 오히려 유전체의 불균일 소성 산포를 유발하여 신뢰성이 저하되는 문제가 있을 수 있다.
이에 제한되는 것은 아니나, 제1 및 제2 내부 전극(121, 122)이 포함되는 세라믹 공재의 함량 또는 유전체층(111)에 포함되는 첨가제의 함량을 조절하여, ℓs/ℓe를 조절할 수 있다.
도 3을 참조하면, ℓs는 내부 전극(121, 122)과 유전체층(111)의 일 경계선에 배치되는 모든 비정질 이차상(113)의 길이의 합을 의미하며, ℓe는 상기 일 경계선의 길이를 의미할 수 있다. 즉, 도 3에서 ℓs는 ℓs1 내지 ℓs4의 합이 된다.
ℓs 및 ℓe는 도 2와 같이 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eℓetron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eℓetron Microscope)으로 스캔한 이미지에서 추출된 내부 전극과 유전체층의 임의의 경계선에 대해서, 길이 방향으로 등간격인 30개의 지점에서 내부 전극 및 비정질 이차상의 길이를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
이때, 비정질 이차상(113)은 제1 및 제2 내부 전극(121, 122)의 홈부에 배치될 수 있다.
도 4를 참조하면, 비정질 이차상(113)이 주로 제1 및 제2 내부 전극(121, 122)의 홈부에 배치된 것을 확인할 수 있다. 여기서 제1 및 제2 내부 전극(121, 122)의 홈부란 제1 및 제2 내부 전극(121, 122)의 두께가 얇아지는 부분을 의미할 수 있다.
비정질 이차상(113)이 홈부에 배치됨에 따라, 유전체층(111)과 내부 전극(121, 122)의 계면의 불안정성을 낮춰 유전체층과 내부 전극의 밀착력을 향상시킬 수 있다. 다만, 모든 비정질 이차상(113)이 홈부에 배치되는 것을 의미하는 것은 아님에 유의할 필요가 있다.
비정질 이차상(113)은 Mg, Al, Mn, V 및 Dy 중 1 이상을 포함할 수 있다.
비정질 이차상(113)이 Mg, Al, Mn, V 및 Dy 중 1 이상을 포함하는 경우 이차상이 보다 쉽게 형성될 수 있기 때문이다.
또한, 비정질 이차상(113)은 Ni 및 Sn 중 1 이상을 포함할 수 있다.
내부 전극(121, 122)이 Ni를 포함하는 경우, 소성 시 내부 전극(121, 122)의 Ni가 계면으로 이동하여 비정질 이차상(113)에 포함될 수 있다.
내부 전극(121, 122)이 Sn을 포함하는 경우, Sn은 Ni보다 융점이 낮고, Ni에 고용 (solid solution)이 잘 되지 않으면서 Ni과의 젖음성이 좋기 때문에 내부 전극의 성장을 억제시켜 내부 전극을 얇게 형성시킬 수 있다. Sn은 Ni보다 융점이 낮기 때문에 소성 시 유전체층(111)과 내부 전극(121, 122)의 계면으로 Ni보다 먼저 이동하여 비정질 이차상(113)에 포함될 수 있다. 또한, 소성이 진행됨에 따라 비정질 이차상(113)에 Sn 및 Ni가 모두 포함될 수 있다.
또한, 비정질 이차상(113)은 Ni 및 Sn 중 1 이상을 포함하고, S를 추가로 포함할 수 있다. 예를 들어, 내부 전극 형성 물질로 S가 코팅된 Ni 파우더를 포함하는 도전성 페이스트를 이용하는 경우, S도 비정질 이차상(113)에 포함될 수 있다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다.
다만, 유전체층을 0.6㎛ 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께(td)가 0.4㎛ 이하인 경우에는 유전체층 1층당 존재 가능한 유전체 입자(Grain) 개수가 제한되기 때문에 내전압 특성을 확보하기 어려운 문제점이 있으며, 유전체층의 절연 저항(Insulation Resistance, IR) 열화 불량이 증가하여 품질 및 수율이 낮아지는 문제점 등이 발생할 수 있다.
본 발명의 일 실시예에 따라, 제1 및 제2 내부 전극(121, 122)과 유전체층(111)의 계면에 저항이 높은 비정질 이차상(113)이 배치하면 전체 칩의 절연 저항을 향상시켜 커패시터 부품의 내전압 특성을 향상시킬 수 있으며, BDV(Breakdown Voltage) 및 신뢰성을 향상시킬 수 있기 때문에, 유전체층의 두께(td)가 0.4㎛ 이하인 경우에도 충분한 내전압 특성을 확보할 수 있다.
따라서, 유전체층(111)의 두께(td)가 0.4㎛ 이하인 경우에 본 발명에 따른 내전압 특성, BDV(Breakdown Voltage) 및 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 두께(td)는 상기 제1 및 제2 내부전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 도 2와 같이 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eℓetron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eℓetron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 2에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 본 실시 형태에서는 커패시터 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.
전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있으며, 도전성 금속은 Cu일 수 있다. 또한, 전극층(131a, 132a)은 복수의 금속 입자 및 도전성 수지를 포함한 수지계 전극일 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
한편, 커패시터 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 커패시터 부품에서 본 발명에 따른 내전압 특성, BDV(Breakdown Voltage) 및 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 커패시터 부품의 상기 제1 방향으로의 길이를 T, 상기 바디의 상기 제2 방향으로의 길이를 L로 정의할 때, T는 0.4mm 이하이고, L은 0.2mm 이하일 수 있다. 즉, 0402(0.4mm×0.2mm) 사이즈 이하의 커패시터 부품일 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112: 커버층
113: 비정질 이차상
131, 132: 외부 전극

Claims (9)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디;
    상기 바디에서 상기 제1 방향에 수직한 제2 방향의 양단면에 각각 배치되는 제1 및 제2 외부 전극;을 포함하고,
    상기 제1 및 제2 내부 전극과 상기 유전체층의 계면에는 비정질 이차상이 배치되고,
    상기 바디의 상기 제1 및 제2 방향의 단면에 있어서, 상기 제1 또는 제2 내부 전극과 상기 유전체층의 경계선에 배치되는 상기 비정질 이차상의 총 길이를 ℓs, 상기 제1 또는 제2 내부 전극의 길이를 ℓe라 정의할 때, ℓs/ℓe는 0.02 이상 0.07 이하인 커패시터 부품.
  2. 제1항에 있어서,
    상기 비정질 이차상은 상기 제1 및 제2 내부 전극의 홈부에 배치되는 커패시터 부품.
  3. 제1항에 있어서,
    상기 비정질 이차상은 Mg, Al, Mn, V 및 Dy 중 1 이상을 포함하는 커패시터 부품.
  4. 제1항에 있어서,
    상기 비정질 이차상은 Ni 및 Sn 중 1 이상을 포함하는 커패시터 부품.
  5. 제4항에 있어서,
    상기 비정질 이차상은 S를 추가로 포함하는 커패시터 부품.
  6. 제1항에 있어서,
    상기 유전체층의 두께는 0.4㎛ 이하인 커패시터 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부 전극의 두께는 0.4㎛ 이하인 커패시터 부품.
  8. 제1항에 있어서,
    상기 바디의 상기 제1 방향의 양단부에는 유전체층을 포함하는 커버부가 배치되고, 상기 커버부의 두께는 20㎛ 이하인 커패시터 부품.
  9. 제1항에 있어서,
    상기 커패시터 부품의 상기 제1 방향으로의 길이를 T, 상기 바디의 상기 제2 방향으로의 길이를 L로 정의할 때, T는 0.4mm 이하이고, L은 0.2mm 이하인 커패시터 부품.
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