JP5299352B2 - 液晶表示装置 - Google Patents

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Description

本発明は液晶表示装置に係り、特にランプ信号を用いてデジタル映像信号をデジタル−アナログ変換（ＤＡ変換）して得たアナログ値を画素に書き込むアクティブマトリクス型の液晶表示装置に関する。
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明の共通電極、液晶層、マトリクス状に配置された反射電極（画素駆動電極）、及びシリコン基板上に液晶駆動回路が形成された液晶素子などが重なった構造を有している。
このようなＬＣＯＳ型の液晶表示装置は、複数本のデータ線（列信号線）と複数本のゲート線（行走査線）との各交差部にそれぞれ画素がマトリクス状に配置されており、アクティブマトリクス型液晶表示装置とも呼ばれる。各画素の液晶素子は、図１５に示すように、画素選択トランジスタＱ、信号保持容量Ｃs、及び反射電極ＰＥを備えている。画素選択トランジスタＱは、ゲートが行走査線Ｇに接続され、ドレインが列信号線Ｄに接続されている。また、図１５に示すように、液晶素子ＬＣは、対向する反射電極（画素駆動電極）ＰＥと対向電極（共通電極）ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構成とされている。
ここで、各画素は、行走査線Ｇを介して供給される選択信号により画素選択トランジスタＱがオンされている期間、それぞれ列信号線Ｄを介して供給される表示信号電圧を信号保持容量Ｃsに保持し、その信号保持容量Ｃsに保持された表示信号電圧を反射電極（画素駆動電極）ＰＥに供給する。液晶素子ＬＣは、共通電極ＣＥに印加される固定電圧Ｖcomと、反射電極（画素駆動電極）ＰＥに供給される上記表示信号電圧との差電圧が液晶表示体ＬＣＭにかかることで、その差電圧に応じて液晶表示体ＬＣＭの光変調率を制御し、映像として表示する。
普通、液晶素子は交流駆動した方が信頼性の長期安定化が図れることから、共通電極ＣＥの固定電圧Ｖcomに対して、反射電極（画素駆動電極）ＰＥには映像信号に応じて光の変調率が同じになるような正側と負側の電圧を交互に与えて交流駆動を行っている。場合によっては、映像信号のダイナミックレンジ縮小などの目的で、正側と負側の電圧で駆動するタイミングに合わせて、対向電極の電圧を切り替えたりする応用例もあるが、基本的な考え方は同じである。
従来の液晶表示装置においては、通常、各画素への映像信号の書き込みは１フレームに１回行われ、１フレーム毎に交互に、共通電極に対して正側と負側の映像信号を信号保持容量Ｃsに書き込んで、液晶を交流駆動することになる。なお、この場合の書き込み周波数の２倍の周波数で液晶を交流駆動する倍速駆動の例もあるが、周波数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではない。
これは、信号保持容量Ｃsに対する映像信号の書き込みが、ビデオスイッチのオン抵抗とデータ線の寄生容量、あるいは画素選択トランジスタＱのオン抵抗と信号保持容量Ｃsの関係での充放電によって行われるために、書き込み周波数をこれ以上高くすることは素子コストなどの観点から簡単ではないという事情もある。
一方、液晶素子に対しては、より高い周波数で交流駆動することで、反射電極（画素駆動電極）ＰＥと共通電極ＣＥとの間の直流分をゼロにできれば、焼き付き防止など信頼性の向上につながり、画像の表示品質も高まる。
これまで、画素選択トランジスタの寄生容量に起因するフィードスルーへの対策（例えば、特許文献１参照）や保持容量のリーク対策（例えば、特許文献２参照）など、書き込まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶をより高い周波数で交流駆動する取り組みはあまり検討されてこなかったようである。
なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素駆動電極と対向電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させて与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。
ところで、表示信号電圧を、次のフレームの書き換えまでほぼ完全に信号保持容量Ｃsに保持するホールド型表示方式の液晶表示装置では、フレーム更新の直前まで前フレーム画像が表示されており、視覚上、前フレームの残像が時間的な干渉により、動画ボケとして知覚され易く、人間の視覚特性に基づく動画解像度劣化の問題があることが知られている。
その対策として、線順次走査で書き込まれる各行の画素信号を、表示パネルの１フレーム書き込み時間より短い時間で基準レベルに順次リセットすることで、動画解像度劣化を低減したアクティブマトリクス型液晶表示装置がある（例えば、特許文献４参照）。この特許文献４記載のアクティブマトリクス型液晶表示装置は、各行の表示画素を１フレーム期間内で、表示信号を書き込み保持した後、所定の基準レベルにリセットすることで、各表示フレームの間に黒表示期間を挿入し、その結果、ホールド型ディスプレイの残像に起因する動画解像度劣化、すなわち前フレームの残像が次フレームに干渉する動きボケを低減することができる。
特開２００６−１０８９７号公報 特開２００２−２５０９３８号公報 特開２００４−３５４７４２号公報 特開２００４−６１５５２号公報
前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間などの制約から対向電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は交流駆動の周波数はフレームレートあるいはその２倍ぐらいの周波数でしか行われていない。また、特許文献３記載の液晶表示装置では、補償電圧はフレーム毎にしか極性反転ができず、また、画像信号電圧は共通電極の電圧Ｖcomに対して正側と負側の２種類の電圧が必要である。
一方、特許文献４記載の液晶表示装置では、１ラインの各画素の列信号電極（画素駆動電極）に表示信号を順次に供給するための列信号電極駆動回路の構成が若干複雑である。水平シフトレジスタ回路から１水平走査周期内で順次に出力されるパルスとゲート信号とを論理和演算して、表示信号を選択する複数のスイッチの制御信号として供給する、画素部の列数と同じ数の２入力論理和回路などが必要であるためである。また、上記の特許文献４記載の液晶表示装置では、上記の表示信号が、水平ブランキング期間の全部又は少なくとも一部の期間にリセット用の基準電圧レベルを重畳させた信号である必要がある。
本発明は以上の点に鑑みなされたもので、アナログ駆動型の液晶表示装置において、液晶素子を従来よりも高速に交流駆動することにより焼き付きを防ぐことができ、同時にホールド型ディスプレイの残像に起因する動画解像度劣化を簡単な構成により各表示フレームの間に異なる階調の画像の表示期間を挿入することで改善する液晶表示装置を提供することを目的とする。
上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、一組の２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、一組の２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のサンプリング及び保持手段に保持された正極性映像信号電圧と第２のサンプリング及び保持手段に保持された負極性映像信号電圧とを、垂直走査期間より短い所定周期で切り替えて画素駆動電極に印加するスイッチング手段と、をそれぞれ備える複数の画素と、最小値及び最大値の一方から他方まで連続的に１水平走査期間で変化すると共に、正極性映像信号及び負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間、黒レベルを示すリセット電圧に設定されており、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するランプ信号発生手段と、デジタル映像信号の有効水平走査期間内で１ラインの各画素の値と、１水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡するカウンタ値とを画素単位で比較し、比較結果が一致した画素に接続された一組のデータ線に、一致時の正極性用ランプ信号の電位と負極性用ランプ信号の電位とをそれぞれ表示信号期間における正極性映像信号及び負極性映像信号として出力し、画素の第１及び第２のサンプリング及び保持手段にサンプリングしてそれぞれ保持させることを、デジタル映像信号のライン単位で行うＤＡ変換手段と、各行の画素に対して、ＤＡ変換手段により第１及び第２のサンプリング及び保持手段に有効水平走査期間内の正極性用ランプ信号の電位と負極性用ランプ信号の電位とをサンプリングして保持させる表示信号期間と、ＤＡ変換手段により第１及び第２のサンプリング及び保持手段に正極性用ランプ信号のリセット電圧と負極性用ランプ信号のリセット電圧とをサンプリングして保持させるリセット期間とを１フレーム期間内において任意の時間間隔で設ける制御手段とを有することを特徴とする。
ここで、上記のＤＡ変換手段は、各組の２本のデータ線に対応して各組２つずつ全部で複数組設けられており、一組の２本のデータ線の一方に正極性用ランプ信号を供給し、かつ、他方のデータ線に負極性用ランプ信号を供給することを、複数組のデータ線に対して組単位で行う複数のアナログスイッチ部と、デジタル映像信号を１ライン単位でラッチするラッチ手段と、１水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡するカウンタ値を発生するカウンタ手段と、ラッチ手段によりラッチされたデジタル映像信号の１ラインの有効水平走査期間内における各画素の値と、カウンタ手段から出力されたカウンタ値とを画素単位で比較し、一致した時一致パルスを出力して、複数のアナログスイッチ部のうち対応して設けられたアナログスイッチ部をオフとし、そのオフとされたアナログスイッチ部に接続された一組の２本のデータ線に、正極性用ランプ信号の電位と負極性用ランプ信号の電位とをそれぞれ表示信号期間における正極性映像信号及び負極性映像信号として出力させる比較手段と、を備え、
上記の制御手段は、各行の複数の画素の１水平走査期間間隔の有効水平走査期間に対応して各出力端子から第１の信号をシフト出力する第１の垂直シフト手段と、１フレーム期間内において表示信号期間に続いて、同じ行の複数の画素に対して任意の時間間隔後に各出力端子から第２の信号をシフト出力する第２の垂直シフト手段と、第１の信号を有効水平走査期間ゲートして生成した第１の行選択信号を、対応して設けられた行のゲート線に出力し、続いて１フレーム期間内の任意の時間間隔後に第２の信号を正極性映像信号及び負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間ゲートして生成した第２の行選択信号を同じ行のゲート線に出力し、第２の行選択信号出力期間は、複数のアナログスイッチ部をそれぞれオン状態として、正極性用ランプ信号のリセット電圧と負極性用ランプ信号のリセット電圧とを、第２の行選択信号により選択された行の複数の画素に供給する制御回路手段と、を備えることを特徴とする。
また、上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、一組の２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、一組の２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のサンプリング及び保持手段に保持された正極性映像信号電圧と第２のサンプリング及び保持手段に保持された負極性映像信号電圧とを、垂直走査期間より短い所定周期で切り替えて画素駆動電極に印加するスイッチング手段と、をそれぞれ備える複数の画素と、最小値及び最大値の一方から他方まで連続的に１水平走査期間で変化すると共に、正極性映像信号及び負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間、グレイレベルを示すグレイリセット電圧に設定されており、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するランプ信号発生手段と、デジタル映像信号の有効水平走査期間内で１ラインの各画素の値と、１水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡するカウンタ値とを画素単位で比較し、比較結果が一致した画素に接続された一組のデータ線に、一致時の正極性用ランプ信号の電位と負極性用ランプ信号の電位とをそれぞれ表示信号期間における正極性映像信号及び負極性映像信号として出力し、画素の第１及び第２のサンプリング及び保持手段にサンプリングしてそれぞれ保持させることを、デジタル映像信号のライン単位で行うＤＡ変換手段と、各行の画素に対して、ＤＡ変換手段により第１及び第２のサンプリング及び保持手段に有効水平走査期間内の正極性用ランプ信号の電位と負極性用ランプ信号の電位とをサンプリングして保持させる表示信号期間と、第１及び第２のサンプリング及び保持手段に正極性用ランプ信号のグレイリセット電圧と負極性用ランプ信号のグレイリセット電圧とをサンプリングして保持させるリセット期間とを、１フレーム期間内において任意の時間間隔で設ける制御手段とを有することを特徴とする。
ここで、上記のランプ信号発生手段は、デジタル映像信号の各ライン毎の階調データの平均値と予め設定したグレイ挿入レベルとを乗算して得られた値をグレイ電圧として各ライン毎に生成するグレイ電圧生成回路部と、生成されたグレイ電圧に基づいて正極性用ランプ信号のグレイリセット電圧と負極性用ランプ信号のグレイリセット電圧とをそれぞれ生成するグレイリセット電圧生成回路部と、最小値及び最大値の一方から他方まで連続的に１水平走査期間で、互いにレベル変化方向が逆方向に変化すると共に、正極性映像信号及び負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間、グレイリセット電圧生成回路部により発生された正極性用ランプ信号のグレイリセット電圧と負極性用ランプ信号のグレイリセット電圧とがそれぞれ挿入された正極性用ランプ信号と負極性用ランプ信号とを発生するグレイリセット電圧挿入手段とを備えることを特徴とする。
また、上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、一組の２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、一組の２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のサンプリング及び保持手段に保持された正極性映像信号電圧と第２のサンプリング及び保持手段に保持された負極性映像信号電圧とを、垂直走査期間より短い所定周期で切り替えて画素駆動電極に印加するスイッチング手段と、をそれぞれ備える複数の画素と、最小値及び最大値の一方から他方まで連続的に１水平走査期間で変化すると共に、正極性映像信号及び負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間、グレイレベルを示すグレイリセット電圧と黒レベルを示す黒リセット電圧とに順次設定されており、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するランプ信号発生手段と、デジタル映像信号の有効水平走査期間内で１ラインの各画素の値と、１水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡するカウンタ値とを画素単位で比較し、比較結果が一致した画素に接続された一組のデータ線に、一致時の正極性用ランプ信号の電位と負極性用ランプ信号の電位とをそれぞれ表示信号期間における正極性映像信号及び負極性映像信号として出力し、画素の第１及び第２のサンプリング及び保持手段にサンプリングしてそれぞれ保持させることを、デジタル映像信号のライン単位で行うＤＡ変換手段と、各行の画素に対して、ＤＡ変換手段により第１及び第２のサンプリング及び保持手段に有効水平走査期間内の正極性用ランプ信号の電位と負極性用ランプ信号の電位とをサンプリングして保持させる表示信号期間と、第１及び第２のサンプリング及び保持手段に正極性用ランプ信号のグレイリセット電圧及び黒リセット電圧と負極性用ランプ信号のグレイリセット電圧及び黒リセット電圧とを順次にサンプリングして保持させるリセット期間とを、１フレーム期間内において任意の時間間隔で設ける制御手段とを有することを特徴とする。
ここで、上記のＤＡ変換手段は、各組の２本のデータ線に対応して各組２つずつ全部で複数組設けられており、一組の２本のデータ線の一方に正極性用ランプ信号を供給し、かつ、他方のデータ線に負極性用ランプ信号を供給することを、複数組のデータ線に対して組単位で行う複数のアナログスイッチ部と、デジタル映像信号を１ライン単位でラッチするラッチ手段と、１水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡するカウンタ値を発生するカウンタ手段と、ラッチ手段によりラッチされたデジタル映像信号の１ラインの有効水平走査期間内における各画素の値と、カウンタ手段から出力されたカウンタ値とを画素単位で比較し、一致した時一致パルスを出力して、複数のアナログスイッチ部のうち対応して設けられたアナログスイッチ部をオフとし、そのオフとされたアナログスイッチ部に接続された一組の２本のデータ線に、正極性用ランプ信号の電位と負極性用ランプ信号の電位とをそれぞれ表示信号期間における正極性映像信号及び負極性映像信号として出力させる比較手段と、を備え、
上記の制御手段は、各行の複数の画素の１水平走査期間間隔の有効水平走査期間に対応して各出力端子から第１の信号をシフト出力する第１の垂直シフト手段と、１フレーム期間内において表示信号期間に続いて、同じ行の複数の画素に対して任意の時間間隔後に各出力端子から第２の信号をシフト出力する第２の垂直シフト手段と、１フレーム期間内において第２の信号が供給される同じ行の複数の画素に対して、第２の信号に続いて第３の信号をシフト出力する第３の垂直シフト手段と、１フレーム期間内において、第１の信号を有効水平走査期間ゲートして生成した第１の行選択信号を、対応して設けられた行のゲート線に出力し、続いて任意の時間間隔後に第２の信号を正極性映像信号及び負極性映像信号の水平ブランキング期間の一部の第１の期間に対応する期間ゲートして生成した第２の行選択信号を同じ行のゲート線に出力し、第２の行選択信号の出力に続いて同じ行の複数の画素に対して、第３の信号を正極性映像信号及び負極性映像信号の水平ブランキング期間の残りの第２の期間に対応する期間ゲートして生成した第３の行選択信号を同じ行のゲート線に出力し、第２の行選択信号出力期間は、複数のアナログスイッチ部をそれぞれオン状態として、正極性用ランプ信号のグレイリセット電圧と負極性用ランプ信号のグレイリセット電圧とを、第２の行選択信号により選択された行の複数の画素に供給すると共に、第３の行選択信号出力期間は、複数のアナログスイッチ部をそれぞれオン状態として、正極性用ランプ信号の黒リセット電圧と負極性用ランプ信号の黒リセット電圧とを、第３の行選択信号により選択された行の複数の画素に供給する制御回路手段と、を備えることを特徴とする。
また、上記のランプ信号発生手段は、デジタル映像信号の各ライン毎の階調データの平均値と予め設定したグレイ挿入レベルとを乗算して得られた値をグレイ電圧として各ライン毎に生成するグレイ電圧生成回路部と、生成されたグレイ電圧に基づいて正極性用ランプ信号のグレイリセット電圧と負極性用ランプ信号のグレイリセット電圧とをそれぞれ生成するグレイリセット電圧生成回路部と、最小値及び最大値の一方から他方まで連続的に１水平走査期間で、互いにレベル変化方向が逆方向に変化すると共に、正極性映像信号及び負極性映像信号の水平ブランキング期間内の第１の期間に対応する期間、グレイリセット電圧生成回路部により発生された正極性用ランプ信号のグレイリセット電圧と負極性用ランプ信号のグレイリセット電圧とがそれぞれ挿入され、かつ、正極性映像信号及び負極性映像信号の水平ブランキング期間内の第２の期間に対応する期間、黒リセット電圧に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するリセット電圧挿入手段とを備えることを特徴とする。
本発明によれば、アナログ駆動型の液晶表示装置において液晶素子を従来よりも高速に交流駆動することにより焼き付きを防ぐことができ、同時にホールド型ディスプレイの残像に起因する動画解像度劣化を簡単な構成により各表示フレームの間に異なる階調の画像の期間を挿入することで改善することができる。
本発明の液晶表示装置の第１の実施形態の構成図である。 本発明の液晶表示装置における一画素の一例の等価回路図である。 本発明の液晶表示装置における一画素の他の例の等価回路図である。 図３の画素回路の動作説明用タイミングチャートである。 図１の液晶表示装置の概略動作説明用タイミングチャートである。 図１中の制御回路及びその周辺の回路部の第１の実施形態の回路系統図である。 図６の動作説明用タイミングチャートである。 本発明の液晶表示装置の第２の実施形態の構成図である。 図８中のランプ信号発生器の一実施形態のブロック図である。 本発明の液晶表示装置の第２の実施形態の動作説明用タイミングチャートである。 本発明の液晶表示装置の第３の実施形態の構成図である。 図１０中の制御回路及びその周辺の回路部の一実施形態の回路系統図である 本発明の液晶表示装置の第３の実施形態の動作説明用タイミングチャートである。 本発明の液晶表示装置の第２、第３の実施形態におけるランプ信号発生時の一例の動作を説明する図である。 従来の液晶素子の一例の構成図である。
以下、本発明の各実施形態について図面を参照して詳細に説明する。
＜第１の実施形態＞
図１は、本発明になる液晶表示装置の第１の実施形態の構成図を示す。同図に示すように、第１の実施形態の液晶表示装置１００は、シフトレジスタ回路１０１と、１ラインラッチ回路１０２と、コンパレータ１０３と、階調カウンタ１０４と、アナログスイッチ１０５と、水平方向にｍ個、垂直方向にｎ個それぞれマトリクス状に配置された画素１０６（すなわち、１０６11〜１０６nm）と、タイミング発生器１０７と、極性切り替え制御回路１０８と、垂直シフトレジスタ１０９ａ及び１０９ｂと、制御回路１１０とから構成される。更に、液晶表示装置１００は、ランプ信号発生器１２０とゲート信号発生器１２１とを備えている。なお、図１では図示を省略したが、ランプ信号発生器１２０とゲート信号発生器１２１には、シフトレジスタ回路１０１に入力されるデジタル映像信号（ＤＡＴＡ）と同じデジタル映像信号が入力され、そのデジタル映像信号に同期したランプ信号及びゲート信号がそれぞれ発生される。
シフトレジスタ回路１０１、１ラインラッチ回路１０２、コンパレータ１０３、及び階調カウンタ１０４からなる水平ドライバ回路は、アナログスイッチ１０５と共にデータ線駆動回路を構成している。なお、コンパレータ１０３は、図１では図示の簡単のために一つのブロックで示しているが、実際には各画素列毎に設けられている。
図１に示すアナログスイッチ１０５は、各画素列毎に正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが配置された構成である。図１に示す画素１０６は、２本を一組とするｍ組のデータ線（Ｄ1+とＤ1-、・・・、Ｄm+とＤm-）と、ｎ本のゲート線（Ｇ1、・・・、Ｇｎ）との交差部に配置されている。これらｎ・ｍ個の画素１０６（１０６11〜１０６nm）は、それぞれ例えば図２に示す構成とされている。ｎ本のゲート線（Ｇ1、・・・、Ｇｎ）には、制御回路１１０から行選択信号が供給される。
図２は、本発明になる液晶表示装置における一画素の一例の等価回路図を示す。同図に示すように、一つの画素１０６は、正極性、負極性の画素信号を書き込むための画素選択トランジスタＱ１及びＱ２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、トランジスタＱ３〜Ｑ８と、反射電極（画素駆動電極）ＰＥ等からなる液晶素子ＬＣとからなる。トランジスタＱ３のソースにドレインが接続されたトランジスタＱ５と、トランジスタＱ４のソースにドレインが接続されたトランジスタＱ６とは、それぞれスイッチングトランジスタである。トランジスタＱ５及びＱ６の各ソースは液晶素子ＬＣの反射電極（画素駆動電極）ＰＥに接続されている。
データ線は、各画素回路について正極性用データ線Ｄi+、負極性用データ線Ｄi-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＱ1、Ｑ２の各ドレインは各々正極性用データ線Ｄi+、負極性用データ線Ｄi-に接続され、各ゲート端子は同一行について行走査線Ｇjに接続されている。
図示しない垂直走査回路より行走査線Ｇjに走査パルスが供給されると画素選択トランジスタＱ1、Ｑ２は同時にオン状態となり、保持容量Ｃs1、Ｃs2に各々正極性、負極性の信号電圧が蓄積される。トランジスタＱ３及びＱ７からなる回路部と、トランジスタＱ４及びＱ８からなる回路部は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタＱ３、Ｑ４が信号入力トランジスタ、トランジスタＱ７、Ｑ８が定電流源負荷として機能する。定電流源負荷用トランジスタＱ７、Ｑ８は、ゲートが同一行画素について行方向配線Ｂに共通配線され、定電流負荷のバイアス制御が可能な構成となっている。
ＭＯＳ型トランジスタＱ３、Ｑ７、Ｑ４、Ｑ８によるソースフォロワ・バッファの入力抵抗はほぼ無限大である。このため、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量端子の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。
スイッチングトランジスタＱ５、Ｑ６は、ソースフォロワ・バッファの出力信号を反射電極（画素駆動電極）ＰＥ、液晶表示体ＬＣＭ及び共通電極ＣＥからなる液晶素子ＬＣにスイッチして送出する。正極性信号のスイッチングを行うトランジスタＱ５と、負極性信号のスイッチングを行うトランジスタＱ６の各々のゲート端子は独立しており、各々が同一行画素について行方向の配線Ｓ+、Ｓ-に接続されている。
この配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号は、スイッチングトランジスタＱ５、Ｑ６を交互にオン状態として画素駆動部に正極性、負極性に反転する液晶駆動信号を与えることができる。従来のアクティブマトリクス型液晶表示装置では、垂直走査周期でしか極性反転を実現できなかったのに対し、第１の実施形態では画素回路そのものに極性反転機能を備えており、これを高速で制御することにより、垂直走査周波数の制約のない、高い周波数での交流駆動が可能である。
次に、画素回路の他の例について説明する。図３は、本発明になる液晶表示装置における一画素の他の例の等価回路図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図３に示す画素１０６の基本的な回路構成と機能は図２に示した画素回路と類似しており、重複内容については説明を省略する。図３に示す画素１０６の特徴は、ソースフォロワ・バッファを形成する定電流負荷用トランジスタＱ９が、極性切り替えスイッチングトランジスタＱ５、Ｑ６の後段、すなわち画素駆動電極ＰＥのノードに配置され、正極性・負極性のソースフォロワ回路双方の負荷として共通に機能する構成となっている点にある。また、トランジスタＱ９は、後述する配線Ｂを介してゲートに供給される負荷特性制御信号によりスイッチング制御される。
次に、図２や図３で示した画素の動作について、図４のタイミングチャートと共に説明する。図４（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図４（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素駆動電極ＰＥノードが正極性の映像信号レベルに充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
一方、図４（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素駆動電極ＰＥノードが負極性の映像信号レベルに充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチングに同期して、図２の定電流負荷トランジスタＱ７及びＱ８、又は図３の定電流負荷トランジスタＱ９を負荷特性制御信号により間欠的にアクティブとする動作を繰り返すことで液晶素子ＬＣの画素駆動電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図４（Ｅ）に示すように印加される。
第１の実施形態の画素１０６では、保持電荷を直接画素駆動部に転送するのではなく、ソースフォロワ・バッファ回路を介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、極性切り替えを多数回行っても電圧レベルの減衰がない駆動が実現できる。
また、図４（Ｆ）に示すＶcomは、液晶素子ＬＣの共通電極ＣＥに印加する電圧を表している。液晶表示体ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との差電圧である。第１の実施形態の画素１０６では、図４（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素駆動電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには図４（Ｇ）に示すような直流成分のない交流電圧ＶＬＣが印加される。
このように、第１の実施形態は、共通電極ＣＥの印加電圧を画素駆動電極ＰＥと逆相で切り替えることによって、画素（ＰＥ）側の駆動電圧の振幅を１/２程度以下に低減できる。これより、画素回路や周辺走査回路を構成するトランジスタの必要耐圧が大幅に低減され、特殊な高耐圧構造、プロセスの適用が不要となり、装置コストが低減できる。また、第１の実施形態では、上記のように低耐圧、小型トランジスタで画素回路などの駆動部が構成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減により単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速駆動動作への対応が容易となる、という効果が得られる。
また、第１の実施形態では、図４（Ｂ）に示すように、配線Ｂの負荷特性制御信号をパルス列として、ソースフォロワ・バッファ回路の定電流負荷トランジスタ（図２のＱ７及びＱ８、又は図３のＱ９）を常時アクティブにせず、極性切り替え用スイッチングトランジスタ（Ｑ５、Ｑ６）の導通期間の内の限られた期間でのみアクティブになるように制御を行っている。液晶表示装置での消費電流低減を考慮したためである。例えば、１画素回路あたりの定常的なソースフォロワ・バッファ回路の電流が１μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題がある。例えば、フルハイビジョン（200万画素）の液晶表示装置では、消費電流が２Ａにも達してしまう。
そのため、第１の実施形態では、図４（Ａ）〜（Ｃ）に示したように、配線Ｓ+、Ｓ-を介して供給されるゲート制御信号がハイレベルである極性切り替え用スイッチングトランジスタ（Ｑ５、Ｑ６）の導通期間内のみ、配線Ｂを介して供給される負荷特性制御信号をハイレベルとしてソースフォロワ・バッファ回路の定電流負荷トランジスタの駆動期間を制限している。これにより、液晶素子の電極電圧ＶＰＥが図４（Ｅ）に示すように目標レベルまで充放電された直後には、即座に負荷特性制御信号をローレベルとして定電流負荷トランジスタがオフし、ソースフォロワ・バッファ回路の電流が停止する。従って、第１の実施形態によれば、全画素にバッファアンプを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。
再び図１に戻って説明する。図１に示す極性切り替え制御回路１０８は、タイミング発生器１０７からのタイミング信号に基づいて、前述した配線Ｓ+に正極性用ゲート制御信号、配線Ｓ-に負極性用ゲート制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。
次に、第１の実施形態の液晶表示装置１００の動作について、図５のタイミングチャートを併せ参照して説明する。図１において、図５（Ａ）に示す水平同期信号ＨＤに同期した、同図（Ｂ）に示すＮビット（Ｎは２以上の自然数）の画素データ（DATA）が時系列的に合成されたデジタル映像信号は、シフトレジスタ回路１０１に入力されて１ライン分のデータとして順次展開され、１ライン分の展開が終了した時点で、１ラインラッチ回路１０２でラッチされる。
１ラインラッチ回路１０２は、シフトレジスタ回路１０１から出力される１ライン期間の画素データDATAを図５（Ｄ）に模式的に示すように保持した後、各画素列のコンパレータ１０３の第１のデータ入力部に供給する。
階調カウンタ１０４は、図５（Ｅ）に示すクロックCount-CKをカウントして、同図（Ｆ）に示すように階調値が最小値から最大値まで水平走査期間内で単調的に変化して一巡するカウンタ値である基準階調データＣ-outを水平走査期間毎に出力し、各画素列のコンパレータ１０３の第２のデータ入力部に供給する。コンパレータ１０３は、第１のデータ入力部の入力画素データDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。
アナログスイッチ１０５は、正極性用と負極性用の２つ一組のサンプリング用スイッチ部がｍ組から構成されており、ｋ組目（ｋ＝１〜ｍ）の正極性用と負極性用の２つのスイッチ部のうち、正極性用スイッチ部の出力側はｋ組目のデータ線Ｄk+に接続され、負極性用スイッチ部の出力側はｋ組目のデータ線Ｄk-に接続されている。また、正極性用のサンプリング用スイッチ部は、入力側共通配線にランプ信号発生器１２０から正極性用ランプ信号である基準ランプ電圧Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用スイッチ部は、入力側共通配線にランプ信号発生器１２０から負極性用ランプ信号である基準ランプ電圧Ref_Ramp(-)が印加される。また、各組のサンプリング用スイッチ部は、互いに独立して開閉制御される。上記の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)は、それぞれ前記デジタル映像信号に同期している。
上記の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のうち、Ref_Ramp(+)は、図５（Ｉ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な掃引信号である。一方、上記の基準ランプ電圧Ref_Ramp(-)は、図５（Ｊ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが減少する方向に変化する周期的な掃引信号である。従って、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(‐)は、所定の基準電位について反転関係となっている。
行方向の画素単位に設けられたｍ組のスイッチ部からなるアナログスイッチ１０５は、図５（Ｇ）に示すSW-Start信号を受け、各水平走査期間の開始時点でｍ組のスイッチ部が強制的に同時にオンとされた後、コンパレータ１０３により画素単位で画素データと階調カウンタ１０４のカウンタ値とを比較して両者が一致した時に、コンパレータ１０３から出力される一致パルスを受けた時点で、その画素に対応したスイッチ部のみがオフに移行するように開閉制御される。
図５のタイミングチャートでは、一例として階調レベルkの画素データDATAに対応した画素列のアナログスイッチ１０５の開閉タイミングを、同図（Ｈ）に示す波形SPkとして図示している。その結果、上記画素列のアナログスイッチ１０５を構成する正極性用及び負極性用の２つ一組のサンプリング用スイッチ部が、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)の対応レベル（図５（Ｉ）、（Ｊ）の点Ｐ、点Ｑ）が、同時にサンプリングされて、その画素列の画素データ線D(＋）、D(‐）に出力される。この図５（Ｉ）、（Ｊ）の点Ｐ、点Ｑの基準ランプ電圧レベルは、階調レベルkの画素データDATAをデジタル−アナログ変換して得られたアナログ電圧である。
アナログスイッチ１０５を構成しているｍ組のスイッチ部は、各水平走査期間の初めにすべてが強制的にオンとされるが、オフになるタイミング、すなわち基準ランプ電圧をサンプル・ホールドするタイミングはそのときに表示しようとする絵柄によって対応して設けられた画素毎に異なり、すべて同時の時もあれば別々のときもある。オフになる順序も固定されているわけではなく、絵柄によってその都度オフの順番は異なる。このような第１の実施形態の液晶表示装置１００では、ランプ信号を用いたＤＡ変換方式の動作により直線性が良いなどの特長がある。
以上、第１の実施形態で使用する画素１０６の構成例及び交流駆動概念と水平ドライバ回路の構成と動作について説明した。
次に、第１の実施形態の要部である図１の制御回路１１０及びその周辺の回路部について詳細に説明する。図６は、図１の制御回路１１０及びその周辺の回路部の第１の実施形態の回路系統図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。
制御回路１１０は、垂直シフトレジスタ１０９ｂのｎ個の出力端子にそれぞれ一方の入力端子が接続された２入力ＡＮＤ回路１１１1〜１１１ｎと、垂直シフトレジスタ１０９ａのｎ個の出力端子にそれぞれ一方の入力端子が接続された２入力ＡＮＤ回路１１２1〜１１２ｎと、ｎ個の２入力ＯＲ回路１１３1〜１１３nとからなる。ＡＮＤ回路１１１1〜１１１ｎの他方の入力端子には図１のゲート信号発生器１２１から第１のゲート信号ＧＡＴＥ１が入力され、ＡＮＤ回路１１２1〜１１２ｎの他方の入力端子にはゲート信号発生器１２１から第２のゲート信号ＧＡＴＥ２が入力される。
ＯＲ回路１１３1〜１１３nのうちｊ番目（ｊ＝１〜ｎ）のＯＲ回路１１３jは、ＡＮＤ回路１１１ｊの出力信号とＡＮＤ回路１１２ｊの出力信号との論理和演算を行い、その演算結果をゲート線Ｇjに出力する。制御回路１１０は、１水平走査期間（１Ｈ）毎に時分割的に行選択信号を１行目のゲート線Ｇ1からｎ行目のゲート線Ｇnに出力して、１ライン単位で各画素を選択する。
垂直シフトレジスタ１０９ａは、スタートパルスＶＳＴＢと互いに逆相の関係にあるクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、略１水平走査期間（１Ｈ）のみハイレベルとされたリセット電圧となるパルスを１Ｈ毎にシフトして各段の出力端子から順次出力する。もう一方の垂直シフトレジスタ１０９ｂは、スタートパルスＶＳＴＩと上記のクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、略１Ｈのみハイレベルとされたパルスを１Ｈ毎にシフトして各段の出力端子から順次出力する。なお、図６に示すコンパレータ１０３1〜１０３mは、図１のコンパレータ１０３に相当し、実際に即して画素単位で示したものである。
次に、図６の各部の動作について、図７のタイミングチャートを併せ参照して説明する。図６において、アナログスイッチ１０５を構成する正極性用及び負極性用の２つ１組の全部でｍ組のサンプリング用スイッチ部のうち、正極性用のサンプリング用スイッチ部は、入力側共通配線に図７（Ａ）に示す基準ランプ電圧Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用スイッチ部は、入力側共通配線に図７（Ｂ）に示す基準ランプ電圧Ref_Ramp(-)が印加される。
図７（Ａ）に示すように、正極性用の基準ランプ電圧Ref_Ramp(+)は、黒レベルを示す最小値が正極性用リセット電圧ＲＳ+に設定されている。また、この正極性用の基準ランプ電圧Ref_Ramp(+)は、表示する正極性映像信号の水平ブランキング期間の一部又は全部が上記正極性用リセット電圧ＲＳ+に設定されており、水平ブランキング期間経過直後の有効水平走査期間において時間の経過と共に一定の傾斜で最大値（白レベル）までレベル上昇する１Ｈ周期のランプ波形である。
一方、図７（Ｂ）に示すように、負極性用の基準ランプ電圧Ref_Ramp(-)は、黒レベルを示す最大値が負極性用リセット電圧ＲＳ-に設定されている。また、この負極性用の基準ランプ電圧Ref_Ramp(-)は、表示する負極性映像信号の水平ブランキング期間の一部又は全部が上記負極性用リセット電圧ＲＳ-に設定されており、水平ブランキング期間経過直後の有効水平走査期間において時間の経過と共に一定の傾斜で最小値（白レベル）までレベル降下する１Ｈ周期のランプ波形である。
垂直シフトレジスタ１０９ｂは、スタートパルスＶＳＴＩとクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、図７（Ｅ）に示すように１Ｈ期間程度の期間ハイレベルとされた１フレーム周期のパルスＩjをj(j＝１〜ｎ)番目の端子から制御回路１１０内のＡＮＤ回路１１１jへ出力する。また、垂直シフトレジスタ１０９ａは、スタートパルスＶＳＴＢとクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、図７（Ｆ）に示すように、上記のパルスＩjの立ち上がり時点から１フレーム期間未満の所定期間Ｔ後の時点で立ち上がる１Ｈ期間程度の幅の１フレーム周期のパルスＢＬjをｊ番目の端子から制御回路１１０内のＡＮＤ回路１１２jへ出力する。上記のパルスＩjとパルスＢＬjとのパルス間隔は、垂直シフトレジスタ１０９ａ及び１０９ｂの入力スタートパルスＶＳＴＩ、ＶＳＴＢを調節することで任意の値に設定できる。
一方、ＡＮＤ回路１１１1〜１１１ｎの他方の入力端子には、図７（Ｃ）に示すように、有効水平走査期間のみハイレベルとされた第１のゲート信号ＧＡＴＥ１が共通に入力される。このため、ｊ行目のＡＮＤ回路１１１jは図７（Ｇ）に示すように、垂直シフトレジスタ１０９ｂからのパルスＩjがハイレベルの期間、ハイレベルの第１のゲート信号ＧＡＴＥ１を出力し、ＯＲ回路１１３jを通してゲート線Ｇjへ行選択信号として出力する。
これにより、ゲート線Ｇjに接続されたｍ個の画素１０６j1〜１０６ｊmは、有効水平走査期間においては、図５のタイミングチャートと共に説明したｊ行目の各画素の画素データのＤＡ変換値の書き込み動作を行う。すなわち、ｊ行目の各画素の画素データと階調カウンタ１０４のカウンタ値とをコンパレータ１０３1〜１０３mにおいて画素単位で比較して得られた一致パルスが、各水平走査期間の最初で強制的にオンに制御されるアナログスイッチ１０５内のその画素に対応するスイッチ部に印加された時点でそのスイッチ部がオフに移行することで、そのスイッチ部がオフになる直前の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)がその画素内の保持容量Ｃs1及びＣs2に書き込み保持される。そして、そのｊ行目の画素内の液晶素子は、前述したように、この保持容量Ｃs1及びＣs2に書き込み保持された電圧により交互に高速駆動されて画像表示を行う。
また、ＡＮＤ回路１１２1〜１１２ｎの他方の入力端子には、図７（Ｄ）に示すように、水平ブランキング期間の一部又は全部の期間毎にハイレベルとされた第２のゲート信号ＧＡＴＥ２が共通に入力される。このため、ｊ行目のＡＮＤ回路１１２jは、図７（Ｇ）に示すように、垂直シフトレジスタ１０１ａからのパルスＢＬjがハイレベルの期間内において、ハイレベルの第２のゲート信号ＧＡＴＥ２をＯＲ回路１１３jを通してゲート線Ｇjへ行選択信号として出力する。このとき、ゲート線Ｇjへ出力される行選択信号は、先に出力されたパルスＩjの立ち上がり時点から１フレーム／ａで示す期間後に立ち上がる信号である。これにより、ゲート線Ｇjに接続されたｍ個の画素１０６j1〜１０６ｊmは、それぞれパルスＩjの立ち上がり時点から１フレーム／ａで示す期間後の水平ブランキング期間の一部又は全部の期間における基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のリセット電圧ＲＳ+及びＲＳ-の書き込みを行う。
すなわち、アナログスイッチ１０５を構成するｍ組のサンプリング用スイッチ部は、前述したように、各水平走査期間の開始時点毎に強制的に同時にオンとされるため、上述した有効水平走査期間内でコンパレータ１０３から一致パルスが出力された時点でオフに制御された後、パルスＢＬjが垂直シフトレジスタ１０９ａから出力される前に、ｍ組のサンプリング用スイッチ部は、すべてオンに制御されている。
このため、ｊ行目のｍ個の画素１０６j1〜１０６ｊmは、それぞれパルスＩjの立ち上がり時点から１フレーム／ａで示す期間後にゲート線Ｇjへ出力される行選択信号がハイレベルである水平ブランキング期間の一部又は全部の期間、オン状態にあるアナログスイッチ１０５を構成する各組の２つのサンプリング用スイッチ部を通して、図７（Ａ）に示した基準ランプ電圧Ref_Ramp(+)のリセット電圧ＲＳ+と、図７（Ｂ）に示した基準ランプ電圧Ref_Ramp(-)のリセット電圧ＲＳ-とが画素内の保持容量Ｃs1及びＣs2に書き込み保持される。そして、そのｊ行目の画素内の液晶素子は、この保持容量Ｃs1及びＣs2に書き込み保持されたリセット電圧により交互に高速駆動されて黒表示を行う。
水平ブランキング期間後、基準ランプ電圧Ref_Ramp(+)及び基準ランプ電圧Ref_Ramp(-)は、図７（Ａ）、（Ｂ）に示したように時間の経過と共にレベルが漸次変化していくが、その期間では図７（Ｄ）に示すように、既に第２のゲート信号ＧＡＴＥ２がローレベルであり、ｊ行目の各画素は非選択状態とされているため、基準ランプ電圧Ref_Ramp(+)及び基準ランプ電圧Ref_Ramp(-)の電圧変化に無関係となる。ｊ行目以外のラインの各画素に対して表示信号が書き込まれていく。
ゲート信号ＧＡＴＥ１及びＧＡＴＥ２は、図７（Ｃ）及び（Ｄ）に示すように、１Ｈ周期の信号であるが、パルスＩj、パルスＢＬjとＡＮＤ回路１１１1〜１１１ｎ、１１２1〜１１２ｎにより論理積をとる構成であるため、垂直シフトレジスタ１０９ａ及び１０９ｂの出力パルスＩj、ＢＬjがない出力端子に制御回路１１０を介して接続されたラインでは、動作と無関係になる。
図７（Ｈ）は、ゲート線Ｇj+１に制御回路１１０から出力される行選択信号を示す。このゲート線Ｇj+１の行選択信号と、図７（Ｇ）に示したゲート線Ｇjに出力される行選択信号とを比較すると分るように、ゲート線Ｇjに行選択信号が出力されている期間には、ゲート線Ｇj+１には行選択信号が出力されていないために、ｊ行目の各画素に対して信号の書込みが行われているときには、ｊ＋１行目の各画素に対しては何も信号は書き込まれない。ｊ＋１行目の各画素に対しては、ｊ行目の各画素に対して画素データのＤＡ変換値の書き込みとリセット電圧との書き込みが終了してから、画素データのＤＡ変換値の書き込みとリセット電圧との書き込みが行われる。他の各行の画素に対しても同様に、順次に１Ｈ単位で画素データのＤＡ変換値の書き込みとリセット電圧との書き込みが順次に行われる。
制御順序は、アナログスイッチ１０５オン、ゲート信号ＧＡＴＥ２オン（ハイレベル）、ゲート信号ＧＡＴＥ２オフ（ローレベル）、階調カウンタ１０４リセット、階調カウンタ１０４カウント開始となっている。こうすることで、リセット電圧の書き込みと黒の表示信号の書き込みとを矛盾無く行うことができる。ゲート信号ＧＡＴＥ２がオンしている時間は、アナログスイッチ１０５を通して基準ランプ電圧に設定したリセット電圧ＲＳ+、ＲＳ-とを書き込む時間があればよいので、水平ブランキング期間内の短い時間で充分である。
また、パルスＩjとパルスＢＬjとの間の時間間隔Ｔは、垂直シフトレジスタ１０９ａ及び１０９ｂへのスタートパルスＶＳＴＩ及びＶＳＴＢの時間間隔で決めることができる。例えば、垂直シフトレジスタ１０９ａ及び１０９ｂがそれぞれ１０００段であった場合、黒挿入の割合を５０％とする場合は、スタートパルスＶＳＴＩを入力して５００段シフト後に、スタートパルスＶＳＴＢを入力すればよい。黒挿入の割合を３０％とする場合は、スタートパルスＶＳＴＩを入力して７００段シフト後に、スタートパルスＶＳＴＢを入力すればよい。
このように、第１の実施形態の液晶表示装置１００によれば、各行の画素に１フレーム期間内で画素データ（表示信号）を書き込んで保持した後、黒レベルのリセット電圧を書き込むようにしたため、各表示フレームの間に黒表示期間が挿入される結果、ホールド型ディスプレイである液晶表示装置の残像に起因する動画解像度劣化（動画ボケ）を改善することができる。また、第１の実施形態によれば、液晶素子の応答速度が遅く、リセット期間中に液晶素子が黒レベルにまで完全にリセットされない場合でも、リセット期間で表示画像の輝度を減衰させる分、視覚特性上の残像による動画像解像度劣化改善を期待できる。更に、第１の実施形態によれば、黒挿入の割合を任意の割合に設定することができるため、明るさと動画応答のバランスとをシステム要求により任意に設定することができる。
なお、特許文献４記載の液晶表示装置によれば、動画解像度劣化改善のために、水平シフトレジスタ回路から１水平走査周期内で順次に出力されるパルスとゲート信号とを論理和演算して、表示信号を選択する複数のスイッチの制御信号として供給する、画素部の列数と同じ数の２入力論理和回路や、リセット信号の供給スイッチが必要であった。これに対し、本実施形態の液晶表示装置１００によれば、図１及び図６に示したように、それらの論理和回路やリセット信号の供給スイッチを不要にできる。
また、特許文献４記載の液晶表示装置によれば、リセット電圧を作成して所定の入力端子から供給していたが、本実施形態によれば、リセット電圧を別途作成して入力しなくても、画素データの書き込みに用いる基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)に黒から白までの電圧が含まれているので、その基準ランプ電圧の各水平ブランキング期間の平坦な黒レベル部分をリセット電圧に利用することでリセット電圧を特に作成することなく供給することが可能となる。
従って、本実施の形態の液晶表示装置１００によれば、特許文献４記載の液晶表示装置に比べて比較的簡単な構成により、１フレーム期間内の任意のタイミングでリセット電圧を各画素１０６11〜１０６nmへ供給することで動画ボケを防止することができる。しかも、本実施の形態の液晶表示装置１００によれば、正と負の２つの極性に相当する２種類のサンプリング電圧（画素データのＤＡ変換値）を各画素内に保持して、それらをフレーム周波数の数十倍のレートで液晶素子ＬＣの画素駆動電極ＰＥに交互に印加することで、液晶素子ＬＣを従来よりも高速に交流駆動することができ、これにより焼き付きを防ぐことができる。
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。本実施形態の液晶表示装置は、各行の画素に１フレーム期間内で画素データ（表示信号）を書き込んで保持した後書き込むランプ信号のリセット電圧を、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)の黒レベルに代えてグレイレベルの信号とすることにより、明るさの低下を抑えた構成である点に特徴がある。
図８は、本発明になる液晶表示装置の第２の実施形態の構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図８に示す第２の実施形態の液晶表示装置１５０は、シフトレジスタ回路１０１と、１ラインラッチ回路１０２と、コンパレータ１０３と、階調カウンタ１０４と、アナログスイッチ１０５と、水平方向にｍ個、垂直方向にｎ個それぞれマトリクス状に配置された画素１０６（すなわち、１０６11〜１０６nm）と、タイミング発生器１０７と、極性切り替え制御回路１０８と、垂直シフトレジスタ１０９ａ及び１０９ｂと、制御回路１１０とから構成される。更に、液晶表示装置１５０は、ランプ信号発生器１６０とゲート信号発生器１２１とを備えている。本実施形態の液晶表示装置１５０は、前述した液晶表示装置１００と比較し、ランプ信号発生器１６０が異なる。また、本実施形態の液晶表示装置１５０は、前述した液晶表示装置１００と同様に２つの垂直シフトレジスタを有するが、一方の垂直シフトレジスタ１０９ｃには図１の垂直シフトレジスタ１０９ａと異なりスタートパルスＶＳＴＧが供給される。
図９は、図８中のランプ信号発生器１６０の一実施形態のブロック図、図１０は図９の動作説明用タイミングチャートを示す。図９において、ラインデータ処理部１３１は、入力されるデジタル映像信号の１水平走査期間分の画素データの平均値を演算して、１ライン階調データの平均値を生成する。この入力デジタル映像信号は、図１のシフトレジスタ回路１０１に入力されるデジタル映像信号(DATA)と同じ信号である。図９のラインメモリ１３２は、パネルの垂直走査線数分のデータを記憶する容量を持ち、ラインデータ処理部１３１からの１ライン階調データの平均値をアドレス発生器１３３に供給する。
アドレス発生器１３３は、書き込みアドレス発生時には、上記デジタル映像信号に同期したスタートパルスＶＳＴＩでリセットされ、上記デジタル映像信号に同期した図１０（Ｅ）に示す水平同期信号ＨＤをカウントアップすることで書き込みアドレスを発生する。また、アドレス発生器１３３は、読み出しアドレス発生時には、スタートパルスＶＳＴＧでリセットされ、上記水平同期信号ＨＤをカウントアップすることで読み出しアドレスを発生する。なお、上記のスタートパルスＶＳＴＧとスタートパルスＶＳＴＩとは、それぞれ略１水平走査期間程度の幅の１フレーム周期のパルスである。また、スタートパルスＶＳＴＧはスタートパルスＶＳＴＩの立ち上がり時点に比べて、１フレーム期間未満の設定時間遅れて立ち上がるように調整されている。この設定時間により後述するグレイレベルの挿入割合を調整することができる。
ラインメモリ１３２は、アドレス発生器１３３から供給される書き込みアドレスにより指定されたアドレスに、ラインデータ処理部１３１から供給される各ライン毎の１ライン階調データの平均値を書き込む。また、スタートパルスＶＳＴＧが入力されると、ラインメモリ１３２は、アドレス発生器１３３から供給される読み出しアドレスに従って、蓄積している各ライン毎の１ライン階調データの平均値をその先頭アドレスから順次読み出してデータ処理部１３４に供給する。
データ処理部１３４は、図１０（Ｆ）に示すクロックパルスＶＣＫ１の立ち上がりタイミングで、上記１ライン階調データの平均値とグレイ挿入レベルとを乗算してグレイレベルのデータを各ライン単位で生成し、そのグレイレベルのデータをＤＡコンバータ１３５及び１３６にそれぞれ供給する。上記のグレイ挿入レベルは、０（黒レベル）から１（入力データと同じ）までの範囲内の予め設定した値である。
ＤＡコンバータ１３５は、供給されたグレイレベルのデータをＤＡ変換して、図１０（Ｇ）に示すようなアナログ電圧である正極性用グレイ電圧ＲＳＧ+を生成してスイッチ１３７に供給する。また、ＤＡコンバータ１３６は、供給されたグレイレベルのデータをＤＡ変換して、図１０（Ｈ）に示すようなアナログ電圧である負極性用グレイ電圧ＲＳＧ-を生成してスイッチ１３９に供給する。
一方、Ref_Ramp(+)生成回路１３９は、図１０（Ｃ）に示すような水平走査期間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な掃引信号である正極性用の基準ランプ電圧Ref_Ramp(+)を発生する。また、Ref_Ramp(-)生成回路１４０は、図１０（Ｄ）に示すような水平走査期間周期で映像の黒レベルから白レベルにレベルが降下する方向に変化する周期的な掃引信号である負極性用の基準ランプ電圧Ref_Ramp(-)を発生する。図１０（Ｃ）に示す正極性用の基準ランプ電圧Ref_Ramp(+)と、図１０（Ｄ）に示す負極性用の基準ランプ電圧Ref_Ramp(-)とは、図１に示したランプ信号発生器１２０から出力される基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)に相当し、それぞれ前記デジタル映像信号に同期しており、その水平ブランキング期間はデジタル映像信号の水平ブランキング期間と対応している。
一方、図９に示すスイッチ１３７及び１３８は、それぞれ図１０（Ｊ）に示すように、基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)の水平ブランキング期間の一部の期間毎にハイレベルとされた第２のゲート信号ＧＡＴＥ２が図８に示したゲート信号発生器１２１から入力されて、そのハイレベル期間オンとされてＤＡコンバータ１３５及び１３６からそれぞれ出力されるグレイ電圧ＲＳＧ+及びＲＳＧ-をそれぞれ選択出力する。
また、図９に示すスイッチ１４１及び１４２は、それぞれインバータ１４３から上記の第２のゲート信号ＧＡＴＥ２の極性反転信号が供給され、そのハイレベル期間のみオンとされて、Ref_Ramp(+)生成回路１３９から出力される基準ランプ電圧Ref_Ramp(+)と、Ref_Ramp(-)生成回路１４０から出力される基準ランプ電圧Ref_Ramp(-)とをそれぞれ選択出力する。
上記のインバータ１４３から出力される第２のゲート信号ＧＡＴＥ２の極性反転信号は、基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)の有効水平走査期間及び一部の水平ブランキング期間ハイレベルとされた信号である。従って、端子１４４には、有効水平走査期間及び一部の水平ブランキング期間は、スイッチ１４１を通して図１０（Ｃ）に示した正極性用の基準ランプ電圧Ref_Ramp(+)が出力され、続く水平ブランキング期間の一部にはスイッチ１３７を通して図１０（Ｇ）に示した正極性用グレイ電圧ＲＳＧ+が出力される。端子１４４から出力された正極性用の基準ランプ電圧Ref_Ramp(+)は、前述した図８のアナログスイッチ１０５を構成する正極性用及び負極性用の２つ１組の全部でｍ組のサンプリング用スイッチ部のうち、正極性用のサンプリング用スイッチ部の入力側共通配線に供給される。
また、これと同時に、端子１４５には、有効水平走査期間及び一部の水平ブランキング期間は、スイッチ１４２を通して図１０（Ｄ）に示した負極性用の基準ランプ電圧Ref_Ramp(-)が出力され、続く水平ブランキング期間の一部にはスイッチ１３８を通して図１０（Ｈ）に示した負極性用グレイ電圧ＲＳＧ-が出力される。端子１４５から出力された負極性用の基準ランプ電圧Ref_Ramp(-)は、前述した図８のｍ組のサンプリング用スイッチ部のうち、負極性用のサンプリング用スイッチ部の入力側共通配線に供給される。
このように、本実施形態では、ランプ信号発生器１６０から出力される正極性用の基準ランプ電圧Ref_Ramp(+)は、図１０（Ａ）に示すように、表示する正極性映像信号の水平ブランキング期間の一部が上記正極性用グレイ電圧ＲＳＧ+に設定されており、グレイ電圧期間経過直後の残りの水平ブランキング期間及び有効水平走査期間において時間の経過と共に一定の傾斜で最小値（黒レベル）から最大値（白レベル）までレベル上昇する１Ｈ周期のランプ波形となる。
また、ランプ信号発生器１６０から出力される負極性用の基準ランプ電圧Ref_Ramp(-)は、図１０（Ｂ）に示すように、表示する負極性映像信号の水平ブランキング期間の一部が上記負極性用グレイ電圧ＲＳＧ-に設定されており、グレイ電圧期間経過直後の残りの水平ブランキング期間及び有効水平走査期間において時間の経過と共に一定の傾斜で最大値（黒レベル）から最小値（白レベル）までレベル降下する１Ｈ周期のランプ波形となる。
なお、図１０（Ｉ）は、前述したように有効水平走査期間のみハイレベルとされた第１のゲート信号ＧＡＴＥ１を示す。また、図８に示す本実施形態の制御回路１１０は、図６に示した制御回路１１０と同一構成である。従って、本実施形態においても、基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)の最小値から最大値までの１Ｈ期間程度の期間ハイレベルとされた図１０（Ｋ）に示す１フレーム周期のパルスＩjが生成される。また、上記のパルスＩjの立ち上がり時点から１フレーム期間未満の所定期間Ｔ後の時点で立ち上がる１Ｈ期間程度の幅の図１０（Ｌ）に示す１フレーム周期のパルスＧＲjが生成される。
これにより、本実施形態の図８の制御回路１１０は、パルスＩjと第１のゲート信号ＧＡＴＥ１とを論理積演算して得た、ｊ行目の画素により表示されるデジタル映像信号の有効水平走査期間ハイレベルで、かつ、１フレーム／ａ後にパルスＧＲjと第２のゲート信号ＧＡＴＥ２とを論理積演算して得た、上記デジタル映像信号の水平ブランキング期間の一部の期間ハイレベルの、図１０（Ｍ）に示す信号をｊ行目の各画素の行選択信号Ｇjとして出力する。
従って、第２の実施形態の液晶表示装置１５０によれば、ｊ行目のｍ個の画素１０６j1〜１０６ｊmは、有効水平走査期間においては、ｊ行目の各画素の画素データのＤＡ変換値を保持容量Ｃs1及びＣs2へ書き込み保持して、その保持された電圧により交互に高速駆動されて画像表示を行う。続いて、ｊ行目のｍ個の画素１０６j1〜１０６ｊmは、図１０（Ｍ）に示すように、それぞれパルスＩjの立ち上がり時点から１フレーム／ａで示す期間後にゲート線Ｇjへ出力される行選択信号がハイレベルである水平ブランキング期間の一部の期間、オン状態にあるアナログスイッチ１０５を構成する各組の２つのサンプリング用スイッチ部を通して、図１０（Ａ）に示した基準ランプ電圧Ref_Ramp(+)のグレイ電圧ＲＳＧ+と、図１０（Ｂ）に示した基準ランプ電圧Ref_Ramp(-)のグレイ電圧ＲＳＧＧ-とが画素内の保持容量Ｃs1及びＣs2にリセット電圧として書き込み保持される。そして、そのｊ行目の画素内の液晶素子は、この保持容量Ｃs1及びＣs2に書き込み保持されたリセット電圧により交互に高速駆動されてグレイ表示を行う。
このように、本実施形態の液晶表示装置１５０によれば、各行の画素に１フレーム期間内で画素データ（表示信号）を書き込んで保持した後、グレイレベルのリセット電圧を書き込むようにしたため、各表示フレームの間にグレイ表示期間が挿入される結果、ホールド型ディスプレイである液晶表示装置の残像に起因する動画解像度劣化（動画ボケ）を改善することができ、更に各行の映像信号を参照してグレイ挿入をすることで、明るい画面ではグレイ挿入による輝度の低下を最小限に抑え、暗い画面では黒レベルを維持することで高コントラストを確保できる。
また、本実施形態の液晶表示装置１５０によれば、液晶素子の応答速度が遅く、リセット期間中に液晶素子がグレイレベルにまで完全にリセットされない場合でも、リセット期間で表示画像の輝度を減衰させる分、視覚特性上の残像による動画像解像度劣化改善を期待できる。更に、本実施形態の液晶表示装置１５０によれば、グレイレベル挿入の割合を任意の割合に設定することができるため、明るさと動画応答のバランスとをシステム要求により任意に設定することができる。
なお、特許文献４記載の液晶表示装置によれば、動画解像度劣化改善のために、水平シフトレジスタ回路から１水平走査周期内で順次に出力されるパルスとゲート信号とを論理和演算して、表示信号を選択する複数のスイッチの制御信号として供給する、画素部の列数と同じ数の２入力論理和回路が必要であった。これに対し、本実施の形態の液晶表示装置１５０は、ランプ信号発生器以外は、液晶表示装置１００と同様の回路構成であるため、それらの論理和回路を不要にできる。
従って、本実施形態の液晶表示装置１５０によれば、特許文献４記載の液晶表示装置に比べて比較的簡単な構成により、１フレーム期間内の任意のタイミングでリセット電圧を各画素１０６11〜１０６nmへ供給することで輝度低下を抑制しつつ動画ボケを防止することができる。しかも、本実施形態の液晶表示装置１５０によれば、正と負の２つの極性に相当する２種類のサンプリング電圧（画素データのＤＡ変換値）を各画素内に保持して、それらをフレーム周波数の数十倍のレートで液晶素子ＬＣの画素駆動電極ＰＥに交互に印加することで、液晶素子ＬＣを従来よりも高速に交流駆動することができ、これにより焼き付きを防ぐことができる。
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。本実施形態の液晶表示装置は、各行の画素に１フレーム期間内で画素データ（表示信号）を書き込んで保持した後書き込むリセット電圧として、グレイレベルの電圧を挿入した後に黒レベルの電圧を挿入することにより、明るさの低下を抑えつつ液晶の応答速度の向上を図る構成である点に特徴がある。
図１１は、本発明になる液晶表示装置の第３の実施形態の構成図を示す。同図中、図１及び図８と同一構成部分には同一符号を付し、その説明を省略する。図１１において、本実施形態の液晶表示装置２００は、シフトレジスタ回路１０１と、１ラインラッチ回路１０２と、コンパレータ１０３と、階調カウンタ１０４と、アナログスイッチ１０５と、水平方向にｍ個、垂直方向にｎ個それぞれマトリクス状に配置された画素１０６（すなわち、１０６11〜１０６nm）と、タイミング発生器１０７と、極性切り替え制御回路１０８と、垂直シフトレジスタ２０１ａ、２０１ｂ及び２０１ｃと、制御回路２０２とから構成される。
更に、液晶表示装置２００は、ランプ信号発生器１６０とゲート信号発生器２１０とを備えている。本実施形態の液晶表示装置２００は、前述した液晶表示装置１００、１５０と比較し、３つの垂直シフトレジスタ２０１ａ〜２０１ｃを有すると共に、制御回路２０２及びゲート信号発生器２１０の構成が異なる。なお、図１１中のランプ信号発生器１６０は、第２の実施形態と同様の図９に示した構成である。
次に、本実施の形態の要部である図１１の制御回路２０２及びその周辺の回路部について詳細に説明する。図１２は、図１１の制御回路２０２及びその周辺の回路部の一実施の形態の回路系統図を示す。同図中、図１１と同一構成部分には同一符号を付し、その説明を省略する。
制御回路２０２は、垂直シフトレジスタ２０１ｃのｎ個の出力端子にそれぞれ一方の入力端子が接続された２入力ＡＮＤ回路２１１1〜２１１nと、垂直シフトレジスタ２０１ｂのｎ個の出力端子にそれぞれ一方の入力端子が接続された２入力ＡＮＤ回路２１２1〜２１２nと、垂直シフトレジスタ２０１ａのｎ個の出力端子にそれぞれ一方の入力端子が接続された２入力ＡＮＤ回路２１３1〜２１３nと、ｎ個の３入力ＯＲ回路２１４1〜２１４nとからなる。ＡＮＤ回路２１１1〜２１１nの他方の入力端子には図１０のゲート信号発生器２１０から第１のゲート信号ＧＡＴＥ１が入力され、ＡＮＤ回路２１２1〜２１２nの他方の入力端子にはゲート信号発生器２１０から第２のゲート信号ＧＡＴＥ２が入力され、ＡＮＤ回路２１３1〜２１３nの他方の入力端子にはゲート信号発生器２１０から第３のゲート信号ＧＡＴＥ３が入力される。
ＯＲ回路２１４1〜２１４nのうちｊ番目（ｊ＝１〜ｎ）のＯＲ回路２１４jは、ＡＮＤ回路２１１jの出力信号とＡＮＤ回路２１２jの出力信号とＡＮＤ回路２１３jの出力信号との論理和演算を行い、その演算結果をゲート線Ｇjに出力する。制御回路２０２は、１水平走査期間（１Ｈ）毎に時分割的に行選択信号を１行目のゲート線Ｇ1からｎ行目のゲート線Ｇnに出力して、１ライン単位で同一ラインの各画素を選択する。
垂直シフトレジスタ２０１ａは、スタートパルスＶＳＴＢと互いに逆相の関係にあるクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、略１水平走査期間（１Ｈ）のみハイレベルとされたリセット電圧となるパルスを１Ｈ毎にシフトして各段の出力端子から順次出力する。垂直シフトレジスタ２０１ｂは、スタートパルスＶＳＴＧと上記のクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、略１Ｈのみハイレベルとされたリセット電圧となるパルスを１Ｈ毎にシフトして各段の出力端子から順次出力する。垂直シフトレジスタ２０１ｃは、スタートパルスＶＳＴＩと上記のクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、略１Ｈのみハイレベルとされたパルスを１Ｈ毎にシフトして各段の出力端子から順次出力する。なお、図１２に示すコンパレータ１０３1〜１０３mは、図１１のコンパレータ１０３に相当し、実際に即して画素単位で示したものである。
次に、図１１及び図１２の動作について、図１３のタイミングチャートを併せ参照して詳細に説明する。
図１１において、垂直シフトレジスタ２０１ｃは、スタートパルスＶＳＴＩとクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、図１３（Ｌ）に示すように１Ｈ期間程度の期間ハイレベルとされた１フレーム周期のパルスＩjをj(j＝１〜ｎ)番目の端子から制御回路２０２内のＡＮＤ回路２１１jへ出力する。
また、垂直シフトレジスタ２０１ｂは、スタートパルスＶＳＴＧとクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、図１３（Ｍ）に示すように、上記のパルスＩjの立ち上がり時点から１フレーム期間未満の所定期間Ｔg後の時点で立ち上がる１Ｈ期間程度の幅の１フレーム周期のパルスＧＲjをｊ番目の端子から制御回路２０２内のＡＮＤ回路２１２jへ出力する。また、垂直シフトレジスタ２０１ａは、スタートパルスＶＳＴＢとクロックパルスＶＣＫ１及びＶＣＫ２により駆動され、図１３（Ｎ）に示すように、上記のパルスＩjの立ち上がり時点から１フレーム期間未満の所定期間Ｔb後の時点で立ち上がる１Ｈ期間程度の幅の１フレーム周期のパルスＢＬjをｊ番目の端子から制御回路２０２内のＡＮＤ回路２１３jへ出力する。上記のパルスＩjとパルスＧＲｊとのパルス間隔Ｔｇ、及びパルスＩjとパルスＢＬｊとのパルス間隔Ｔｂは、垂直シフトレジスタ２０１ａ及び２０１ｂ及び２０１ｃの入力スタートパルスＶＳＴＩ、ＶＳＴＧ、ＶＳＴＢを調節することで任意の値に設定できる。
一方、図１１に示したゲート信号発生器２１０は、第１のゲート信号ＧＡＴＥ１、第２のゲート信号ＧＡＴＥ２及び第３のゲート信号ＧＡＴＥ３を発生する。第１のゲート信号ＧＡＴＥ１は、図１３（Ｉ）に示すように、入力デジタル映像信号の有効水平走査期間のみハイレベルとされたゲート信号である。第２のゲート信号ＧＡＴＥ２は、図１３（Ｊ）に示すように、入力デジタル映像信号の水平ブランキング期間内で、かつ、水平ブランキング期間の開始時点から予め設定した一部の第１の期間毎にハイレベルとされたゲート信号である。第３のゲート信号ＧＡＴＥ３は、図１３（Ｋ）に示すように、入力デジタル映像信号の水平ブランキング期間内で、上記の第１の期間の終了時点から水平ブランキング期間の終了時点までの第２の期間毎にハイレベルとされたゲート信号である。上記の第１の期間と第２の期間の和の期間は、水平ブランキング期間の略全期間に相当するが、有効水平走査期間の一部を含んでもよい。
図１２において、ＡＮＤ回路２１１１〜２１１ｎの他方の入力端子には、上記第１のゲート信号ＧＡＴＥ１が共通に入力される。このため、ｊ行目のＡＮＤ回路２１１jは、図１３（Ｏ）に示すように、垂直シフトレジスタ２０１ｃからのパルスＩjがハイレベルの期間内において、ハイレベルの第１のゲート信号ＧＡＴＥ１を出力し、ＯＲ回路２１４jを通してゲート線Ｇjへ行選択信号として出力する。このとき、ゲート線Ｇjへ出力される行選択信号は、ｊ行目の画素により表示されるデジタル映像信号の有効水平走査期間ハイレベルの信号である。
また、ＡＮＤ回路２１２1〜１１２nの他方の入力端子には、上記第２のゲート信号ＧＡＴＥ２が共通に入力される。このため、ｊ行目のＡＮＤ回路２１２jは、図１３（Ｏ）に示すように、垂直シフトレジスタ２０１ｂからのパルスＧＲjがハイレベルの期間内において、ハイレベルの第２のゲート信号ＧＡＴＥ２をＯＲ回路２１４jを通してゲート線Ｇjへ行選択信号として出力する。このとき、ゲート線Ｇjへ出力される行選択信号は、先に出力されたパルスＩjの立ち上がり時点から１フレーム／ａで示す期間後に立ち上がり、また、ｊ行目の画素により表示されるデジタル映像信号の水平ブランキング期間内で、かつ、水平ブランキング期間の開始時点から予め設定した一部の第１の期間ハイレベルの信号である。
また、ＡＮＤ回路２１３1〜２１３nの他方の入力端子には、上記第３のゲート信号ＧＡＴＥ３が共通に入力される。このため、ｊ行目のＡＮＤ回路２１３jは図１３（Ｏ）に示すように、垂直シフトレジスタ２０１ａからのパルスＢＬjがハイレベルの期間内において、ハイレベルの第３のゲート信号ＧＡＴＥ３をＯＲ回路２１４jを通してゲート線Ｇjへ行選択信号として出力する。このとき、ゲート線Ｇjへ出力される行選択信号は、ｊ行目の画素により表示されるデジタル映像信号の上記の第２の期間ハイレベルの信号である。
これにより、ゲート線Ｇjに接続されたｍ個の画素１０６j1〜１０６ｊmは、有効水平走査期間においては、図５のタイミングチャートと共に説明したｊ行目の各画素の画素データのＤＡ変換値の書き込み動作を行う。すなわち、図１２において、ｊ行目の各画素の画素データと階調カウンタ１０４のカウンタ値とをコンパレータ１０３1〜１０３mにおいて画素単位で比較して得られた一致パルスが、各水平走査期間の最初で強制的にオンに制御されるアナログスイッチ１０５内のその画素に対応するスイッチ部に印加された時点でそのスイッチ部がオフに移行することで、そのスイッチ部がオフになる直前の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)がその画素内の保持容量Ｃs1及びＣs2に書き込み保持される。そして、そのｊ行目の画素内の液晶素子は、前述したように、この保持容量Ｃs1及びＣs2に書き込み保持された電圧により交互に高速駆動されて画像表示を行う。
また、ゲート線Ｇjに接続されたｍ個の画素１０６j1〜１０６ｊmは、上記の有効水平走査期間のｊ行目の各画素の画素データのＤＡ変換値の書き込み動作開始時点から１フレーム／ａの期間後のゲート線Ｇjの選択信号がハイレベルの前記第１の期間に、後述する図１３（Ａ）及び（Ｂ）に示す基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のグレイ電圧をリセット電圧として書き込む。更に、上記画素１０６j1〜１０６ｊmは、その後のゲート線Ｇjの選択信号がハイレベルの略１水平走査期間後の前記第２の期間に、後述する図１３（Ａ）及び（Ｂ）に示す基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)の黒レベル電圧をリセット電圧として書き込む。
なお、本実施形態におけるランプ信号発生器１６０は、前述したように図９と同一の構成であり、ランプ信号発生器１６０内のデータ処理部から図１３（Ｆ）に示すクロックパルスＶＣＫ１の立ち上がりタイミングで、上記１ライン階調データの平均値とグレイ挿入レベルとを乗算してグレイレベルのデータを生成する。上記のグレイ挿入レベルは、０（黒レベル）から１（入力データと同じ）までの範囲内の設定した値である。そして、ランプ信号発生器１６０内のＤＡコンバータにより上記のグレイレベルのデータをＤＡ変換して、図１３（Ｇ）、（Ｈ）に示すようなアナログ電圧である正極性用グレイ電圧ＲＳＧ+及び負極性用グレイ電圧ＲＳＧ-を生成する。
続いて、図１１に示す本実施形態におけるランプ信号発生器１６０は、図１３（Ｊ）に示すゲート信号ＧＡＴＥ２がハイレベルである、入力デジタル映像信号の水平ブランキング期間内で、かつ、水平ブランキング期間の開始時点から予め設定した一部の第１の期間のみ、上記の正極性用グレイ電圧ＲＳＧ+と、負極性用グレイ電圧ＲＳＧ-とを出力する。
また、ランプ信号発生器１６０は、上記の第１の期間以外の有効水平走査期間及び第２の期間に、図１３（Ｃ）に示す正極性用の基準ランプ電圧Ref_Ramp(+)を出力すると共に、図１３（Ｄ）に示す負極性用の基準ランプ電圧Ref_Ramp(-)を出力する。図１３（Ｃ）に示す正極性用の基準ランプ電圧Ref_Ramp(+)は、水平走査期間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な掃引信号で、水平ブランキング期間では最小値の黒レベル電圧ＲＳＢ+である。また、図１３（Ｄ）に示す負極性用の基準ランプ電圧Ref_Ramp(-)は、水平走査期間周期で映像の黒レベルから白レベルにレベルが降下する方向に変化する周期的な掃引信号で、水平ブランキング期間では最大値の黒レベル電圧ＲＳＢ-である。
これにより、図１１におけるランプ信号発生器１６０は、図１３（Ａ）に示すように、有効水平走査期間及び水平ブランキング期間内の第２の期間は、図１３（Ｃ）に示した正極性用の基準ランプ電圧Ref_Ramp(+)を出力し、水平ブランキング期間内の第１の期間には図１３（Ｇ）に示した正極性用グレイ電圧ＲＳＧ+を出力する。この図１３（Ａ）に示す正極性用の基準ランプ電圧Ref_Ramp(+)は、前述した図１１のアナログスイッチ１０５を構成する正極性用及び負極性用の２つ１組の全部でｍ組のサンプリング用スイッチ部のうち、正極性用のサンプリング用スイッチ部の入力側共通配線に供給される。
また、これと同時に、図１１におけるランプ信号発生器１６０は、図１３（Ｂ）に示すように、有効水平走査期間及び水平ブランキング期間内の第２の期間は、図１３（Ｄ）に示した負極性用の基準ランプ電圧Ref_Ramp(-)を出力し、水平ブランキング期間内の第１の期間には図１３（Ｈ）に示した負極性用グレイ電圧ＲＳＧ-を出力する。この図１３（Ｂ）に示す負極性用の基準ランプ電圧Ref_Ramp(-)は、前述した図１１のｍ組のサンプリング用スイッチ部のうち、負極性用のサンプリング用スイッチ部の入力側共通配線に供給される。
ここで、図１１において、アナログスイッチ１０５を構成するｍ組のサンプリング用スイッチ部は、上述した有効水平走査期間内でコンパレータ１０３から一致パルスが出力された時点でオフに制御されるが、前述したように、各水平走査期間の開始時点毎に強制的に同時にオンとされるため、パルスＢＬj及びＧＲjが垂直シフトレジスタ２０１ａ及び２０１ｂから出力される前に、ｍ組のサンプリング用スイッチ部は、すべてオンに制御されている。
このため、本実施形態の液晶表示装置２００では、ゲート線Ｇjに接続されたｊ行目のｍ個の画素１０６j1〜１０６ｊmは、有効水平走査期間のｊ行目の各画素の画素データのＤＡ変換値の書き込み動作開始時点から１フレーム／ａの期間後のゲート線Ｇjの行選択信号がハイレベルの前記第１の期間に、基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のグレイ電圧ＲＳＧ+及びＲＳＧ-をリセット電圧として書き込んだ後、続く略１水平走査期間後の前記第２の期間に、基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)の黒レベル電圧ＲＳＢ+及びＲＳＢ-をリセット電圧として書き込む。これらのリセット電圧は、ｊ行目の画素１０６j1〜１０６ｊm内の保持容量Ｃs1及びＣs2に書き込み保持される。そして、そのｊ行目の画素１０６j1〜１０６ｊm内の液晶素子は、この保持容量Ｃs1及びＣs2に書き込み保持されたリセット電圧により交互に高速駆動されてグレイ表示と黒表示とを行う。
ｊ行目の画素の水平ブランキング期間経過後の有効水平走査期間において、基準ランプ電圧Ref_Ramp(+)及び基準ランプ電圧Ref_Ramp(-)は、図１３（Ａ）、（Ｂ）に示したように時間の経過と共にレベルが漸次変化していくが、その期間では図１３（Ｊ）、（Ｋ）に示すように、既に第２、第３のゲート信号ＧＡＴＥ２、ＧＡＴＥ３がローレベルであり、ｊ行目の各画素１０６j1〜１０６ｊmは非選択状態とされているため、基準ランプ電圧Ref_Ramp(+)及び基準ランプ電圧Ref_Ramp(-)の電圧変化に無関係となる。ｊ行目以外のラインの各画素に対して表示信号が書き込まれていく。
図１３（Ｐ）は、ゲート線Ｇj+１に制御回路２０２から出力される行選択信号を示す。このゲート線Ｇj+１の行選択信号と、図１３（Ｏ）に示したゲート線Ｇjに出力される行選択信号とを比較すると分るように、ゲート線Ｇjに行選択信号が出力されている期間には、ゲート線Ｇj+１には行選択信号が出力されていないために、ｊ行目の各画素に対して信号の書込みが行われているときには、ｊ＋１行目の各画素に対しては何も信号は書き込まれない。ｊ＋１行目の各画素に対しては、ｊ行目の各画素に対して画素データのＤＡ変換値の書き込みとグレイ電圧及び黒レベル電圧との書き込みが終了してから、画素データのＤＡ変換値の書き込みとグレイ電圧及び黒レベル電圧との書き込みが行われる。他の各行の画素に対しても同様に、１Ｈ単位で画素データのＤＡ変換値の書き込みとグレイレベルのリセット電圧及び黒レベルのリセット電圧との書き込みが順次に行われる。
制御順序は、アナログスイッチ１０５オン、ゲート信号ＧＡＴＥ２オン（ハイレベル）、ゲート信号ＧＡＴＥ２オフ（ローレベル）、ゲート信号ＧＡＴＥ３オン（ハイレベル）、ゲート信号ＧＡＴＥ３オフ（ローレベル）、階調カウンタ１０４リセット、階調カウンタ１０４カウント開始となっている。こうすることで、グレイレベルのリセット電圧及び黒レベルのリセット電圧の書き込みとグレイの表示信号、黒の表示信号の書き込みとを矛盾無く行うことができる。ゲート信号ＧＡＴＥ２がオンしている時間は、アナログスイッチ１０５を通して基準ランプ電圧に設定したグレイ電圧ＲＳＧ+及びＲＳＧ-、黒レベル電圧ＲＳＢ+、及びＲＳＢ-を書き込む時間があればよいので、水平ブランキング期間内の短い時間で充分である。
また、パルスＩjとパルスＧＲjとの間の時間間隔Ｔg、及びパルスＩjとパルスＢＬjとの間の時間間隔Ｔbは、垂直シフトレジスタ２０１ｃ及び２０１ｂへのスタートパルスＶＳＴＩ及びＶＳＴＧ、垂直シフトレジスタ２０１ｂ及び２０１ａへのスタートパルスＶＳＴＩ及びＶＳＴＢの時間間隔で決めることができる。例えば、垂直シフトレジスタ２０１ａ〜２０１ｃがそれぞれ１０００段のシフトレジスタであった場合、グレイ挿入の割合を５０％とする場合は、スタートパルスＶＳＴＩを入力して５００段シフト後に、スタートパルスＶＳＴＧを入力すればよい。グレイ挿入の割合を３０％とする場合は、スタートパルスＶＳＴＩを入力して７００段シフト後に、スタートパルスＶＳＴＧを入力すればよい。これは黒挿入においても同様である。
図１４（Ａ）は、垂直シフトレジスタ２０１ｃとランプ信号発生器１６０内のアドレス発生器（図９の１３３に相当）の書き込みアドレス発生時にリセット端子に入力されるスタートパルスＶＳＴＩを示す。図１４（Ｃ）は、垂直シフトレジスタ２０１ｂとランプ信号発生器１６０内のアドレス発生器（図９の１３３に相当）の読み出しアドレス発生時にリセット端子に入力されるスタートパルスＶＳＴＧを示す。上記のアドレス発生器は、図１４（Ｂ）に示す水平同期信号ＨＤをカウントし、図１４（Ｄ）に示す書き込みアドレスや、図１４（Ｅ）に示す読み出しアドレスを発生する。図１４の例の場合、垂直シフトレジスタ２０１ａ〜２０１ｃの段数は１０００段であり、グレイ挿入の割合は３／１０００となる。
このように、本実施形態の液晶表示装置２００によれば、各行の画素に１フレーム期間内で各行の画素データ（表示信号）を書き込んだ後、グレイレベルのリセット電圧と黒レベルのリセット電圧とを順次に書き込むようにしたため、第２の実施形態と同様に、グレイレベルのリセット電圧の書き込みにより動画解像度劣化（動画ボケ）の改善や、明るい画面での輝度の低下の抑制や、暗い画面での高コントラストの確保を実現でき、更にそれに加えて黒レベルのリセット電圧の書き込みにより、第２の実施の形態と比較して液晶に印加する電圧変化を大きくすることができ、液晶の応答速度の向上を図ることができる。また、本実施の形態の液晶表示装置２００によれば、グレイレベル及び黒レベル挿入の割合を任意の割合に設定することができるため、明るさと動画応答のバランスとをシステム要求により任意に設定することができる。
なお、特許文献４記載の液晶表示装置によれば、動画解像度劣化改善のために、水平シフトレジスタ回路から１水平走査周期内で順次に出力されるパルスとゲート信号とを論理和演算して、表示信号を選択する複数のスイッチの制御信号として供給する、画素部の列数と同じ数の２入力論理和回路が必要であった。これに対し、本実施の形態の液晶表示装置２００によれば、図１１及び図１２に示したように、それらの論理和回路を不要にできる。
従って、本実施の形態の液晶表示装置２００によれば、特許文献４記載の液晶表示装置に比べて比較的簡単な構成により、１フレーム期間内の任意のタイミングでグレイレベル及び黒レベルの各リセット電圧を各画素１０６11〜１０６nmへ供給することで輝度低下を抑制しつつ動画ボケを防止することができる。しかも、本実施の形態の液晶表示装置２００によれば、正と負の２つの極性に相当する２種類のサンプリング電圧（画素データのＤＡ変換値）を各画素内に保持して、それらをフレーム周波数の数十倍のレートで液晶素子ＬＣの画素駆動電極ＰＥに交互に印加することで、液晶素子ＬＣを従来よりも高速に交流駆動することができ、これにより焼き付きを防ぐことができる。
１００、２００ 液晶表示装置
１０１ シフトレジスタ回路
１０２ １ラインラッチ回路
１０３ コンパレータ
１０４ 階調カウンタ
１０５ アナログスイッチ
１０６11〜１０６nm 画素
１０７ タイミング発生器
１０８ 極性切り替え制御回路
１０９ａ、１０９ｂ、１０９ｃ、２０１ａ、２０１ｂ、２０１ｃ 垂直シフトレジスタ
１１０、２０２ 制御回路
１１１1〜１１１ｎ、１１２1〜１１２ｎ、２１１1〜２１１ｎ、２１２1〜２１２ｎ、２１３1〜２１３ｎ ＡＮＤ回路
１１３1〜１１３ｎ、２１４1〜２１４ｎ ＯＲ回路
１２０、１６０ ランプ信号発生器
１２１、２１０ ゲート信号発生器
１３１ １ラインデータ処理部
１３２ ラインメモリ
１３３ アドレス発生器
１３４ データ処理部
１３５ 正極性グレイ電圧用ＤＡコンバータ
１３６ 負極性グレイ電圧用ＤＡコンバータ
１３７、１３８、１４１、１４２ スイッチ
１３９ 正極性用基準ランプ電圧生成回路
１４０ 負極性用基準ランプ電圧生成回路
１４３ インバータ
Ｄi+、Ｄ1+〜Ｄm+ 正極性用データ線
Ｄi-、Ｄ1-〜Ｄm- 負極性用データ線
Ｇj、Ｇ1〜Ｇn ゲート線（行走査線）
Ｓ+、Ｓ- ゲート制御信号用配線
Ｂ 負荷特性制御信号用配線
Ref_Ramp(+)とRef_Ramp(-) 基準ランプ電圧（ランプ信号）
Ｑ１、Ｑ２ 画素選択用スイッチングトランジスタ
Ｑ３、Ｑ４ ソースフォロワ用トランジスタ
Ｑ５、Ｑ６ スイッチングトランジスタ
Ｑ７、Ｑ８、Ｑ９ 定電流負荷トランジスタ
Ｃs1、Ｃs2 保持容量
ＬＣ 液晶素子
ＰＥ 反射電極（画素駆動電極）
ＣＥ 共通電極
ＬＣＭ 液晶表示体（液晶層）

Claims (6)

  1. ２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、
    対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
    一組の前記２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
    一組の前記２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、
    前記第１のサンプリング及び保持手段に保持された正極性映像信号電圧と前記第２のサンプリング及び保持手段に保持された負極性映像信号電圧とを、垂直走査期間より短い所定周期で切り替えて前記画素駆動電極に印加するスイッチング手段と、
    をそれぞれ備える複数の画素と、
    最小値及び最大値の一方から他方まで連続的に１水平走査期間で変化すると共に、前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間、黒レベルを示すリセット電圧に設定されており、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するランプ信号発生手段と、
    前記デジタル映像信号の有効水平走査期間内で１ラインの各画素の値と、１水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡するカウンタ値とを画素単位で比較し、比較結果が一致した画素に接続された一組の前記データ線に、前記一致時の前記正極性用ランプ信号の電位と前記負極性用ランプ信号の電位とをそれぞれ表示信号期間における前記正極性映像信号及び負極性映像信号として出力し、前記画素の前記第１及び第２のサンプリング及び保持手段にサンプリングしてそれぞれ保持させることを、前記デジタル映像信号のライン単位で行うＤＡ変換手段と、
    各行の前記画素に対して、前記ＤＡ変換手段により前記第１及び第２のサンプリング及び保持手段に有効水平走査期間内の前記正極性用ランプ信号の電位と前記負極性用ランプ信号の電位とをサンプリングして保持させる前記表示信号期間と、前記ＤＡ変換手段により前記第１及び第２のサンプリング及び保持手段に前記正極性用ランプ信号のリセット電圧と前記負極性用ランプ信号のリセット電圧とをサンプリングして保持させるリセット期間とを１フレーム期間内において任意の時間間隔で設ける制御手段と
    を有することを特徴とする液晶表示装置。
  2. 前記ＤＡ変換手段は、
    各組の前記２本のデータ線に対応して各組２つずつ全部で複数組設けられており、一組の前記２本のデータ線の一方に前記正極性用ランプ信号を供給し、かつ、他方のデータ線に前記負極性用ランプ信号を供給することを、前記複数組のデータ線に対して組単位で行う複数のアナログスイッチ部と、
    前記デジタル映像信号を１ライン単位でラッチするラッチ手段と、
    １水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡する前記カウンタ値を発生するカウンタ手段と、
    前記ラッチ手段によりラッチされた前記デジタル映像信号の１ラインの有効水平走査期間内における各画素の値と、前記カウンタ手段から出力された前記カウンタ値とを画素単位で比較し、一致した時一致パルスを出力して、前記複数のアナログスイッチ部のうち対応して設けられたアナログスイッチ部をオフとし、そのオフとされた前記アナログスイッチ部に接続された一組の前記２本のデータ線に、前記正極性用ランプ信号の電位と前記負極性用ランプ信号の電位とをそれぞれ前記表示信号期間における前記正極性映像信号及び負極性映像信号として出力させる比較手段と、
    を備え、
    前記制御手段は、
    各行の複数の前記画素の１水平走査期間間隔の有効水平走査期間に対応して各出力端子から第１の信号をシフト出力する第１の垂直シフト手段と、
    １フレーム期間内において前記表示信号期間に続いて、同じ行の複数の前記画素に対して前記任意の時間間隔後に各出力端子から第２の信号をシフト出力する第２の垂直シフト手段と、
    前記第１の信号を有効水平走査期間ゲートして生成した第１の行選択信号を、対応して設けられた行の前記ゲート線に出力し、続いて１フレーム期間内の前記任意の時間間隔後に前記第２の信号を前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間ゲートして生成した第２の行選択信号を同じ行の前記ゲート線に出力し、前記第２の行選択信号出力期間は、前記複数のアナログスイッチ部をそれぞれオン状態として、前記正極性用ランプ信号のリセット電圧と前記負極性用ランプ信号のリセット電圧とを、前記第２の行選択信号により選択された行の複数の前記画素に供給する制御回路手段と、
    を備えることを特徴とする請求項１記載の液晶表示装置。
  3. ２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、
    対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
    一組の前記２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
    一組の前記２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、
    前記第１のサンプリング及び保持手段に保持された正極性映像信号電圧と前記第２のサンプリング及び保持手段に保持された負極性映像信号電圧とを、垂直走査期間より短い所定周期で切り替えて前記画素駆動電極に印加するスイッチング手段と、
    をそれぞれ備える複数の画素と、
    最小値及び最大値の一方から他方まで連続的に１水平走査期間で変化すると共に、前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間、グレイレベルを示すグレイリセット電圧に設定されており、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するランプ信号発生手段と、
    前記デジタル映像信号の有効水平走査期間内で１ラインの各画素の値と、１水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡するカウンタ値とを画素単位で比較し、比較結果が一致した画素に接続された一組の前記データ線に、前記一致時の前記正極性用ランプ信号の電位と前記負極性用ランプ信号の電位とをそれぞれ表示信号期間における前記正極性映像信号及び負極性映像信号として出力し、前記画素の前記第１及び第２のサンプリング及び保持手段にサンプリングしてそれぞれ保持させることを、前記デジタル映像信号のライン単位で行うＤＡ変換手段と、
    各行の前記画素に対して、前記ＤＡ変換手段により前記第１及び第２のサンプリング及び保持手段に有効水平走査期間内の前記正極性用ランプ信号の電位と前記負極性用ランプ信号の電位とをサンプリングして保持させる前記表示信号期間と、前記第１及び第２のサンプリング及び保持手段に前記正極性用ランプ信号のグレイリセット電圧と前記負極性用ランプ信号のグレイリセット電圧とをサンプリングして保持させるリセット期間とを、１フレーム期間内において任意の時間間隔で設ける制御手段と
    を有し、前記ランプ信号発生手段は、
    前記デジタル映像信号の各ライン毎の階調データの平均値と予め設定したグレイ挿入レベルとを乗算して得られた値をグレイ電圧として各ライン毎に生成するグレイ電圧生成回路部と、
    生成された前記グレイ電圧に基づいて前記正極性用ランプ信号のグレイリセット電圧と前記負極性用ランプ信号のグレイリセット電圧とをそれぞれ生成するグレイリセット電圧生成回路部と、
    前記最小値及び前記最大値の一方から他方まで連続的に１水平走査期間で、互いにレベル変化方向が逆方向に変化すると共に、前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間、前記グレイリセット電圧生成回路部により発生された前記正極性用ランプ信号のグレイリセット電圧と前記負極性用ランプ信号のグレイリセット電圧とがそれぞれ挿入された正極性用ランプ信号と負極性用ランプ信号とを発生するグレイリセット電圧挿入手段と
    を備えることを特徴とする液晶表示装置。
  4. ２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、
    対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
    一組の前記２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
    一組の前記２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、
    前記第１のサンプリング及び保持手段に保持された正極性映像信号電圧と前記第２のサンプリング及び保持手段に保持された負極性映像信号電圧とを、垂直走査期間より短い所定周期で切り替えて前記画素駆動電極に印加するスイッチング手段と、
    をそれぞれ備える複数の画素と、
    最小値及び最大値の一方から他方まで連続的に１水平走査期間で変化すると共に、前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間の一部又は全部の期間に対応する期間、グレイレベルを示すグレイリセット電圧と黒レベルを示す黒リセット電圧とに順次設定されており、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するランプ信号発生手段と、
    前記デジタル映像信号の有効水平走査期間内で１ラインの各画素の値と、１水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡するカウンタ値とを画素単位で比較し、比較結果が一致した画素に接続された一組の前記データ線に、前記一致時の前記正極性用ランプ信号の電位と前記負極性用ランプ信号の電位とをそれぞれ表示信号期間における前記正極性映像信号及び負極性映像信号として出力し、前記画素の前記第１及び第２のサンプリング及び保持手段にサンプリングしてそれぞれ保持させることを、前記デジタル映像信号のライン単位で行うＤＡ変換手段と、
    各行の前記画素に対して、前記ＤＡ変換手段により前記第１及び第２のサンプリング及び保持手段に有効水平走査期間内の前記正極性用ランプ信号の電位と前記負極性用ランプ信号の電位とをサンプリングして保持させる前記表示信号期間と、前記第１及び第２のサンプリング及び保持手段に前記正極性用ランプ信号のグレイリセット電圧及び黒リセット電圧と前記負極性用ランプ信号のグレイリセット電圧及び黒リセット電圧とを順次にサンプリングして保持させるリセット期間とを、１フレーム期間内において任意の時間間隔で設ける制御手段と
    を有することを特徴とする液晶表示装置。
  5. 前記ＤＡ変換手段は、
    各組の前記２本のデータ線に対応して各組２つずつ全部で複数組設けられており、一組の前記２本のデータ線の一方に前記正極性用ランプ信号を供給し、かつ、他方のデータ線に前記負極性用ランプ信号を供給することを、前記複数組のデータ線に対して組単位で行う複数のアナログスイッチ部と、
    前記デジタル映像信号を１ライン単位でラッチするラッチ手段と、
    １水平走査期間内で最小階調値から最大階調値まで単調的に変化して一巡する前記カウンタ値を発生するカウンタ手段と、
    前記ラッチ手段によりラッチされた前記デジタル映像信号の１ラインの有効水平走査期間内における各画素の値と、前記カウンタ手段から出力された前記カウンタ値とを画素単位で比較し、一致した時一致パルスを出力して、前記複数のアナログスイッチ部のうち対応して設けられたアナログスイッチ部をオフとし、そのオフとされた前記アナログスイッチ部に接続された一組の前記２本のデータ線に、前記正極性用ランプ信号の電位と前記負極性用ランプ信号の電位とをそれぞれ前記表示信号期間における前記正極性映像信号及び負極性映像信号として出力させる比較手段と、
    を備え、
    前記制御手段は、
    各行の複数の前記画素の１水平走査期間間隔の有効水平走査期間に対応して各出力端子から第１の信号をシフト出力する第１の垂直シフト手段と、
    １フレーム期間内において前記表示信号期間に続いて、同じ行の複数の前記画素に対して前記任意の時間間隔後に各出力端子から第２の信号をシフト出力する第２の垂直シフト手段と、
    前記１フレーム期間内において前記第２の信号が供給される同じ行の複数の前記画素に対して、前記第２の信号に続いて第３の信号をシフト出力する第３の垂直シフト手段と、 １フレーム期間内において、前記第１の信号を有効水平走査期間ゲートして生成した第１の行選択信号を、対応して設けられた行の前記ゲート線に出力し、続いて前記任意の時間間隔後に前記第２の信号を前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間の一部の第１の期間に対応する期間ゲートして生成した第２の行選択信号を同じ行の前記ゲート線に出力し、前記第２の行選択信号の出力に続いて同じ行の複数の前記画素に対して、前記第３の信号を前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間の残りの第２の期間に対応する期間ゲートして生成した第３の行選択信号を同じ行の前記ゲート線に出力し、前記第２の行選択信号出力期間は、前記複数のアナログスイッチ部をそれぞれオン状態として、前記正極性用ランプ信号のグレイリセット電圧と前記負極性用ランプ信号のグレイリセット電圧とを、前記第２の行選択信号により選択された行の複数の前記画素に供給すると共に、前記第３の行選択信号出力期間は、前記複数のアナログスイッチ部をそれぞれオン状態として、前記正極性用ランプ信号の黒リセット電圧と前記負極性用ランプ信号の黒リセット電圧とを、前記第３の行選択信号により選択された行の複数の前記画素に供給する制御回路手段と、
    を備えることを特徴とする請求項４記載の液晶表示装置。
  6. 前記ランプ信号発生手段は、
    前記デジタル映像信号の各ライン毎の階調データの平均値と予め設定したグレイ挿入レベルとを乗算して得られた値をグレイ電圧として各ライン毎に生成するグレイ電圧生成回路部と、
    生成された前記グレイ電圧に基づいて前記正極性用ランプ信号のグレイリセット電圧と前記負極性用ランプ信号のグレイリセット電圧とをそれぞれ生成するグレイリセット電圧生成回路部と、
    前記最小値及び前記最大値の一方から他方まで連続的に１水平走査期間で、互いにレベル変化方向が逆方向に変化すると共に、前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間内の前記第１の期間に対応する期間、前記グレイリセット電圧生成回路部により発生された前記正極性用ランプ信号のグレイリセット電圧と前記負極性用ランプ信号のグレイリセット電圧とがそれぞれ挿入され、かつ、前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間内の前記第２の期間に対応する期間、前記黒リセット電圧に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するリセット電圧挿入手段と
    を備えることを特徴とする請求項４記載の液晶表示装置。
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