CN102244105B - 具有高维持电压低触发电压esd特性的晶闸管 - Google Patents
具有高维持电压低触发电压esd特性的晶闸管 Download PDFInfo
- Publication number
- CN102244105B CN102244105B CN 201110166667 CN201110166667A CN102244105B CN 102244105 B CN102244105 B CN 102244105B CN 201110166667 CN201110166667 CN 201110166667 CN 201110166667 A CN201110166667 A CN 201110166667A CN 102244105 B CN102244105 B CN 102244105B
- Authority
- CN
- China
- Prior art keywords
- well region
- region
- doped region
- thyristor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000012423 maintenance Methods 0.000 claims description 14
- 239000011810 insulating material Substances 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 230000002829 reductive effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 238000013461 design Methods 0.000 description 7
- 230000002441 reversible effect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及半导体集成芯片的保护电路技术领域，特别涉及一种具有高维持电压低触发电压ESD特性的晶闸管，所述晶闸管从下至上依次包括：衬底层(311)、阱区层和栅氧层，所述阱区层包括N阱区和P阱区，所述N阱区邻接所述P阱区，所述N阱区和P阱区均与所述衬底层(311)相接触，所述阱区层包括一个N阱区(309)和一个P阱区(310)，所述P阱区(310)和N阱区(309)交界处设有第一N+掺杂区(305)，所述N阱区(309)设有第一P+掺杂区(304)，所述P阱区(310)设有第二N+掺杂区(306)和第二P+掺杂区(307)。本发明通过在原有晶闸管结构上进行改进，降低了晶闸管的触发电压，并提高了晶闸管的维持电压，使得晶闸管可较为理想的作为ESD箝位保护器件。
Description
技术领域
本发明涉及半导体集成芯片的保护电路技术领域，特别涉及一种具有高维持电压低触发电压ESD特性的晶闸管。
背景技术
在集成电路IC芯片的制造工艺和最终的***应用中，都会出现不同程度的静电放电（Electrostatic Discharge，ESD）的事件。静电放电是在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns～200ns。此外，在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中的输入级的栅氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度越来越薄，在0.13um工艺时仅有2.6nm。在这种趋势下，使用高性能的静电防护器件来泄放静电电荷以保护内部功能器件不受损害是十分必需的。
ESD箝位保护电路位于电源VDD和地电平VSS之间，作用主要有以下两点：第一，可以有效地提供全芯片ESD保护，实现任意两个管脚之间的ESD电流泄放；第二，可以及时消除电源/地总线上电压电流波动对内部电路的威胁。
ESD箝位保护电路的工作原理如下：VDD/VSS上出现ESD脉冲或者电压波动时，箝位保护电路被及时触发并导通，VDD和VSS之间出现低阻通路，泄放ESD电流到地电平；当电路正常工作时，VDD和VSS上电平处于正常范围，箝位保护电路处于关闭状态，而且泄漏电流要足够的小，不能影响内部电路的性能。
通常用来做ESD箝位保护电路的半导体器件有：NMOS结构、可控硅结构（SCR管）和级联二极管串结构（Cascade Diode String，CDS）。这三类箝位保护电路中：首先，NMOS管与CMOS工艺兼容，易实现，但单位面积抗ESD能力很低，用作箝位保护电路时面积通常会很大，对于大面积、多管脚电路是不适用的；其次，SCR管电路单位面积抗ESD能力很强，用作箝位电路时面积最小，最重要的一点是，SCR结构电路泄漏电流很小，但其触发电压不可调，而且容易发生闩锁现象；最后，CDS管由于其结构简单，触发电压可调，被广泛采用，但CMOS工艺下CDS管会有达林顿（Darlington）效应，会导致其触发电压降低，泄漏电流增大，导通电阻增加。
在ESD箝位保护器件的设计中，必须满足ESD设计窗口的约束。如图1所示，设计窗口是指器件在开启时达到的最高的开启电压（Vt1）和最低的维持电压（Vhold）。其中，Vt2为二次击穿电压，ESD器件的开启电压Vt1不能大于I/O器件的多晶硅栅的击穿电压，同时需要与击穿电压之间有一定的安全区间，一般为10%左右。同时为了防止内部CMOS器件出现闩锁效应，箝位保护器件开启后的最低电压，即维持电压，不能低于电源VDD的电压，同时也不能过高，以减小因大电流时产生的热量对器件本身的损害。随着工艺特征尺寸的减小，该设计窗口的宽度将越来越小。可控硅SCR器件的ESD单位防护能力强，泄漏电流很小，是用作箝位保护器件的理想选择。但由于其开启电压过高，维持电压又较低（普通可控硅器件开启电压达到20V以上，维持电压在3V以内），不满足ESD设计窗口，容易发生闩锁现象，因此大幅度降低开启电压和适量提高维持电压是其设计的主要难点。
如图2所示，现有的SCR管包括：衬底层，所述衬底层为P型衬底，在衬底层中设置有N阱区，所述N阱区中设有第一N+掺杂区和第一P+掺杂区，在所述衬底层中，且不在N阱区中设有第二N+掺杂区和第二P+掺杂区，所述第一N+掺杂区和第一P+掺杂区连接，且连接点作为阳极，所述第二N+掺杂区和第二P+掺杂区连接，且连接点作为阴极，图2所示的SCR管可以等效为有三个串联PN结的四层PNPN结构的器件，可以视作一个PNP管和一个NPN管组合而成。图3为图2所示的SCR管的等效电路图，其中A1端为阳极，B1端为阴极，Rnw1为N阱区电阻；图4为图2所示的SCR管的工作原理图，其中，UAC代表从阳极到阴极的电压差，IAC代表阳极的电流，当A1端加入大电压时，击穿NPN管MN1上的反向PN结产生雪崩效应，产生的电流使衬底电阻Rsub1上产生压降，进而提高NPN管MN1和PNP管MP1的电流放大能力，进而增大NPN管的发射极电流IE，IE代替MN1上的PN结的反偏电流来维持雪崩倍增过程，从而SCR管出现外加电压减小，电流增大的负阻过程，即回滞（Snapback）特性。当电压降至维持雪崩倍增所需的最小维持电压Vh后，停止减小，出现电压基本维持不变，电流迅速上升的低阻过程，直至电流过大导致BJT管热击穿烧毁。
SCR管作为ESD箝位保护器件时，可将阳极接芯片输入输出端I/O或芯片电源VDD，阴极接VSS。SCR结构存在的最大问题在于触发电压Vt1过高，1μm标准CMOS工艺，Vt1会高达40V。如此高的触发电压Vt1显然不适用于栅氧越来越薄的亚微米和深亚微米CMOS工艺，因为过高的触发电压会导致在SCR管ESD保护电路未开启时，内部电路的栅氧化层就击穿了。
为了解决这个问题，1991年A.Chatterjee给出了一种低电压触发SCR结构（Low-Voltage Triggering SCR，简称LVTSCR），如图5所示。LVTSCR目前已成为一种常用的SCR管设计结构。
相比SCR管，LVTSCR管的改进在于：一方面在N阱和P衬底边界处加了一个马鞍型N+掺杂区，用来降低N阱/P衬底结的击穿电压；另一方面，增加了GGNMOS管ＭG2，用于辅助SCR管触发。
首先，SCR管的触发电压Vt1和N阱/P衬底结的击穿电压相关。马鞍型N+掺杂区的加入使需要击穿的反向PN结由P衬底/N阱变为P衬底/N+掺杂区，根据反向PN结的击穿电压和掺杂浓度的关系，N+掺杂区/P衬底构成的反向PN结的击穿电压要比N阱/P衬底构成的反向PN结低。
其次，加入了GGNMOS管辅助触发。图6为图5所示的LVTSCR管的等效电路图，其中A2端为阳极，B2端为阴极，Rnw2为N阱区电阻，当ESD冲击来临时，首先GGNMOS管ＭG2的漏结先发生击穿，产生衬底电流Isub2，该电流流过衬底电阻Rsub2产生电压降使得NPN管MN2的BE结正偏，NPN管MN2开启。NPN管MN2的发射极电流流过N阱电阻Rnw2产生电压降，使得PNP管MP2的BE结正偏，PNP管MP2开启。从而整个LVTSCR管形成一个低阻通路，泄放ESD电流。
通过上述的改进，LVTSCR管的触发电压可以成功的降至10V以下，但是对于深亚微米工艺的器件，LVTSCR的触发电压仍高于栅氧化层击穿电压的要求（0.13um工艺下栅极氧化层的击穿电压在5V左右，实验数据显示其触发电压为7V左右）。
同时，由于LVTSCR管是两个BJT管（即MN2和MP2）为闩锁型结构，电流放大能力很强，为两个BJT管放大系数的积。开启后的电流泄放能力很强，因此触发后维持雪崩击穿产生电流的维持电压（Holding Voltage）也很小（0.13um工艺下实验数据显示其维持电压为3V左右，低于电源电压3.3V）。这样，其维持电压也不满足ESD箝位保护器件的设计要求。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是：如何降低晶闸管的触发电压，并提高晶闸管的维持电压，同时保持SCR器件单位面积抗ESD能力强、泄漏电流小的特点。
（二）技术方案
为解决上述技术问题，本发明提供了一种具有高维持电压低触发电压ESD特性的晶闸管，所述晶闸管从下至上依次包括：衬底层、阱区层和栅氧层，所述阱区层包括N阱区和P阱区，所述N阱区邻接所述P阱区，所述N阱区和P阱区均与所述衬底层相接触，所述阱区层包括一个N阱区和一个P阱区，所述P阱区和N阱区交界处设有第一N+掺杂区，所述N阱区设有第一P+掺杂区，所述P阱区设有第二N+掺杂区和第二P+掺杂区，所述第一P+掺杂区和第一N+掺杂区之间设有绝缘材料区，且所述第二P+掺杂区和第二N+掺杂区之间也设有绝缘材料区；所述栅氧层设于所述阱区层上表面，且位于所述第二N+掺杂区和第一N+掺杂区之间，所述第一N+掺杂区和第一P+掺杂区连接，且连接点作为阳极，所述栅氧层、第二N+掺杂区和第二P+掺杂区互相连接，且连接点作为阴极。
优选地，所述衬底层和阱区层之间还设有埋氧层。
本发明还公开了一种具有高维持电压低触发电压ESD特性的晶闸管，所述晶闸管从下至上依次包括：衬底层、阱区层和栅氧层，所述阱区层包括N阱区和P阱区，所述N阱区邻接所述P阱区，所述N阱区和P阱区均与所述衬底层相接触，所述阱区层包括一个N阱区和两个P阱区，所述N阱区和第一P阱区的交界处设有第一N+掺杂区，第二P阱区设有第一P+掺杂区，所述第一P阱区设有第二N+掺杂区和第二P+掺杂区，所述第一P+掺杂区和第一N+掺杂区之间设有绝缘材料区，且所述第二P+掺杂区和第二N+掺杂区之间也设有绝缘材料区；所述栅氧层设于所述阱区层上表面，且位于所述第二N+掺杂区和第一N+掺杂区之间，所述第一N+掺杂区和第一P+掺杂区连接，且连接点作为阳极，所述栅氧层、第二N+掺杂区和第二P+掺杂区互相连接，且连接点作为阴极。
优选地，所述衬底层和阱区层之间还设有埋氧层。
（三）有益效果
本发明通过在原有晶闸管结构上进行改进，降低了晶闸管的触发电压，并提高了晶闸管的维持电压，使得晶闸管可较为理想的作为ESD箝位保护器件，也可用作芯片输入端或输出端的ESD箝位保护器件。
附图说明
图1是ESD设计窗口的示意图；
图2是现有的SCR管的具体结构示意图；
图3是图2所示的SCR管的等效原理图；
图4是图2所示的SCR管的工作原理图；
图5是现有的LVTSCR管的具体结构示意图；
图6是图5所示的LVTSCR管的等效原理图；
图7是按照本发明第一种实施例的具有高维持电压低触发电压ESD特性的晶闸管的具体结构示意图；
图8是按照本发明第二种实施例的具有高维持电压低触发电压ESD特性的晶闸管的具体结构示意图；
图9是按照本发明第三种实施例的具有高维持电压低触发电压ESD特性的晶闸管的具体结构示意图；
图10是按照本发明第四种实施例的具有高维持电压低触发电压ESD特性的晶闸管的具体结构示意图；
图11是图7所示的晶闸管应用SOI技术的具体结构示意图；
图12是图7~10所示的晶闸管的等效电路图；
图13是图5所示的现有LVTSCR管和图7所示的晶闸管的性能比较图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例1
图7是按照本发明第一种实施例的具有高维持电压低触发电压ESD特性的晶闸管的具体结构示意图，所述晶闸管从下至上依次包括：衬底层311、阱区层和栅氧层，所述阱区层包括N阱区和P阱区，所述N阱区邻接所述P阱区，所述N阱区和P阱区均与所述衬底层相接触，所述阱区层包括一个N阱区309和一个P阱区310，所述P阱区310和N阱区309交界处设有第一N+掺杂区305，所述N阱区309设有第一P+掺杂区304，所述P阱区310设有第二N+掺杂区306和第二P+掺杂区307，所述栅氧层设于所述阱区层上表面，且位于所述第二N+掺杂区306和第一N+掺杂区305之间，所述第一N+掺杂区305和第一P+掺杂区304连接，且连接点作为阳极301，所述栅氧层、第二N+掺杂区306和第二P+掺杂区307互相连接，且连接点作为阴极303。
实施例2
图8是按照本发明第二种实施例的具有高维持电压低触发电压ESD特性的晶闸管的具体结构示意图，在实施例1的基础上，本发明较佳的技术方案是，所述第一P+掺杂区304和第一N+掺杂区305之间设有绝缘材料区313，且所述第二P+掺杂区307和第二N+掺杂区306之间也设有绝缘材料区313。
实施例3
图9是按照本发明第三种实施例的具有高维持电压低触发电压ESD特性的晶闸管的具体结构示意图，所述晶闸管从下至上依次包括：衬底层、阱区层和栅氧层，所述阱区层包括N阱区和P阱区，所述N阱区邻接所述P阱区，所述N阱区和P阱区均与所述衬底层相接触，所述阱区层包括一个N阱区309和两个P阱区，所述N阱区309和第一P阱区310的交界处设有第一N+掺杂区305，第二P阱区308设有第一P+掺杂区304，所述第一P阱区310设有第二N+掺杂区306和第二P+掺杂区307，所述栅氧层设于所述阱区层上表面，且位于所述第二N+掺杂区306和第一N+掺杂区305之间，所述第一N+掺杂区305和第一P+掺杂区304连接，且连接点作为阳极301，所述栅氧层、第二N+掺杂区306和第二P+掺杂区307互相连接，且连接点作为阴极303。
实施例4
图10是按照本发明第四种实施例的具有高维持电压低触发电压ESD特性的晶闸管的具体结构示意图，在实施例3的基础上，本发明较佳的技术方案是，所述第一P+掺杂区304和第一N+掺杂区305之间设有绝缘材料区313，且所述第二P+掺杂区307和第二N+掺杂区306之间也设有绝缘材料区313。
所述晶闸管可应用SOI（Silicon-On-Insulator，绝缘衬底上的硅）技术，在实施例1~4的晶闸管的基础上增加埋氧层，下面以在实施例4的晶闸管为例来说明该结构，如图11所示，所述衬底层和阱区层之间还设有埋氧层312。
由于实施例1~4的晶闸管的等效原理图相同，均可等效为图12，下面对照图12说明本发明晶闸管的工作原理：当ESD冲击到达阳极（即A3端）时，首先GGNMOS管的第一N+掺杂区和P型衬底构成的反向PN结先发生击穿，产生衬底电流Isub3，该电流流过衬底电阻Rsub3产生电压降使得寄生的NPN管MN3的BE结正偏，NPN管MN3开启。NPN管MN3的发射极电流流过N阱电阻Rnw3产生电压降，使得寄生的PNP管MP3的BE结正偏，PNP管MP3开启。从而使整个SCR结构开启，泄放ESD电流。同时，开启后流过电阻Rsub3和Rnw3的压降进一步增大，进而提高NPN管MN3和PNP管MP3的电流放大能力，进而增大NPN管MN3的发射极电流IE3，IE3代替反向PN结的反偏电流来维持雪崩倍增过程，从而SCR出现外加电压减小，电流增大的负阻过程，即回滞特性。当电压降至维持雪崩倍增所需的最小维持电压Vh后，停止减小，出现电压基本维持不变，电流迅速上升的低阻过程，直至电流过大导致晶闸管热击穿烧毁。
实施例1~4中晶闸管的低触发电压的实现，是由于在开启时马鞍型N+区（即第一N+掺杂区305）的N+掺杂区/P衬底结击穿代替了传统SCR管的N阱区/P型衬底结击穿，前者的结击穿电压低。同时加入了GGNMOS可以引发SCR提前开启。并且由于本发明的晶闸管的马鞍型N+区直接接在A3端（阳极）电极上，而LVTSCR中A2端电极是接在N阱区中的N+区，电流需要先经过N阱区再到达马鞍型N+区，因此其开启电压相比于LVTSCR会更小。
同时，由于本发明的晶闸管中接A3端的P+区（即第一P+掺杂区304）是在远端，相比于SCR和LVTSCR，相当于寄生PNP管的基区宽度增大，降低了PNP管MP3的电流放大能力，从而使维持雪崩倍增所需的最小电压增大，即维持电压提高。
传输线脉冲（transmission line pulse，TLP)测试数据如图13所示。通过对比可以看出，传统的LVTSCR器件的触发电压较大，在7V左右。而本发明的晶闸管，其触发电压可以低于5V（栅极氧化层的击穿电压在5V左右）。同时其维持电压高于集成电路的电源电压（特征尺寸为0.13微米工艺下的电源电压为3.3V）。因此本发明的晶闸管满足深亚微米器件的ESD箝位电路保护的要求。同时，两者在相同的宽度情况下，二次击穿电流It2基本相同。证明本发明的晶闸管与LVTSCR一样，具有较高的ESD防护能力。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
Claims (4)
1.一种具有高维持电压低触发电压ESD特性的晶闸管，其特征在于，所述晶闸管从下至上依次包括：衬底层（311）、阱区层和栅氧层，所述阱区层包括N阱区和P阱区，所述N阱区邻接所述P阱区，所述N阱区和P阱区均与所述衬底层相接触，所述阱区层包括一个N阱区（309）和一个P阱区（310），所述P阱区（310）和N阱区（309）交界处设有第一N+掺杂区（305），所述N阱区（309）设有第一P+掺杂区（304），所述P阱区（310）设有第二N+掺杂区（306）和第二P+掺杂区（307），所述第一P+掺杂区（304）和第一N+掺杂区（305）之间设有绝缘材料区（313），且所述第二P+掺杂区（307）和第二N+掺杂区（306）之间也设有绝缘材料区（313）；所述栅氧层设于所述阱区层上表面，且位于所述第二N+掺杂区（306）和第一N+掺杂区（305）之间，所述第一N+掺杂区（305）和第一P+掺杂区（304）连接，且连接点作为阳极（301），所述栅氧层、第二N+掺杂区（306）和第二P+掺杂区（307）互相连接，且连接点作为阴极（303）。
2.如权利要求1所述的晶闸管，其特征在于，所述衬底层和阱区层之间还设有埋氧层（312）。
3.一种具有高维持电压低触发电压ESD特性的晶闸管，其特征在于，所述晶闸管从下至上依次包括：衬底层、阱区层和栅氧层，所述阱区层包括N阱区和P阱区，所述N阱区邻接所述P阱区，所述N阱区和P阱区均与所述衬底层相接触，所述阱区层包括一个N阱区（309）和两个P阱区，所述N阱区（309）和第一P阱区（310）的交界处设有第一N+掺杂区（305），第二P阱区（308）设有第一P+掺杂区（304），所述第一P阱区（310）设有第二N+掺杂区（306）和第二P+掺杂区（307），所述第一P+掺杂区（304）和第一N+掺杂区（305）之间设有绝缘材料区（313），且所述第二P+掺杂区（307）和第二N+掺杂区（306）之间也设有绝缘材料区（313）；所述栅氧层设于所述阱区层上表面，且位于所述第二N+掺杂区（306）和第一N+掺杂区（305）之间，所述第一N+掺杂区（305）和第一P+掺杂区（304）连接，且连接点作为阳极（301），所述栅氧层、第二N+掺杂区（306）和第二P+掺杂区（307）互相连接，且连接点作为阴极（303）。
4.如权利要求3所述的晶闸管，其特征在于，所述衬底层和阱区层之间还设有埋氧层（312）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201110166667 CN102244105B (zh) | 2011-06-20 | 2011-06-20 | 具有高维持电压低触发电压esd特性的晶闸管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201110166667 CN102244105B (zh) | 2011-06-20 | 2011-06-20 | 具有高维持电压低触发电压esd特性的晶闸管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102244105A CN102244105A (zh) | 2011-11-16 |
| CN102244105B true CN102244105B (zh) | 2013-07-03 |
Family
ID=44962057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201110166667 Active CN102244105B (zh) | 2011-06-20 | 2011-06-20 | 具有高维持电压低触发电压esd特性的晶闸管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102244105B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104810393B (zh) * | 2015-04-16 | 2018-05-11 | 江苏艾伦摩尔微电子科技有限公司 | 一种具有双回滞特性的用于静电防护的可控硅 |
| CN107833884B (zh) * | 2017-11-02 | 2023-06-23 | 杰华特微电子股份有限公司 | 用于静电保护的可控硅电路及其器件结构 |
| CN109638013B (zh) * | 2018-12-28 | 2023-12-19 | 深圳贝特莱电子科技股份有限公司 | 一种触发电压连续可调的scr esd放电结构及其触发实现方法 |
| CN111341770B (zh) * | 2020-02-19 | 2023-04-18 | 中国科学院微电子研究所 | 一种低触发电压的esd保护结构、集成电路及设备 |
| CN111668209B (zh) * | 2020-06-10 | 2022-03-15 | 电子科技大学 | 一种低漏电的用于低压esd防护的可控硅整流器 |
| CN116564961B (zh) * | 2023-06-29 | 2024-02-13 | 深圳中安辰鸿技术有限公司 | 一种lvtscr器件以及芯片静电放电电路 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1414639A (zh) * | 2001-10-22 | 2003-04-30 | 联华电子股份有限公司 | 设于硅覆绝缘中的硅控整流器及其应用电路 |
| CN1774805A (zh) * | 2003-04-16 | 2006-05-17 | 沙诺夫股份有限公司 | 用于硅绝缘体技术上的静电放电(esd)保护的低电压可控硅整流器(scr) |
| CN101017819A (zh) * | 2007-03-05 | 2007-08-15 | 浙江大学 | 一种利用多晶硅构建esd泄放通道的防护电路 |
| CN101714578A (zh) * | 2008-09-30 | 2010-05-26 | 索尼株式会社 | 晶体管型保护器件、半导体集成电路及其制造方法 |
| CN101834181A (zh) * | 2010-03-23 | 2010-09-15 | 浙江大学 | 一种nmos管辅助触发的可控硅电路 |
| CN101916760A (zh) * | 2010-05-28 | 2010-12-15 | 上海宏力半导体制造有限公司 | 一种有效避免闩锁效应的可控硅esd保护结构 |
| CN102054837A (zh) * | 2009-11-05 | 2011-05-11 | 上海宏力半导体制造有限公司 | 双向晶闸管以及静电保护电路 |
| CN102054860A (zh) * | 2009-11-05 | 2011-05-11 | 上海宏力半导体制造有限公司 | 双向晶闸管以及静电保护电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592749B1 (ko) * | 2004-11-17 | 2006-06-26 | 한국전자통신연구원 | 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법 |
-
2011
- 2011-06-20 CN CN 201110166667 patent/CN102244105B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1414639A (zh) * | 2001-10-22 | 2003-04-30 | 联华电子股份有限公司 | 设于硅覆绝缘中的硅控整流器及其应用电路 |
| CN1774805A (zh) * | 2003-04-16 | 2006-05-17 | 沙诺夫股份有限公司 | 用于硅绝缘体技术上的静电放电(esd)保护的低电压可控硅整流器(scr) |
| CN101017819A (zh) * | 2007-03-05 | 2007-08-15 | 浙江大学 | 一种利用多晶硅构建esd泄放通道的防护电路 |
| CN101714578A (zh) * | 2008-09-30 | 2010-05-26 | 索尼株式会社 | 晶体管型保护器件、半导体集成电路及其制造方法 |
| CN102054837A (zh) * | 2009-11-05 | 2011-05-11 | 上海宏力半导体制造有限公司 | 双向晶闸管以及静电保护电路 |
| CN102054860A (zh) * | 2009-11-05 | 2011-05-11 | 上海宏力半导体制造有限公司 | 双向晶闸管以及静电保护电路 |
| CN101834181A (zh) * | 2010-03-23 | 2010-09-15 | 浙江大学 | 一种nmos管辅助触发的可控硅电路 |
| CN101916760A (zh) * | 2010-05-28 | 2010-12-15 | 上海宏力半导体制造有限公司 | 一种有效避免闩锁效应的可控硅esd保护结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102244105A (zh) | 2011-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5242675B2 (ja) | 低下したトリガ電圧を有するｅｓｄ保護回路 | |
| CN102244105B (zh) | 具有高维持电压低触发电压esd特性的晶闸管 | |
| CN102034811B (zh) | 一种用于集成电路芯片esd保护的低压scr结构 | |
| US8304838B1 (en) | Electrostatic discharge protection device structure | |
| CN103633087B (zh) | 一种具有esd保护功能的强抗闩锁可控ligbt器件 | |
| CN104752417A (zh) | 可控硅静电保护器件及其形成方法 | |
| US8703547B2 (en) | Thyristor comprising a special doped region characterized by an LDD region and a halo implant | |
| CN104716132B (zh) | 一种低触发电压和高维持电压的硅控整流器及其电路 | |
| CN111933639A (zh) | 一种用于高压容限电路的静电保护结构 | |
| CN102263102A (zh) | 一种用于静电防护的反向二极管触发可控硅 | |
| CN102263104A (zh) | Mos结构的esd保护器件 | |
| CN108122904A (zh) | 一种esd保护结构 | |
| CN109166850A (zh) | 集成电路静电防护的二极管触发可控硅 | |
| CN100470804C (zh) | 一种利用多晶硅构建esd泄放通道的防护电路 | |
| CN102208412B (zh) | 一种用于集成电路输出级esd保护的scr结构 | |
| CN101621198B (zh) | 一种有效的静电放电保护电路 | |
| CN102693980A (zh) | 一种低触发电压的可控硅静电放电保护结构 | |
| CN107946372B (zh) | 用于esd防护的可控硅整流器 | |
| CN103839942B (zh) | 高压esd保护结构 | |
| CN112071835B (zh) | 一种栅约束硅控整流器及其实现方法 | |
| CN111710673B (zh) | 一种具有闩锁免疫特性的ep-lvtscr器件 | |
| CN107731813A (zh) | 一种esd保护电路及其制造方法 | |
| CN103633086A (zh) | 一种用于esd保护的低触发电压抗闩锁scr | |
| CN208848907U (zh) | 集成电路静电防护的二极管触发可控硅 | |
| CN107946298B (zh) | 防瞬态闩锁的esd保护电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: BEIJING UNIV. Effective date: 20141017 Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Free format text: FORMER OWNER: BEIJING UNIV. Effective date: 20141017 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 100871 HAIDIAN, BEIJING TO: 100176 DAXING, BEIJING |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20141017 Address after: 100176 No. 18, Wenchang Avenue, Beijing economic and Technological Development Zone Patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Peking University Address before: 100871 Beijing the Summer Palace Road, Haidian District, No. 5 Patentee before: Peking University |