CN111220887A - 半导体装置及其操作方法 - Google Patents

Abstract

提供一种半导体装置以及操作方法。半导体装置包括测试电路，该测试电路包括：测试晶体管，其用于使用应力电压测试时间相关的介电击穿(TDDB)特性；输入开关，其被设置在被施加了应力电压的电压施加节点与将应力电压传输到测试晶体管的输入节点之间；以及保护开关，其被设置在输入节点和接地节点之间。

Description

半导体装置及其操作方法

相关申请的交叉引用

本申请要求于2018年11月23日在韩国知识产权局提交的韩国专利申请No.10-2018-0145938的权益，其公开内容通过引用整体并入本文。

技术领域

本公开的发明构思涉及一种半导体装置及其操作方法。

背景技术

时间相关的介电击穿(TDDB)可以解释当诸如栅极氧化物层的电介质长时间接收相对低的电场时可能发生的击穿。为了测试诸如晶体管的半导体元件的TDDB特性，可以通过向栅极氧化物层施加高应力电压直到栅极氧化物层击穿为止，来测量栅极氧化物层的击穿时间。然后，可以基于测量的击穿时间来估计在用户电压下操作的半导体装置的击穿时间。

如果用于测试TDDB特性的测试晶体管击穿，则芯片的主电路可能会损坏。因此，可以不在裸片上形成测试晶体管。相反，测试晶体管可以形成在晶片中没有形成裸片的标签区域上，然后针对TDDB特性进行测试。在该方法中，由于仅在标签区域中执行TDDB特性测试，因此可获得的数据的数量是有限的。

发明内容

本发明构思的一些示例实施例提供一种以片上的方式在裸片上形成用于测试时间相关的介电击穿(TDDB)特性的测试电路、同时减少或防止对邻近该测试电路的主电路的损坏的方法。

然而，本发明构思的实施例不限于本文中阐述的实施例。通过参考下面给出的本发明构思的详细描述，本发明构思的上述和其他实施例对于本发明构思所属领域的普通技术人员将变得更加明显。

根据本发明构思的一些示例实施例，提供了一种包括测试电路的半导体装置，该测试电路包括：测试晶体管，其用于使用应力电压测试时间相关的介电击穿(TDDB)特性；输入开关，其位于被施加了应力电压的电压施加节点与电连接到测试晶体管的输入节点之间；以及保护开关，其位于输入节点和接地节点之间。

根据本发明构思的一些示例实施例，提供了一种包括测试电路的半导体装置，该测试电路包括：测试晶体管，其用于使用应力电压来测试TDDB特性；以及输入开关，其位于在被施加了应力电压的电压施加节点与电连接到测试晶体管的输入节点之间；以及主电路，其邻近测试电路并与测试电路电隔离。

根据本发明构思的一些示例实施例，提供了一种的半导体装置，该半导体装置包括：测试电路，其包括：包括第一输入开关和第一保护开关的第一测试图案，以及包括第二输入开关和第二保护开关的第二测试图案；以及主电路，其位于裸片上，所述主电路被配置为操作芯片，其中，所述测试电路位于所述裸片上并与所述主电路电隔离，所述第一输入开关位于第一电压施加节点和第一输入节点之间，所述第一电压施加节点被施加了第一应力电压，所述第一输入节点电连接到第一测试晶体管，所述第一测试晶体管用于测试TDDB特性，所述第一保护开关位于所述第一输入节点和第一接地节点之间，所述第二输入开关位于第二电压施加节点与第二输入节点之间，所述第二电压施加节点被施加了与所述第一应力电压不同的第二应力电压，所述第二输入节点被配置为将所述第二应力电压传输至第二测试晶体管，所述第二测试晶体管用于测试TDDB特性，并且所述第二保护开关位于所述第二输入节点与第二接地节点之间。

根据本发明构思的一些示例实施例，提供了一种操作半导体装置的方法，包括：导通第一电压施加节点与第一输入节点之间的第一输入开关，以及通过将第一应力电压施加到第一电压施加节点来对用于测试TDDB特性的第一测试晶体管执行第一应力操作和第一验证操作；以及在完成对第一测试晶体管的第一应力操作和第一验证操作之后，通过导通第一输入节点和第一接地节点之间的第一保护开关来将第一测试晶体管的第一栅极、第一源极、第一漏极和第一主体连接到第一接地节点，其中第一输入节点位于第一输入开关和第一测试晶体管之间。

附图说明

通过以下结合附图的示例实施例的描述，本发明构思将变得明显且更容易理解，在附图中：

图1和图2是根据一些示例实施例的半导体装置的示意图；

图3是根据一些示例实施例的半导体装置的电路图；

图4至图6是用于说明根据一些示例实施例的半导体装置的操作示例的示图；

图7是根据一些示例实施例的半导体装置的示意图；

图8和图9是用于说明根据一些示例实施例的使用半导体装置估计击穿时间的方法的示例的示图；

图10是根据一些示例实施例的半导体装置的电路图；

图11是示出根据一些示例实施例的操作半导体装置的方法的流程图；

图12是示出根据一些示例实施例的操作半导体装置的方法的流程图；

图13是用于说明根据一些示例实施例的操作半导体装置的方法的示图；以及

图14是示出根据一些示例实施例的操作半导体装置的方法的流程图。

具体实施方式

图1和图2是根据一些示例实施例的半导体装置1的示意图。

参照图1，根据一些示例实施例的半导体装置1包括裸片D，所述裸片D包括测试电路10和主电路20。这里，主电路20是用于操作芯片的电路，并且测试电路10是用于使用应力电压(stress voltage)来测试时间相关的介电击穿(TDDB)特性的电路。也就是说，在一些示例实施例中，测试电路10设置在与主电路20相同的裸片D上。

还参照图2，多个裸片D可以被形成在晶片W上。各半导体元件可以分别被形成在各裸片D上，并且具有各半导体元件的各裸片D可以被切片并被分离成多个芯片。然后，每个芯片可以被封装并完成为产品。

为了测试TDDB特性，测试电路10通过将通常高于用户电压的应力电压施加到测试晶体管来击穿测试晶体管的栅极氧化物层。然而，由于测试电路10被设置在与主电路20相同的裸片D上，因此如果测试电路10的测试晶体管击穿，则主电路20可能会损坏。在一些示例实施例中，测试电路10与主电路20电隔离，以减少或消除上述风险。

此外，可以在测试电路10中实现开关，其用于更可靠地减少或防止对主电路20的损坏。这将参考包括图3的附图来详细描述。

如果根据一些示例实施例，由于测试电路10导致的对主电路20的损坏的风险被减少或被消除，则可以针对晶片W上的所有裸片(D1、D2、D3)中的每一个获得关于TDDB特性的数据，如图2所示。这是对仅可获得有限数量的数据的情况(例如，当在晶片W的裸片外区域(例如，标签区域)中实现测试电路10时)的改进。在一些示例实施例中，可以更准确和更精确地执行TDDB特性测试。

现在将参考图3描述用于更可靠地减少或防止对主电路20的损坏的方法。

图3是根据一些示例实施例的半导体装置1的电路图。

参照图3，根据一些示例实施例的半导体装置1可以包括测试电路10、一个或多个测试图案100和102、电压发生器电路180、和/或芯片焊盘190。

测试电路10是用于使用应力电压Vstress来测试晶体管LVN的TDDB特性的电路。由于在TDDB特性测试中使用的测试晶体管如果击穿则不能再使用，因此测试电路10可以包括若干个测试晶体管。在本说明书中，电路中包括测试电路10中包括的每个测试晶体管的部分将被称为测试图案100或102。

在一些示例实施例中，除了测试晶体管LVN之外，测试电路10的测试图案100还包括输入开关HVN0和保护开关HVN1。除了测试晶体管LVP之外，测试图案102还包括输入开关HVN2和保护开关HVN3。

由于测试图案100的描述适用于测试图案102的配置和操作，因此将省略多余的描述，并且将仅详细描述测试图案100。

输入开关HVN0被设置在电压施加节点Vin和输入节点Vgn之间。这里，应力电压Vstress被施加到电压施加节点Vin，并且输入节点Vgn将应力电压Vstress传输到测试晶体管LVN。

可以使用晶体管来实现输入开关HVN0。然而，本发明构思的范围不限于这种情况，并且可以使用可以选择性地连接电压施加节点Vin和输入节点Vgn的任何半导体元件来实现输入开关HVN0。如果使用晶体管来实现输入开关HVN0，则可以通过输入开关使能信号EN1来门控该晶体管。

具体地，输入开关HVN0可以根据输入开关使能信号EN1的值来选择性地连接电压施加节点Vin和输入节点Vgn。例如，当输入开关使能信号EN1的值为逻辑高时，输入开关HVN0可以将电压施加节点Vin电连接到输入节点Vgn。另一方面，当输入开关使能信号EN1的值为逻辑低时，输入开关HVN0可以将电压施加节点Vin与输入节点Vgn电断开。

具体地，在一些示例实施例中，当对测试晶体管LVN执行应力操作时(换句话说，当执行将应力电压Vstress施加至测试晶体管LVN的操作时)，输入开关使能信号EN1可以具有逻辑高的值，从而导通输入开关HVN0。

此外，在一些示例实施例中，当对测试晶体管LVN执行验证操作时(换句话说，当执行验证测试晶体管LVN是否已经击穿的操作时)，输入开关使能信号EN1也可以具有逻辑高的值，从而导通输入开关HVN0。验证操作通常作为应力操作的后续操作来执行。

在一些示例实施例中，输入开关HVN0可以包括比测试晶体管LVN的栅极氧化物层厚的栅极氧化物层。因此，输入开关HVN0可以在输入开关使能信号EN1的控制下，精确地在期望的时间处向测试晶体管LVN提供应力电压Vstress。因此，可以进一步提高TDDB特性测试的准确性。

接下来，保护开关HVN1被设置在输入节点Vgn和接地节点Gnd之间。这里，测试晶体管LVN的一些端子可以连接到输入节点Vgn，并且测试晶体管LVN的其他端子可以连接到接地节点Gnd。

可以使用晶体管来实现保护开关HVN1。然而，本发明构思的范围不限于这种情况，并且可以使用可以选择性地连接输入节点Vgn和接地节点Gnd的任何半导体元件来实现保护开关HVN1。如果使用晶体管来实现保护开关HVN1，则可以通过保护开关使能信号nEN1来门控该晶体管。

具体地，保护开关HVN1可以根据保护开关使能信号nEN1的值来选择性地连接输入节点Vgn和接地节点Gnd。例如，当保护开关使能信号nEN1的值为逻辑高时，保护开关HVN1可以将输入节点Vgn电连接到接地节点Gnd。另一方面，当保护开关使能信号nEN1的值为逻辑低时，保护开关HVN1可以将输入节点Vgn与接地节点Gnd电断开。

具体地，在一些示例实施例中，保护开关HVN1可以在上述应力操作和验证操作完成之后，将测试晶体管LVN的四个节点(例如，栅极、源极、漏极和主体(body))连接到接地节点Gnd。测试晶体管LVN的四个节点连接到接地节点Gnd，以减少或防止泄漏电流流过已经击穿的测试晶体管LVN。因此，可以更可靠地减少或防止对主电路20的损坏。

在一些示例实施例中，可以将保护开关使能信号nEN1实现为输入开关使能信号EN1的反相信号。也就是说，当输入开关使能信号EN1为逻辑高时，保护开关使能信号nEN1可以为逻辑低。相反，当输入开关使能信号EN1为逻辑低时，保护开关使能信号nEN1可以为逻辑高。因此，当输入开关HVN0导通时，保护开关HVN1可以断开。相反，当输入开关HVN0断开时，保护开关HVN1可以导通。

在一些示例实施例中，保护开关HVN1可以包括比测试晶体管LVN的栅极氧化物层厚的栅极氧化物层。因此，保护开关HVN1可以进一步提高TDDB特性测试的准确性。

电压发生器电路180产生预设电压电平的应力电压Vstress，并将应力电压Vstress施加到电压施加节点Vin。在这种情况下，测试电路10还可以包括被设置在电压发生器电路180和电压施加节点Vin之间的第一开关SW1，并且第一开关SW1可以选择性地将应力电压Vstress传输到电压施加节点Vin。

与上述输入开关HVN0和保护开关HVN1类似，第一开关SW1可以包括晶体管，该晶体管包括比测试晶体管LVN的栅极氧化物层厚的栅极氧化物层。

芯片焊盘190可以是裸片D中包括的各种焊盘中的一个，并且可以通过芯片焊盘190从外部源接收用户应力电压Vforce。尽管为了便于描述，将由电压发生器电路180产生的应力电压Vstress和通过芯片焊盘190接收的用户应力电压Vforce由不同的术语表示，但是这两个电压的不同之处仅在于它们是从不同的源供应的，但它们却具有基本相同的功能，即它们用于对测试晶体管LVN的应力操作。

测试电路10还可以包括被设置在芯片焊盘190和电压施加节点Vin之间的第二开关SW2，并且第二开关SW2可以选择性地将用户应力电压Vforce传输到电压施加节点Vin。

与上述输入开关HVN0和保护开关HVN1类似，第二开关SW2可以包括晶体管，该晶体管包括比测试晶体管LVN的栅极氧化物层厚的栅极氧化物层。

在一些示例实施例中，为了便于描述，半导体装置1被示出为包括电压发生器电路180和芯片焊盘190两者。然而，根据实施方式的具体目的，根据本发明构思的半导体装置1可以仅包括电压发生器电路180和第一开关SW1并且可以不包括第二开关SW2，或者可以仅包括连接到芯片焊盘190的第二开关SW2并且可以不包括电压发生器电路180和第一开关SW1。

图4至图6是用于说明根据一些示例实施例的半导体装置1的操作示例的示图。

首先，参照图4，根据一些示例实施例的半导体装置1可以从电压发生器电路180接收应力电压Vstress。即，当对测试晶体管LVN执行应力操作时，第一开关SW1可以闭合以将应力电压Vstress传输到电压施加节点Vin。

另外，输入开关使能信号EN1可以具有逻辑高的值。因此，输入开关HVN0可以导通以将施加到电压施加节点Vin的应力电压Vstress传输到输入节点Vgn。

因此，可以对测试晶体管LVN执行TDDB特性测试。这里，TDDB特性测试可以包括上述的应力操作和验证操作。具体地，可以多次执行对测试晶体管LVN的TDDB特性测试，并且可以多次对测试晶体管LVN执行用于施加应力电压Vstress的应力操作、以及在应力操作之后用于验证测试晶体管LVN是否已经击穿的验证操作，直到测试晶体管LVN击穿为止。

在一些示例实施例中，保护开关使能信号nEN1可以具有逻辑低的值。因此，保护开关HVN1可以关断。

参照图5，与图4的示例实施例不同，根据一些示例实施例的半导体装置1可以从芯片焊盘190接收用户应力电压Vforce。当对测试晶体管LVN执行应力操作时，第二开关SW2可以闭合以将用户应力电压Vforce传输到电压施加节点Vin。

另外，输入开关使能信号EN1可以具有逻辑高的值，如图4中所述。因此，输入开关HVN0可以导通以将施加到电压施加节点Vin的用户应力电压Vforce传输到输入节点Vgn。

因此，可以对测试晶体管LVN执行TDDB特性测试。具体地，可以多次执行对测试晶体管LVN的TDDB特性测试，并且可以多次对测试晶体管LVN执行用于施加用户应力电压Vforce的应力操作、以及在应力操作之后用于验证测试晶体管LVN是否已经击穿的验证操作，直到测试晶体管LVN击穿为止。

接下来，参照图6，在参照图4和图5的上述应力操作和验证操作完成之后，保护开关使能信号nEN1可以具有逻辑高的值。因此，保护开关HVN1可以导通以使输入节点Vgn和接地节点Gnd短路。换句话说，测试晶体管LVN的四个节点(例如，栅极、源极、漏极和主体)可以连接到接地节点Gnd，从而减少或防止泄漏电流流过已经击穿的测试晶体管LVN，更可靠地减少或防止对主电路20的损坏，并且还减少或防止由于泄漏电流引起的噪声所导致的TDDB特性测试的质量下降。

可以多次执行如图4至图6所述的对测试晶体管LVN的TDDB特性测试，但是可以以各种方式来实现对测试晶体管LVN的TDDB特性测试。用于将应力电压Vstress施加到电压施加节点Vin的应力操作和用于检查测试晶体管LVN的状态的验证操作可以重复执行，直到测试晶体管LVN击穿为止。在每次迭代中，例如，可以在用于将与应力电压Vstress不同的验证电压施加到电压施加节点Vin的验证操作之前，单独地执行用于将应力电压Vstress施加到电压施加节点Vin的应力操作。可替换地，可以同时执行用于将应力电压Vstress施加到电压施加节点Vin的应力操作和用于检查测试晶体管LVN的状态的验证操作。

图7是根据一些示例实施例的半导体装置的示意图。

参照图7，除了具有测试电路10和主电路20的裸片D之外，根据一些示例实施例的半导体装置还可以包括***区域P。

控制电路12可以被设置在***区域P中。控制电路12可以产生参考图3至图6的上述输入开关使能信号EN和保护开关使能信号nEN，并且将输入开关使能信号EN和保护开关使能信号nEN提供给测试电路10。

在图7中，控制电路12产生输入开关使能信号EN和保护开关使能信号nEN，并将输入开关使能信号EN和保护开关使能信号nEN提供给测试电路10。然而，本发明构思不限于这种情况。例如，控制电路12可以仅产生输入开关使能信号EN和保护开关使能信号nEN中的一个，并且通过使产生的信号通过诸如反相器的电路元件来产生另一个信号。

图8和图9是用于说明根据一些示例实施例的使用半导体装置估计击穿时间的方法的示例的示图。

图8是示出栅极电流相对于应力时间的曲线图。时间tBD指示测试晶体管LVN击穿时的时间。

在时间tBD之前，测试晶体管LVN的栅极电流具有与通过电流Ip的水平相对应的值，因为测试晶体管LVN还没有击穿。然而，在时间tBD之后，测试晶体管LVN的栅极电流的值迅速增加到失效电流If的水平，因为测试晶体管LVN已经击穿。基于栅极电流的这种变化，可以确定测试晶体管LVN是否已经击穿。

图9是示出击穿时间相对于应力电压的曲线图。在该图中，表示应力电压的水平轴和表示击穿时间的竖直轴可以被表示为对数标度。

如果上述测试电路10施加不同的应力电压V1至V3，并测量分别与应力电压V1至V3对应的击穿时间t 1至t3的值，则可以通过根据从测量到的值获得的数据P1至P3进行外推来产生趋势线EXP_LINE，并且还可以在用户电压Vuser下操作的情况下估计击穿时间t。

现在将参考图10描述将不同的应力电压施加到测试晶体管以便获得关于击穿时间的数据的一些示例实施例。

图10是根据一些示例实施例的半导体装置的电路图。

参照图10，测试电路10包括：第一测试图案100，其包括第一输入开关HVN0和第一保护开关HVN1；以及第二测试图案104，其包括第二输入开关HVN4和第二保护开关HVN5。另外，测试电路10包括第三测试图案108，第三测试图案108包括第三输入开关HVN8和第三保护开关HVN9。

如在图3中，由于测试图案100、104和108的描述适用于测试图案102、106和110的配置和操作，因此将省略多余的描述，并且将仅详细描述测试图案100、104和108。

在第一测试图案100中，第一输入开关HVN0被设置在被施加了第一应力电压V1的第一电压施加节点Vin1和将第一应力电压V1传输到第一测试晶体管LVN1的第一输入节点Vgn1之间。第一保护开关HVN1被设置在第一输入节点Vgn1和第一接地节点Gnd1之间。

在这种情况下，第一输入开关HVN0可以包括被第一输入开关使能信号EN1门控的晶体管，第一保护开关HVN1可以包括被第一保护开关使能信号nEN1门控的晶体管，并且第一保护开关使能信号nEN1可以是第一输入开关使能信号EN1的反相信号。另外，第一输入开关HVN0和第一保护开关HVN1中的每一个可以包括比第一测试晶体管LVN1的栅极氧化物层厚的栅极氧化物层。

在第二测试图案104中，第二输入开关HVN4被设置在被施加了第二应力电压V2的第二电压施加节点Vin2和将第二应力电压V2传输到第二测试晶体管LVN2的第二输入节点Vgn2之间。第二保护开关HVN5被设置在第二输入节点Vgn2和第二接地节点Gnd2之间。

在这种情况下，第二输入开关HVN4可以包括被第二输入开关使能信号EN3门控的晶体管，第二保护开关HVN5可以包括被第二保护开关使能信号nEN3门控的晶体管，并且第二保护开关使能信号nEN3可以是第二输入开关使能信号EN3的反相信号。另外，第二输入开关HVN4和第二保护开关HVN5中的每一个可以包括比第二测试晶体管LVN2的栅极氧化物层厚的栅极氧化物层。

在第三测试图案108中，第三输入开关HVN8被设置在被施加了第三应力电压V3的第三电压施加节点Vin3和将第三应力电压V3传输到第三测试晶体管LVN3的第三输入节点Vgn3之间。第三保护开关HVN9被设置在第三输入节点Vgn3和第三接地节点Gnd3之间。

第三输入开关HVN8可以包括被第三输入开关使能信号EN5门控的晶体管，第三保护开关HVN9可以包括被第三保护开关使能信号nEN5门控的晶体管，并且第三保护开关使能信号nEN5可以是第三输入开关使能信号EN5的反相信号。另外，第三输入开关HVN8和第三保护开关HVN9中的每一个可以包括比第三测试晶体管LVN3的栅极氧化物层厚的栅极氧化物层。

如参考参照图3至图6的上面的描述，可以从电压发生器电路180或芯片焊盘190接收应力电压V1至V3。

测试电路10可以通过使用这些测试图案100、104和108来获得图9中描述的数据P1至P3。

图11是示出根据一些示例实施例的操作半导体装置的方法的流程图。图12是示出根据一些示例实施例的操作半导体装置的方法的流程图。图13是用于说明根据一些示例实施例的操作半导体装置的方法的示图。

参照图11，根据一些示例实施例的操作半导体装置的方法包括执行初始验证操作(操作S1101)。初始验证操作旨在确定测试晶体管LVN本身是否具有缺陷(例如，测试晶体管LVN是否是有缺陷的)，并且可以根据测试目的选择性地执行初始验证操作。

接下来，该方法包括使用第一应力电压V1例如对第一测试图案100的第一测试晶体管LVN1执行应力操作和验证操作(操作S1103)。对于应力操作和验证操作，导通设置在第一电压施加节点Vin1和第一输入节点Vgn1之间的第一输入开关HVN0。

这里，还参照图12，操作S1103包括通过重复地依次对第一测试晶体管LVN1执行应力操作(操作S11031)和对第一测试晶体管LVN1执行验证操作(操作S11033)，直到第一测试晶体管LVN1击穿为止(操作S11035)，来获得第一测试晶体管LVN1的第一击穿时间t 1(操作S11037)。在应力操作和验证操作完成之后，导通设置在第一输入节点Vgn1和第一接地节点Gnd1之间的第一保护开关HVN1，以减少或防止泄漏电流流过击穿的第一测试晶体管LVN1。

接下来，该方法包括使用第二应力电压V2例如对第二测试图案104的第二测试晶体管LVN2执行应力操作和验证操作(操作S1105)。对于应力操作和验证操作，导通设置在第二电压施加节点Vin2和第二输入节点Vgn2之间的第二输入开关HVN4。

这里，与图11的操作S1103的情况一样，操作S1105包括通过重复地依次对第二测试晶体管LVN2执行应力操作和对第二测试晶体管LVN2执行验证操作，直到第二测试晶体管LVN2击穿为止，来获得第二测试晶体管LVN2的第二击穿时间t2。在应力操作和验证操作完成之后，导通设置在第二输入节点Vgn2和第二接地节点Gnd2之间的第二保护开关HVN5，以减少或防止泄漏电流流过击穿的第二测试晶体管LVN2。

接下来，该方法包括使用第三应力电压V3例如对第三测试图案108的第三测试晶体管LVN3执行应力操作和验证操作(操作S1107)。对于应力操作和验证操作，导通设置在第三电压施加节点Vin3和第三输入节点Vgn3之间的第三输入开关HVN8。

这里，与图11的操作S1103的情况一样，操作S1107包括通过重复地依次对第三测试晶体管LVN3执行应力操作和对第三测试晶体管LVN3执行验证操作，直到第三测试晶体管LVN3击穿为止，来获得第三测试晶体管LVN3的第三击穿时间t3。在应力操作和验证操作完成之后，导通设置在第三输入节点Vgn3和第三接地节点Gnd3之间的第三保护开关HVN9，以减少或防止泄漏电流流过击穿的第三测试晶体管LVN3。

接下来，该方法包括基于第一击穿时间t1至第三击穿时间t3执行外推(操作S1109)并且通过使用与外推结果对应的趋势线来估计用户电压Vuser的击穿时间(操作S1111)。

参照图13，第一测试晶体管的栅极电流的值至第三测试晶体管的栅极电流的值分别在时间t1至t3处从通过电流Ip的水平迅速增加到失效电流If的水平。因此，可以看到第一测试晶体管至第三测试晶体管分别在时间t1至t3处已经击穿。

图14是示出根据一些示例实施例的操作半导体装置的方法的流程图。

参照图14，与图12的操作S11031和S11033不同，图11的操作S1103包括同时地对第一测试晶体管LVN1执行应力操作并且对第一测试晶体管LVN1执行验证操作(操作S11032)。即，操作S1103可以以这样的方式实现：在正将应力电压Vstress施加到第一测试晶体管LVN1的同时检查第一测试晶体管LVN1的状态。

即使在这种情况下，在同时执行的应力操作和验证操作完成之后，可以执行上述方法以减少或防止泄漏电流流过第一测试晶体管LVN1。

根据上述示例实施例，可以以片上的方式在裸片上形成用于测试TDDB特性的测试电路，同时减少或防止对邻近的主电路的损坏。因此，可以获得与裸片数量一样多的数据，因此能够更准确和精确地执行TDDB特性测试。

另外，由于可以在期望的时间精确地将应力电压Vstress提供到测试晶体管LVN，因此可以进一步提高TDDB特性测试的准确性。

此外，通过减少或防止泄漏电流流过已经击穿的测试晶体管LVN，可以更可靠地减少或防止对主电路20的损坏，并且还可以减少或防止由于泄漏电流引起的噪声所导致的TDDB特性测试的质量下降。

在结束具体实施方式时，本领域技术人员将理解，可以在实质上不脱离本发明构思的原理的情况下，对示例实施例进行许多变化和修改。因此，本发明构思的示例实施例仅用于一般性和描述性意义，而不是用于限制的目的。

Claims (20)

1.一种半导体装置，包括：

测试电路，其包括：

测试晶体管，其用于使用应力电压来测试时间相关的介电击穿特性；

输入开关，其位于被施加了所述应力电压的电压施加节点与电连接到所述测试晶体管的输入节点之间；以及

保护开关，其位于所述输入节点与接地节点之间。

2.如权利要求1所述的半导体装置，其中，

所述输入开关包括被输入开关使能信号门控的第一晶体管，

所述保护开关包括被保护开关使能信号门控的第二晶体管，并且

所述保护开关使能信号是所述输入开关使能信号的反相信号。

3.如权利要求2所述的半导体装置，其中，所述输入开关包括第一栅极氧化物层，所述第一栅极氧化物层比所述测试晶体管的第二栅极氧化物层厚。

4.如权利要求2所述的半导体装置，其中，所述保护开关包括第一栅极氧化物层，所述第一栅极氧化物层比所述测试晶体管的第二栅极氧化物层厚。

5.如权利要求2所述的半导体装置，还包括：

控制电路，其位于所述测试电路外部的***区域中，所述控制电路被配置为提供所述输入开关使能信号和所述保护开关使能信号。

6.如权利要求1所述的半导体装置，还包括：

电压发生器电路，其被配置为将所述应力电压施加到所述电压施加节点，其中，所述测试电路还包括设置在所述电压发生器电路与所述电压施加节点之间的第一开关。

7.如权利要求6所述的半导体装置，其中，所述第一开关包括晶体管，该晶体管包括第一栅极氧化物层，所述第一栅极氧化物层比所述测试晶体管的第二栅极氧化物层厚。

8.如权利要求1所述的半导体装置，还包括：

芯片焊盘，其被配置为将从外部源接收到的用户应力电压施加到所述电压施加节点，其中，所述测试电路还包括位于所述芯片焊盘与所述电压施加节点之间的第二开关。

9.如权利要求8所述的半导体装置，其中，所述第二开关包括晶体管，该晶体管包括第一栅极氧化物层，所述第一栅极氧化物层比所述测试晶体管的第二栅极氧化物层厚。

10.如权利要求1所述的半导体装置，还包括：

主电路，其被设置在裸片上，其中，所述测试电路被设置在所述裸片上并且与所述主电路电隔离。

11.一种半导体装置，包括：

测试电路，其包括：

测试晶体管，其用于使用应力电压来测试时间相关的介电击穿特性，以及

输入开关，其位于被施加了所述应力电压的电压施加节点与电连接到所述测试晶体管的输入节点之间；以及

主电路，其邻近所述测试电路并且与所述测试电路电隔离。

12.如权利要求11所述的半导体装置，其中，所述输入开关包括被输入开关使能信号门控的第一晶体管。

13.如权利要求12所述的半导体装置，其中，所述输入开关包括第一栅极氧化物层，所述第一栅极氧化物层比所述测试晶体管的第二栅极氧化物层厚。

14.如权利要求12所述的半导体装置，其中，所述测试电路进一步包括位于所述输入节点与接地节点之间的保护开关。

15.如权利要求14所述的半导体装置，其中，所述保护开关包括被保护开关使能信号门控的第二晶体管，并且所述保护开关使能信号是所述输入开关使能信号的反相信号。

16.如权利要求15所述的半导体装置，其中，所述保护开关包括第一栅极氧化物层，所述第一栅极氧化物层比所述测试晶体管的第二栅极氧化物层厚。

17.如权利要求11所述的半导体装置，还包括：

电压发生器电路，其被配置为将所述应力电压施加到所述电压施加节点，其中，所述测试电路还包括位于所述电压发生器电路和所述电压施加节点之间的第一开关。

18.如权利要求17所述的半导体装置，其中，所述第一开关包括晶体管，该晶体管包括第一栅极氧化物层，所述第一栅极氧化物层比所述测试晶体管的第二栅极氧化物层厚。

19.如权利要求11所述的半导体装置，还包括：

芯片焊盘，其被配置为将从外部源接收到的用户应力电压施加到所述电压施加节点，其中，所述测试电路还包括位于所述芯片焊盘和所述电压施加节点之间的第二开关。

20.一种半导体装置，包括：

测试电路，其包括：

第一测试图案，其包括第一输入开关和第一保护开关，以及

第二测试图案，其包括第二输入开关和第二保护开关；以及

主电路，其位于裸片上，所述主电路被配置为操作芯片，

其中，

所述测试电路位于所述裸片上并与所述主电路电隔离，

所述第一输入开关位于第一电压施加节点和第一输入节点之间，所述第一电压施加节点被施加了第一应力电压，所述第一输入节点电连接到第一测试晶体管，所述第一测试晶体管用于测试时间相关的介电击穿特性，

所述第一保护开关位于所述第一输入节点和第一接地节点之间，

所述第二输入开关位于第二电压施加节点与第二输入节点之间，所述第二电压施加节点被施加了与所述第一应力电压不同的第二应力电压，所述第二输入节点被配置为将所述第二应力电压传输至第二测试晶体管，所述第二测试晶体管用于测试时间相关的介电击穿特性，并且

所述第二保护开关位于所述第二输入节点与第二接地节点之间。

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