JP5394968B2

JP5394968B2 - 差動増幅回路

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Publication number: JP5394968B2
Application number: JP2010076370A
Authority: JP
Inventors: 敏之津崎
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2010-03-29
Filing date: 2010-03-29
Publication date: 2014-01-22
Anticipated expiration: 2030-03-29
Also published as: US8207789B2; TWI513180B; CN102208898B; KR20110109952A; JP2011211443A; TW201138299A; KR101507199B1; CN102208898A; US20110234319A1

Description

本発明は、差動増幅回路に関し、より詳しくは高スルーレートの差動増幅回路に関する。

従来の差動増幅回路について説明する。図３は、従来の差動増幅回路を示す回路図である。
スルーレート制御回路９１は、図示はしないが二つの差動対とカレントミラー回路で構成され、入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎを監視する。スルーレート制御回路９１は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎとの差分電圧が０．５ボルト未満では出力電流を流さず、０．５ボルト以上になると徐々に電流を流し始める。そして、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎとの差分電圧が０．９ボルト以上で一定の電流を流す。従って、差動増幅回路は、入力電圧差が大きい場合にはスルーレート制御回路９１と電流源９２の両方から供給される電流で駆動され、出力電圧Ｖｏｕｔのスルーレートが大きくなる（例えば、特許文献１参照）。

特開平０６−１１２７３７号公報

しかし、従来の技術では、複雑な回路構成のスルーレート制御回路９１が存在するので、その分、差動増幅回路の回路規模が大きくなってしまう。

本発明は、上記課題に鑑みてなされ、回路規模の小さい高スルーレートの差動増幅回路を提供する。

本発明の差動増幅回路は、上記課題を解決するため、第一電源端子に設けられ、第一及び第二端子を備えるカレントミラー回路と、第一ノードと第二電源端子との間に設けられる第一電流源と、ゲートは第二入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記カレントミラー回路の第一端子に接続される第一の第二導電型トランジスタと、ゲートは第一入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記カレントミラー回路の第二端子に接続される第二の第二導電型トランジスタと、第二電流源と、ゲートは前記第二入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記第二電流源を介して第二電源端子に接続される第一の第一導電型トランジスタと、ゲートは前記第一入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記第二電流源を介して第二電源端子に接続される第二の第一導電型トランジスタと、を備えることを特徴とする差動増幅回路を提供する。

本発明の差動増幅回路によれば、出力電圧のスルーレート制御のために、２つのＭＯＳトランジスタと１つの電流源を設けただけなので、回路規模が小さく高スルーレートの差動増幅回路を提供することが出来る。

本発明の差動増幅回路を示す回路図である。ボルテージフォロアを示す回路図である。従来の差動増幅回路を示す回路図である。

以下、本発明の差動増幅回路の実施形態を、図面を参照して説明する。
まず、差動増幅回路の構成について説明する。図１は、差動増幅回路を示す回路図である。

差動増幅回路１０は、ＰＭＯＳトランジスタ１〜５、ＮＭＯＳトランジスタ６〜７、電流源１１〜１３、及び、容量１４を備える。また、差動増幅回路１０は、非反転入力端子、反転入力端子、及び、出力端子を備える。ＰＭＯＳトランジスタ１とＰＭＯＳトランジスタ２は、カレントミラー回路を構成する。このカレントミラー回路は、ＰＭＯＳトランジスタ１のゲートとドレインとの接続点を第一端子とし、ＰＭＯＳトランジスタ２のドレインを第二端子とする。

ＰＭＯＳトランジスタ１のゲートは、ドレインとＰＭＯＳトランジスタ２のゲートとＮＭＯＳトランジスタ６のドレインとに接続され、ソースは、電源端子に接続される。ＰＭＯＳトランジスタ２のソースは、電源端子に接続され、ドレインは、電圧Ｖ２のノードに接続される。

ＮＭＯＳトランジスタ６のゲートは、差動増幅回路１０の反転入力端子（入力電圧Ｖｉｎｎのノード）に接続され、ソースは、電圧Ｖ１のノードに接続される。ＰＭＯＳトランジスタ４のゲートは、差動増幅回路１０の反転入力端子に接続され、ソースは、電圧Ｖ１のノードに接続され、ドレインは、電流源１２を介して接地端子に接続される。ＮＭＯＳトランジスタ７のゲートは、差動増幅回路１０の非反転入力端子（入力電圧Ｖｉｎｐのノード）に接続され、ソースは、電圧Ｖ１のノードに接続され、ドレインは、電圧Ｖ２のノードに接続される。ＰＭＯＳトランジスタ５のゲートは、差動増幅回路１０の非反転入力端子に接続され、ソースは、電圧Ｖ１のノードに接続され、ドレインは、電流源１２を介して接地端子に接続される。電流源１１は、電圧Ｖ１のノードと接地端子との間に設けられる。

ＰＭＯＳトランジスタ３のゲートは、電圧Ｖ２のノードに接続され、ソースは、電源端子に接続され、ドレインは、差動増幅回路１０の出力端子（出力電圧Ｖｏｕｔのノード）に接続される。容量１４は、電圧Ｖ２のノードと差動増幅回路１０の出力端子との間に設けられる。電流源１３は、差動増幅回路１０の出力端子と接地端子との間に設けられる。

次に、差動増幅回路１０の動作について説明する。
入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎに電圧差が生じると、ＮＭＯＳトランジスタ７のドレイン電流Ｉ７とＮＭＯＳトランジスタ６のドレイン電流Ｉ６に差が生じる。ドレイン電流Ｉ６とドレイン電流Ｉ７の差分電流がＰＭＯＳトランジスタ３のゲート容量及び容量１４を充放電することによって、ノードＮ２の電圧Ｖ２は変動する。そして、電圧Ｖ２によってＰＭＯＳトランジスタ３のゲートが制御され、出力端子の電圧Ｖｏｕｔが制御される。

例えば、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高くなると、ＮＭＯＳトランジスタ７のドレイン電流Ｉ７が多くなり、ＮＭＯＳトランジスタ６のドレイン電流Ｉ６が少なくなる。ノードＮ２は、カレントミラー回路によりドレイン電流Ｉ６が流れ込み、ドレイン電流Ｉ７が流れ出す。ドレイン電流Ｉ６とドレイン電流Ｉ７との差分電流がＰＭＯＳトランジスタ３のゲート容量及び容量１４を放電することにより、ノードＮ２の電圧Ｖ２は低くなる。従って、ＰＭＯＳトランジスタ３のオン抵抗は低下するので、出力電圧Ｖｏｕｔは高くなる。

ここで、ＮＭＯＳトランジスタ７のゲート・ソース間電圧をＶｇｓ７、ＮＭＯＳトランジスタ６のゲート・ソース間電圧をＶｇｓ６、ＰＭＯＳトランジスタ４及びＰＭＯＳトランジスタ５の閾値電圧をＶｔｐとする。ノードＮ１の電圧Ｖ１は下記の式（１）によって算出される。

Ｖ１＝Ｖｉｎｐ−Ｖｇｓ７・・・（１）
そして、式（２）が成立すると、ＰＭＯＳトランジスタ５はオンする。

Ｖ１−Ｖｉｎｐ＞｜Ｖｔｐ｜・・・（２）
この式（２）は式（３）に変形できる。

−Ｖｇｓ７＞｜Ｖｔｐ｜・・・（３）
また、式（４）が成立すると、ＰＭＯＳトランジスタ４はオンする。

Ｖ１−Ｖｉｎｎ＞｜Ｖｔｐ｜・・・（４）
この式（４）は式（５）に変形できる。

（Ｖｉｎｐ−Ｖｉｎｎ）＞｜Ｖｔｐ｜＋Ｖｇｓ７・・・（５）
差動増幅回路１０は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎとの差分電圧に基づき、電流源１１の電流Ｉ１１のみで駆動する第一動作状態と、電流源１１及び電流源１２の合計電流（Ｉ１１＋Ｉ１２）で駆動する第二動作状態とを有する。

以下に、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高くなったときを例に、第一の動作状態と第二の動作状態の動作の説明をする。

先ず、第一の動作状態では、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高いが、これらの電圧の差分電圧（Ｖｉｎｐ−Ｖｉｎｎ）は式（５）が成立するほど高くない。従って、ＰＭＯＳトランジスタ４はオフしている。

ＮＭＯＳトランジスタ７はオンしているので、ＮＭＯＳトランジスタ７のゲート・ソース間電圧Ｖｇｓ７は正の値であり、式（３）は成立しない。よって、ＰＭＯＳトランジスタ５はオフする。

従って、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎとの差分電圧（Ｖｉｎｐ−Ｖｉｎｎ）が所定電圧（｜Ｖｔｐ｜＋Ｖｇｓ７）よりも低いと、ＰＭＯＳトランジスタ５もＰＭＯＳトランジスタ４もオフする。この時、電流源１２は電流源１１に並列接続されず、電流源１２は差動増幅回路１０に駆動電流を供給しない。つまり、電流源１１のみが、差動増幅回路１０に電流Ｉ１１を駆動電流として供給する。この駆動電流Ｉ１１に基づき、ドレイン電流Ｉ６とドレイン電流Ｉ７との差分電流がＰＭＯＳトランジスタ３のゲート容量及び容量１４を充放電することにより、電圧Ｖ２及び出力電圧Ｖｏｕｔは変化する。

次に、第二の動作状態では、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高くなり、これらの電圧の差分電圧（Ｖｉｎｐ−Ｖｉｎｎ）は式（５）が成立するほど高い。従って、ＰＭＯＳトランジスタ４はオンする。

従って、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎとの差分電圧（Ｖｉｎｐ−Ｖｉｎｎ）が所定電圧（｜Ｖｔｐ｜＋Ｖｇｓ７）よりも高いと、ＰＭＯＳトランジスタ４がオンする。この時、電流源１２は電流源１１に並列接続され、電流源１２は差動増幅回路１０に駆動電流を供給する。つまり、電流源１１だけでなくて電流源１１〜１２が、差動増幅回路１０に合計電流（Ｉ１１＋Ｉ１２）を駆動電流として供給する。この駆動電流（Ｉ１１＋Ｉ１２）に基づき、ドレイン電流Ｉ６とドレイン電流Ｉ７との差分電流がＰＭＯＳトランジスタ３のゲート容量及び容量１４を充放電することにより、電圧Ｖ２及び出力電圧Ｖｏｕｔは変化する。ここで、差動増幅回路１０の駆動電流が電流Ｉ１１から電流（Ｉ１１＋Ｉ１２）に増えるので、その分、電圧Ｖ２及び出力電圧Ｖｏｕｔのスルーレートは大きくなる。

なお、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高くなる場合について説明したが、入力電圧Ｖｉｎｎが入力電圧Ｖｉｎｐよりも高くなる場合についても同様である。

このようにすると、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎとの差分電圧（Ｖｉｎｐ−Ｖｉｎｎ）が所定電圧（｜Ｖｔｐ｜＋Ｖｇｓ７）よりも高いと、ＰＭＯＳトランジスタ４がオンする。この時、電流源１２は電流源１１に並列接続され、電流源１２は差動増幅回路１０に駆動電流を供給する。つまり、電流源１１だけでなくて電流源１１〜１２が、差動増幅回路１０に合計電流（Ｉ１１＋Ｉ１２）を駆動電流として供給する。よって、出力電圧Ｖｏｕｔのスルーレートは大きくなる。なお、差分電圧（Ｖｉｎｎ−Ｖｉｎｐ）が所定電圧（｜Ｖｔｐ｜＋Ｖｇｓ６）よりも高い場合も、同様である。

また、出力電圧Ｖｏｕｔのスルーレート制御のために、２つのＰＭＯＳトランジスタ及び電流源１２が必要になるだけであるので、差動増幅回路１０の回路規模が小さい。

なお、図３に示すように、ボルテージフォロアは、この差動増幅回路１０を使用することにより、小さい回路規模で出力電圧Ｖｏｕｔのスルーレートを大きくできる。

また、差動増幅回路は、図１では、ＭＯＳトランジスタで構成されているが、図示しないが、バイポーラトランジスタで適宜構成されても良い。この時、ＭＯＳトランジスタのゲートとソースとドレインとは、バイポーラトランジスタのベースとエミッタとコレクタとにそれぞれ対応する。

また、図１では、電源端子側にカレントミラー回路が設けられ、接地端子側に入力段及び電流源が設けられているが、図示しないが、接地端子側にカレントミラー回路が設けられ、電源端子側に入力段及び電流源が設けられても良い。

また、ＰＭＯＳトランジスタ４〜５の閾値電圧は、ＰＭＯＳトランジスタ１〜２の閾値電圧と同一でも良いし異なっても良い。例えば、ＰＭＯＳトランジスタ４〜５の閾値電圧がＰＭＯＳトランジスタ１〜２の閾値電圧よりも低いと、その分、ＰＭＯＳトランジスタ４またはＰＭＯＳトランジスタ５がオンするタイミングが速くなる。つまり、電流源１１と電流源１２とが並列接続され、差動増幅回路１０の駆動電流が電流Ｉ１１から合計電流（Ｉ１１＋Ｉ１２）になるタイミングが速くなる。

また、電流源１１に対し、図１では、電流源１２、及び、電流源１１の出力端子（電圧Ｖ１のノード）と電流源１２の出力端子との間のＰＭＯＳトランジスタ４〜５が設けられている。この場合、差動増幅回路１０は、電流源１１と電流源１２とによる２段階の動作状態を有する。しかし、図示しないが、追加の電流源、及び、電流源１１の出力端子とその追加の電流源の出力端子との間の追加の２つのＰＭＯＳトランジスタが新たに設けられても良い。この追加の２つのＰＭＯＳトランジスタの閾値電圧は、ＰＭＯＳトランジスタ４〜５の閾値電圧と異なる。この場合、差動増幅回路１０は、電流源１１と電流源１２と追加の電流源とによる３段階の動作状態を有する。

１〜５ＰＭＯＳトランジスタ
６〜７ＮＭＯＳトランジスタ
１０差動増幅回路
１１〜１３電流源
１４容量

Claims

第一電源端子に設けられ、第一端子と第二端子を備えるカレントミラー回路と、
第一ノードと第二電源端子との間に設けられる第一電流源と、
ゲートは第二入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記カレントミラー回路の第一端子に接続される第一の第二導電型トランジスタと、
ゲートは第一入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記カレントミラー回路の第二端子に接続される第二の第二導電型トランジスタと、
第二電流源と、
ゲートは前記第二入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記第二電流源を介して第二電源端子に接続される第一の第一導電型トランジスタと、
ゲートは前記第一入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記第二電流源を介して第二電源端子に接続される第二の第一導電型トランジスタと、
を備えることを特徴とする差動増幅回路。
第三電流源と、
前記第一及び第二の第一導電型トランジスタの閾値電圧と異なる閾値電圧を有し、ゲートは前記第二入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記第三電流源を介して第二電源端子に接続される第三の第一導電型トランジスタと、
前記第一及び第二の第一導電型トランジスタの閾値電圧と異なる閾値電圧を有し、ゲートは前記第一入力端子に接続され、ソースは前記第一ノードに接続され、ドレインは前記第三電流源を介して第二電源端子に接続される第四の第一導電型トランジスタと、
をさらに備えることを特徴とする請求項１記載の差動増幅回路。
前記カレントミラー回路は、
ソースは第一電源端子に接続され、ドレインは前記カレントミラー回路の第一端子に接続される第五の第一導電型トランジスタと、
ゲートは前記第五の第一導電型トランジスタのゲート及びドレインと前記カレントミラー回路の第一端子とに接続され、ソースは第一電源端子に接続され、ドレインは前記カレントミラー回路の第二端子に接続される第六の第一導電型トランジスタと、
を備えることを特徴とする請求項１または２記載の差動増幅回路。
前記第一及び第二の第一導電型トランジスタの閾値電圧は、前記第五及び第六の第一導電型トランジスタの閾値電圧と等しい、
ことを特徴とする請求項３記載の差動増幅回路。
前記第一及び第二の第一導電型トランジスタの閾値電圧は、前記第五及び第六の第一導電型トランジスタの閾値電圧と異なる、
ことを特徴とする請求項３記載の差動増幅回路。