JP2006209327A - 定電圧回路及びその定電圧回路を有する半導体装置 - Google Patents
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Abstract
【解決手段】 PMOSトランジスタM22の素子サイズよりもPMOSトランジスタM23の素子サイズを大きくして演算増幅回路AMP2の入力オフセット電圧を生成し、PMOSトランジスタM24とヒューズF1との直列回路及びPMOSトランジスタM25とヒューズF2との直列回路をそれぞれPMOSトランジスタM23と並列に接続し、ヒューズF1及び/又はF2をトリミングによって切断することで、製造プロセスがばらついた分だけ該オフセット電圧の調整を行うようにした。
【選択図】 図2
Description
また、負荷応答特性の改善、特に急激に負荷電流が増加した場合の対策として、従来の定電圧回路に高速な交流増幅回路を追加し、定電圧回路の出力電圧の変動分を出力電圧制御トランジスタの制御電極に高速に帰還することで、全体として低消費電流でしかも高速負荷応答を実現した定電圧回路があった。
図4の定電圧回路100において、交流増幅回路102以外の部分は一般的な定電圧回路と同様である。
交流増幅回路102は、演算増幅回路AMPb、NMOSトランジスタMb、抵抗Rc、所定の基準電圧Vrbを生成して出力する基準電圧発生回路105及びカップリングコンデンサCaで構成されている。
演算増幅回路AMPbは、演算増幅回路AMPaよりも増幅率は小さいが、応答速度の速い回路を使用して形成されている。その結果、出力電圧変動分がカップリングコンデンサCaから演算増幅回路AMPb及びNMOSトランジスタMbを介して高速に出力電圧制御トランジスタMaのゲートに帰還されるため、出力電圧Voutの変動に対して高速に出力電圧制御トランジスタMaが動作するようになり、負荷変動に対する応答速度が格段に改善された。
しかし、演算増幅回路AMPbは半導体装置に集積された定電圧回路100に含まれているため、製造プロセスのばらつき等で入力回路に発生させるオフセット電圧は大きくばらついてしまう。このため、不感帯電圧を発生させるために最低限必要なオフセット電圧を確保するためには、製造プロセスでのばらつきを考慮してオフセット電圧設計値を十分大きく設定する必要があった。これにより、オフセット電圧が特に増加する方向にばらついた場合、交流増幅回路102が作動するには、出力電圧Voutの変動が大きくなければならず、負荷応答の改善が余りなされないという問題があった。
入力された第1制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御トランジスタと、
前記出力端子から出力される出力電圧が所定の電圧になるように前記第1制御信号を出力して出力電圧制御トランジスタの動作制御を行う第1制御回路部と、
前記出力電圧が所定値以上変動した場合に、所定の時間、前記第1制御信号に関係なく出力電圧制御トランジスタに対して出力電流を増加させる、前記出力電圧の変動に対して第1制御回路部よりも応答速度が速い第2制御回路部と、
を備え、
前記第2制御回路部は、
入力された第2制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧が入力され、他方の入力端の電圧が該バイアス電圧になるように前記第2制御信号を出力して、該制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備え、
前記差動増幅回路は、差動対を構成する一方のトランジスタの電流駆動能力が設定可能であり、該電流駆動能力が可変設定されることによって前記所定値の設定が行われるものである。
制御電極が、前記コンデンサが接続された前記入力端をなす第1トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第2トランジスタと、
制御電極が該第2トランジスタの制御電極に接続された第3トランジスタ及び該第3トランジスタに直列に接続されたトリミング用ヒューズからなる1つ以上の直列回路と、
で構成され、
前記直列回路は、第2トランジスタと並列に接続され、選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われるようにした。
制御電極が、前記コンデンサが接続された前記入力端をなす第1トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第2トランジスタと、
該第2トランジスタと直列に接続された1つ以上の抵抗と、
該抵抗に対応して並列に接続されたトリミング用ヒューズと、
で構成され、
選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われるようにした。
前記定電圧回路は、
入力された第1制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御トランジスタと、
前記出力端子から出力される出力電圧が所定の電圧になるように前記第1制御信号を出力して出力電圧制御トランジスタの動作制御を行う第1制御回路部と、
前記出力電圧が所定値以上変動した場合に、所定の時間、前記第1制御信号に関係なく前記出力電圧制御トランジスタに対して出力電流を増加させる、前記出力電圧の変動に対して前記第1制御回路部よりも応答速度が速い第2制御回路部と、
を備え、
前記第2制御回路部は、
入力された第2制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧が入力され、他方の入力端の電圧が該バイアス電圧になるように前記第2制御信号を出力して、該制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備え、
前記差動増幅回路は、差動対を構成する一方のトランジスタの電流駆動能力が設定可能であり、該電流駆動能力が可変設定されることによって前記所定値の設定が行われるものである。
制御電極が、前記コンデンサが接続された前記入力端をなす第1トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第2トランジスタと、
制御電極が該第2トランジスタの制御電極に接続された第3トランジスタ及び該第3トランジスタに直列に接続されたトリミング用ヒューズからなる1つ以上の直列回路と、
で構成され、
前記直列回路は、第2トランジスタと並列に接続され、選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われるようにした。
制御電極が、前記コンデンサが接続された前記入力端をなす第1トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第2トランジスタと、
該第2トランジスタと直列に接続された1つ以上の抵抗と、
該抵抗に対応して並列に接続されたトリミング用ヒューズと、
で構成され、
選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における定電圧回路の構成例を示した図である。
図1において、定電圧回路1は、所定の機能を有する半導体装置に集積されており、入力電圧として入力端子INに入力された電源電圧Vddから所定の定電圧を生成し出力電圧Voutとして出力端子OUTから出力する。出力端子OUTと接地電圧との間には負荷10が接続されている。
また、演算増幅回路AMP2の2つの入力端の間には抵抗R3が接続されていることから、定電圧回路1の出力電圧Voutが安定している状態のときは、演算増幅回路AMP2における2つの入力端の電位は同じになる。このため、演算増幅回路AMP2の出力電圧Vo2は、入力のオフセット電圧によって大きく変動する。
図2において、演算増幅回路AMP2は、PMOSトランジスタM21〜M25、NMOSトランジスタM26,M27及びヒューズF1,F2で構成されている。PMOSトランジスタM22及びM23は差動対をなし、NMOSトランジスタM26及びM27はカレントミラー回路を形成して該差動対の負荷をなしている。NMOSトランジスタM26及びM27において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はNMOSトランジスタM27のドレインに接続されている。また、NMOSトランジスタM26のドレインはPMOSトランジスタM22のドレインに、NMOSトランジスタM27のドレインはPMOSトランジスタM23のドレインにそれぞれ接続されている。
図3において、演算増幅回路AMP2は、PMOSトランジスタM21〜M23、NMOSトランジスタM26,M27、抵抗R24、R25及びヒューズF1,F2で構成されている。PMOSトランジスタM22及びM23は差動対をなし、NMOSトランジスタM26及びM27はカレントミラー回路を形成して該差動対の負荷をなしている。NMOSトランジスタM26及びM27において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はNMOSトランジスタM27のドレインに接続されている。また、NMOSトランジスタM26のドレインはPMOSトランジスタM22のドレインに、NMOSトランジスタM27のドレインはPMOSトランジスタM23のドレインにそれぞれ接続されている。
2,5 基準電圧発生回路
3 交流増幅回路
10 負荷
M1 出力電圧制御トランジスタ
M2,M26,M27 NMOSトランジスタ
AMP1,AMP2 演算増幅回路
R1〜R3,R24,R25 抵抗
C1 カップリングコンデンサ
M21〜M25 PMOSトランジスタ
F1,F2 ヒューズ
Claims (8)
- 入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された第1制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御トランジスタと、
前記出力端子から出力される出力電圧が所定の電圧になるように前記第1制御信号を出力して出力電圧制御トランジスタの動作制御を行う第1制御回路部と、
前記出力電圧が所定値以上変動した場合に、所定の時間、前記第1制御信号に関係なく出力電圧制御トランジスタに対して出力電流を増加させる、前記出力電圧の変動に対して第1制御回路部よりも応答速度が速い第2制御回路部と、
を備え、
前記第2制御回路部は、
入力された第2制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧が入力され、他方の入力端の電圧が該バイアス電圧になるように前記第2制御信号を出力して、該制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備え、
前記差動増幅回路は、差動対を構成する一方のトランジスタの電流駆動能力が設定可能であり、該電流駆動能力が可変設定されることによって前記所定値の設定が行われることを特徴とする定電圧回路。 - 前記差動増幅回路は、差動対を構成する前記一方のトランジスタの電流駆動能力を他方のトランジスタの電流駆動能力と異なるように設定されてオフセット電圧が設けられることを特徴とする請求項1記載の定電圧回路。
- 前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第1トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第2トランジスタと、
制御電極が該第2トランジスタの制御電極に接続された第3トランジスタ及び該第3トランジスタに直列に接続されたトリミング用ヒューズからなる1つ以上の直列回路と、
で構成され、
前記直列回路は、第2トランジスタと並列に接続され、選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われることを特徴とする請求項1又は2記載の定電圧回路。 - 前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第1トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第2トランジスタと、
該第2トランジスタと直列に接続された1つ以上の抵抗と、
該抵抗に対応して並列に接続されたトリミング用ヒューズと、
で構成され、
選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われることを特徴とする請求項1又は2記載の定電圧回路。 - 入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路を有する半導体装置において、
前記定電圧回路は、
入力された第1制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御トランジスタと、
前記出力端子から出力される出力電圧が所定の電圧になるように前記第1制御信号を出力して出力電圧制御トランジスタの動作制御を行う第1制御回路部と、
前記出力電圧が所定値以上変動した場合に、所定の時間、前記第1制御信号に関係なく前記出力電圧制御トランジスタに対して出力電流を増加させる、前記出力電圧の変動に対して前記第1制御回路部よりも応答速度が速い第2制御回路部と、
を備え、
前記第2制御回路部は、
入力された第2制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧が入力され、他方の入力端の電圧が該バイアス電圧になるように前記第2制御信号を出力して、該制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備え、
前記差動増幅回路は、差動対を構成する一方のトランジスタの電流駆動能力が設定可能であり、該電流駆動能力が可変設定されることによって前記所定値の設定が行われることを特徴とする半導体装置。 - 前記差動増幅回路は、差動対を構成する前記一方のトランジスタの電流駆動能力を他方のトランジスタの電流駆動能力と異なるように設定されてオフセット電圧が設けられることを特徴とする請求項5記載の半導体装置。
- 前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第1トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第2トランジスタと、
制御電極が該第2トランジスタの制御電極に接続された第3トランジスタ及び該第3トランジスタに直列に接続されたトリミング用ヒューズからなる1つ以上の直列回路と、
で構成され、
前記直列回路は、第2トランジスタと並列に接続され、選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われることを特徴とする請求項5又は6記載の半導体装置。 - 前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第1トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第2トランジスタと、
該第2トランジスタと直列に接続された1つ以上の抵抗と、
該抵抗に対応して並列に接続されたトリミング用ヒューズと、
で構成され、
選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われることを特徴とする請求項5又は6記載の半導体装置。
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