JP4838573B2 - 安定化電源回路 - Google Patents
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Description
本発明は、安定化電源回路に係り、特に、低飽和動作が可能な安定化電源回路における出力特性の安定化等を図ったものに関する。
従来、この種の電源回路としては、例えば、図７に示されたような回路構成を有し、低飽和動作（ＬＤＯ）を可能として安定化電圧を出力するよう構成されたものが公知・周知となっている。
以下、図７を参照しつつ、かかる従来の安定化電源回路（以下「ＬＤＯレギュレータ回路」と称す）について説明する。
このＬＤＯレギュレータ回路は、基準電圧ＶREFを出力する基準電圧源１Ａを内部に有し、２つの帰還抵抗器（図７においては、それぞれ「Ｒ２」、「Ｒ３」と表記）２２Ａ，２３Ａによって出力端子５８Ａの電圧が分圧されて得られた帰還信号電圧と前述の基準電圧ＶREFとの差が誤差増幅器（図７においては「ＯＰ」と表記）２Ａにより増幅されて、第２のトランジスタ（図７においては「Ｔｒ２」と表記）１２Ａで増幅された後、出力用の第１のトランジスタ（図７においては「Ｔｒ１」と表記）１１Ａのゲートへ印加されることで、出力電圧が所定値となるように構成されたものとなっている。
以下、図７を参照しつつ、かかる従来の安定化電源回路（以下「ＬＤＯレギュレータ回路」と称す）について説明する。
このＬＤＯレギュレータ回路は、基準電圧ＶREFを出力する基準電圧源１Ａを内部に有し、２つの帰還抵抗器（図７においては、それぞれ「Ｒ２」、「Ｒ３」と表記）２２Ａ，２３Ａによって出力端子５８Ａの電圧が分圧されて得られた帰還信号電圧と前述の基準電圧ＶREFとの差が誤差増幅器（図７においては「ＯＰ」と表記）２Ａにより増幅されて、第２のトランジスタ（図７においては「Ｔｒ２」と表記）１２Ａで増幅された後、出力用の第１のトランジスタ（図７においては「Ｔｒ１」と表記）１１Ａのゲートへ印加されることで、出力電圧が所定値となるように構成されたものとなっている。
このような従来のＬＤＯレギュレータ回路においては、出力端子５８Ａとグランドとの間に、出力電圧の安定化用コンデンサ（図７においては「ＣL」と表記）５Ａを設け、それにより出力端子５８Ａにおいて発生する極を利用して出力電圧の安定化と共に、急激な負荷変動に対する出力電圧の平滑化が図られるようにしてある。なお、図７において、符号２５Ａは、安定化用コンデンサＣLの等価直列抵抗である。
図８には、図７において点線で囲まれた部分の小信号等価回路図が示されており、以下、同図を参照しつつ、この従来のＬＤＯレギュレータ回路の小信号動作における回路特性について説明する。
図８において、図７に示された第１及び第２のトランジスタ１１Ａ，１２Ａは、小信号におけるトランスコンダクタを表す電流源４１Ａ，４２Ａに置き換えられている。ここで、第２のトランジスタ１２Ａは、第１のトランジスタ１１Ａに比較してその素子面積が非常に小さいものであるため、そのドレイン・ソース間の寄生容量は無視されたものとなっている。帰還抵抗器２２Ａ，２３Ａは、便宜上、その抵抗値をＲ２、Ｒ３で表すと共に、負荷抵抗器２５Ａの抵抗値もＲLで表すとすると、Ｒ２＋Ｒ３≫ＲLであり、その周波数特性に与える影響は小さいため、無視できるものとする。
また、図８において、ｇm1（符号４１Ａ）は、第１のトランジスタ１１Ａのトランスコンダクタンス、ｇm2（符号４２Ａ）は、第２のトランジスタ１２Ａのトランスコンダクタンス、ＲLは、負荷抵抗器２４Ａの抵抗値、Ｒo2（符号２７Ａ）は、第２のトランジスタ１２Ａのドレイン・ソース間出力抵抗値、Ｃ1（符号５１Ａ）は、第１のトランジスタ１１Ａのゲート・ドレイン間寄生容量、Ｃ2（符号５３Ａ）は、第１のトランジスタ１１Ａのゲート・ソース間寄生容量、ＣLは、安定化用コンデンサ５Ａの容量値を表している。
図８において、図７に示された第１及び第２のトランジスタ１１Ａ，１２Ａは、小信号におけるトランスコンダクタを表す電流源４１Ａ，４２Ａに置き換えられている。ここで、第２のトランジスタ１２Ａは、第１のトランジスタ１１Ａに比較してその素子面積が非常に小さいものであるため、そのドレイン・ソース間の寄生容量は無視されたものとなっている。帰還抵抗器２２Ａ，２３Ａは、便宜上、その抵抗値をＲ２、Ｒ３で表すと共に、負荷抵抗器２５Ａの抵抗値もＲLで表すとすると、Ｒ２＋Ｒ３≫ＲLであり、その周波数特性に与える影響は小さいため、無視できるものとする。
また、図８において、ｇm1（符号４１Ａ）は、第１のトランジスタ１１Ａのトランスコンダクタンス、ｇm2（符号４２Ａ）は、第２のトランジスタ１２Ａのトランスコンダクタンス、ＲLは、負荷抵抗器２４Ａの抵抗値、Ｒo2（符号２７Ａ）は、第２のトランジスタ１２Ａのドレイン・ソース間出力抵抗値、Ｃ1（符号５１Ａ）は、第１のトランジスタ１１Ａのゲート・ドレイン間寄生容量、Ｃ2（符号５３Ａ）は、第１のトランジスタ１１Ａのゲート・ソース間寄生容量、ＣLは、安定化用コンデンサ５Ａの容量値を表している。
そして、かかる等価回路において、第２のトランジスタ１２Ａのゲートへの入力信号をｖｉ、出力端子５８Ａにおける出力電圧信号をｖｏとすると、ｖｉからｖｏへの伝達関数は下記する式１によって表される。
ｖｏ（ｓ）／ｖｉ（ｓ）＝ｇm2・Ｒo2・ＲL（ｇm1−ｓ・Ｃ1）／［１＋ｓ・Ｒo2・ＲL・ｇm1・Ｃ1＋ｓ２・Ｒo2・ＲL・｛Ｃ2・ＣL＋(Ｃ2＋ＣL)・Ｃ1｝］・・・式１
なお、式１において、ｓはラプラス演算子である。
式１の伝達関数の分母は、ラプラス演算子ｓの２次式となっているため、２つの極となる周波数を有するが、一般にｇm1とＲo2の値が大きく、それら２つの極の周波数が離れている場合、低い周波数側の極Ｐ1は、下記する式で近似される。
Ｐ1≒−１／（ｇm1・Ｒo2・ＲL・Ｃ1）・・・式２
そして、ＬＤＯレギュレータ回路の出力段におけるゲインは、この式２によって求められる周波数ｆp1から低下し始める。この周波数ｆp1において、入力信号ｖｉに対する出力電圧ｖｏの位相は４５°遅れとなり、ｆp1の１０倍の周波数においては、ほぼ９０°の位相遅れが発生する。なお、周波数ｆp1は、具体的には、下記する式によって求められるものである。
ｆp1 ＝｜Ｐ1｜／２π＝１／（２π・ｇm1・Ｒo2・ＲL・Ｃ1）・・・式３
この式３から、周波数ｆp1は、出力用の第１のトランジスタ１１Ａを駆動する駆動段の出力抵抗であるＲo2とゲート・ドレイン間の寄生容量Ｃ1のミラー効果を考慮した値である（Ｃ1・ｇm1・ＲL）により定まるということが言える。すなわち、これらの積が大きいほど、入力信号ｖｉに対する出力電圧信号ｖｏの位相が、より低い周波数から遅れ始めることになる。
また上述した２つの極の内、高い周波数側の他方の極は、出力端子５８Ａのインピーダンスと、安定化用コンデンサ５Ａの容量値により定まり、下記する式で表される。
Ｐ2≒−１／（ＣL・Ｚo）・・・式４
ｆp2＝１／（２π・ＣL・Ｚo）・・・式５
ここで、Ｚoは、ＬＤＯレギュレータ回路の出力端子インピーダンスであり、負荷抵抗値ＲLと第１のトランジスタ１１Ａのドレイン出力インピーダンスＺo1との並列合成インピーダンスとして求められるもので、具体的には、Ｚo＝ＲL・Ｚo1／（ＲL＋Ｚo1）として求められる。
第１のトランジスタ１１Ａのドレイン出力インピーダンスＺo1は、出力端子５８Ａの電圧がＣ1を介して第１のトランジスタ１１Ａのゲートに帰還されるため、周波数が上がるに従い減少し、最終的には−１／ｇm1に近づく。しかし、ここでは、周波数が低い場合に着目し、Ｚo1≫ＲLとする。このため、出力インピーダンスは、ほぼ負荷抵抗器ＲLの抵抗値に近い値となる。
第１のトランジスタ１１Ａのドレイン出力インピーダンスＺo1は、出力端子５８Ａの電圧がＣ1を介して第１のトランジスタ１１Ａのゲートに帰還されるため、周波数が上がるに従い減少し、最終的には−１／ｇm1に近づく。しかし、ここでは、周波数が低い場合に着目し、Ｚo1≫ＲLとする。このため、出力インピーダンスは、ほぼ負荷抵抗器ＲLの抵抗値に近い値となる。
この第２の極Ｐ2によってもゲインの低下と、９０°の位相遅れが発生する。このため、入力信号ｖｉの周波数が上がるに従い、出力電圧ｖｏの位相は、入力信号ｖｉに対して１８０°遅れることになる。
上述した式３及び式５で表されるｆp1及びｆp2は、負荷抵抗器２４Ａの値により変化し、その値が大きい場合には、低い周波数に移動するということができる。このため、低い周波数において、帰還信号電圧の位相が１８０°遅れ、その結果、ＬＤＯレギュレータが発振する場合がある。
上述した式３及び式５で表されるｆp1及びｆp2は、負荷抵抗器２４Ａの値により変化し、その値が大きい場合には、低い周波数に移動するということができる。このため、低い周波数において、帰還信号電圧の位相が１８０°遅れ、その結果、ＬＤＯレギュレータが発振する場合がある。
この現象は、特に、安定化用コンデンサ５Ａに等価直列抵抗が小さい積層セラミックコンデンサを使用した場合に問題となる。すなわち、通常は、実際のコンデンサは等価直列抵抗を有しており、この抵抗成分とコンデンサの容量とにより伝達関数がゼロとなる周波数が定まる。図７の構成における等価直列抵抗（ＥＳＲ）２５Ａの抵抗値をＲESRとし、安定化用コンデンサ５Ａの容量値をＣLとする、ゼロ点の周波数ｆz1は下記する式により表される。
ｆz1 ＝１／（２π・ＲESR・ＣL）・・・式６
したがって、等価直列抵抗ＥＳＲの抵抗値が高いと、ゼロ点の周波数が低くなる。このゼロ点の効果は、帰還信号電圧の位相の遅れを戻すように作用し、先に述べた極による位相の遅れを打ち消すように働くため、出力電圧は安定するが、等価直列抵抗が小さいときには、その周波数が高くなり、低い周波数においてはゼロ点による極打ち消しの効果は得られない。また、特に、負荷抵抗器２５Ａの値が大きい場合、すなわち、出力電流が小さい場合には、極となる周波数が低くなるため、さらにその効果は得られなくなり、出力電圧は不安定になり易くなる。
このように、従来のＬＤＯレギュレータ回路においては、安定化用コンデンサ５Ａに積層セラミックコンデンサを使用した場合、出力電流が数ｍＡ以下の小さな負荷状態で使用すると、回路が発振状態となり、安定した出力電圧が得られないという問題があった。
このような問題を解決する方策として、本願出願人は、図９に示されたような位相補償回路を備えた安定化電源回路を提案している（特願２００４−１３４９３６号）。すなわち、この回路は、出力端子において発生する極により帰還信号電圧の位相が遅れるのを防ぐため、コンデンサ５４を介して出力端子を経由しない帰還信号経路を設け、それによって出力電圧の安定化を図るようにしたものである。
しかしながら、この様な位相補償回路を用いても、負荷抵抗器ＲLの値が大きい場合には、先に述べたｆp1及びｆp2が低くなるため、コンデンサ５４の容量値を大きくしなければ十分な効果が得られないという欠点がある。また、この種の位相補償回路を備えた安定化電源回路は、例えば、特許文献１にも開示されている。
このような問題を解決する方策として、本願出願人は、図９に示されたような位相補償回路を備えた安定化電源回路を提案している（特願２００４−１３４９３６号）。すなわち、この回路は、出力端子において発生する極により帰還信号電圧の位相が遅れるのを防ぐため、コンデンサ５４を介して出力端子を経由しない帰還信号経路を設け、それによって出力電圧の安定化を図るようにしたものである。
しかしながら、この様な位相補償回路を用いても、負荷抵抗器ＲLの値が大きい場合には、先に述べたｆp1及びｆp2が低くなるため、コンデンサ５４の容量値を大きくしなければ十分な効果が得られないという欠点がある。また、この種の位相補償回路を備えた安定化電源回路は、例えば、特許文献１にも開示されている。
ところで、近年、携帯電話等の通信機器の小型化、高性能化に伴い、これまで以上に電源回路部分にも小型化、高性能化が要求されつつあり、上述したように、出力電圧の安定化用のコンデンサとしては、ＥＳＲが小さく、小型な積層セラミックコンデンサの使用の要求が高まりつつある。
しかしながら、上述のようなＬＤＯレギュレータ回路にあって、安定化用コンデンサとして積層セラミックコンデンサを用いた場合は、負荷抵抗が大きく、出力端子からの流出電流が小さいと、低い周波数で帰還信号電圧の位相が１８０°遅れることにより、回路が発振状態となり、出力端子電圧が不安定になるという問題があった。
しかしながら、上述のようなＬＤＯレギュレータ回路にあって、安定化用コンデンサとして積層セラミックコンデンサを用いた場合は、負荷抵抗が大きく、出力端子からの流出電流が小さいと、低い周波数で帰還信号電圧の位相が１８０°遅れることにより、回路が発振状態となり、出力端子電圧が不安定になるという問題があった。
また、携帯電話の機能の充実と共に、その消費電力が増加する傾向にあり、そのためＬＤＯレギュレータ回路にも、出力電流の増大が求められつつある。このため、ＬＤＯレギュレータ回路の出力用のトランジスタを大型化する必要があり、結果として出力用のトランジスタのゲート・ドレイン間の寄生容量の増大を招き、より低い周波数でＬＤＯレギュレータ回路の帰還信号電圧の位相が１８０°遅れてしまい、位相補償をより困難にしている。
本発明は、上記実状に鑑みてなされたもので、等価直列抵抗が小さなセラミックコンデンサを安定化用のコンデンサとして使用しても、出力電流の大きさに関わらず安定した出力電圧を得ることができる安定化電源回路を提供するものである。
上記本発明の目的を達成するため、本発明に係る安定化電源回路は、
出力電圧が分圧された帰還信号電圧と基準電圧とが比較されて、その比較結果に基づいて前記出力電圧が所定の出力状態となるよう制御可能に構成されてなる安定化電源回路であって、
外部負荷へ出力電流の供給を行う出力用の第１のトランジスタと、
前記第１のトランジスタよりも小さなアスペクト比を有し、前記第１のトランジスタと並列接続された第２のトランジスタとが設けられ、
前記第１のトランジスタのゲート電圧又はベース電圧と、前記第２のトランジスタのゲート電圧又はベース電圧が、定常的に一定の電位差に保持されると共に、前記第２のトランジスタのゲート電圧又はベース電圧は、前記第１のトランジスタのゲート電圧又はベース電圧に対して、前記第２のトランジスタを順方向にバイアスするよう設定され、定常状態において、前記第２のトランジスタのゲート・ソース間電位差又はベース・コレクタ間電位差が、前記第１のトランジスタのゲート・ソース間電位差又はベース・コレクタ間電位差よりも常に大となるよう構成されてなるものである。
上記構成において、ゲート同士又はベース同士及びソース同士又はエミッタ同士がそれぞれ接続された第３及び第４のトランジスタが設けられ、
前記第３のトランジスタのドレイン又はコレクタは前記第１のトランジスタのゲート又はベースに、前記第４のトランジスタのドレイン又はコレクタは前記第２のトランジスタのゲート又はベースに、それぞれ接続されると共に、前記第３及び第４のトランジスタのドレイン又はコレクタは第１の抵抗器を介して接続される一方、前記第４のトランジスタのドレイン又はコレクタとグランドとの間には定電流源が設けられてなるように構成しても好適である。
また、先の構成において、ゲート同士又はベース同士とソース同士又はエミッタ同士がそれぞれ接続された第３及び第４のトランジスタが設けられ、
前記第３のトランジスタのドレイン又はコレクタは前記第１のトランジスタのゲート又はベースに、前記第４のトランジスタのドレイン又はコレクタは前記第２のトランジスタのゲート又はベースに、それぞれ接続されると共に、前記第３及び第４のトランジスタのドレイン又はコレクタは第１の抵抗器を介して接続される一方、
前記第３のトランジスタのドレイン又はコレクタとグランドとの間には第１の定電流源が、前記第４のトランジスタのドレイン又はコレクタとグランドとの間には第２の定電流源が、それぞれ設けられてなるように構成しても好適である。
さらに、先の構成において、第１のトランジスタと前記第２のトランジスタは、その閾値電圧が異なるものとしても好適である。
またさらに、先の構成において、第２のトランジスタの基板電位を、前記第１のトランジスタの基板電位に対して一定電位差となるよう構成しても好適である。
出力電圧が分圧された帰還信号電圧と基準電圧とが比較されて、その比較結果に基づいて前記出力電圧が所定の出力状態となるよう制御可能に構成されてなる安定化電源回路であって、
外部負荷へ出力電流の供給を行う出力用の第１のトランジスタと、
前記第１のトランジスタよりも小さなアスペクト比を有し、前記第１のトランジスタと並列接続された第２のトランジスタとが設けられ、
前記第１のトランジスタのゲート電圧又はベース電圧と、前記第２のトランジスタのゲート電圧又はベース電圧が、定常的に一定の電位差に保持されると共に、前記第２のトランジスタのゲート電圧又はベース電圧は、前記第１のトランジスタのゲート電圧又はベース電圧に対して、前記第２のトランジスタを順方向にバイアスするよう設定され、定常状態において、前記第２のトランジスタのゲート・ソース間電位差又はベース・コレクタ間電位差が、前記第１のトランジスタのゲート・ソース間電位差又はベース・コレクタ間電位差よりも常に大となるよう構成されてなるものである。
上記構成において、ゲート同士又はベース同士及びソース同士又はエミッタ同士がそれぞれ接続された第３及び第４のトランジスタが設けられ、
前記第３のトランジスタのドレイン又はコレクタは前記第１のトランジスタのゲート又はベースに、前記第４のトランジスタのドレイン又はコレクタは前記第２のトランジスタのゲート又はベースに、それぞれ接続されると共に、前記第３及び第４のトランジスタのドレイン又はコレクタは第１の抵抗器を介して接続される一方、前記第４のトランジスタのドレイン又はコレクタとグランドとの間には定電流源が設けられてなるように構成しても好適である。
また、先の構成において、ゲート同士又はベース同士とソース同士又はエミッタ同士がそれぞれ接続された第３及び第４のトランジスタが設けられ、
前記第３のトランジスタのドレイン又はコレクタは前記第１のトランジスタのゲート又はベースに、前記第４のトランジスタのドレイン又はコレクタは前記第２のトランジスタのゲート又はベースに、それぞれ接続されると共に、前記第３及び第４のトランジスタのドレイン又はコレクタは第１の抵抗器を介して接続される一方、
前記第３のトランジスタのドレイン又はコレクタとグランドとの間には第１の定電流源が、前記第４のトランジスタのドレイン又はコレクタとグランドとの間には第２の定電流源が、それぞれ設けられてなるように構成しても好適である。
さらに、先の構成において、第１のトランジスタと前記第２のトランジスタは、その閾値電圧が異なるものとしても好適である。
またさらに、先の構成において、第２のトランジスタの基板電位を、前記第１のトランジスタの基板電位に対して一定電位差となるよう構成しても好適である。
本発明によれば、定常状態において補助用の第２のＭＯＳトランジスタのゲート・ソース間電位差を、出力用の第１のＭＯＳトランジスタのゲート・ソース間電位差よりも常に大きくできるので、出力電流が小さい領域において、第１のＭＯＳトランジスタのゲート・ソース間電位差が小さくなると、その出力電流の大半を第２のＭＯＳトランジスタが負担し、第１のＭＯＳトランジスタは回路動作に殆ど関与しなくなるようにすることができる。そして、第２のＭＯＳトランジスタは第１のＭＯＳトランジスタに比して、その素子サイズが小さく設定されるため、そのゲート・ドレイン間における寄生容量も素子サイズに応じて小さくなるため、回路への入力信号と出力信号の伝達関数から求められる２つの極の内、低い周波数側の極の周波数が高くなり、低い周波数における従来のような帰還信号電圧の位相の１８０°の遅れを防止することができ、発振状態を生ずることがなく安定した回路動作を得ることができる。
また、負荷抵抗が小さく、出力電流が大きい場合には、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの電流比率が変化し、出力電流の大半を第１のＭＯＳトランジスタが負担し、第２のＭＯＳトランジスタは回路動作に殆ど影響を与えなくなるため、従来と同様な回路動作を得ることができる。
したがって、出力端子に接続する安定化用のコンデンサとして等価直列抵抗の小さなセラミックコンデンサ等を用いても、出力電流が数μＡと小さい場合から、数Ａ程度の大きな場合まで安定した出力電圧を得ることができるという効果を奏するものである。
また、負荷抵抗が小さく、出力電流が大きい場合には、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの電流比率が変化し、出力電流の大半を第１のＭＯＳトランジスタが負担し、第２のＭＯＳトランジスタは回路動作に殆ど影響を与えなくなるため、従来と同様な回路動作を得ることができる。
したがって、出力端子に接続する安定化用のコンデンサとして等価直列抵抗の小さなセラミックコンデンサ等を用いても、出力電流が数μＡと小さい場合から、数Ａ程度の大きな場合まで安定した出力電圧を得ることができるという効果を奏するものである。
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
また、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における安定化電源回路の基本回路構成例について、図１を参照しつつ説明する。
この図１に示された本発明の実施の形態における安定化電源回路の基本回路は、演算増幅器などを用いてなる誤差増幅器（図１においては「ＯＰ」と表記）２と、基準電圧源１と、出力用の第１のＭＯＳトランジスタ（図１においては「Ｔｒ１」と表記）１１と、出力補助用の第２のＭＯＳトランジスタ（図１においては「Ｔｒ２」と表記）１２とを主たる構成要素として構成されたものとなっている。
また、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における安定化電源回路の基本回路構成例について、図１を参照しつつ説明する。
この図１に示された本発明の実施の形態における安定化電源回路の基本回路は、演算増幅器などを用いてなる誤差増幅器（図１においては「ＯＰ」と表記）２と、基準電圧源１と、出力用の第１のＭＯＳトランジスタ（図１においては「Ｔｒ１」と表記）１１と、出力補助用の第２のＭＯＳトランジスタ（図１においては「Ｔｒ２」と表記）１２とを主たる構成要素として構成されたものとなっている。
回路の具体的な接続を説明すれば、まず、誤差増幅器２の反転入力端子には、出力電圧ＶREFを出力する基準電圧源１が接続される一方、その出力端子は第１のＭＯＳトランジスタ１１のゲートに接続されると共に、定電圧Ｖ１を出力する電圧源３１の正極側に接続されている。そして、この電圧源３１の負極側は第２のＭＯＳトランジスタ１２のゲートに接続されたものとなっている。
第１及び第２のＭＯＳトランジスタ１１，１２は、ソースが共に電源端子５７に接続されており、電源電圧ＶDDが印加されるようになっている一方、ドレインが相互に接続されて出力端子５８に接続されると共に、このドレイン同士の接続点とグランドとの間には、第１の帰還抵抗器（図１においては「Ｒ２」と表記）２２と第２の帰還抵抗器（図１においては「Ｒ３」と表記）２３が直列接続されて設けられている。そして、第１の帰還抵抗器２２と第２の帰還抵抗器２３の相互の接続点は、誤差増幅器２の非反転入力端子に接続されており、出力電圧の分圧電圧が帰還信号電圧としてその非反転入力端子へ印加されるようになっている。
第１及び第２のＭＯＳトランジスタ１１，１２は、ソースが共に電源端子５７に接続されており、電源電圧ＶDDが印加されるようになっている一方、ドレインが相互に接続されて出力端子５８に接続されると共に、このドレイン同士の接続点とグランドとの間には、第１の帰還抵抗器（図１においては「Ｒ２」と表記）２２と第２の帰還抵抗器（図１においては「Ｒ３」と表記）２３が直列接続されて設けられている。そして、第１の帰還抵抗器２２と第２の帰還抵抗器２３の相互の接続点は、誤差増幅器２の非反転入力端子に接続されており、出力電圧の分圧電圧が帰還信号電圧としてその非反転入力端子へ印加されるようになっている。
なお、本発明の実施の形態において、第１及び第２のＭＯＳトランジスタ１１，１２は、ＰチャンネルＭＯＳトランジスタが用いられている。
また、第２のＭＯＳトランジスタ１２は、ゲートのアスペクト比が第１のＭＯＳトランジスタ１１より小さいものが用いられるものとなっている。
また、第２のＭＯＳトランジスタ１２は、ゲートのアスペクト比が第１のＭＯＳトランジスタ１１より小さいものが用いられるものとなっている。
そして、出力端子５８とグランドとの間には、出力電圧の安定化のため、安定化用コンデンサ（図１においては「ＣL」と表記）５が接続される。なお、このコンデンサ５は等価直列抵抗（図１においては「ＥＳＲ」と表記）２５を有しており、図１においては点線で表示されている。
また、出力端子５８には、負荷抵抗器（図１においては「ＲL」と表記）２４が接続されている。
また、出力端子５８には、負荷抵抗器（図１においては「ＲL」と表記）２４が接続されている。
かかる構成における安定化電源回路は、誤差増幅器２において、基準電圧ＶREFと非反転入力端子へ印加された帰還信号電圧としての出力電圧の分圧電圧との差が増幅され、その増幅出力によって第１のＭＯＳトランジスタ１１が駆動される。一方、第２のＭＯＳトランジスタ１２は、定常状態においては、第１のＭＯＳトランジスタ１１のゲート電圧より定電圧Ｖ１分だけ低い電圧に維持されて駆動されると共に、過渡的にはそれぞれ独立して駆動されて、出力電圧が所定電圧となるよう動作するものである。
より詳細な回路動作については、図１に示された基本回路構成をより具体化した回路例が示された図２を参照しつつ説明することとする。
以下、図２を参照しつつ第１の具体回路構成例における安定化電源回路について説明する。
この第１の具体回路構成例における安定化電源回路は、図１に示された基本回路に対して、さらに、主たる構成要素として第３及び第４のＭＯＳトランジスタ（図２においては、それぞれ「Ｔｒ３」、「Ｔｒ４」と表記）１３，１４が付加されたものである。
以下、図２を参照しつつ第１の具体回路構成例における安定化電源回路について説明する。
この第１の具体回路構成例における安定化電源回路は、図１に示された基本回路に対して、さらに、主たる構成要素として第３及び第４のＭＯＳトランジスタ（図２においては、それぞれ「Ｔｒ３」、「Ｔｒ４」と表記）１３，１４が付加されたものである。
まず、具体的な回路接続について説明する。なお、第１及び第２のＭＯＳトランジスタ１１，１２相互の接続、第１のＭＯＳトランジスタ１１のドレイン、ソース側における接続については、図１に示された基本構成例と同様であるので、以下、異なる点を中心に説明することとする。
この回路においては、第１のＭＯＳトランジスタ１１の駆動用として第３のＭＯＳトランジスタ１３が、また、第２のＭＯＳトランジスタ１２の駆動用として第４のＭＯＳトランジスタ１４が、それぞれ設けられている。
この回路においては、第１のＭＯＳトランジスタ１１の駆動用として第３のＭＯＳトランジスタ１３が、また、第２のＭＯＳトランジスタ１２の駆動用として第４のＭＯＳトランジスタ１４が、それぞれ設けられている。
そして、第３及び第４のＭＯＳトランジスタ１３，１４のゲートには、誤差増幅器２の出力端子が接続される一方、それぞれのソースは共に電源端子５７に接続されたものとなっている。
また、第３のＭＯＳトランジスタ１３のドレインと第４のＭＯＳトランジスタ１４のドレインとの間には、第１の抵抗器（図２においては「Ｒ１」と表記）２１が接続されると共に、第３のＭＯＳトランジスタ１３のドレインは、第１のＭＯＳトランジスタ１１のゲートに、また、第４のＭＯＳトランジスタ１４のドレインは第２のＭＯＳトランジスタ１２のゲートに、それぞれ接続されている。
また、第３のＭＯＳトランジスタ１３のドレインと第４のＭＯＳトランジスタ１４のドレインとの間には、第１の抵抗器（図２においては「Ｒ１」と表記）２１が接続されると共に、第３のＭＯＳトランジスタ１３のドレインは、第１のＭＯＳトランジスタ１１のゲートに、また、第４のＭＯＳトランジスタ１４のドレインは第２のＭＯＳトランジスタ１２のゲートに、それぞれ接続されている。
さらに、第３のＭＯＳトランジスタ１３のドレインとグランドとの間には、第１の定電流源（図２においては「Ｉ１」と表記）３が、また、第４のＭＯＳトランジスタ１４のドレインとグランドとの間には、第２の定電流源（図２においては「Ｉ２」と表記）４が、それぞれ設けられている。
なお、この構成例において、第３及び第４のＭＯＳトランジスタ１３，１４は、第１及び第２のＭＯＳトランジスタ１１，１２同様、ＰチャンネルＭＯＳトランジスタが用いられたものとなっている。
なお、この構成例において、第３及び第４のＭＯＳトランジスタ１３，１４は、第１及び第２のＭＯＳトランジスタ１１，１２同様、ＰチャンネルＭＯＳトランジスタが用いられたものとなっている。
また、第３及び第４のＭＯＳトランジスタ１３，１４は、そのゲート幅及び長さが同一のものとなっている。
さらに、第１の定電流源３の出力電流値ＩS1と第２の定電流源４の出力電流値ＩS2は、下記するように設定されたものとなっている。
さらに、第１の定電流源３の出力電流値ＩS1と第２の定電流源４の出力電流値ＩS2は、下記するように設定されたものとなっている。
ＩS1：ＩS2＝１：Ｋ
かかる構成において、第３のＭＯＳトランジスタ１３と第４のＭＯＳトランジスタ１４のゲート・ソース間電位差は等しく、また、上述したように双方のトランジスタサイズが同一であるため、ドレイン・ソース間電位差が十分確保される。このため、これら第３及び第４のＭＯＳトランジスタ１３，１４が飽和領域で動作する場合、ほぼ等しいドレイン電流が流れることとなる。しかしながら、第３及び第４のＭＯＳトランジスタ１３，１４にそれぞれ流れる定電流源３，４からの電流値は異なるため、第１の定電流源３と第２の定電流源４の間に接続された第１の抵抗器２１には、その差分の電流が流れ、その結果、定常状態においては、第１の抵抗器２１には下記する式で表される電位差ＶR1が生ずる。
ＶR1 ＝Ｒ1・ＩR1＝Ｒ1・｛（Ｋ−１）／２｝・ＩS1・・・式７
ここで、ＶR1は第１の抵抗器２１の両端に生ずる電位差、Ｒ1は第１の抵抗器２１の抵抗値、ＩR1は第１の抵抗器２１を流れる電流である。
また、第１のＭＯＳトランジスタ１１と第２のトランジスタ１２は、共にＭＯＳ電界効果トランジスタであるため、定常状態においては、そのゲートに流入する電流は殆ど無い。このため、定常状態においては、第３及び第４のＭＯＳトランジスタ１３，１４が飽和領域で動作する限りにおいては、第１及び第２の定電流源３，４のそれぞれの出力電流値及びその比が一定である限り、上述の式７におけるＶR1は、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のゲート電位によらず一定である。したがって、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２は、そのゲート電圧が、常に一定の電位差に保たれた状態で駆動されることとなる。
また、第１のＭＯＳトランジスタ１１と第２のトランジスタ１２は、共にＭＯＳ電界効果トランジスタであるため、定常状態においては、そのゲートに流入する電流は殆ど無い。このため、定常状態においては、第３及び第４のＭＯＳトランジスタ１３，１４が飽和領域で動作する限りにおいては、第１及び第２の定電流源３，４のそれぞれの出力電流値及びその比が一定である限り、上述の式７におけるＶR1は、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のゲート電位によらず一定である。したがって、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２は、そのゲート電圧が、常に一定の電位差に保たれた状態で駆動されることとなる。
但し、過渡的には、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のゲートに、寄生容量に対する充放電電流が流れるため、それに応じてＶR1も変化することとなる。
また、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２とは、素子のサイズが大きく異なるため、それぞれのゲートにおける寄生容量成分の大きさも全く異なり、当然のことながら、その容量成分に対する充放電に要する時間も大きく異なるものとなる。それ故、過渡状態においては、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のゲート電圧は、ほぼ独立して変化することとなる。
また、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２とは、素子のサイズが大きく異なるため、それぞれのゲートにおける寄生容量成分の大きさも全く異なり、当然のことながら、その容量成分に対する充放電に要する時間も大きく異なるものとなる。それ故、過渡状態においては、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のゲート電圧は、ほぼ独立して変化することとなる。
次に、かかる構成における安定化電源回路のより詳細な動作解析について図６に示された等価回路を参照しつつ説明する。
図６は、図２に示された回路構成において、特に、第３のＭＯＳトランジスタ１３のゲートから出力端子５８に至る部分の小信号における等価回路である。
同図において、ｇm1（符号４１）、ｇm2（符号４３）、ｇm3（符号４２）、ｇm4（符号４４）は、それぞれ先の図２に示された第１、第２、第３，第４のＭＯＳトランジスタ１１〜１４のトランスコンダクタンスである。
また、同図において、ｖｉは、誤差増幅器２の出力電圧であり、ｖｏは、出力端子５８における出力電圧である。
図６は、図２に示された回路構成において、特に、第３のＭＯＳトランジスタ１３のゲートから出力端子５８に至る部分の小信号における等価回路である。
同図において、ｇm1（符号４１）、ｇm2（符号４３）、ｇm3（符号４２）、ｇm4（符号４４）は、それぞれ先の図２に示された第１、第２、第３，第４のＭＯＳトランジスタ１１〜１４のトランスコンダクタンスである。
また、同図において、ｖｉは、誤差増幅器２の出力電圧であり、ｖｏは、出力端子５８における出力電圧である。
かかる前提の下、入力電圧ｖｉに対する出力電圧ｖｏの伝達関数を求める。なお、伝達関数を求めるにあたって、計算の簡素化のため、出力端子５８における寄生容量、及び、安定化用コンデンサ５の容量成分は考慮しないものとする。また、第３及び第４のＭＯＳトランジスタ１３，１４は、そのゲート・ソース間電位差が同一であり、しかも、素子のアスペクト比も同一であるので、それぞれのトランスコンダクタンスと、出力抵抗は、それぞれほ同一であるとする。したがって、計算の上では、ｇm3＝ｇm4、Ｒo3＝Ｒo4となる。なお、ここで、Ｒo3（符号２７）は、第３のＭＯＳトランジスタ１３のドレイン・ソース間出力抵抗値、Ｒo4（符号２９）は、第４のＭＯＳトランジスタ１４のドレイン・ソース間出力抵抗値である。なお、第１のＭＯＳトランジスタ１１のドレイン・ソース間出力抵抗値はＲ01（符号２６）、第２のＭＯＳトランジスタ１２のドレイン・ソース間出力抵抗値はＲ02（符号２８）である。
しかして、ｖｉに対するｖｏの伝達関数は下記する式の如くとなる。
しかして、ｖｉに対するｖｏの伝達関数は下記する式の如くとなる。
ｖｏ(s)／ｖｉ(s)＝ｇm3・Ｒo3・ＲL｛２（ｇm1＋ｇm2 ）＋Ｒ1（Ｃ2・ｇm1＋Ｃ1・ｇm2）・ｓ｝／［Ｒ1＋２・Ｒo3＋ｓ・Ｒo3｛C１（Ｒ1＋Ｒo3＋ｇm1・Ｒ1・ＲL＋ｇm1・Ｒo3・ＲL＋ｇm2・Ｒo3・ＲL）＋Ｃ2（Ｒ1＋Ｒo3＋ｇm2・Ｒ1・ＲL＋ｇm1・Ｒo3・ＲL＋ｇm2・ＲL・Ｒo3）｝＋ｓ２・Ｃ1・Ｃ2・Ｒ1・Ｒo3２（１＋ｇm1・ＲL＋ｇm2・ＲL）］・・・式８
ここで、Ｃ1（符号５１）は、第１のＭＯＳトランジスタ１１のゲート・ドレイン間寄生容量、Ｃ2（符号５２）は、第２のＭＯＳトランジスタ１２のゲート・ドレイン間寄生容量、Ｒ1（符号２１）は、第１の抵抗器２１の抵抗値、ｓはラプラス演算子である。
また、第３及び第４のＭＯＳトランジスタ１３，１４の出力抵抗であるＲo3，Ｒo4は、これらのトランジスタが飽和領域で動作する場合、その値は非常に大きいと仮定することができるものである。このため、さらに、次のような条件が成立するものとする。
また、第３及び第４のＭＯＳトランジスタ１３，１４の出力抵抗であるＲo3，Ｒo4は、これらのトランジスタが飽和領域で動作する場合、その値は非常に大きいと仮定することができるものである。このため、さらに、次のような条件が成立するものとする。
Ｒ1＋２・Ｒo3≒２・Ｒo3、Ｒ1＋Ｒo3≒Ｒo3、（ｇm1＋ｇm2）・ＲL≫１
その結果、式８は、下記する如くとなる。
ｖｏ(s)／ｖｉ(s)≒ｇm3・Ｒo3・ＲL｛２（ｇm1＋ｇm2 ）＋Ｒ1（Ｃ2・ｇm1＋Ｃ1・ｇm2）・ｓ｝／｛２＋ｓ・Ｒo3・ＲL・（ｇm1＋ｇm2）・（Ｃ1＋Ｃ2）＋ｓ２・Ｃ1・Ｃ2・Ｒ1・Ｒo3・ＲL・（ｇm1＋ｇm2）｝・・・式９
かかる式９は、２つの極となる周波数を有する。第２のＭＯＳトランジスタ１２は、既に述べたように第１のＭＯＳトランジスタ１１に比してその素子サイズが非常に小さいため、寄生容量も小さく、したがって、Ｃ1≫Ｃ2の関係が成立する。かかる条件の下、２つの極となる周波数の内、低い周波数側の極Ｐ1は下記する式により求められる。
P１＝−１／｛Ｒo3・Ｃ1・ＲL（ｇm1＋ｇm2）｝・・・式１０
この式１０は、基本的には、先に図７を用いて説明した従来回路における低い周波数側の極を求める式２と同様であり、極は、出力用の素子サイズの大きな第１のＭＯＳトランジスタ１１のゲート・ドレイン間の寄生容量についてミラー効果を考慮した値と、第３のＭＯＳトランジスタ１３の出力抵抗によって定まるものとなっている。
このため、この極Ｐ1の値は、従来回路と大きな違いは無い。しかしながら、式９に基づいて、下記する式によってゼロ点が定まる。
このため、この極Ｐ1の値は、従来回路と大きな違いは無い。しかしながら、式９に基づいて、下記する式によってゼロ点が定まる。
Ｚ1＝−２（ｇm1＋ｇm2）／｛Ｒ1（Ｃ2・ｇm2＋Ｃ1・ｇm2）｝・・・式１１
ところで、第１及び第２のＭＯＳトランジスタ１１，１２において、そのトランスコンダクタンスｇm1，ｇm2とゲート・ソース間電圧であるＶgs1，Ｖgs2の関係は下記する式により表される。
ｇm1＝−１・κ′・（Ｗ1／Ｌ1）・（Ｖgs1−Ｖt）・・・式１２
ｇm2＝−１・κ′・（Ｗ2／Ｌ2）・（Ｖgs2−Ｖt）・・・式１３
ここで、｜Ｖgs1｜＞｜Ｖt｜ 、 ｜Ｖgs2｜＞｜Ｖt｜であるとする。また、κ′は、トランスコンダクタンス係数、Ｖtは、ＰチャンネルＭＯＳトランジスタの閾値電圧である。
また、ここで、Ｖgs1とＶgs2の関係は、定常状態においては第１の抵抗器２１における電位差が相互のゲート間に発生しているため、以下のように表される。
Ｖgs2 ＝Ｖgs1−ＶR1
かかる関係式により式１３は、下記するように表される。
ｇm2＝−１・κ′・（Ｗ2／Ｌ2）・（Ｖgs1−ＶR1−Ｖt）・・・式１４
ところで、第１及び第２のＭＯＳトランジスタ１１，１２の素子サイズは既に述べたように大きく異なるため、ゲートのアスペクト比は、（Ｗ1／Ｌ1）≫（Ｗ2／Ｌ2）ではあるが、ＶR1をある程度の値に設定しておくことにより、Ｖgs1≒Ｖtの場合、すなわち、換言すれば、安定化電源回からの出力電流が小さい場合、ｇm1とｇm2の関係は、ｇm2≫ｇm1と仮定することができる。
このため、先の式１１は、下記するように近似することができる。
このため、先の式１１は、下記するように近似することができる。
Ｚ1≒−２・ｇm2／（Ｒ1・Ｃ1・ｇm2）＝−２／（Ｒ1・Ｃ1）・・・式１５
そして、Ｚ1がゼロとなる周波数ｆz1は下記する式により求められる。
ｆz1＝（１／２π）・｛２／（Ｒ1・Ｃ1）｝・・・式１６
この周波数は、第１のＭＯＳトランジスタ１１のゲートの寄生容量Ｃ1と第１の抵抗器２１の抵抗値Ｒ1とにより定まり、抵抗値Ｒ1を大きく設定することにより、低い周波数となる。そして、このゼロ点は、式１０で定まる極の周波数における帰還信号電圧の位相の遅れを戻すように働くため、低い周波数で帰還信号電圧の位相が大きく遅れることが防止されることとなる。
一方、第２のＭＯＳトランジスタ１２の素子サイズは、第１のＭＯＳトランジスタ１１に比べて非常小さく設定されているため、出力端子５８からの流出電流が大きい場合は、その出力電流の大半は第１のＭＯＳトランジスタ１１のドレイン電流であり、第２のＭＯＳトランジスタ１２は回路全体の動作に殆ど関与しなくなる。したがって、このような状態では、先に図７に示したような従来回路に近い動作となる。
一方、第２のＭＯＳトランジスタ１２の素子サイズは、第１のＭＯＳトランジスタ１１に比べて非常小さく設定されているため、出力端子５８からの流出電流が大きい場合は、その出力電流の大半は第１のＭＯＳトランジスタ１１のドレイン電流であり、第２のＭＯＳトランジスタ１２は回路全体の動作に殆ど関与しなくなる。したがって、このような状態では、先に図７に示したような従来回路に近い動作となる。
このように、図２に示された第１の具体回路例の安定化電源回路では、負荷抵抗器２４の抵抗値が大きく、出力電流が小さい場合には、出力用の第１のＭＯＳトランジスタ１１よりも素子サイズが小さく、ゲート・ドレイン間の寄生容量が小さい第２のＭＯＳトランジスタ１２が主として動作するため、低い周波数において帰還信号電圧の位相が１８０°遅れることが防止されることとなる。
また、負荷抵抗器２４の抵抗値が小さく出力電流が大きい場合には、出力電流の大半は素子サイズが大きい第１のＭＯＳトランジスタ１１が負担するため、第２のＭＯＳトランジスタ１２は回路全体の動作に殆ど寄与しなくなり、従来回路と同様の位相補償が行われることとなる。このため、出力電流が小さい場合に、安定化用コンデンサとしてセラミックスコンデンサを使用した場合に発振状態となるという従来回路における問題が確実に回避されることとなる。
さらに、上述した本発明の実施の形態における安定化電源回路においては、容量値の大きなコンデンサを位相補償に用いる必要がないため、半導体集積回路化した場合、そのレアウト面積も非常に小さくて済むこととなるものである。
また、負荷抵抗器２４の抵抗値が小さく出力電流が大きい場合には、出力電流の大半は素子サイズが大きい第１のＭＯＳトランジスタ１１が負担するため、第２のＭＯＳトランジスタ１２は回路全体の動作に殆ど寄与しなくなり、従来回路と同様の位相補償が行われることとなる。このため、出力電流が小さい場合に、安定化用コンデンサとしてセラミックスコンデンサを使用した場合に発振状態となるという従来回路における問題が確実に回避されることとなる。
さらに、上述した本発明の実施の形態における安定化電源回路においては、容量値の大きなコンデンサを位相補償に用いる必要がないため、半導体集積回路化した場合、そのレアウト面積も非常に小さくて済むこととなるものである。
次に、第２の具体回路構成例について、図３を参照しつつ説明する。なお、図１又は図２に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例における安定化電源回路は、第４のＭＯＳトランジスタ１４のドレインとグランドとの間に第２の定電流源４が設けられるのに対して、第３のＭＯＳトランジスタ１３のドレインとグランドとの間は開放状態とされ、図２の第１の具体回路構成例における第１の定電流源３を有しない構成とされているものである。
この第２の具体回路構成例における安定化電源回路は、第４のＭＯＳトランジスタ１４のドレインとグランドとの間に第２の定電流源４が設けられるのに対して、第３のＭＯＳトランジスタ１３のドレインとグランドとの間は開放状態とされ、図２の第１の具体回路構成例における第１の定電流源３を有しない構成とされているものである。
かかる構成において、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のゲート電位差ＶR1は下記する式による求められることとなる。
ＶR1＝ＩS2・Ｒ1／２・・・式１７
ここで、ＩS2は、既に述べたように第２の定電流源４の出力電流である。
この第２の具体回路構成例においても、上記の式１７で表される電位差が、第１及び第２のＭＯＳトランジスタ１１，１２のゲート間に生ずるので、図２で説明したと同様に帰還信号電圧の位相遅れが防止されることとなる。
なお、回路全体の動作は図２で説明したと基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。
この第２の具体回路構成例においても、上記の式１７で表される電位差が、第１及び第２のＭＯＳトランジスタ１１，１２のゲート間に生ずるので、図２で説明したと同様に帰還信号電圧の位相遅れが防止されることとなる。
なお、回路全体の動作は図２で説明したと基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。
次に、第３の具体回路構成例について、図４を参照しつつ説明する。なお、図１又は図２に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、第２のＭＯＳトランジスタ１２として、第１のＭＯＳトランジスタ１１と異なる閾値電圧を有するものを用いるようにした点が、先の図２に示された第１の具体回路構成例と異なるもので、他の部分は基本的に図２の構成例と同一である。
この第３の具体回路構成例は、第２のＭＯＳトランジスタ１２として、第１のＭＯＳトランジスタ１１と異なる閾値電圧を有するものを用いるようにした点が、先の図２に示された第１の具体回路構成例と異なるもので、他の部分は基本的に図２の構成例と同一である。
ＭＯＳトランジスタのトランスコンダクタンスは、先の式１２で示されたように、ゲート・ソース間電圧Ｖgsと閾値電圧Ｖtの差分に比例して増加する。それ故、先の図２に示された構成例においては、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のそれぞれのゲート・ソース間電圧に差を設けるように第３、第４のＭＯＳトランジスタ１３，１４によりそれぞれの駆動段を構成しているが、この図４に示された構成例においては、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２の閾値電圧に差を設けることで、図２の構成例と同様の作用、効果を奏するものである。
この第３の具体回路構成例の場合、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のゲートに接続される定電流源３，４の電流値に差を設ける必要はなく、第１のＭＯＳトランジスタ１１と第２のＭＯＳトランジスタ１２のゲート電位が定常状態において同一でも、図２に示された構成例と同様の位相補償が得られるものとなっている。
次に、第４の具体回路構成例について、図５を参照しつつ説明する。なお、図１又は図２に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例は、第２のＭＯＳトランジスタ１２の基板電位を第１のＭＯＳトランジスタの基板電位より低くなるように構成し、第２のＭＯＳトランジスタ１２の閾値電圧を第１のＭＯＳトランジスタ１１の閾値電圧よりも低くして、第１のＭＯＳトランジスタ１１と異なる閾値電圧を有する第２のＭＯＳトランジスタ１２を用いた先の図４に示された構成例と実質的に同様としたものである。
この第４の具体回路構成例は、第２のＭＯＳトランジスタ１２の基板電位を第１のＭＯＳトランジスタの基板電位より低くなるように構成し、第２のＭＯＳトランジスタ１２の閾値電圧を第１のＭＯＳトランジスタ１１の閾値電圧よりも低くして、第１のＭＯＳトランジスタ１１と異なる閾値電圧を有する第２のＭＯＳトランジスタ１２を用いた先の図４に示された構成例と実質的に同様としたものである。
具体的には、第２のＭＯＳトランジスタ１２のサブストレートと電源端子５７との間に、電圧源３２が、その正極側が電源端子５７に、負極側がサブストレートに、それぞれ接続されるよう設けられたものとなっている。したがって、第２のＭＯＳトランジスタ１２の基板電位は、この電圧源３２が出力する電圧分、第１のＭＯＳトランジスタ１１の基板電位よりも低くなっている。
そして、第２のＭＯＳトランジスタ１２の閾値電圧Ｖt2は、電圧源３２の出力電圧Ｖ2によって下記するように変化するものとなっている。
そして、第２のＭＯＳトランジスタ１２の閾値電圧Ｖt2は、電圧源３２の出力電圧Ｖ2によって下記するように変化するものとなっている。
｜Ｖt2｜＝｜Ｖt2(0)｜＋γ｛（｜２・ΦF−Ｖ2｜）１／２−（｜２・ΦF｜）１／２｝・・・式１８
ここで、Ｖt2は、第２のＭＯＳトランジスタ１２の閾値電圧、Ｖt2(0)は、Ｖ2＝０の時の第２のＭＯＳトランジスタ１２の閾値電圧、γは、基板バイアス効果係数、ΦFは、フェルミレベルである。
式１８から解るようにＶ2＞０の場合、第２のＭＯＳトランジスタ１２の閾値電圧は、第１のＭＯＳトランジスタ１１の閾値電圧より小さくなる。このため、第１及び第２のＭＯＳトランジスタ１１，１２に同じ閾値電圧のＭＯＳトランジスタを用いても、図４に示された第３の具体回路構成例と同様の回路動作を得ることができる。
なお、上述した各具体回路構成例では、トランジスタとしてＭＯＳ電界効果トランジスタを用いたが、勿論これに限定される必要はなく、バイポーラトランジスタであっても良い。
１…基準電圧源
２…誤差増幅器
３…第１の定電流源
４…第２の定電流源
１１…第１のＭＯＳトランジスタ
１２…第２のＭＯＳトランジスタ
１３…第３のＭＯＳトランジスタ
１４…第４のＭＯＳトランジスタ
２２…第１の帰還抵抗器
２３…第２の帰還抵抗器
２…誤差増幅器
３…第１の定電流源
４…第２の定電流源
１１…第１のＭＯＳトランジスタ
１２…第２のＭＯＳトランジスタ
１３…第３のＭＯＳトランジスタ
１４…第４のＭＯＳトランジスタ
２２…第１の帰還抵抗器
２３…第２の帰還抵抗器
Claims (5)
- 出力電圧が分圧された帰還信号電圧と基準電圧とが比較されて、その比較結果に基づいて前記出力電圧が所定の出力状態となるよう制御可能に構成されてなる安定化電源回路であって、
外部負荷へ出力電流の供給を行う出力用の第１のトランジスタと、
前記第１のトランジスタよりも小さなアスペクト比を有し、前記第１のトランジスタと並列接続された第２のトランジスタとが設けられ、
前記第１のトランジスタのゲート電圧又はベース電圧と、前記第２のトランジスタのゲート電圧又はベース電圧が、定常的に一定の電位差に保持されると共に、前記第２のトランジスタのゲート電圧又はベース電圧は、前記第１のトランジスタのゲート電圧又はベース電圧に対して、前記第２のトランジスタを順方向にバイアスするよう設定され、定常状態において、前記第２のトランジスタのゲート・ソース間電位差又はベース・コレクタ間電位差が、前記第１のトランジスタのゲート・ソース間電位差又はベース・コレクタ間電位差よりも常に大となるよう構成されてなることを特徴とする安定化電源回路。 - ゲート同士又はベース同士及びソース同士又はエミッタ同士がそれぞれ接続された第３及び第４のトランジスタが設けられ、
前記第３のトランジスタのドレイン又はコレクタは前記第１のトランジスタのゲート又はベースに、前記第４のトランジスタのドレイン又はコレクタは前記第２のトランジスタのゲート又はベースに、それぞれ接続されると共に、前記第３及び第４のトランジスタのドレイン又はコレクタは第１の抵抗器を介して接続される一方、前記第４のトランジスタのドレイン又はコレクタとグランドとの間には定電流源が設けられてなることを特徴とする請求項１記載の安定化電源回路。 - ゲート同士又はベース同士とソース同士又はエミッタ同士がそれぞれ接続された第３及び第４のトランジスタが設けられ、
前記第３のトランジスタのドレイン又はコレクタは前記第１のトランジスタのゲート又はベースに、前記第４のトランジスタのドレイン又はコレクタは前記第２のトランジスタのゲート又はベースに、それぞれ接続されると共に、前記第３及び第４のトランジスタのドレイン又はコレクタは第１の抵抗器を介して接続される一方、
前記第３のトランジスタのドレイン又はコレクタとグランドとの間には第１の定電流源が、前記第４のトランジスタのドレイン又はコレクタとグランドとの間には第２の定電流源が、それぞれ設けられてなることを特徴とする請求項１記載の安定化電源回路。 - 前記第１のトランジスタと前記第２のトランジスタは、その閾値電圧が異なるものであることを特徴とする請求項１乃至３いずれか記載の安定化電源回路。
- 前記第２のトランジスタの基板電位を、前記第１のトランジスタの基板電位に対して一定電位差にしてなることを特徴とする請求項１乃至３いずれか記載の安定化電源回路。
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