JP3244057B2 - 基準電圧源回路 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路の電源回路
等として使用される基準電圧源回路に関し、特に、製造
工程等による基準出力電圧のばらつきが抑制された基準
電圧源回路に関する。
等として使用される基準電圧源回路に関し、特に、製造
工程等による基準出力電圧のばらつきが抑制された基準
電圧源回路に関する。
【０００２】
【従来の技術】従来、基準電圧源回路を半導体装置に設
ける場合、素子の相対精度及び抵抗の絶対値精度を高く
する必要があるため、基準電圧源回路は、主としてアナ
ログ回路に多用されているバイポーラプロセスによって
製造されることが多かった。これは、基準電圧源回路が
必要とされるのはアナログ回路なので、バイポーラプロ
セスを使用せざるを得なかったからでもある。
ける場合、素子の相対精度及び抵抗の絶対値精度を高く
する必要があるため、基準電圧源回路は、主としてアナ
ログ回路に多用されているバイポーラプロセスによって
製造されることが多かった。これは、基準電圧源回路が
必要とされるのはアナログ回路なので、バイポーラプロ
セスを使用せざるを得なかったからでもある。
【０００３】しかし、近時、デジタル回路において使用
されていたＣＭＯＳプロセスにおいても、回路の集積化
にともなってアナログ回路が内蔵されるようになってき
た。このため、基準電圧源回路がＣＭＯＳプロセスに取
り込まれる必要性が生じている。
されていたＣＭＯＳプロセスにおいても、回路の集積化
にともなってアナログ回路が内蔵されるようになってき
た。このため、基準電圧源回路がＣＭＯＳプロセスに取
り込まれる必要性が生じている。
【０００４】図７は従来の基準電圧源回路を示す回路図
である。基準電圧源回路には、コレクタ及びベースが接
地された２個のＰＮＰトランジスタＱ３１及びＱ３２が
設けられている。トランジスタＱ３２のエミッタには、
抵抗素子ＲＥ３３及び抵抗素子ＲＥ３２がこの順で直列
に接続されている。また、トランジスタＱ３１のエミッ
タには、抵抗素子ＲＥ３１が接続されている。そして、
トランジスタＱ３１のエミッタと抵抗素子ＲＥ３１との
接続点及び抵抗素子ＲＥ３２と抵抗素子ＲＥ３３との接
続点には、増幅器ＡＭＰ３１の入力側が接続されてい
る。抵抗素子ＲＥ３２と抵抗素子ＲＥ３１とは共通接続
されており、その接続点は、増幅器ＡＭＰ３１の出力側
に接続されている。そして、増幅器ＡＭＰ３１の出力側
には、電圧出力端子ＯＵＴ３１が接続されている。な
お、増幅器ＡＭＰ３１はＣＭＯＳトランジスタ等から構
成されている。
である。基準電圧源回路には、コレクタ及びベースが接
地された２個のＰＮＰトランジスタＱ３１及びＱ３２が
設けられている。トランジスタＱ３２のエミッタには、
抵抗素子ＲＥ３３及び抵抗素子ＲＥ３２がこの順で直列
に接続されている。また、トランジスタＱ３１のエミッ
タには、抵抗素子ＲＥ３１が接続されている。そして、
トランジスタＱ３１のエミッタと抵抗素子ＲＥ３１との
接続点及び抵抗素子ＲＥ３２と抵抗素子ＲＥ３３との接
続点には、増幅器ＡＭＰ３１の入力側が接続されてい
る。抵抗素子ＲＥ３２と抵抗素子ＲＥ３１とは共通接続
されており、その接続点は、増幅器ＡＭＰ３１の出力側
に接続されている。そして、増幅器ＡＭＰ３１の出力側
には、電圧出力端子ＯＵＴ３１が接続されている。な
お、増幅器ＡＭＰ３１はＣＭＯＳトランジスタ等から構
成されている。
【０００５】ＣＭＯＳプロセスを使って上述のような基
準電圧源回路を構成する方法が、例えば、文献「A Prec
ision Curvature-Compensated CMOS Bandgap Reference
（引用：P634-643 IEEE JURNAL OF SOLID-STATE CIRCUI
TS, VOL. SC-18, No. 6, DECEMBER）に記載されてい
る。
準電圧源回路を構成する方法が、例えば、文献「A Prec
ision Curvature-Compensated CMOS Bandgap Reference
（引用：P634-643 IEEE JURNAL OF SOLID-STATE CIRCUI
TS, VOL. SC-18, No. 6, DECEMBER）に記載されてい
る。
【０００６】図８は従来の基準電圧源回路に設けられた
抵抗及びＰＮＰトランジスタを示す模式的断面図であ
る。従来の基準電圧源回路内に設けられた抵抗及びＰＮ
Ｐトランジスタは、図８に示すように、Ｐ-基板１００
上に形成されている。Ｐ-基板１００の表面には、選択
的に２個のＮ-ウェル１０１ａ及び１０１ｂが形成され
ている。更に、Ｎ-ウェル１０１ａの表面には、Ｎ+拡散
層１０２ａ及びＰ+拡散層１０２ｂが形成されており、
Ｐ+拡散層１０２ｂには２個の端子１０３ｂ及び１０３
ｃが接続され、Ｎ+拡散層１０２ａにはウェルバイアス
用端子１０３ａが接続されている。このようにして、抵
抗素子１０４が構成されている。一方、Ｎ-ウェル１０
１ｂの表面には、Ｐ+拡散層１０６及びＮ+拡散層１０５
が形成されており、Ｐ+拡散層１０６にはエミッタ用端
子１０９が、Ｎ+拡散層１０５にはベース用端子１０８
が、夫々接続されている。更に、Ｐ-基板１００の表面
でＰ+拡散層１０６との間でＮ+拡散層１０５を挟む位置
にＰ+拡散層１０７が形成されており、Ｐ+拡散層１０７
にはコレクタ用端子１１０が接続されている。このよう
にして、ＰＮＰトランジスタ１１１が構成されている。
抵抗及びＰＮＰトランジスタを示す模式的断面図であ
る。従来の基準電圧源回路内に設けられた抵抗及びＰＮ
Ｐトランジスタは、図８に示すように、Ｐ-基板１００
上に形成されている。Ｐ-基板１００の表面には、選択
的に２個のＮ-ウェル１０１ａ及び１０１ｂが形成され
ている。更に、Ｎ-ウェル１０１ａの表面には、Ｎ+拡散
層１０２ａ及びＰ+拡散層１０２ｂが形成されており、
Ｐ+拡散層１０２ｂには２個の端子１０３ｂ及び１０３
ｃが接続され、Ｎ+拡散層１０２ａにはウェルバイアス
用端子１０３ａが接続されている。このようにして、抵
抗素子１０４が構成されている。一方、Ｎ-ウェル１０
１ｂの表面には、Ｐ+拡散層１０６及びＮ+拡散層１０５
が形成されており、Ｐ+拡散層１０６にはエミッタ用端
子１０９が、Ｎ+拡散層１０５にはベース用端子１０８
が、夫々接続されている。更に、Ｐ-基板１００の表面
でＰ+拡散層１０６との間でＮ+拡散層１０５を挟む位置
にＰ+拡散層１０７が形成されており、Ｐ+拡散層１０７
にはコレクタ用端子１１０が接続されている。このよう
にして、ＰＮＰトランジスタ１１１が構成されている。
【０００７】このように構成される抵抗及びトランジス
タを有する基準電圧源回路を製造するための工程は、増
幅器ＡＭＰ３１内に設けられるＣＭＯＳトランジスタを
有するデジタル回路を製造するための工程で容易に適応
することが可能である。
タを有する基準電圧源回路を製造するための工程は、増
幅器ＡＭＰ３１内に設けられるＣＭＯＳトランジスタを
有するデジタル回路を製造するための工程で容易に適応
することが可能である。
【０００８】しかし、ＣＭＯＳトランジスタのゲート長
が０．５μｍ以下になるような近時の製造プロセスで
は、ＣＭＯＳデジタル回路の信号遅延をできるだけ減少
させる必要があるため、ＭＯＳトランジスタのゲート、
ソース及びドレイン電極について、サリサイド（self a
ligned silicide）とよばれる低抵抗化技術が使用され
るようになった。
が０．５μｍ以下になるような近時の製造プロセスで
は、ＣＭＯＳデジタル回路の信号遅延をできるだけ減少
させる必要があるため、ＭＯＳトランジスタのゲート、
ソース及びドレイン電極について、サリサイド（self a
ligned silicide）とよばれる低抵抗化技術が使用され
るようになった。
【０００９】このため、抵抗の幅及び長さが同じ抵抗素
子のシート抵抗ρＳは１０Ω/□程度となっており、ゲ
ート、ソース及びドレイン電極のシート抵抗ρＳは、今
後のＣＭＯＳトランジスタプロセスの進歩に伴ってさら
に低くなる傾向にある。
子のシート抵抗ρＳは１０Ω/□程度となっており、ゲ
ート、ソース及びドレイン電極のシート抵抗ρＳは、今
後のＣＭＯＳトランジスタプロセスの進歩に伴ってさら
に低くなる傾向にある。
【００１０】一方、基準電圧源回路に設けられる抵抗素
子の所望の抵抗値は、数１０ｋΩ乃至数ＭΩと極めて大
きな値である。これは、基準電圧源回路に設けられるバ
イポーラトランジスタのベース、エミッタ又はコレクタ
に大きな電流が流れた場合、コレクタ、エミッタ又はベ
ース部分に寄生する電極までの拡散層抵抗の電圧降下分
が無視できなくなり、結果として、理想のバイポーラト
ランジスタの電気的特性からずれてしまうからである。
従って、電流値は小さい方が望ましいとされている。
子の所望の抵抗値は、数１０ｋΩ乃至数ＭΩと極めて大
きな値である。これは、基準電圧源回路に設けられるバ
イポーラトランジスタのベース、エミッタ又はコレクタ
に大きな電流が流れた場合、コレクタ、エミッタ又はベ
ース部分に寄生する電極までの拡散層抵抗の電圧降下分
が無視できなくなり、結果として、理想のバイポーラト
ランジスタの電気的特性からずれてしまうからである。
従って、電流値は小さい方が望ましいとされている。
【００１１】数１０ｋΩ乃至数ＭΩの抵抗を作製するた
めには、サリサイド技術を使用する近時のＣＭＯＳ半導
体製造プロセスでは、単位面積当たりの抵抗が小さいゲ
ート、ソース又はドレイン用の電極材料を流用して構成
した場合、抵抗の長さは半導体基板上で極めて長いもの
となる必要がある。例えば、２０ｋΩの抵抗をρＳ＝１
０Ω/□の材料で２μｍの幅で形成すると、必要な長さ
は４ｍｍにもなってしまう。つまり、抵抗素子のために
大きな面積が必要になってくる。しかし、近時のＣＭＯ
Ｓトランジスタは単位面積当たりの製造費用が高いた
め、ＣＭＯＳトランジスタのゲート、ソース又はドレイ
ン部分を抵抗材料としては好ましくない。
めには、サリサイド技術を使用する近時のＣＭＯＳ半導
体製造プロセスでは、単位面積当たりの抵抗が小さいゲ
ート、ソース又はドレイン用の電極材料を流用して構成
した場合、抵抗の長さは半導体基板上で極めて長いもの
となる必要がある。例えば、２０ｋΩの抵抗をρＳ＝１
０Ω/□の材料で２μｍの幅で形成すると、必要な長さ
は４ｍｍにもなってしまう。つまり、抵抗素子のために
大きな面積が必要になってくる。しかし、近時のＣＭＯ
Ｓトランジスタは単位面積当たりの製造費用が高いた
め、ＣＭＯＳトランジスタのゲート、ソース又はドレイ
ン部分を抵抗材料としては好ましくない。
【００１２】そこで、製造工程数を増加させることな
く、抵抗素子の低抵抗化を防止する方法として図８の抵
抗素子の替わりにＬＤＤ（Lightly Doped Drain）拡散
層を抵抗素子に適用させる方法がある。ＬＤＤ拡散層
は、近時のＣＭＯＳ回路においてドレイン近傍での電界
集中を抑制してＣＭＯＳトランジスタがＥＳＤ（静電破
壊）に耐える能力を向上させるために導入されているも
のであって、ソース及びドレインを構成する領域の半導
体基板表面に浅く形成されている。ＬＤＤ拡散層のシー
ト抵抗ρＳは数ｋΩであり、近時の半導体製造プロセス
において最も高い値である。
く、抵抗素子の低抵抗化を防止する方法として図８の抵
抗素子の替わりにＬＤＤ（Lightly Doped Drain）拡散
層を抵抗素子に適用させる方法がある。ＬＤＤ拡散層
は、近時のＣＭＯＳ回路においてドレイン近傍での電界
集中を抑制してＣＭＯＳトランジスタがＥＳＤ（静電破
壊）に耐える能力を向上させるために導入されているも
のであって、ソース及びドレインを構成する領域の半導
体基板表面に浅く形成されている。ＬＤＤ拡散層のシー
ト抵抗ρＳは数ｋΩであり、近時の半導体製造プロセス
において最も高い値である。
【００１３】しかし、このＬＤＤ拡散層は半導体基板表
面からの拡散層の厚さが極めて薄く、また、製造工程の
初期に形成されるものであるため、それ以降の製造工程
におけるエッチング工程等による半導体基板の表面処理
により、抵抗値のばらつきが他の抵抗素子と比較して大
きくなるという欠点がある。この結果、基準電圧源回路
の出力電圧の絶対値のばらつきが大きくなってしまう。
面からの拡散層の厚さが極めて薄く、また、製造工程の
初期に形成されるものであるため、それ以降の製造工程
におけるエッチング工程等による半導体基板の表面処理
により、抵抗値のばらつきが他の抵抗素子と比較して大
きくなるという欠点がある。この結果、基準電圧源回路
の出力電圧の絶対値のばらつきが大きくなってしまう。
【００１４】また、シート抵抗の高い抵抗材料を作り込
む他の方法として、半導体基板上に形成されたゲート電
極がサリサイド化されないように保護して高い抵抗値を
得る方法もある。図９は従来の基準電圧源回路に設けら
れた抵抗及びＰＮＰトランジスタを示す模式的断面図で
ある。
む他の方法として、半導体基板上に形成されたゲート電
極がサリサイド化されないように保護して高い抵抗値を
得る方法もある。図９は従来の基準電圧源回路に設けら
れた抵抗及びＰＮＰトランジスタを示す模式的断面図で
ある。
【００１５】ゲート電極を抵抗素子に適用する従来の基
準電圧源回路内に設けられた抵抗及びＰＮＰトランジス
タは、図９に示すように、Ｐ-基板１２０上に形成され
ている。Ｐ-基板１２０の表面には、選択的にＮ-ウェル
１２１が形成されている。更に、Ｎ-ウェル１２１が形
成されていないＰ-基板１２０の領域には、選択的にポ
リシリコンからなるゲート電極１２２が形成されてお
り、ゲート電極１２２には２個の端子１２３ａ及び１２
３ｂが接続されている。このようにして、抵抗素子１２
４が構成されている。一方、Ｎ-ウェル１２１の表面に
は、Ｐ+拡散層１２６及びＮ+拡散層１２５が形成されて
おり、Ｐ+拡散層１２６にはエミッタ用端子１２９が、
Ｎ+拡散層１２５にはベース用端子１２８が、夫々接続
されている。更に、Ｐ-基板１２０の表面でＰ+拡散層１
２６との間でＮ+拡散層１２５を挟む位置にＰ+拡散層１
２７が形成されており、Ｐ+拡散層１２７にはコレクタ
用端子１３０が接続されている。このようにして、ＰＮ
Ｐトランジスタ１３１が構成されている。
準電圧源回路内に設けられた抵抗及びＰＮＰトランジス
タは、図９に示すように、Ｐ-基板１２０上に形成され
ている。Ｐ-基板１２０の表面には、選択的にＮ-ウェル
１２１が形成されている。更に、Ｎ-ウェル１２１が形
成されていないＰ-基板１２０の領域には、選択的にポ
リシリコンからなるゲート電極１２２が形成されてお
り、ゲート電極１２２には２個の端子１２３ａ及び１２
３ｂが接続されている。このようにして、抵抗素子１２
４が構成されている。一方、Ｎ-ウェル１２１の表面に
は、Ｐ+拡散層１２６及びＮ+拡散層１２５が形成されて
おり、Ｐ+拡散層１２６にはエミッタ用端子１２９が、
Ｎ+拡散層１２５にはベース用端子１２８が、夫々接続
されている。更に、Ｐ-基板１２０の表面でＰ+拡散層１
２６との間でＮ+拡散層１２５を挟む位置にＰ+拡散層１
２７が形成されており、Ｐ+拡散層１２７にはコレクタ
用端子１３０が接続されている。このようにして、ＰＮ
Ｐトランジスタ１３１が構成されている。
【００１６】しかし、この高いシート抵抗ρＳを示す高
抵抗のポリシリコン抵抗（ゲート電極１２２）を製造す
るためには、専用のマスクが少なくとも１つ必要であ
り、これに伴う製造工程の増加によるコスト上昇が招か
れるという問題点がある。
抵抗のポリシリコン抵抗（ゲート電極１２２）を製造す
るためには、専用のマスクが少なくとも１つ必要であ
り、これに伴う製造工程の増加によるコスト上昇が招か
れるという問題点がある。
【００１７】また、ＬＤＤ拡散層からなる抵抗への変更
及びポリシリコン抵抗の使用を採用した場合には、基準
電圧源回路の出力電圧の絶対値ばらつきが、図８におけ
る従来技術と比して大きくなるという欠点もある。これ
は、ＰＮＰトランジスタのベース、エミッタ又はコレク
タを構成する半導体材料とは相違する材料が使用される
ため、ＰＮＰトランジスタの電気的特性のずれと抵抗素
子のばらつきとが独立して作用してしまい基準電圧源回
路の出力電圧の絶対値ばらつきに影響が生じるからであ
る。
及びポリシリコン抵抗の使用を採用した場合には、基準
電圧源回路の出力電圧の絶対値ばらつきが、図８におけ
る従来技術と比して大きくなるという欠点もある。これ
は、ＰＮＰトランジスタのベース、エミッタ又はコレク
タを構成する半導体材料とは相違する材料が使用される
ため、ＰＮＰトランジスタの電気的特性のずれと抵抗素
子のばらつきとが独立して作用してしまい基準電圧源回
路の出力電圧の絶対値ばらつきに影響が生じるからであ
る。
【００１８】そこで、出力電圧のばらつきに抵抗とＰＮ
Ｐトランジスタのばらつき特性とが独立して影響すると
いう欠点を解決する方法として、Ｎ型半導体基板を採用
した例が「A Precision CMOS Bandgap Reference（引
用：IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL, SC-
19, No. 6, DECEMBER 1984 P1014-1021）」に記載され
ている。
Ｐトランジスタのばらつき特性とが独立して影響すると
いう欠点を解決する方法として、Ｎ型半導体基板を採用
した例が「A Precision CMOS Bandgap Reference（引
用：IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL, SC-
19, No. 6, DECEMBER 1984 P1014-1021）」に記載され
ている。
【００１９】図１０（ａ）は公知文献に記載された従来
の基準電圧源回路に設けられたＣＭＯＳトランジスタを
示す模式的断面図であり、（ｂ）は同じく従来の基準電
圧源回路に設けられた抵抗及びバイポーラトランジスタ
を示す模式的断面図である。
の基準電圧源回路に設けられたＣＭＯＳトランジスタを
示す模式的断面図であり、（ｂ）は同じく従来の基準電
圧源回路に設けられた抵抗及びバイポーラトランジスタ
を示す模式的断面図である。
【００２０】従来の基準電圧源回路内に設けられたＣＭ
ＯＳトランジスタは、図１０（ａ）に示すように、Ｎ-
基板１４１上に形成されている。Ｎ-基板１４１の表面
には、選択的にＰ-ウェル１４２が形成されている。更
に、Ｐ-ウェル１４２の表面には、２個のＰ+拡散層１４
３ａ及び１４３ｂが形成され、その内側に２個のＮ+拡
散層１４４ａ及び１４４ｂが形成されている。更に、Ｎ
+拡散層１４４ａ及び１４４ｂ間のＰ-ウェル１４２上に
は、ゲート絶縁膜（図示せず）が形成されており、この
ゲート絶縁膜上には、ゲート電極１４５が形成されてい
る。そして、Ｐ+拡散層１４３ａ及び１４３ｂにはウェ
ルバイアス端子１４６が、Ｎ+拡散層１４４ａにはドレ
イン用端子１４７が、Ｎ+拡散層１４４ｂにはソース用
端子１４８が、ゲート電極１４５にはゲート電極用端子
１４９が、夫々接続されている。
ＯＳトランジスタは、図１０（ａ）に示すように、Ｎ-
基板１４１上に形成されている。Ｎ-基板１４１の表面
には、選択的にＰ-ウェル１４２が形成されている。更
に、Ｐ-ウェル１４２の表面には、２個のＰ+拡散層１４
３ａ及び１４３ｂが形成され、その内側に２個のＮ+拡
散層１４４ａ及び１４４ｂが形成されている。更に、Ｎ
+拡散層１４４ａ及び１４４ｂ間のＰ-ウェル１４２上に
は、ゲート絶縁膜（図示せず）が形成されており、この
ゲート絶縁膜上には、ゲート電極１４５が形成されてい
る。そして、Ｐ+拡散層１４３ａ及び１４３ｂにはウェ
ルバイアス端子１４６が、Ｎ+拡散層１４４ａにはドレ
イン用端子１４７が、Ｎ+拡散層１４４ｂにはソース用
端子１４８が、ゲート電極１４５にはゲート電極用端子
１４９が、夫々接続されている。
【００２１】また、Ｐ-ウェル１４２が形成されていな
い領域において、Ｎ-基板１４１の表面には、２個のＮ+
拡散層１５１ａ及び１５１ｂが形成され、その内側に２
個のＰ+拡散層１５２ａ及び１５２ｂが形成されてい
る。更に、Ｐ+拡散層１５２ａ及び１５２ｂ間のＮ-基板
１４１上には、ゲート絶縁膜（図示せず）が形成されて
おり、このゲート絶縁膜上には、ゲート電極１５３が形
成されている。そして、Ｎ+拡散層１５１ａ及び１５１
ｂには基板バイアス端子１５４が、Ｐ+拡散層１５２ａ
にはドレイン用端子１５５が、Ｐ+拡散層１５２ｂには
ソース用端子１５６が、ゲート電極１５３にはゲート電
極用端子１５７が、夫々接続されている。
い領域において、Ｎ-基板１４１の表面には、２個のＮ+
拡散層１５１ａ及び１５１ｂが形成され、その内側に２
個のＰ+拡散層１５２ａ及び１５２ｂが形成されてい
る。更に、Ｐ+拡散層１５２ａ及び１５２ｂ間のＮ-基板
１４１上には、ゲート絶縁膜（図示せず）が形成されて
おり、このゲート絶縁膜上には、ゲート電極１５３が形
成されている。そして、Ｎ+拡散層１５１ａ及び１５１
ｂには基板バイアス端子１５４が、Ｐ+拡散層１５２ａ
にはドレイン用端子１５５が、Ｐ+拡散層１５２ｂには
ソース用端子１５６が、ゲート電極１５３にはゲート電
極用端子１５７が、夫々接続されている。
【００２２】一方、従来の基準電圧源回路内に設けられ
た抵抗及びバイポーラトランジスタは、図１０（ｂ）に
示すように、Ｎ-基板１４１上に形成されている。Ｎ-基
板１４１の表面には、選択的に２個のＰ-ウェル１６１
ａ及び１６１ｂが形成されている。更に、Ｐ-ウェル１
６１ａの表面には、２個のＰ+拡散層１６２ａ及び１６
２ｂが形成されており、Ｐ+拡散層１６２ａ及び１６２
ｂには、夫々端子１６３ａ及び１６３ｂが接続されてい
る。このようにして、抵抗素子１６４が構成されてい
る。一方、Ｐ-ウェル１６１ｂの表面には、Ｐ+拡散層１
６５及びＮ+拡散層１６６が形成されており、Ｐ+拡散層
１６５にはベース用端子１６８が、Ｎ+拡散層１６６に
はエミッタ用端子１６９が、夫々接続されている。更
に、Ｎ-基板１４１の表面でＮ+拡散層１６６との間でＰ
+拡散層１６５を挟む位置にＮ+拡散層１６７が形成され
ており、Ｎ+拡散層１６７にはコレクタ用端子１７０が
接続されている。このようにして、トランジスタ１７１
が構成されている。
た抵抗及びバイポーラトランジスタは、図１０（ｂ）に
示すように、Ｎ-基板１４１上に形成されている。Ｎ-基
板１４１の表面には、選択的に２個のＰ-ウェル１６１
ａ及び１６１ｂが形成されている。更に、Ｐ-ウェル１
６１ａの表面には、２個のＰ+拡散層１６２ａ及び１６
２ｂが形成されており、Ｐ+拡散層１６２ａ及び１６２
ｂには、夫々端子１６３ａ及び１６３ｂが接続されてい
る。このようにして、抵抗素子１６４が構成されてい
る。一方、Ｐ-ウェル１６１ｂの表面には、Ｐ+拡散層１
６５及びＮ+拡散層１６６が形成されており、Ｐ+拡散層
１６５にはベース用端子１６８が、Ｎ+拡散層１６６に
はエミッタ用端子１６９が、夫々接続されている。更
に、Ｎ-基板１４１の表面でＮ+拡散層１６６との間でＰ
+拡散層１６５を挟む位置にＮ+拡散層１６７が形成され
ており、Ｎ+拡散層１６７にはコレクタ用端子１７０が
接続されている。このようにして、トランジスタ１７１
が構成されている。
【００２３】Ｎ-基板１４１の表面に形成されたＰ-ウェ
ル１６１ａの特性は、他の領域と比してそのばらつきが
小さい。このため、上述のように構成された基準電圧源
回路においては、出力電圧の絶対値ばらつきが小さい。
ル１６１ａの特性は、他の領域と比してそのばらつきが
小さい。このため、上述のように構成された基準電圧源
回路においては、出力電圧の絶対値ばらつきが小さい。
【００２４】
【発明が解決しようとする課題】しかしながら、Ｐ-ウ
ェルの形成には、不純物イオンとして深い部分まで不純
物イオンを打ち込むことが容易であるＢ+（ホウ素：ボ
ロンイオン）によるイオン注入が使用されているため、
イオン注入時に半導体基板に打ち込まれた後のボロンイ
オンの散乱距離が比較的大きくなってしまう。これは、
ボロンは質量数が小さく軽い物質であるためである。
ェルの形成には、不純物イオンとして深い部分まで不純
物イオンを打ち込むことが容易であるＢ+（ホウ素：ボ
ロンイオン）によるイオン注入が使用されているため、
イオン注入時に半導体基板に打ち込まれた後のボロンイ
オンの散乱距離が比較的大きくなってしまう。これは、
ボロンは質量数が小さく軽い物質であるためである。
【００２５】また、不純物のイオン注入では、高エネル
ギのイオンがシリコン半導体基板内に打ち込まれるた
め、Ｎ型半導体基板の表面近傍に結晶欠陥が生じやす
い。従って、この結晶欠陥を除去するためにイオン注入
後に半導体基板を加熱するアニール工程が必要である。
半導体基板内の不純物イオンは熱により濃度が高い方か
ら低い方へと拡散する性質を有している。そして、この
ボロンイオンの熱拡散の距離は、Ｎ型半導体基板中の不
純物であるＰ（リン）よりも数倍高い。従って、イオン
注入工程においては、電流、印加電圧及び注入時間を監
視することにより、不純物濃度及びウェルの大きさを高
い精度で制御することができるが、このイオン注入工程
後のアニール工程が多かったり、その加熱温度が高温で
ある場合には、Ｐ-ウェルによる抵抗においては、Ｎ-ウ
ェルによる抵抗よりも抵抗値のばらつきが大きくなって
しまう。
ギのイオンがシリコン半導体基板内に打ち込まれるた
め、Ｎ型半導体基板の表面近傍に結晶欠陥が生じやす
い。従って、この結晶欠陥を除去するためにイオン注入
後に半導体基板を加熱するアニール工程が必要である。
半導体基板内の不純物イオンは熱により濃度が高い方か
ら低い方へと拡散する性質を有している。そして、この
ボロンイオンの熱拡散の距離は、Ｎ型半導体基板中の不
純物であるＰ（リン）よりも数倍高い。従って、イオン
注入工程においては、電流、印加電圧及び注入時間を監
視することにより、不純物濃度及びウェルの大きさを高
い精度で制御することができるが、このイオン注入工程
後のアニール工程が多かったり、その加熱温度が高温で
ある場合には、Ｐ-ウェルによる抵抗においては、Ｎ-ウ
ェルによる抵抗よりも抵抗値のばらつきが大きくなって
しまう。
【００２６】更に、電気回路的な観点からも、Ｎ型半導
体基板でＣＭＯＳ回路を構成した場合には負電源が必要
となり、基準電圧源回路の出力電圧が負側になるという
問題点もある。つまり、正側の電源を多用する実際の製
品（セット）には好ましくない。
体基板でＣＭＯＳ回路を構成した場合には負電源が必要
となり、基準電圧源回路の出力電圧が負側になるという
問題点もある。つまり、正側の電源を多用する実際の製
品（セット）には好ましくない。
【００２７】また、寄生バイポーラトランジスタの替わ
りにＭＯＳトランジスタが使用された基準電圧源回路が
提案されている（特開平６−２０４８３８）。この公報
に記載された従来の基準電圧源回路においては、寄生バ
イポーラトランジスタの替わりにＭＯＳトランジスタが
使用されているので、ＣＭＯＳトランジスタの製造と共
に製造可能である。また、温度変化等に対する出力電圧
のばらつきが抑制されている。しかし、そのばらつきを
抑制する効果は十分ではない。
りにＭＯＳトランジスタが使用された基準電圧源回路が
提案されている（特開平６−２０４８３８）。この公報
に記載された従来の基準電圧源回路においては、寄生バ
イポーラトランジスタの替わりにＭＯＳトランジスタが
使用されているので、ＣＭＯＳトランジスタの製造と共
に製造可能である。また、温度変化等に対する出力電圧
のばらつきが抑制されている。しかし、そのばらつきを
抑制する効果は十分ではない。
【００２８】本発明はかかる問題点に鑑みてなされたも
のであって、製造コストの上昇を招くことなく製造する
ことができると共に、シート抵抗を低下させてもばらつ
きが抑制され安定した基準出力電圧を供給することがで
きる基準電圧源回路を提供することを目的とする。
のであって、製造コストの上昇を招くことなく製造する
ことができると共に、シート抵抗を低下させてもばらつ
きが抑制され安定した基準出力電圧を供給することがで
きる基準電圧源回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】本発明に係る基準電圧源
回路は、Ｐ型半導体基板の表面に形成されたＰチャネル
ＭＯＳトランジスタと、該Ｐ型半導体基板をコレクタと
するＰＮＰトランジスタと、前記Ｐ型半導体基板の表面
に形成され前記ＰＮＰトランジスタのエミッタに接続さ
れた抵抗素子と、を有する基準電圧源回路において、前
記ＰＮＰトランジスタは、前記Ｐ型半導体基板の表面に
形成されたベース用Ｎ型ウエルを有し、前記抵抗素子
は、前記Ｐ型半導体基板の表面に前記ベース用Ｎ型ウエ
ル及び前記ＭＯＳトランジスタ用Ｎ型ウエルと同時に形
成された抵抗用Ｎ型ウエルを有し、前記ＭＯＳトランジ
スタ用Ｎ型ウエルはその表面に前記ＰＮＰトランジスタ
のエミッタ用Ｐ型拡散層と同時に形成されたソース及び
ドレイン用Ｐ型拡散層を備えたＰチャネルＭＯＳトラン
ジスタを有する、ことを特徴とする。
回路は、Ｐ型半導体基板の表面に形成されたＰチャネル
ＭＯＳトランジスタと、該Ｐ型半導体基板をコレクタと
するＰＮＰトランジスタと、前記Ｐ型半導体基板の表面
に形成され前記ＰＮＰトランジスタのエミッタに接続さ
れた抵抗素子と、を有する基準電圧源回路において、前
記ＰＮＰトランジスタは、前記Ｐ型半導体基板の表面に
形成されたベース用Ｎ型ウエルを有し、前記抵抗素子
は、前記Ｐ型半導体基板の表面に前記ベース用Ｎ型ウエ
ル及び前記ＭＯＳトランジスタ用Ｎ型ウエルと同時に形
成された抵抗用Ｎ型ウエルを有し、前記ＭＯＳトランジ
スタ用Ｎ型ウエルはその表面に前記ＰＮＰトランジスタ
のエミッタ用Ｐ型拡散層と同時に形成されたソース及び
ドレイン用Ｐ型拡散層を備えたＰチャネルＭＯＳトラン
ジスタを有する、ことを特徴とする。
【００３０】本発明においては、ベース用Ｎ型ウェルと
抵抗用Ｎ型ウェルとが同時に形成されているので、つま
り、同一の材料を使用して製造されているので、製造工
程等を原因とする基準出力電圧のばらつきが著しく抑制
される。これは、Ｎ型ウェルの形成に使用される不純
物、例えば、リンイオンの熱拡散が小さいためである。
抵抗用Ｎ型ウェルとが同時に形成されているので、つま
り、同一の材料を使用して製造されているので、製造工
程等を原因とする基準出力電圧のばらつきが著しく抑制
される。これは、Ｎ型ウェルの形成に使用される不純
物、例えば、リンイオンの熱拡散が小さいためである。
【００３１】なお、前記ＰＮＰトランジスタは、前記ベ
ース用Ｎ型ウェルの表面に形成されたエミッタ用Ｐ型拡
散層と、前記ベース用Ｎ型ウェルの表面に形成され前記
ベース用Ｎ型ウェルより不純物濃度が高いベース用Ｎ型
拡散層と、前記Ｐ型半導体基板の表面に前記エミッタ用
Ｐ型拡散層と同時に形成されたコレクタ用Ｐ型拡散層
と、を有し、前記抵抗素子は、前記抵抗用Ｎ型ウェルの
表面に前記エミッタ用Ｐ型拡散層と同時に形成された２
個の抵抗用Ｐ型拡散層を有することができる。
ース用Ｎ型ウェルの表面に形成されたエミッタ用Ｐ型拡
散層と、前記ベース用Ｎ型ウェルの表面に形成され前記
ベース用Ｎ型ウェルより不純物濃度が高いベース用Ｎ型
拡散層と、前記Ｐ型半導体基板の表面に前記エミッタ用
Ｐ型拡散層と同時に形成されたコレクタ用Ｐ型拡散層
と、を有し、前記抵抗素子は、前記抵抗用Ｎ型ウェルの
表面に前記エミッタ用Ｐ型拡散層と同時に形成された２
個の抵抗用Ｐ型拡散層を有することができる。
【００３２】また、前記抵抗素子は、２個の前記抵抗用
Ｐ型拡散層の間に形成されたバイアス用Ｐ型拡散層を有
することが望ましい。
Ｐ型拡散層の間に形成されたバイアス用Ｐ型拡散層を有
することが望ましい。
【００３３】バイアス用Ｐ型拡散層にバイアス電圧が印
加されると、バイアス用Ｐ型拡散層と抵抗用Ｎ型ウェル
との界面近傍に空乏層が形成される。これにより、抵抗
用Ｎ型ウェルの抵抗として作用する領域の断面積が減少
し抵抗が高くなる。従って、抵抗用Ｎ型ウェル自体の抵
抗が低下するように設計されても、バイアス電圧を制御
することにより、十分な抵抗を得ることが可能となる。
加されると、バイアス用Ｐ型拡散層と抵抗用Ｎ型ウェル
との界面近傍に空乏層が形成される。これにより、抵抗
用Ｎ型ウェルの抵抗として作用する領域の断面積が減少
し抵抗が高くなる。従って、抵抗用Ｎ型ウェル自体の抵
抗が低下するように設計されても、バイアス電圧を制御
することにより、十分な抵抗を得ることが可能となる。
【００３４】更に、前記バイアス用Ｐ型拡散層は、前記
エミッタ用Ｐ型拡散層と同時に形成されていることが望
ましい。
エミッタ用Ｐ型拡散層と同時に形成されていることが望
ましい。
【００３５】更にまた、前記Ｐ型半導体基板の表面に前
記ベース用Ｎ型ウェルと同時に形成されたＭＯＳトラン
ジスタ用Ｎ型ウェルと、このＭＯＳトランジスタ用Ｎ型
ウェルの表面に前記エミッタ用Ｐ型拡散層と同時に形成
されたソース用Ｐ型拡散層及びドレイン用Ｐ型拡散層
と、を備えたＰチャネルＭＯＳトランジスタを有するこ
とができる。
記ベース用Ｎ型ウェルと同時に形成されたＭＯＳトラン
ジスタ用Ｎ型ウェルと、このＭＯＳトランジスタ用Ｎ型
ウェルの表面に前記エミッタ用Ｐ型拡散層と同時に形成
されたソース用Ｐ型拡散層及びドレイン用Ｐ型拡散層
と、を備えたＰチャネルＭＯＳトランジスタを有するこ
とができる。
【００３６】本発明に係る他の基準電圧源回路は、Ｎ型
半導体基板の表面に形成されたＮチャネルＭＯＳトラン
ジスタと、ＮＰＮトランジスタと、前記Ｎ型半導体基板
の表面に形成され前記ＮＰＮトランジスタのエミッタに
接続された抵抗素子と、を有する基準電圧源回路におい
て、前記ＮＰＮトランジスタは、前記Ｎ型半導体基板の
表面に形成されたベース用Ｐ型ウエルと、このベース用
Ｐ型ウエルの表面に形成されたエミッタ用Ｎ型拡散層
と、前記ベース用Ｐ型ウエルの表面に形成され前記ベー
ス用Ｐ型ウエルより不純物濃度が高いベース用Ｐ型拡散
層と、前記Ｎ型半導体基板の表面に前記エミッタ用Ｎ型
拡散層と同時に形成されたコレクタ用Ｎ型拡散層とを有
し、前記抵抗素子は、前記Ｎ型半導体基板の表面に前記
ベース用Ｐ型ウエル及び前記ＭＯＳトランジスタ用Ｐ型
ウエルと同時に形成された抵抗用Ｐ型ウエルと、この抵
抗用Ｐ型ウエルの表面に前記ベース用Ｐ型拡散層と同時
に形成された２個の抵抗用Ｐ型拡散層と、２個の前記抵
抗用Ｐ型拡散層の間に形成されたバイアス用Ｎ型拡散層
とを有し、前記ＭＯＳトランジスタ用Ｐ型ウエルはその
表面に前記ＮＰＮトランジスタのエミッタ用Ｎ型拡散層
と同時に形成されたソース及びドレイン用Ｎ型拡散層を
備えたＮチャネルＭＯＳトランジスタを有する、ことを
特徴とする。
半導体基板の表面に形成されたＮチャネルＭＯＳトラン
ジスタと、ＮＰＮトランジスタと、前記Ｎ型半導体基板
の表面に形成され前記ＮＰＮトランジスタのエミッタに
接続された抵抗素子と、を有する基準電圧源回路におい
て、前記ＮＰＮトランジスタは、前記Ｎ型半導体基板の
表面に形成されたベース用Ｐ型ウエルと、このベース用
Ｐ型ウエルの表面に形成されたエミッタ用Ｎ型拡散層
と、前記ベース用Ｐ型ウエルの表面に形成され前記ベー
ス用Ｐ型ウエルより不純物濃度が高いベース用Ｐ型拡散
層と、前記Ｎ型半導体基板の表面に前記エミッタ用Ｎ型
拡散層と同時に形成されたコレクタ用Ｎ型拡散層とを有
し、前記抵抗素子は、前記Ｎ型半導体基板の表面に前記
ベース用Ｐ型ウエル及び前記ＭＯＳトランジスタ用Ｐ型
ウエルと同時に形成された抵抗用Ｐ型ウエルと、この抵
抗用Ｐ型ウエルの表面に前記ベース用Ｐ型拡散層と同時
に形成された２個の抵抗用Ｐ型拡散層と、２個の前記抵
抗用Ｐ型拡散層の間に形成されたバイアス用Ｎ型拡散層
とを有し、前記ＭＯＳトランジスタ用Ｐ型ウエルはその
表面に前記ＮＰＮトランジスタのエミッタ用Ｎ型拡散層
と同時に形成されたソース及びドレイン用Ｎ型拡散層を
備えたＮチャネルＭＯＳトランジスタを有する、ことを
特徴とする。
【００３７】本発明においては、バイアス用Ｎ型拡散層
にバイアス電圧が印加されると、バイアス用Ｎ型拡散層
と抵抗用Ｐ型ウェルとの界面近傍に空乏層が形成され
る。これにより、抵抗用Ｐ型ウェルの抵抗として作用す
る領域の断面積が減少し抵抗が高くなる。従って、抵抗
用Ｐ型ウェル自体の抵抗が低下するように設計されて
も、バイアス電圧を制御することにより、十分な抵抗を
得ることが可能となる。
にバイアス電圧が印加されると、バイアス用Ｎ型拡散層
と抵抗用Ｐ型ウェルとの界面近傍に空乏層が形成され
る。これにより、抵抗用Ｐ型ウェルの抵抗として作用す
る領域の断面積が減少し抵抗が高くなる。従って、抵抗
用Ｐ型ウェル自体の抵抗が低下するように設計されて
も、バイアス電圧を制御することにより、十分な抵抗を
得ることが可能となる。
【００３８】なお、前記バイアス用Ｎ型拡散層は、前記
エミッタ用Ｎ型拡散層と同時に形成されていることが望
ましい。
エミッタ用Ｎ型拡散層と同時に形成されていることが望
ましい。
【００３９】また、前記Ｎ型半導体基板の表面に前記ベ
ース用Ｐ型ウェルと同時に形成されたＭＯＳトランジス
タ用Ｐ型ウェルと、このＭＯＳトランジスタ用Ｐ型ウェ
ルの表面に前記エミッタ用Ｎ型拡散層と同時に形成され
たソース用Ｎ型拡散層及びドレイン用Ｎ型拡散層と、を
備えたＮチャネルＭＯＳトランジスタを有することがで
きる。
ース用Ｐ型ウェルと同時に形成されたＭＯＳトランジス
タ用Ｐ型ウェルと、このＭＯＳトランジスタ用Ｐ型ウェ
ルの表面に前記エミッタ用Ｎ型拡散層と同時に形成され
たソース用Ｎ型拡散層及びドレイン用Ｎ型拡散層と、を
備えたＮチャネルＭＯＳトランジスタを有することがで
きる。
【００４０】
【発明の実施の形態】以下、本発明の実施例に係る基準
電圧源回路について、添付の図面を参照して具体的に説
明する。
電圧源回路について、添付の図面を参照して具体的に説
明する。
【００４１】本発明の第１の実施例に係る基準電圧源回
路は、図７に示す従来のものと同様の回路構成を有して
いるが、抵抗及びＰＮＰトランジスタの構造が従来のも
のと相違する。図１は本発明の第１の実施例に係る基準
電圧源回路を示す回路図である。
路は、図７に示す従来のものと同様の回路構成を有して
いるが、抵抗及びＰＮＰトランジスタの構造が従来のも
のと相違する。図１は本発明の第１の実施例に係る基準
電圧源回路を示す回路図である。
【００４２】本実施例の基準電圧源回路には、コレクタ
及びベースが接地された２個のＰＮＰトランジスタＱ１
及びＱ２が設けられている。トランジスタＱ２のエミッ
タには、抵抗素子ＲＥ３及び抵抗素子ＲＥ２がこの順で
直列に接続されている。また、トランジスタＱ１のエミ
ッタには、抵抗素子ＲＥ１が接続されている。そして、
トランジスタＱ１のエミッタと抵抗素子ＲＥ１との接続
点及び抵抗素子ＲＥ２と抵抗素子ＲＥ３との接続点に
は、増幅器ＡＭＰ１の入力側が接続されている。抵抗素
子ＲＥ２と抵抗素子ＲＥ１とは共通接続されており、そ
の接続点は、増幅器ＡＭＰ１の出力側に接続されてい
る。そして、増幅器ＡＭＰ１の出力側には、電圧出力端
子ＯＵＴ１が接続されている。なお、増幅器ＡＭＰ１は
ＣＭＯＳトランジスタ等から構成されている。
及びベースが接地された２個のＰＮＰトランジスタＱ１
及びＱ２が設けられている。トランジスタＱ２のエミッ
タには、抵抗素子ＲＥ３及び抵抗素子ＲＥ２がこの順で
直列に接続されている。また、トランジスタＱ１のエミ
ッタには、抵抗素子ＲＥ１が接続されている。そして、
トランジスタＱ１のエミッタと抵抗素子ＲＥ１との接続
点及び抵抗素子ＲＥ２と抵抗素子ＲＥ３との接続点に
は、増幅器ＡＭＰ１の入力側が接続されている。抵抗素
子ＲＥ２と抵抗素子ＲＥ１とは共通接続されており、そ
の接続点は、増幅器ＡＭＰ１の出力側に接続されてい
る。そして、増幅器ＡＭＰ１の出力側には、電圧出力端
子ＯＵＴ１が接続されている。なお、増幅器ＡＭＰ１は
ＣＭＯＳトランジスタ等から構成されている。
【００４３】なお、抵抗素子ＲＥ１の抵抗値はＲ１、抵
抗素子ＲＥ２の抵抗値はＲ２、抵抗素子ＲＥ３の抵抗値
はＲ３であり、抵抗値Ｒ１と抵抗値Ｒ２とが等しく、こ
れらに温度変動は生じない。トランジスタＱ１のエミッ
タ接合面積はＭ、トランジスタＱ２のエミッタ接合面積
はＮである。また、増幅器ＡＭＰ１の利得は無限であ
り、その入力リーク電流値及び出力抵抗は０であり、そ
の差動入力オフセットはない。更に、トランジスタＱ１
及びＱ２のベース電流はコレクタ電流と比して無視でき
るほど小さいものである。更にまた、本実施例において
は、電気素量をｑ、ボルツマン定数をｋとしたとき、下
記数式１に示す関係が成立している。
抗素子ＲＥ２の抵抗値はＲ２、抵抗素子ＲＥ３の抵抗値
はＲ３であり、抵抗値Ｒ１と抵抗値Ｒ２とが等しく、こ
れらに温度変動は生じない。トランジスタＱ１のエミッ
タ接合面積はＭ、トランジスタＱ２のエミッタ接合面積
はＮである。また、増幅器ＡＭＰ１の利得は無限であ
り、その入力リーク電流値及び出力抵抗は０であり、そ
の差動入力オフセットはない。更に、トランジスタＱ１
及びＱ２のベース電流はコレクタ電流と比して無視でき
るほど小さいものである。更にまた、本実施例において
は、電気素量をｑ、ボルツマン定数をｋとしたとき、下
記数式１に示す関係が成立している。
【００４４】
【数１】
【００４５】図２（ａ）は本発明の第１の実施例に係る
基準電圧源回路に設けられたＣＭＯＳトランジスタを示
す模式的断面図であり、（ｂ）は同じく基準電圧源回路
に設けられた抵抗及びバイポーラトランジスタを示す模
式的断面図である。
基準電圧源回路に設けられたＣＭＯＳトランジスタを示
す模式的断面図であり、（ｂ）は同じく基準電圧源回路
に設けられた抵抗及びバイポーラトランジスタを示す模
式的断面図である。
【００４６】第１の実施例に設けられたＣＭＯＳトラン
ジスタは、図２（ａ）に示すように、Ｐ-基板１上に形
成されている。Ｐ-基板１の表面には、選択的にＮ-ウェ
ル２が形成されている。更に、Ｎ-ウェル２の表面に
は、２個のＮ+拡散層３ａ及び３ｂが形成され、その内
側に２個のＰ+拡散層４ａ及び４ｂが形成されている。
更に、Ｐ+拡散層４ａ及び４ｂ間のＮ-ウェル２上には、
ゲート絶縁膜（図示せず）が形成されており、このゲー
ト絶縁膜上には、多結晶シリコンからなるゲート電極５
が形成されている。そして、Ｎ+拡散層３ａ及び３ｂに
はウェルバイアス端子６が、Ｐ+拡散層４ａにはドレイ
ン用端子７が、Ｐ+拡散層４ｂにはソース用端子８が、
ゲート電極５にはゲート電極用端子９が、夫々接続され
ている。このようにして、Ｎ-ウェル２、２個のＰ+拡散
層４ａ及び４ｂ並びにゲート電極５等からＰチャネルＭ
ＯＳトランジスタ１０が構成されている。
ジスタは、図２（ａ）に示すように、Ｐ-基板１上に形
成されている。Ｐ-基板１の表面には、選択的にＮ-ウェ
ル２が形成されている。更に、Ｎ-ウェル２の表面に
は、２個のＮ+拡散層３ａ及び３ｂが形成され、その内
側に２個のＰ+拡散層４ａ及び４ｂが形成されている。
更に、Ｐ+拡散層４ａ及び４ｂ間のＮ-ウェル２上には、
ゲート絶縁膜（図示せず）が形成されており、このゲー
ト絶縁膜上には、多結晶シリコンからなるゲート電極５
が形成されている。そして、Ｎ+拡散層３ａ及び３ｂに
はウェルバイアス端子６が、Ｐ+拡散層４ａにはドレイ
ン用端子７が、Ｐ+拡散層４ｂにはソース用端子８が、
ゲート電極５にはゲート電極用端子９が、夫々接続され
ている。このようにして、Ｎ-ウェル２、２個のＰ+拡散
層４ａ及び４ｂ並びにゲート電極５等からＰチャネルＭ
ＯＳトランジスタ１０が構成されている。
【００４７】また、Ｎ-ウェル２が形成されていない領
域において、Ｐ-基板１の表面には、２個のＰ+拡散層１
１ａ及び１１ｂが形成され、その内側に２個のＮ+拡散
層１２ａ及び１２ｂが形成されている。更に、Ｎ+拡散
層１２ａ及び１２ｂ間のＰ-基板１上には、ゲート絶縁
膜（図示せず）が形成されており、このゲート絶縁膜上
には、多結晶シリコンからなるゲート電極１３が形成さ
れている。そして、Ｐ+拡散層１１ａ及び１１ｂには基
板バイアス端子１４が、Ｎ+拡散層１２ａにはドレイン
用端子１５が、Ｎ+拡散層１２ｂにはソース用端子１６
が、ゲート電極１３にはゲート電極用端子１７が、夫々
接続されている。このようにして、Ｐ-基板１、２個の
Ｎ+拡散層１２ａ及び１２ｂ並びにゲート電極１３等か
らＮチャネルＭＯＳトランジスタ２０が構成されてい
る。
域において、Ｐ-基板１の表面には、２個のＰ+拡散層１
１ａ及び１１ｂが形成され、その内側に２個のＮ+拡散
層１２ａ及び１２ｂが形成されている。更に、Ｎ+拡散
層１２ａ及び１２ｂ間のＰ-基板１上には、ゲート絶縁
膜（図示せず）が形成されており、このゲート絶縁膜上
には、多結晶シリコンからなるゲート電極１３が形成さ
れている。そして、Ｐ+拡散層１１ａ及び１１ｂには基
板バイアス端子１４が、Ｎ+拡散層１２ａにはドレイン
用端子１５が、Ｎ+拡散層１２ｂにはソース用端子１６
が、ゲート電極１３にはゲート電極用端子１７が、夫々
接続されている。このようにして、Ｐ-基板１、２個の
Ｎ+拡散層１２ａ及び１２ｂ並びにゲート電極１３等か
らＮチャネルＭＯＳトランジスタ２０が構成されてい
る。
【００４８】一方、抵抗素子及びＰＮＰトランジスタ
は、図２（ｂ）に示すように、Ｐ-基板１上に形成され
ている。Ｐ-基板１の表面には、選択的に２個のＮ-ウェ
ル２１ａ及び２１ｂが形成されている。更に、Ｎ-ウェ
ル２１ａの表面には、２個のＮ+拡散層２２ａ及び２２
ｂが形成されており、Ｎ+拡散層２２ａ及び２２ｂに
は、夫々端子２３ａ及び２３ｂが接続されている。この
ようにして、抵抗素子２４が構成されている。一方、Ｎ
-ウェル２１ｂの表面には、Ｎ+拡散層２５及びＰ+拡散
層２６が形成されており、Ｎ+拡散層２５にはベース用
端子２８が、Ｐ+拡散層２６にはエミッタ用端子２９
が、夫々接続されている。更に、Ｐ -基板１の表面でＰ+
拡散層２６との間でＮ+拡散層２５を挟む位置にＰ +拡散
層２７が形成されており、Ｐ +拡散層２７にはコレクタ
用端子３０が接続されている。このようにして、ＰＮＰ
トランジスタ３１が構成されている。
は、図２（ｂ）に示すように、Ｐ-基板１上に形成され
ている。Ｐ-基板１の表面には、選択的に２個のＮ-ウェ
ル２１ａ及び２１ｂが形成されている。更に、Ｎ-ウェ
ル２１ａの表面には、２個のＮ+拡散層２２ａ及び２２
ｂが形成されており、Ｎ+拡散層２２ａ及び２２ｂに
は、夫々端子２３ａ及び２３ｂが接続されている。この
ようにして、抵抗素子２４が構成されている。一方、Ｎ
-ウェル２１ｂの表面には、Ｎ+拡散層２５及びＰ+拡散
層２６が形成されており、Ｎ+拡散層２５にはベース用
端子２８が、Ｐ+拡散層２６にはエミッタ用端子２９
が、夫々接続されている。更に、Ｐ -基板１の表面でＰ+
拡散層２６との間でＮ+拡散層２５を挟む位置にＰ +拡散
層２７が形成されており、Ｐ +拡散層２７にはコレクタ
用端子３０が接続されている。このようにして、ＰＮＰ
トランジスタ３１が構成されている。
【００４９】そして、抵抗素子ＲＥ１、２及び３が抵抗
素子２４と同様の構成を有し、トランジスタＱ１及びＱ
２がトランジスタ３１と同様の構成を有している。
素子２４と同様の構成を有し、トランジスタＱ１及びＱ
２がトランジスタ３１と同様の構成を有している。
【００５０】なお、Ｎ-ウェル２、２１ａ及び２１ｂは
相互に同一の工程で形成されたものであり、Ｎ+拡散層
３ａ、３ｂ、１２ａ、１２ｂ、２２ａ、２２ｂ及び２５
は相互に同一の工程で形成されたものであり、Ｐ+拡散
層４ａ、４ｂ、１１ａ、１１ｂ、２６及び２７は同一の
工程で形成されたものである。
相互に同一の工程で形成されたものであり、Ｎ+拡散層
３ａ、３ｂ、１２ａ、１２ｂ、２２ａ、２２ｂ及び２５
は相互に同一の工程で形成されたものであり、Ｐ+拡散
層４ａ、４ｂ、１１ａ、１１ｂ、２６及び２７は同一の
工程で形成されたものである。
【００５１】このように構成された本実施例の基準電圧
源回路においては、増幅器ＡＭＰ１の利得が無限である
ことより、平衡状態となったときの＋側である非反転入
力電位と−側である反転入力電位は等しい。また、抵抗
素子ＲＥ１及びＲＥ２の抵抗値は等しいので、夫々の端
子間の電位差も等しくなる。つまり、抵抗素子ＲＥ１及
びトランジスタＱ１に流れる電流と抵抗素子ＲＥ２、抵
抗素子ＲＥ３及びトランジスタＱ２に流れる電流とは等
しい電流値Ｉを示す。
源回路においては、増幅器ＡＭＰ１の利得が無限である
ことより、平衡状態となったときの＋側である非反転入
力電位と−側である反転入力電位は等しい。また、抵抗
素子ＲＥ１及びＲＥ２の抵抗値は等しいので、夫々の端
子間の電位差も等しくなる。つまり、抵抗素子ＲＥ１及
びトランジスタＱ１に流れる電流と抵抗素子ＲＥ２、抵
抗素子ＲＥ３及びトランジスタＱ２に流れる電流とは等
しい電流値Ｉを示す。
【００５２】また、トランジスタＱ１のエミッタ−ベー
ス間電圧をＶＥＢ１、トランジスタＱ２のエミッタ−ベ
ース間電圧をＶＥＢ２とすると、電圧ＶＥＢ１と電圧Ｖ
ＥＢ２との関係は下記数式２で表され、トランジスタＱ
２側に流れる電流と出力電圧Ｖｏｕｔとの関係は下記数
式３で表される。
ス間電圧をＶＥＢ１、トランジスタＱ２のエミッタ−ベ
ース間電圧をＶＥＢ２とすると、電圧ＶＥＢ１と電圧Ｖ
ＥＢ２との関係は下記数式２で表され、トランジスタＱ
２側に流れる電流と出力電圧Ｖｏｕｔとの関係は下記数
式３で表される。
【００５３】
【数２】
【００５４】
【数３】
【００５５】ここで、トランジスタＱ１及びＱ２に着目
すると、夫々のエミッタに流れ込む電流ＩＥＱ１及びＩ
ＥＱ２は回路電流Ｉに等しい。このエミッタに流れ込む
電流Ｉは順方向ダイオードの電流式に近似できるので、
トランジスタＱ１側について下記数式４に示す電流式が
成立し、トランジスタＱ２側について下記数式５に示す
電流式が成立する。
すると、夫々のエミッタに流れ込む電流ＩＥＱ１及びＩ
ＥＱ２は回路電流Ｉに等しい。このエミッタに流れ込む
電流Ｉは順方向ダイオードの電流式に近似できるので、
トランジスタＱ１側について下記数式４に示す電流式が
成立し、トランジスタＱ２側について下記数式５に示す
電流式が成立する。
【００５６】
【数４】
【００５７】
【数５】
【００５８】但し、Ｔは絶対温度、Ｉｓはベース−エミ
ッタ間の飽和電流である。
ッタ間の飽和電流である。
【００５９】上記数式４及び５において、exp(q・VEB1/
k・T)は１より極めて大きいので、exp(q・VEB1/k・T)-
１をexp(q・VEB1/k・T)に近似することができる。そし
て、数式４及び５の両辺について自然対数をとることに
より、下記数式６及び７に示すエミッタ−ベース間電圧
ＶＥＢ１及びＶＥＢ２が容易に求められる。
k・T)は１より極めて大きいので、exp(q・VEB1/k・T)-
１をexp(q・VEB1/k・T)に近似することができる。そし
て、数式４及び５の両辺について自然対数をとることに
より、下記数式６及び７に示すエミッタ−ベース間電圧
ＶＥＢ１及びＶＥＢ２が容易に求められる。
【００６０】
【数６】
【００６１】
【数７】
【００６２】そして、電圧ＶＥＢ１及びＶＥＢ２を数式
２に代入することにより、電流値Ｉが求められる。これ
を下記数式８に示す。
２に代入することにより、電流値Ｉが求められる。これ
を下記数式８に示す。
【００６３】
【数８】
【００６４】そして、電流値Ｉを数式２に代入すると下
記数式９が得られる。
記数式９が得られる。
【００６５】
【数９】
【００６６】上記数式９より、電圧出力端子ＯＵＴ１に
おける出力電位Ｖｏｕｔは、トランジスタＱ２のエミッ
タ−ベース間電圧ＶＥＢ２、抵抗値Ｒ２と抵抗値Ｒ３と
の比（Ｒ２／Ｒ３）、トランジスタＱ１とトランジスタ
Ｑ２とのエミッタ接合面積比（Ｎ／Ｍ）及び絶対温度Ｔ
に影響されることが示される。特に、出力電位Ｖｏｕｔ
のばらつきを抑制するためには、数式９の右辺第２項に
示すように、抵抗値又はトランジスタの絶対精度ではな
くトランジスタ間の相対精度が要求される。
おける出力電位Ｖｏｕｔは、トランジスタＱ２のエミッ
タ−ベース間電圧ＶＥＢ２、抵抗値Ｒ２と抵抗値Ｒ３と
の比（Ｒ２／Ｒ３）、トランジスタＱ１とトランジスタ
Ｑ２とのエミッタ接合面積比（Ｎ／Ｍ）及び絶対温度Ｔ
に影響されることが示される。特に、出力電位Ｖｏｕｔ
のばらつきを抑制するためには、数式９の右辺第２項に
示すように、抵抗値又はトランジスタの絶対精度ではな
くトランジスタ間の相対精度が要求される。
【００６７】なお、数式９において、電圧出力端子ＯＵ
Ｔ１の温度係数を考える場合には、数式９の両辺を温度
Ｔで偏微分すればよい。この結果を下記数式１０に示
す。
Ｔ１の温度係数を考える場合には、数式９の両辺を温度
Ｔで偏微分すればよい。この結果を下記数式１０に示
す。
【００６８】
【数１０】
【００６９】トランジスタＱ２のエミッタ−ベース間電
圧ＶＥＢ２の温度依存性は、流れる電流により若干変動
するが、通常、−２（ｍＶ／℃）程度の値をとる。本実
施例においては、抵抗比（Ｒ２／Ｒ３）及びトランジス
タＱ１及びＱ２のエミッタ接合面積比（Ｎ／Ｍ）につい
て数式１に示す関係が成立しているので、即ち電圧ＶＢ
Ｅ２の温度特性が打ち消されるので、出力電圧Ｖｏｕｔ
の温度係数は実質的に０（ｍＶ／℃）となる。従って、
本実施例の基準電圧源回路においては、温度変化に対し
て出力電圧値が変動しにくく、基準電圧源回路として好
ましいものである。
圧ＶＥＢ２の温度依存性は、流れる電流により若干変動
するが、通常、−２（ｍＶ／℃）程度の値をとる。本実
施例においては、抵抗比（Ｒ２／Ｒ３）及びトランジス
タＱ１及びＱ２のエミッタ接合面積比（Ｎ／Ｍ）につい
て数式１に示す関係が成立しているので、即ち電圧ＶＢ
Ｅ２の温度特性が打ち消されるので、出力電圧Ｖｏｕｔ
の温度係数は実質的に０（ｍＶ／℃）となる。従って、
本実施例の基準電圧源回路においては、温度変化に対し
て出力電圧値が変動しにくく、基準電圧源回路として好
ましいものである。
【００７０】次に、数式９に関し、基準電圧源回路に設
けられた各素子の特性のばらつきが出力電位Ｖｏｕｔの
ばらつきに与える影響について検討する。
けられた各素子の特性のばらつきが出力電位Ｖｏｕｔの
ばらつきに与える影響について検討する。
【００７１】数式９の第２項は、前述のように、相対精
度に依存する項であるため、素子に特性のばらつきがあ
っても、出力電位Ｖｏｕｔのばらつきは生じにくい。一
方、第１項の電圧ＶＥＢ２がばらつくと、出力電位Ｖｏ
ｕｔのばらつきが大きくなる。このばらつきの要因とし
ては、数式７に示すように、飽和電流Ｉｓ及びエミッタ
電流Ｉの２種類が挙げられる。数式８に示す電流Ｉを数
式７に代入すると下記数式１１が導かれる。
度に依存する項であるため、素子に特性のばらつきがあ
っても、出力電位Ｖｏｕｔのばらつきは生じにくい。一
方、第１項の電圧ＶＥＢ２がばらつくと、出力電位Ｖｏ
ｕｔのばらつきが大きくなる。このばらつきの要因とし
ては、数式７に示すように、飽和電流Ｉｓ及びエミッタ
電流Ｉの２種類が挙げられる。数式８に示す電流Ｉを数
式７に代入すると下記数式１１が導かれる。
【００７２】
【数１１】
【００７３】上記数式１１に示すように、素子の特性の
ばらつきによる電圧ＶＥＢ２の変動は、トランジスタＱ
１におけるベース−エミッタ間の飽和電流Ｉｓのばらつ
き、抵抗値Ｒ３の絶対値ばらつき、トランジスタＱ１と
トランジスタＱ２とのエミッタ接合面積比（Ｎ／Ｍ）の
ばらつきに影響される。これらの項目でトランジスタＱ
１とトランジスタＱ２とのエミッタ接合面積比のばらつ
きは相対精度によるものであるため、半導体基板上では
素子配置の方法により小さく抑制することが可能であ
る。従って、電圧ＶＥＢ２の値のばらつきに影響を与え
る素子特性は、抵抗値Ｒ３の絶対値並びにトランジスタ
Ｑ１及びＱ２の飽和電流Ｉｓとなる。
ばらつきによる電圧ＶＥＢ２の変動は、トランジスタＱ
１におけるベース−エミッタ間の飽和電流Ｉｓのばらつ
き、抵抗値Ｒ３の絶対値ばらつき、トランジスタＱ１と
トランジスタＱ２とのエミッタ接合面積比（Ｎ／Ｍ）の
ばらつきに影響される。これらの項目でトランジスタＱ
１とトランジスタＱ２とのエミッタ接合面積比のばらつ
きは相対精度によるものであるため、半導体基板上では
素子配置の方法により小さく抑制することが可能であ
る。従って、電圧ＶＥＢ２の値のばらつきに影響を与え
る素子特性は、抵抗値Ｒ３の絶対値並びにトランジスタ
Ｑ１及びＱ２の飽和電流Ｉｓとなる。
【００７４】数式１１において、電圧ＶＥＢ２の変動の
要素は抵抗値Ｒ３と飽和電流Ｉｓとの積である。抵抗素
子ＲＥ１、ＲＥ２及びＲＥ３の材料とＰＮＰトランジス
タＱ１及びＱ２の材料が相違して、且つ夫々のばらつき
が大きい場合には、電圧ＶＥＢ２のばらつきは抵抗値Ｒ
３と飽和電流Ｉｓとの相乗効果により大きくなる。しか
し、本実施例においては、抵抗素子ＲＥ３のＮ-ウェル
とトランジスタのＮ-ウェルとが同一の工程により形成
されているので、飽和電流Ｉｓを決定する変数と同一の
変数が抵抗値Ｒ３を決定する変数として適用可能であ
る。つまり、飽和電流Ｉｓの変動を小さく抑制すること
ができれば、抵抗値Ｒ３の変動も同時に抑制し、電圧Ｖ
ＥＢ２の変動も小さく抑制することができる。
要素は抵抗値Ｒ３と飽和電流Ｉｓとの積である。抵抗素
子ＲＥ１、ＲＥ２及びＲＥ３の材料とＰＮＰトランジス
タＱ１及びＱ２の材料が相違して、且つ夫々のばらつき
が大きい場合には、電圧ＶＥＢ２のばらつきは抵抗値Ｒ
３と飽和電流Ｉｓとの相乗効果により大きくなる。しか
し、本実施例においては、抵抗素子ＲＥ３のＮ-ウェル
とトランジスタのＮ-ウェルとが同一の工程により形成
されているので、飽和電流Ｉｓを決定する変数と同一の
変数が抵抗値Ｒ３を決定する変数として適用可能であ
る。つまり、飽和電流Ｉｓの変動を小さく抑制すること
ができれば、抵抗値Ｒ３の変動も同時に抑制し、電圧Ｖ
ＥＢ２の変動も小さく抑制することができる。
【００７５】以下、飽和電流Ｉｓ及び抵抗値Ｒ３の変動
の要因について説明する。
の要因について説明する。
【００７６】飽和電流Ｉｓはエミッタ−ベース間の順方
向拡散電流の式により下記数式１２で表される。
向拡散電流の式により下記数式１２で表される。
【００７７】
【数１２】
【００７８】但し、数式１２における各変数は下記表１
に示すものを意味する。
に示すものを意味する。
【００７９】
【表１】
【００８０】本実施例においては、Ｎ型ベースの不純物
濃度ＮＤはＰ型エミッタの不純物濃度ＮＡよりも１０進
数で２乃至３桁程度小さく設定してある。このため、数
式１２の右辺かっこ書き中の第２項は第１項よりも十分
小さく無視することができる。そして、数式１２に拡散
定数と移動度μpとの関係を示す式Ｄｐ＝ｋ・Ｔ・μp／
ｑを代入すると下記数式１３が導かれる。
濃度ＮＤはＰ型エミッタの不純物濃度ＮＡよりも１０進
数で２乃至３桁程度小さく設定してある。このため、数
式１２の右辺かっこ書き中の第２項は第１項よりも十分
小さく無視することができる。そして、数式１２に拡散
定数と移動度μpとの関係を示す式Ｄｐ＝ｋ・Ｔ・μp／
ｑを代入すると下記数式１３が導かれる。
【００８１】
【数１３】
【００８２】一方、抵抗値Ｒ３は下記数式１４により表
される。
される。
【００８３】
【数１４】
【００８４】但し、数式１４における各変数は下記表２
に示すものを意味する。
に示すものを意味する。
【００８５】
【表２】
【００８６】ここで、移動度μp及びμnがばらつかない
定数であるとすると、数式１３及び１４に示すように、
飽和電流Ｉｓ及び抵抗値Ｒ３はＮ-ウェルの不純物濃度
ＮＤに反比例することになる。そして、飽和電流Ｉｓと
抵抗値Ｒ３との積は下記数式１５で表される。
定数であるとすると、数式１３及び１４に示すように、
飽和電流Ｉｓ及び抵抗値Ｒ３はＮ-ウェルの不純物濃度
ＮＤに反比例することになる。そして、飽和電流Ｉｓと
抵抗値Ｒ３との積は下記数式１５で表される。
【００８７】
【数１５】
【００８８】実際には、移動度μp及びμnは定数ではな
く、温度の変動によりばらつくものである。一般に、集
積回路として電気的に使用される温度範囲内では、移動
度μ p及びμnの値の変動において、格子振動（フォノ
ン）によるキャリアの散乱の影響が支配的となるとされ
ている。そこで、移動度を表す式として下記数式１６及
び１７を採用する。
く、温度の変動によりばらつくものである。一般に、集
積回路として電気的に使用される温度範囲内では、移動
度μ p及びμnの値の変動において、格子振動（フォノ
ン）によるキャリアの散乱の影響が支配的となるとされ
ている。そこで、移動度を表す式として下記数式１６及
び１７を採用する。
【００８９】
【数１６】
【００９０】
【数１７】
【００９１】但し、ＵＡはＰ型領域のホールの移動度に
関係する定数、ＵＤはＮ型領域の電子の移動度に関係す
る定数である。
関係する定数、ＵＤはＮ型領域の電子の移動度に関係す
る定数である。
【００９２】数式１６及び１７に示すように、移動度μ
p又はμnは不純物濃度ＮＡ又はＮＤ及び温度Ｔの１．５
乗に反比例している。
p又はμnは不純物濃度ＮＡ又はＮＤ及び温度Ｔの１．５
乗に反比例している。
【００９３】そして、数式１６又は１７に示す移動度μ
p及びμnを数式１５に代入することにより、抵抗値Ｒ３
と飽和電流Ｉｓとの積を示す下記数式１８が導かれる。
p及びμnを数式１５に代入することにより、抵抗値Ｒ３
と飽和電流Ｉｓとの積を示す下記数式１８が導かれる。
【００９４】
【数１８】
【００９５】上記数式１８に示すように、抵抗値Ｒ３と
飽和電流Ｉｓとの積をばらつかせる要因は、不純物密度
ＮＤ及びＮＡ、ベース領域の幅ＬＢ並びにＮ-ウェルの
幅ＬＮの４項目である。
飽和電流Ｉｓとの積をばらつかせる要因は、不純物密度
ＮＤ及びＮＡ、ベース領域の幅ＬＢ並びにＮ-ウェルの
幅ＬＮの４項目である。
【００９６】これらの４項目の制御は、近時のＣＭＯＳ
回路を製造する半導体プロセスでは、不純物のイオン注
入工程において行うことが可能である。不純物濃度ＮＤ
及びＮ-ウェル幅ＬＮは、主にＮ-ウェルに含有される不
純物イオンの注入総量及び注入エネルギーに関係するも
のであり、不純物濃度ＮＡ及びベース領域幅ＬＢは、主
にＰ+拡散層に含有される不純物イオンの注入総量及び
注入エネルギーに関係するものである。従って、Ｐ型不
純物及びＮ型不純物の注入工程を高い精度で制御するこ
とにより、抵抗値Ｒ３と飽和電流Ｉｓとの積のばらつき
は抑制される。通常、イオンを半導体基板に注入する装
置においては、注入イオンの総量はイオンの電流値と注
入時間との積により制御され、注入エネルギーはイオン
を加速する電圧により制御されている。つまり、注入イ
オンの総量及び注入エネルギーは、電流、電圧又は時間
という制御が容易な変数に依存するため、イオン注入装
置の改善により注入イオンの総量及び注入エネルギの精
度を向上させることは容易である。このため、本実施例
によれば、出力電圧Ｖｏｕｔの絶対値ばらつきの抑制は
極めて容易である。
回路を製造する半導体プロセスでは、不純物のイオン注
入工程において行うことが可能である。不純物濃度ＮＤ
及びＮ-ウェル幅ＬＮは、主にＮ-ウェルに含有される不
純物イオンの注入総量及び注入エネルギーに関係するも
のであり、不純物濃度ＮＡ及びベース領域幅ＬＢは、主
にＰ+拡散層に含有される不純物イオンの注入総量及び
注入エネルギーに関係するものである。従って、Ｐ型不
純物及びＮ型不純物の注入工程を高い精度で制御するこ
とにより、抵抗値Ｒ３と飽和電流Ｉｓとの積のばらつき
は抑制される。通常、イオンを半導体基板に注入する装
置においては、注入イオンの総量はイオンの電流値と注
入時間との積により制御され、注入エネルギーはイオン
を加速する電圧により制御されている。つまり、注入イ
オンの総量及び注入エネルギーは、電流、電圧又は時間
という制御が容易な変数に依存するため、イオン注入装
置の改善により注入イオンの総量及び注入エネルギの精
度を向上させることは容易である。このため、本実施例
によれば、出力電圧Ｖｏｕｔの絶対値ばらつきの抑制は
極めて容易である。
【００９７】従来のＣＭＯＳトランジスタのソース・ド
レイン電極と同一工程で形成されたＰ+拡散層を使用す
る抵抗素子及びポリシリコン抵抗素子の抵抗値のばらつ
きが±数１０％であるのに対し、本実施例における抵抗
値のばらつきは±１０％未満である。
レイン電極と同一工程で形成されたＰ+拡散層を使用す
る抵抗素子及びポリシリコン抵抗素子の抵抗値のばらつ
きが±数１０％であるのに対し、本実施例における抵抗
値のばらつきは±１０％未満である。
【００９８】また、Ｎ-ウェル２、２１ａ及び２１ｂは
相互に同一の工程で形成されたものであり、Ｎ+拡散層
３ａ、３ｂ、１２ａ、１２ｂ、２２ａ、２２ｂ及び２５
は相互に同一の工程で形成されたものであり、Ｐ+拡散
層４ａ、４ｂ、１１ａ、１１ｂ、２６及び２７は同一の
工程で形成されたものであるため、本実施例の基準電圧
源回路の製造工程数は極めて少ない。従って、時間の短
縮及びコストの低減が可能である。
相互に同一の工程で形成されたものであり、Ｎ+拡散層
３ａ、３ｂ、１２ａ、１２ｂ、２２ａ、２２ｂ及び２５
は相互に同一の工程で形成されたものであり、Ｐ+拡散
層４ａ、４ｂ、１１ａ、１１ｂ、２６及び２７は同一の
工程で形成されたものであるため、本実施例の基準電圧
源回路の製造工程数は極めて少ない。従って、時間の短
縮及びコストの低減が可能である。
【００９９】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例に係る基準電圧源回
路を示す回路図である。
する。図３は本発明の第２の実施例に係る基準電圧源回
路を示す回路図である。
【０１００】本実施例の基準電圧源回路には、コレクタ
及びベースが接地された３個のＰＮＰトランジスタＱ１
１、Ｑ１２及びＱ１３が設けられている。トランジスタ
Ｑ１２のエミッタには抵抗素子ＲＥ１２が接続され、ト
ランジスタＱ１３のエミッタには抵抗素子１３が接続さ
れている。また、トランジスタＱ１１のエミッタにソー
スが接続されドレインとゲートとが接続されたＮチャネ
ルＭＯＳトランジスタＭＮ１及び抵抗素子ＲＥ１２に接
続されたＮチャネルＭＯＳトランジスタＭＮ２が設けら
れている。なお、ＮチャネルＭＯＳトランジスタＭＮ１
及びＭＮ２は、相互にゲートが接続されている。
及びベースが接地された３個のＰＮＰトランジスタＱ１
１、Ｑ１２及びＱ１３が設けられている。トランジスタ
Ｑ１２のエミッタには抵抗素子ＲＥ１２が接続され、ト
ランジスタＱ１３のエミッタには抵抗素子１３が接続さ
れている。また、トランジスタＱ１１のエミッタにソー
スが接続されドレインとゲートとが接続されたＮチャネ
ルＭＯＳトランジスタＭＮ１及び抵抗素子ＲＥ１２に接
続されたＮチャネルＭＯＳトランジスタＭＮ２が設けら
れている。なお、ＮチャネルＭＯＳトランジスタＭＮ１
及びＭＮ２は、相互にゲートが接続されている。
【０１０１】更に、ＮチャネルＭＯＳトランジスタＭＮ
１のドレインにソースが接続されＮチャネルＭＯＳトラ
ンジスタＭＮ２のドレインにゲートが接続されたＰチャ
ネルＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトラ
ンジスタＭＮ２のドレインにソースが接続されＮチャネ
ルＭＯＳトランジスタＭＮ２のドレインにゲートが接続
されたＰチャネルＭＯＳトランジスタＭＰ２及び抵抗素
子ＲＥ１３にソースが接続されＮチャネルＭＯＳトラン
ジスタＭＮ２のドレインにゲートが接続されたＰチャネ
ルＭＯＳトランジスタＭＰ３が設けられている。
１のドレインにソースが接続されＮチャネルＭＯＳトラ
ンジスタＭＮ２のドレインにゲートが接続されたＰチャ
ネルＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトラ
ンジスタＭＮ２のドレインにソースが接続されＮチャネ
ルＭＯＳトランジスタＭＮ２のドレインにゲートが接続
されたＰチャネルＭＯＳトランジスタＭＰ２及び抵抗素
子ＲＥ１３にソースが接続されＮチャネルＭＯＳトラン
ジスタＭＮ２のドレインにゲートが接続されたＰチャネ
ルＭＯＳトランジスタＭＰ３が設けられている。
【０１０２】そして、ＰチャネルＭＯＳトランジスタＭ
Ｐ１、ＭＰ２及びＭＰ３のドレインは電源電位ＶＤＤに
設定されている。また、抵抗素子ＲＥ１３とトランジス
タＭＰ３との接続点には、電圧出力端子ＯＵＴ１１が接
続されている。
Ｐ１、ＭＰ２及びＭＰ３のドレインは電源電位ＶＤＤに
設定されている。また、抵抗素子ＲＥ１３とトランジス
タＭＰ３との接続点には、電圧出力端子ＯＵＴ１１が接
続されている。
【０１０３】なお、抵抗素子ＲＥ１２の抵抗値はＲ１
２、抵抗素子ＲＥ１３の抵抗値はＲ１３である。また、
トランジスタＱ１１のエミッタ接合面積はＭ、トランジ
スタＱ１２のエミッタ接合面積はＮ、トランジスタＱ１
３のエミッタ接合面積はＮである。更に、ＰチャネルＭ
ＯＳトランジスタＭＰ１、ＭＰ２及びＭＰ３の３つのＭ
ＯＳトランジスタは相互に同一サイズのトランジスタで
ある。これにより、電流ミラー回路が構成され、各Ｐチ
ャネルＭＯＳトランジスタＭＰ１、ＭＰ２及びＭＰ３に
流れる電流値Ｉは等しいものとなる。更にまた、Ｎチャ
ネルＭＯＳトランジスタＭＮ１及びＭＮ２の２つのＭＯ
Ｓトランジスタも相互に同一サイズのトランジスタであ
る。
２、抵抗素子ＲＥ１３の抵抗値はＲ１３である。また、
トランジスタＱ１１のエミッタ接合面積はＭ、トランジ
スタＱ１２のエミッタ接合面積はＮ、トランジスタＱ１
３のエミッタ接合面積はＮである。更に、ＰチャネルＭ
ＯＳトランジスタＭＰ１、ＭＰ２及びＭＰ３の３つのＭ
ＯＳトランジスタは相互に同一サイズのトランジスタで
ある。これにより、電流ミラー回路が構成され、各Ｐチ
ャネルＭＯＳトランジスタＭＰ１、ＭＰ２及びＭＰ３に
流れる電流値Ｉは等しいものとなる。更にまた、Ｎチャ
ネルＭＯＳトランジスタＭＮ１及びＭＮ２の２つのＭＯ
Ｓトランジスタも相互に同一サイズのトランジスタであ
る。
【０１０４】なお、本実施例においては、下記数式１９
に示す関係が成立している。
に示す関係が成立している。
【０１０５】
【数１９】
【０１０６】また、ＰＮＰトランジスタＱ１１、Ｑ１２
及びＱ１３、ＰチャネルＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２及びＭＰ３並びにＮチャネルＭＯＳトランジスタＭ
Ｎ１及びＭＮ２は図２（ｂ）に示す第１の実施例と同様
の構成を有している。このため、その詳細な説明は省略
する。
及びＱ１３、ＰチャネルＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２及びＭＰ３並びにＮチャネルＭＯＳトランジスタＭ
Ｎ１及びＭＮ２は図２（ｂ）に示す第１の実施例と同様
の構成を有している。このため、その詳細な説明は省略
する。
【０１０７】このように構成された本実施例において
は、ゲートが同一電圧でバイアスされサイズが同一であ
り流れる電流が同一であるＮチャネルＭＯＳトランジス
タＭＮ１及びＭＮ２の夫々のソースの電位Ｖ（１）及び
Ｖ（２）の間には、相互にゲート−ソース間電圧が等し
いので、Ｖ（１）＝Ｖ（２）の関係が成立する。
は、ゲートが同一電圧でバイアスされサイズが同一であ
り流れる電流が同一であるＮチャネルＭＯＳトランジス
タＭＮ１及びＭＮ２の夫々のソースの電位Ｖ（１）及び
Ｖ（２）の間には、相互にゲート−ソース間電圧が等し
いので、Ｖ（１）＝Ｖ（２）の関係が成立する。
【０１０８】更に、トランジスタＱ１１、Ｑ１２及びＱ
１３のベース電流はコレクタ電流と比して無視できるほ
ど小さいものである。従って、ＰＮＰトランジスタＱ１
１、Ｑ１２及びＱ１３のベース電流を無視すると、ＰＮ
ＰトランジスタＱ１１、Ｑ１２及びＱ１３の電気的特性
であるエミッタ−ベース間電圧ＶＥＢ１１、ＶＥＢ１
２、ＶＥＢ１３はＰ−Ｎ接合による順方向ダイオードの
特性として近似される。そして、ＰＮＰトランジスタＱ
１１及びＱ１２について、下記数式２０乃至２２に示す
関係が成立する。
１３のベース電流はコレクタ電流と比して無視できるほ
ど小さいものである。従って、ＰＮＰトランジスタＱ１
１、Ｑ１２及びＱ１３のベース電流を無視すると、ＰＮ
ＰトランジスタＱ１１、Ｑ１２及びＱ１３の電気的特性
であるエミッタ−ベース間電圧ＶＥＢ１１、ＶＥＢ１
２、ＶＥＢ１３はＰ−Ｎ接合による順方向ダイオードの
特性として近似される。そして、ＰＮＰトランジスタＱ
１１及びＱ１２について、下記数式２０乃至２２に示す
関係が成立する。
【０１０９】
【数２０】
【０１１０】
【数２１】
【０１１１】
【数２２】
【０１１２】そして、上記数式２１又は２２に示す電圧
ＶＥＢ１１及びＶＥＢ１２を数式２０に代入することに
より、電流値Ｉが求められる。これを下記数式２３に示
す。
ＶＥＢ１１及びＶＥＢ１２を数式２０に代入することに
より、電流値Ｉが求められる。これを下記数式２３に示
す。
【０１１３】
【数２３】
【０１１４】また、ＰＮＰトランジスタＱ１３と出力電
圧Ｖｏｕｔとの間には、下記数式２４に示す関係が成立
する。
圧Ｖｏｕｔとの間には、下記数式２４に示す関係が成立
する。
【０１１５】
【数２４】
【０１１６】数式２３の電流値Ｉを数式２４に代入する
ことにより、下記数式２５が導かれる。
ことにより、下記数式２５が導かれる。
【０１１７】
【数２５】
【０１１８】トランジスタＱ１３のエミッタ−ベース間
電圧ＶＥＢ１３の温度依存性は、流れる電流により若干
変動するが、通常−２（ｍＶ／℃）程度の値をとる。本
実施例においては、数式１９に示す関係が成立している
ので、即ち電圧ＶＥＢ１３の温度特性が打ち消されるの
で、出力電圧Ｖｏｕｔの温度係数は極めて小さい。従っ
て、本実施例の基準電圧源回路においても、温度変化に
対して出力電圧値が変動しにくく、基準電圧源回路とし
て好ましいものである。
電圧ＶＥＢ１３の温度依存性は、流れる電流により若干
変動するが、通常−２（ｍＶ／℃）程度の値をとる。本
実施例においては、数式１９に示す関係が成立している
ので、即ち電圧ＶＥＢ１３の温度特性が打ち消されるの
で、出力電圧Ｖｏｕｔの温度係数は極めて小さい。従っ
て、本実施例の基準電圧源回路においても、温度変化に
対して出力電圧値が変動しにくく、基準電圧源回路とし
て好ましいものである。
【０１１９】次に、数式２５に関し、基準電圧源回路に
設けられた各素子の特性のばらつきが出力電位Ｖｏｕｔ
のばらつきに与える影響について検討する。
設けられた各素子の特性のばらつきが出力電位Ｖｏｕｔ
のばらつきに与える影響について検討する。
【０１２０】数式２５の第２項は相対精度に依存する項
であるため、ここでは無視することができる。従って、
値がばらつく項は第１項であり、電圧ＶＢＥ１３は下記
数式２６で表される。
であるため、ここでは無視することができる。従って、
値がばらつく項は第１項であり、電圧ＶＢＥ１３は下記
数式２６で表される。
【０１２１】
【数２６】
【０１２２】数式２３に示す電流Ｉを数式２６に代入す
ると下記数式２７が導かれる。
ると下記数式２７が導かれる。
【０１２３】
【数２７】
【０１２４】数式２７に示すように、電圧ＶＥＢ１３を
ばらつかせる要因は、第１の実施例と同様に、抵抗値Ｒ
１２と飽和電流Ｉｓとの積である。そして、本実施例に
おいては、抵抗素子のＮ-ウェルがＰチャネルＭＯＳト
ランジスタＭＰ１及びＭＰ２のＮ-ウェルと同一工程で
形成され、ＰＮＰトランジスタＱ１１、Ｑ１２及びＱ１
３のエミッタ、ベース及びコレクタがＰチャネルＭＯＳ
トランジスタＭＰ１及びＭＰ２のＰ+拡散層及びＮ-ウェ
ル等と同一の工程で形成されているので、抵抗値Ｒ１２
と飽和電流Ｉｓとの積は、数式１８と同様に表される。
つまり、第１の実施例と同様の効果が得られる。
ばらつかせる要因は、第１の実施例と同様に、抵抗値Ｒ
１２と飽和電流Ｉｓとの積である。そして、本実施例に
おいては、抵抗素子のＮ-ウェルがＰチャネルＭＯＳト
ランジスタＭＰ１及びＭＰ２のＮ-ウェルと同一工程で
形成され、ＰＮＰトランジスタＱ１１、Ｑ１２及びＱ１
３のエミッタ、ベース及びコレクタがＰチャネルＭＯＳ
トランジスタＭＰ１及びＭＰ２のＰ+拡散層及びＮ-ウェ
ル等と同一の工程で形成されているので、抵抗値Ｒ１２
と飽和電流Ｉｓとの積は、数式１８と同様に表される。
つまり、第１の実施例と同様の効果が得られる。
【０１２５】次に、本発明の第３の実施例について説明
する。本実施例においては、抵抗素子を構成するＮ-ウ
ェルの表面にＰ+拡散層が形成されており、このＰ+拡散
層に一定のバイアス電圧が印加される。図４は（ａ）は
本発明の第３の実施例に係る基準電圧源回路に設けられ
たＣＭＯＳトランジスタを示す模式的断面図であり、
（ｂ）は同じく基準電圧源回路に設けられた抵抗及びバ
イポーラトランジスタを示す模式的断面図である。な
お、図４（ａ）及び（ｂ）に示す第３の実施例におい
て、図２（ａ）及び（ｂ）に示す第１の実施例と同一の
構成要素には同一の符号を付してその詳細な説明は省略
する。
する。本実施例においては、抵抗素子を構成するＮ-ウ
ェルの表面にＰ+拡散層が形成されており、このＰ+拡散
層に一定のバイアス電圧が印加される。図４は（ａ）は
本発明の第３の実施例に係る基準電圧源回路に設けられ
たＣＭＯＳトランジスタを示す模式的断面図であり、
（ｂ）は同じく基準電圧源回路に設けられた抵抗及びバ
イポーラトランジスタを示す模式的断面図である。な
お、図４（ａ）及び（ｂ）に示す第３の実施例におい
て、図２（ａ）及び（ｂ）に示す第１の実施例と同一の
構成要素には同一の符号を付してその詳細な説明は省略
する。
【０１２６】本実施例においては、Ｎ-ウェル２１ａの
表面でＮ+拡散層２２ａとＮ+拡散層２２ｂとの間にＰ+
拡散層３２が形成されている。更に、Ｐ+拡散層３２に
は、バイアス端子３３が接続されている。このようにし
て、抵抗素子２４ａが構成されている。なお、Ｐ+拡散
層３２は、Ｐ+拡散層２６等と同一の工程で形成された
ものである。
表面でＮ+拡散層２２ａとＮ+拡散層２２ｂとの間にＰ+
拡散層３２が形成されている。更に、Ｐ+拡散層３２に
は、バイアス端子３３が接続されている。このようにし
て、抵抗素子２４ａが構成されている。なお、Ｐ+拡散
層３２は、Ｐ+拡散層２６等と同一の工程で形成された
ものである。
【０１２７】このように構成された本実施例において
は、Ｐ+拡散層３２とＮ-ウェル２１ａとのＰ−Ｎ接合面
に流れる電流に対して抵抗素子全体に流れる電流が極め
て大きくなるようにバイアス電圧が印加されると、Ｐ+
拡散層３２は抵抗としては作用しない。つまり、抵抗と
して作用する領域はＮ-ウェル２１ａ内でＰ+拡散層３２
を除いた領域となる。このため、第１の実施例と比して
抵抗の断面積が低減され、実質的に抵抗値が上昇する。
は、Ｐ+拡散層３２とＮ-ウェル２１ａとのＰ−Ｎ接合面
に流れる電流に対して抵抗素子全体に流れる電流が極め
て大きくなるようにバイアス電圧が印加されると、Ｐ+
拡散層３２は抵抗としては作用しない。つまり、抵抗と
して作用する領域はＮ-ウェル２１ａ内でＰ+拡散層３２
を除いた領域となる。このため、第１の実施例と比して
抵抗の断面積が低減され、実質的に抵抗値が上昇する。
【０１２８】抵抗素子２４ａにおいて、バイアス端子３
３にＰ+拡散層３２とＮ-ウェル２１ａとの間のＰ−Ｎ接
合とは逆方向のバイアス電圧を更に印加すれば、抵抗と
して作用するＮ-ウェル２１ａ領域側に空乏層が広が
る。空乏層は抵抗としては作用しないので、抵抗の抵抗
値は更に上昇する。
３にＰ+拡散層３２とＮ-ウェル２１ａとの間のＰ−Ｎ接
合とは逆方向のバイアス電圧を更に印加すれば、抵抗と
して作用するＮ-ウェル２１ａ領域側に空乏層が広が
る。空乏層は抵抗としては作用しないので、抵抗の抵抗
値は更に上昇する。
【０１２９】但し、このようにして形成される空乏層
は、接合型電界効果トランジスタ（ＪＦＥＴ）と同様に
作用するため、空乏層がＮ-ウェル２１ａの下端まで拡
大してピンチオフとなるような大きさの逆バイアス電圧
は印加されないようにする必要がある。
は、接合型電界効果トランジスタ（ＪＦＥＴ）と同様に
作用するため、空乏層がＮ-ウェル２１ａの下端まで拡
大してピンチオフとなるような大きさの逆バイアス電圧
は印加されないようにする必要がある。
【０１３０】また、第１の実施例においては、半導体基
板表面からのＮ-ウェルの幅をＬＮとしたが、第３実施
例においては、このＬＮという値は、ベース幅ＬＢから
Ｐ−Ｎ接合による空乏層の幅ＬＰＮを引いた幅Ｌｒｎに
代替される。
板表面からのＮ-ウェルの幅をＬＮとしたが、第３実施
例においては、このＬＮという値は、ベース幅ＬＢから
Ｐ−Ｎ接合による空乏層の幅ＬＰＮを引いた幅Ｌｒｎに
代替される。
【０１３１】そして、空乏層の幅ＬＰＮに関しては、バ
イアス端子３３に印加される逆バイアス電圧をＶＲ、Ｐ
+拡散層３２の不純物濃度ＮＡ、Ｎ-ウェル２の不純物濃
度：ＮＤとし、不純物濃度ＮＤが不純物濃度ＮＡと比し
て無視できるほど十分小さいものとすると、下記数式２
８に示す関係が成立する。
イアス端子３３に印加される逆バイアス電圧をＶＲ、Ｐ
+拡散層３２の不純物濃度ＮＡ、Ｎ-ウェル２の不純物濃
度：ＮＤとし、不純物濃度ＮＤが不純物濃度ＮＡと比し
て無視できるほど十分小さいものとすると、下記数式２
８に示す関係が成立する。
【０１３２】
【数２８】
【０１３３】但し、εsiはシリコンの誘電率である。ま
た、変数Ψはビルトインポテンシャルとよばれ、Ｐ−Ｎ
接合を形成する材料による変数であり、温度による変動
を除けば値の変動は小さい。そして、変数Ψは下記数式
２９で定義される。
た、変数Ψはビルトインポテンシャルとよばれ、Ｐ−Ｎ
接合を形成する材料による変数であり、温度による変動
を除けば値の変動は小さい。そして、変数Ψは下記数式
２９で定義される。
【０１３４】
【数２９】
【０１３５】また、実質的な抵抗の幅Ｌｒｎは、前述の
ように、ベース幅ＬＢから空乏層幅ＬＰＮを引いた値と
近似できるので、下記数式３０が成立する。
ように、ベース幅ＬＢから空乏層幅ＬＰＮを引いた値と
近似できるので、下記数式３０が成立する。
【０１３６】
【数３０】
【０１３７】そして、出力電圧Ｖｏｕｔをばらつかせる
要因である本実施例における抵抗値Ｒ３と飽和電流Ｉｓ
との積は、下記数式３１で表される。
要因である本実施例における抵抗値Ｒ３と飽和電流Ｉｓ
との積は、下記数式３１で表される。
【０１３８】
【数３１】
【０１３９】なお、第３実施例における抵抗の幅Ｌｒｎ
は、数式３０に示すように、ベース幅ＬＢ及びベース不
純物密度ＮＤに関係する。つまり、本実施例において
も、出力電圧Ｖｏｕｔのばらつき要因となる抵抗値Ｒ３
と飽和電流Ｉｓとの積は、第１の実施例と同様に、ＰＮ
Ｐトランジスタ内のエミッタ及びベースの不純物濃度及
び厚さに影響されるが、前述のように、これらのエミッ
タ及びベースの不純物濃度等はイオン注入工程により高
い精度での制御が可能である。
は、数式３０に示すように、ベース幅ＬＢ及びベース不
純物密度ＮＤに関係する。つまり、本実施例において
も、出力電圧Ｖｏｕｔのばらつき要因となる抵抗値Ｒ３
と飽和電流Ｉｓとの積は、第１の実施例と同様に、ＰＮ
Ｐトランジスタ内のエミッタ及びベースの不純物濃度及
び厚さに影響されるが、前述のように、これらのエミッ
タ及びベースの不純物濃度等はイオン注入工程により高
い精度での制御が可能である。
【０１４０】また、数式３０の右辺の第２項が第１項よ
り無視できるほど十分に小さい場合、幅ＬｒｎはＬＢに
近似することができる。この場合、下記数式３２が成立
する。
り無視できるほど十分に小さい場合、幅ＬｒｎはＬＢに
近似することができる。この場合、下記数式３２が成立
する。
【０１４１】
【数３２】
【０１４２】第１の実施例では、不純物濃度ＮＤ、不純
物濃度ＮＡ、Ｎ-ウェルの幅ＬＮ及びベースの幅ＬＢの
４つの変数がばらつきの要因であったが、上記数式３２
によれば、幅ＬＮのばらつきを無視することが可能であ
り、ばらつきの要因は、不純物濃度ＮＤ及びＮＡ並びに
幅ＬＢの３変数になる。従って、抵抗値Ｒ３と飽和電流
Ｉｓとの積のばらつきはより低減され、出力電圧Ｖｏｕ
ｔの絶対値ばらつきがより小さい基準電源電圧回路が構
成される。
物濃度ＮＡ、Ｎ-ウェルの幅ＬＮ及びベースの幅ＬＢの
４つの変数がばらつきの要因であったが、上記数式３２
によれば、幅ＬＮのばらつきを無視することが可能であ
り、ばらつきの要因は、不純物濃度ＮＤ及びＮＡ並びに
幅ＬＢの３変数になる。従って、抵抗値Ｒ３と飽和電流
Ｉｓとの積のばらつきはより低減され、出力電圧Ｖｏｕ
ｔの絶対値ばらつきがより小さい基準電源電圧回路が構
成される。
【０１４３】なお、数式３０の右辺の第２項を小さくす
る方法として２つの方法が挙げられる。第１の方法は、
逆バイアス電圧ＶＲとして−ψ近傍の電圧を印加する方
法、つまり、順方向のバイアス電圧を印加する方法であ
る。第２の方法は、Ｎ-ウェルの不純物濃度ＮＤを高く
する方法である。特に、第２の方法は、Ｎ-ウェルのシ
ート抵抗が低下する半導体製造プロセスにおいて高い効
果があげられる。
る方法として２つの方法が挙げられる。第１の方法は、
逆バイアス電圧ＶＲとして−ψ近傍の電圧を印加する方
法、つまり、順方向のバイアス電圧を印加する方法であ
る。第２の方法は、Ｎ-ウェルの不純物濃度ＮＤを高く
する方法である。特に、第２の方法は、Ｎ-ウェルのシ
ート抵抗が低下する半導体製造プロセスにおいて高い効
果があげられる。
【０１４４】次に、本発明の第４の実施例について説明
する。本実施例においては、第３の実施例における各半
導体領域の導電型が逆導電型とされている。つまり、Ｎ
型半導体基板が使用されている。図５は本発明の第４の
実施例に係る基準電圧源回路を示す回路図である。
する。本実施例においては、第３の実施例における各半
導体領域の導電型が逆導電型とされている。つまり、Ｎ
型半導体基板が使用されている。図５は本発明の第４の
実施例に係る基準電圧源回路を示す回路図である。
【０１４５】本実施例の基準電圧源回路には、コレクタ
及びベースが電位ＶＳＳに設定された２個のＰＮＰトラ
ンジスタＱ２１及びＱ２２が設けられている。トランジ
スタＱ２２のエミッタには、抵抗素子ＲＥ２３及び抵抗
素子ＲＥ２２がこの順で直列に接続されている。また、
トランジスタＱ２１のエミッタには、抵抗素子ＲＥ２１
が接続されている。そして、トランジスタＱ２１のエミ
ッタと抵抗素子ＲＥ２１との接続点及び抵抗素子ＲＥ２
２と抵抗素子ＲＥ２３との接続点には、増幅器ＡＭＰ２
１の入力側が接続されている。抵抗素子ＲＥ２２と抵抗
素子ＲＥ２３とは共通接続されており、その接続点は、
増幅器ＡＭＰ２１の出力側に接続されている。そして、
増幅器ＡＭＰ２１の出力側には、電圧出力端子ＯＵＴ２
１が接続されている。なお、増幅器ＡＭＰ２１はＣＭＯ
Ｓトランジスタ等から構成されている。また、増幅器Ａ
ＭＰ２１には、電位ＶＳＳ又は−ＶＳＳにある電源電圧
が印加されている。
及びベースが電位ＶＳＳに設定された２個のＰＮＰトラ
ンジスタＱ２１及びＱ２２が設けられている。トランジ
スタＱ２２のエミッタには、抵抗素子ＲＥ２３及び抵抗
素子ＲＥ２２がこの順で直列に接続されている。また、
トランジスタＱ２１のエミッタには、抵抗素子ＲＥ２１
が接続されている。そして、トランジスタＱ２１のエミ
ッタと抵抗素子ＲＥ２１との接続点及び抵抗素子ＲＥ２
２と抵抗素子ＲＥ２３との接続点には、増幅器ＡＭＰ２
１の入力側が接続されている。抵抗素子ＲＥ２２と抵抗
素子ＲＥ２３とは共通接続されており、その接続点は、
増幅器ＡＭＰ２１の出力側に接続されている。そして、
増幅器ＡＭＰ２１の出力側には、電圧出力端子ＯＵＴ２
１が接続されている。なお、増幅器ＡＭＰ２１はＣＭＯ
Ｓトランジスタ等から構成されている。また、増幅器Ａ
ＭＰ２１には、電位ＶＳＳ又は−ＶＳＳにある電源電圧
が印加されている。
【０１４６】なお、抵抗素子ＲＥ２１の抵抗値はＲ２
１、抵抗素子ＲＥ２２の抵抗値はＲ２２、抵抗素子ＲＥ
２３の抵抗値はＲ２３であり、抵抗値Ｒ２１と抵抗値Ｒ
２２とが等しく、これらに温度変動は生じない。トラン
ジスタＱ２１のエミッタ接合面積はＭ、トランジスタＱ
２２のエミッタ接合面積はＮである。また、増幅器ＡＭ
Ｐ２１の利得は無限であり、その入力リーク電流値及び
出力抵抗は０であり、その差動入力オフセットはない。
更に、トランジスタＱ２１及びＱ２２のベース電流はコ
レクタ電流と比して無視できるほど小さいものである。
１、抵抗素子ＲＥ２２の抵抗値はＲ２２、抵抗素子ＲＥ
２３の抵抗値はＲ２３であり、抵抗値Ｒ２１と抵抗値Ｒ
２２とが等しく、これらに温度変動は生じない。トラン
ジスタＱ２１のエミッタ接合面積はＭ、トランジスタＱ
２２のエミッタ接合面積はＮである。また、増幅器ＡＭ
Ｐ２１の利得は無限であり、その入力リーク電流値及び
出力抵抗は０であり、その差動入力オフセットはない。
更に、トランジスタＱ２１及びＱ２２のベース電流はコ
レクタ電流と比して無視できるほど小さいものである。
【０１４７】図６（ａ）は本発明の第４の実施例に係る
基準電圧源回路に設けられたＣＭＯＳトランジスタを示
す模式的断面図であり、（ｂ）は同じく基準電圧源回路
に設けられた抵抗及びバイポーラトランジスタを示す模
式的断面図である。
基準電圧源回路に設けられたＣＭＯＳトランジスタを示
す模式的断面図であり、（ｂ）は同じく基準電圧源回路
に設けられた抵抗及びバイポーラトランジスタを示す模
式的断面図である。
【０１４８】第４の実施例に設けられたＣＭＯＳトラン
ジスタは、図６（ａ）に示すように、Ｎ-基板４１上に
形成されている。Ｎ-基板４１の表面には、選択的にＰ-
ウェル４２が形成されている。更に、Ｐ-ウェル４２の
表面には、２個のＰ+拡散層４３ａ及び４３ｂが形成さ
れ、その内側に２個のＮ+拡散層４４ａ及び４４ｂが形
成されている。更に、Ｎ+拡散層４４ａ及び４４ｂ間の
Ｐ-ウェル４２上には、ゲート絶縁膜（図示せず）が形
成されており、このゲート絶縁膜上には、多結晶シリコ
ンからなるゲート電極４５が形成されている。そして、
Ｐ+拡散層４３ａ及び４３ｂにはウェルバイアス端子４
６が、Ｎ+拡散層４４ａにはドレイン用端子４７が、Ｎ+
拡散層４４ｂにはソース用端子４８が、ゲート電極４５
にはゲート電極用端子４９が、夫々接続されている。こ
のようにして、Ｐ-ウェル４２、２個のＮ+拡散層４４ａ
及び４４ｂ並びにゲート電極４５等からＮチャネルＭＯ
Ｓトランジスタ５０が構成されている。
ジスタは、図６（ａ）に示すように、Ｎ-基板４１上に
形成されている。Ｎ-基板４１の表面には、選択的にＰ-
ウェル４２が形成されている。更に、Ｐ-ウェル４２の
表面には、２個のＰ+拡散層４３ａ及び４３ｂが形成さ
れ、その内側に２個のＮ+拡散層４４ａ及び４４ｂが形
成されている。更に、Ｎ+拡散層４４ａ及び４４ｂ間の
Ｐ-ウェル４２上には、ゲート絶縁膜（図示せず）が形
成されており、このゲート絶縁膜上には、多結晶シリコ
ンからなるゲート電極４５が形成されている。そして、
Ｐ+拡散層４３ａ及び４３ｂにはウェルバイアス端子４
６が、Ｎ+拡散層４４ａにはドレイン用端子４７が、Ｎ+
拡散層４４ｂにはソース用端子４８が、ゲート電極４５
にはゲート電極用端子４９が、夫々接続されている。こ
のようにして、Ｐ-ウェル４２、２個のＮ+拡散層４４ａ
及び４４ｂ並びにゲート電極４５等からＮチャネルＭＯ
Ｓトランジスタ５０が構成されている。
【０１４９】また、Ｐ-ウェル４２が形成されていない
領域において、Ｎ-基板４１の表面には、２個のＮ+拡散
層５１ａ及び５１ｂが形成され、その内側に２個のＰ+
拡散層５２ａ及び５２ｂが形成されている。更に、Ｐ+
拡散層５２ａ及び５２ｂ間のＮ-基板４１上には、ゲー
ト絶縁膜（図示せず）が形成されており、このゲート絶
縁膜上には、多結晶シリコンからなるゲート電極５３が
形成されている。そして、Ｎ+拡散層５１ａ及び５１ｂ
には基板バイアス端子５４が、Ｐ+拡散層５２ａにはド
レイン用端子５５が、Ｐ+拡散層５２ｂにはソース用端
子５６が、ゲート電極５３にはゲート電極用端子５７
が、夫々接続されている。このようにして、Ｎ-基板４
１、２個のＰ+拡散層５２ａ及び５２ｂ並びにゲート電
極５３等からＰチャネルＭＯＳトランジスタ６０が構成
されている。
領域において、Ｎ-基板４１の表面には、２個のＮ+拡散
層５１ａ及び５１ｂが形成され、その内側に２個のＰ+
拡散層５２ａ及び５２ｂが形成されている。更に、Ｐ+
拡散層５２ａ及び５２ｂ間のＮ-基板４１上には、ゲー
ト絶縁膜（図示せず）が形成されており、このゲート絶
縁膜上には、多結晶シリコンからなるゲート電極５３が
形成されている。そして、Ｎ+拡散層５１ａ及び５１ｂ
には基板バイアス端子５４が、Ｐ+拡散層５２ａにはド
レイン用端子５５が、Ｐ+拡散層５２ｂにはソース用端
子５６が、ゲート電極５３にはゲート電極用端子５７
が、夫々接続されている。このようにして、Ｎ-基板４
１、２個のＰ+拡散層５２ａ及び５２ｂ並びにゲート電
極５３等からＰチャネルＭＯＳトランジスタ６０が構成
されている。
【０１５０】一方、抵抗素子及びバイポーラトランジス
タは、図６（ｂ）に示すように、Ｎ-基板４１上に形成
されている。Ｎ-基板４１の表面には、選択的に２個の
Ｐ-ウェル６１ａ及び６１ｂが形成されている。更に、
Ｐ-ウェル６１ａの表面には、２個のＰ+拡散層６２ａ及
び６２ｂが形成されており、Ｐ+拡散層６２ａ及び６２
ｂには、夫々端子６３ａ及び６３ｂが接続されている。
更にまた、Ｐ-ウェル６１ａの表面でＰ+拡散層６２ａと
Ｐ+拡散層６２ｂとの間にＮ+拡散層７２が形成されてい
る。そして、Ｎ+拡散層７２には、バイアス端子７３が
接続されている。このようにして、抵抗素子６４が構成
されている。一方、Ｐ-ウェル６１ｂの表面には、Ｐ+拡
散層６５及びＮ+拡散層６６が形成されており、Ｐ+拡散
層６５にはベース用端子６８が、Ｎ+拡散層６６にはエ
ミッタ用端子６９が、夫々接続されている。更に、Ｐ-
基板４１の表面でＮ+拡散層６６との間でＰ+拡散層６５
を挟む位置にＰ+拡散層６７が形成されており、Ｐ+拡散
層６７にはコレクタ用端子７０が接続されている。この
ようにして、ＮＰＮトランジスタ７１が構成されてい
る。
タは、図６（ｂ）に示すように、Ｎ-基板４１上に形成
されている。Ｎ-基板４１の表面には、選択的に２個の
Ｐ-ウェル６１ａ及び６１ｂが形成されている。更に、
Ｐ-ウェル６１ａの表面には、２個のＰ+拡散層６２ａ及
び６２ｂが形成されており、Ｐ+拡散層６２ａ及び６２
ｂには、夫々端子６３ａ及び６３ｂが接続されている。
更にまた、Ｐ-ウェル６１ａの表面でＰ+拡散層６２ａと
Ｐ+拡散層６２ｂとの間にＮ+拡散層７２が形成されてい
る。そして、Ｎ+拡散層７２には、バイアス端子７３が
接続されている。このようにして、抵抗素子６４が構成
されている。一方、Ｐ-ウェル６１ｂの表面には、Ｐ+拡
散層６５及びＮ+拡散層６６が形成されており、Ｐ+拡散
層６５にはベース用端子６８が、Ｎ+拡散層６６にはエ
ミッタ用端子６９が、夫々接続されている。更に、Ｐ-
基板４１の表面でＮ+拡散層６６との間でＰ+拡散層６５
を挟む位置にＰ+拡散層６７が形成されており、Ｐ+拡散
層６７にはコレクタ用端子７０が接続されている。この
ようにして、ＮＰＮトランジスタ７１が構成されてい
る。
【０１５１】そして、抵抗素子ＲＥ２１、２２及び２３
が抵抗素子６４と同様の構成を有し、トランジスタＱ２
１及びＱ２２がトランジスタ７１と同様の構成を有して
いる。
が抵抗素子６４と同様の構成を有し、トランジスタＱ２
１及びＱ２２がトランジスタ７１と同様の構成を有して
いる。
【０１５２】なお、Ｐ-ウェル４２、６１ａ及び６１ｂ
は相互に同一の工程で形成されたものであり、Ｐ+拡散
層４３ａ、４３ｂ、５２ａ、５２ｂ、６２ａ、６２ｂ及
び６５は相互に同一の工程で形成されたものであり、Ｎ
+拡散層４４ａ、４４ｂ、５１ａ、５１ｂ、６６及び６
７は同一の工程で形成されたものである。
は相互に同一の工程で形成されたものであり、Ｐ+拡散
層４３ａ、４３ｂ、５２ａ、５２ｂ、６２ａ、６２ｂ及
び６５は相互に同一の工程で形成されたものであり、Ｎ
+拡散層４４ａ、４４ｂ、５１ａ、５１ｂ、６６及び６
７は同一の工程で形成されたものである。
【０１５３】このように構成された本実施例の基準電圧
源回路においては、負電源の使用が必要であり、基準電
圧出力は負の値となる。そして、出力電圧Ｖｏｕｔは、
トランジスタＱ２２のエミッタ−ベース間電圧をＶＥＢ
２２とすると、下記数式３３で表される。
源回路においては、負電源の使用が必要であり、基準電
圧出力は負の値となる。そして、出力電圧Ｖｏｕｔは、
トランジスタＱ２２のエミッタ−ベース間電圧をＶＥＢ
２２とすると、下記数式３３で表される。
【０１５４】
【数３３】
【０１５５】数式３３の右辺の第１項の温度特性と第２
項の温度特性とが等しくなるように構成されていれば、
温度依存性が低い基準電圧源回路が構成される。
項の温度特性とが等しくなるように構成されていれば、
温度依存性が低い基準電圧源回路が構成される。
【０１５６】また、数式３３の右辺の第２項は絶対温度
Ｔを除けば全て相対精度に依存するものである。集積回
路における相対精度は極めて高いので、第２項のばらつ
きは極めて小さい。一方、右辺の第１項のＶ電圧ＢＥ２
２はＰＮＰトランジスタの電気的特性に依存するもので
あり、製造過程によってその値は変化する。電圧ＶＢＥ
２２は下記数式３４で表される。
Ｔを除けば全て相対精度に依存するものである。集積回
路における相対精度は極めて高いので、第２項のばらつ
きは極めて小さい。一方、右辺の第１項のＶ電圧ＢＥ２
２はＰＮＰトランジスタの電気的特性に依存するもので
あり、製造過程によってその値は変化する。電圧ＶＢＥ
２２は下記数式３４で表される。
【０１５７】
【数３４】
【０１５８】また、電流値Ｉは下記数式３５で表され
る。
る。
【０１５９】
【数３５】
【０１６０】数式３５に示す電流値Ｉを数式３４に代入
すると、電圧ＶＢＥ２２の値をばらつかせる変数は、主
に飽和電流Ｉｓと抵抗値Ｒ２３との積であることがわか
る。飽和電流Ｉｓは、拡散製造プロセス上の変数を使用
して下記数式３６で表される。
すると、電圧ＶＢＥ２２の値をばらつかせる変数は、主
に飽和電流Ｉｓと抵抗値Ｒ２３との積であることがわか
る。飽和電流Ｉｓは、拡散製造プロセス上の変数を使用
して下記数式３６で表される。
【０１６１】
【数３６】
【０１６２】但し、上記数式３６においては、下記数式
３７に示す関係式を適用した。
３７に示す関係式を適用した。
【０１６３】
【数３７】
【０１６４】また、抵抗値Ｒ２３は、同様に拡散製造プ
ロセス上の変数を使用して下記数式３８で表される。
ロセス上の変数を使用して下記数式３８で表される。
【０１６５】
【数３８】
【０１６６】そして、上記数式３７及び３８より、飽和
電流Ｉｓと抵抗値Ｒ２３との積は下記数式３９で表され
る。
電流Ｉｓと抵抗値Ｒ２３との積は下記数式３９で表され
る。
【０１６７】
【数３９】
【０１６８】移動度μp及びμnは、数式１６及び１７に
示すように、不純物濃度ＮＤ又はＮＡ及び絶対温度Ｔの
１．５乗に反比例する。従って、移動度μp及びμnをＵ
Ｄ及びＵＡを定数として温度Ｔ及び不純物濃度ＮＤ又は
ＮＡにより表し、これを数式３９に代入すると、下記数
式４０が導かれる。
示すように、不純物濃度ＮＤ又はＮＡ及び絶対温度Ｔの
１．５乗に反比例する。従って、移動度μp及びμnをＵ
Ｄ及びＵＡを定数として温度Ｔ及び不純物濃度ＮＤ又は
ＮＡにより表し、これを数式３９に代入すると、下記数
式４０が導かれる。
【０１６９】
【数４０】
【０１７０】本実施例においても、数式４０に示すよう
に、抵抗値Ｒ２３と飽和電流Ｉｓとの積がばらつく要因
は、エミッタ不純物濃度ＮＤ、ベース不純物濃度ＮＡ、
ベース幅ＬＢ及びＰ-ウェルの幅ＬＰの４変数である
が、これらの変数のばらつきはイオン注入工程を高い精
度で制御することにより抑制することが可能である。
に、抵抗値Ｒ２３と飽和電流Ｉｓとの積がばらつく要因
は、エミッタ不純物濃度ＮＤ、ベース不純物濃度ＮＡ、
ベース幅ＬＢ及びＰ-ウェルの幅ＬＰの４変数である
が、これらの変数のばらつきはイオン注入工程を高い精
度で制御することにより抑制することが可能である。
【０１７１】なお、図５のような回路構成は、「A Prec
ision CMOS Bandgap Reference（引用：IEEE JOURNAL O
F SOLID-STATE CIRCUITS, VOL, SC-19, No. 6, DECEMBE
R 1984 P1014-1021）」にも記載されているが、トラン
ジスタＱ２１及びＱ２２の構造が相違している。
ision CMOS Bandgap Reference（引用：IEEE JOURNAL O
F SOLID-STATE CIRCUITS, VOL, SC-19, No. 6, DECEMBE
R 1984 P1014-1021）」にも記載されているが、トラン
ジスタＱ２１及びＱ２２の構造が相違している。
【０１７２】また、第４の実施例において、ＶＳＳ端子
を正電源端子へ接続し、−ＶＳＳ端子を接地すれば、正
電源においても使用可能であるが、基準電圧出力Ｖｏｕ
ｔは正電源側であるＶＳＳ端子からとる必要がある。
を正電源端子へ接続し、−ＶＳＳ端子を接地すれば、正
電源においても使用可能であるが、基準電圧出力Ｖｏｕ
ｔは正電源側であるＶＳＳ端子からとる必要がある。
【０１７３】
【発明の効果】以上詳述したように、本発明によれば、
ベース用Ｎ型ウェルと抵抗用Ｎ型ウェルとが同時に形成
されているので、つまり、同一の材料を使用して製造さ
れているので、製造工程等を原因とする基準出力電圧の
ばらつきを著しく抑制することができる。また、従来の
基準電圧源回路に備えられているＣＭＯＳトランジスタ
を製造するための工程と同時にバイポーラトランジスタ
及び抵抗素子を形成することができるので、製造工程数
の増加を防止することができる。
ベース用Ｎ型ウェルと抵抗用Ｎ型ウェルとが同時に形成
されているので、つまり、同一の材料を使用して製造さ
れているので、製造工程等を原因とする基準出力電圧の
ばらつきを著しく抑制することができる。また、従来の
基準電圧源回路に備えられているＣＭＯＳトランジスタ
を製造するための工程と同時にバイポーラトランジスタ
及び抵抗素子を形成することができるので、製造工程数
の増加を防止することができる。
【図１】本発明の第１の実施例に係る基準電圧源回路を
示す回路図である。
示す回路図である。
【図２】（ａ）は本発明の第１の実施例に係る基準電圧
源回路に設けられたＣＭＯＳトランジスタを示す模式的
断面図であり、（ｂ）は同じく基準電圧源回路に設けら
れた抵抗及びバイポーラトランジスタを示す模式的断面
図である。
源回路に設けられたＣＭＯＳトランジスタを示す模式的
断面図であり、（ｂ）は同じく基準電圧源回路に設けら
れた抵抗及びバイポーラトランジスタを示す模式的断面
図である。
【図３】本発明の第２の実施例に係る基準電圧源回路を
示す回路図である。
示す回路図である。
【図４】（ａ）は本発明の第３の実施例に係る基準電圧
源回路に設けられたＣＭＯＳトランジスタを示す模式的
断面図であり、（ｂ）は同じく基準電圧源回路に設けら
れた抵抗及びバイポーラトランジスタを示す模式的断面
図である。
源回路に設けられたＣＭＯＳトランジスタを示す模式的
断面図であり、（ｂ）は同じく基準電圧源回路に設けら
れた抵抗及びバイポーラトランジスタを示す模式的断面
図である。
【図５】本発明の第４の実施例に係る基準電圧源回路を
示す回路図である。
示す回路図である。
【図６】（ａ）は本発明の第４の実施例に係る基準電圧
源回路に設けられたＣＭＯＳトランジスタを示す模式的
断面図であり、（ｂ）は同じく基準電圧源回路に設けら
れた抵抗及びバイポーラトランジスタを示す模式的断面
図である。
源回路に設けられたＣＭＯＳトランジスタを示す模式的
断面図であり、（ｂ）は同じく基準電圧源回路に設けら
れた抵抗及びバイポーラトランジスタを示す模式的断面
図である。
【図７】従来の基準電圧源回路を示す回路図である。
【図８】従来の基準電圧源回路に設けられた抵抗及びＰ
ＮＰトランジスタを示す模式的断面図である。
ＮＰトランジスタを示す模式的断面図である。
【図９】従来の基準電圧源回路に設けられた抵抗及びＰ
ＮＰトランジスタを示す模式的断面図である。
ＮＰトランジスタを示す模式的断面図である。
【図１０】（ａ）は公知文献に記載された従来の基準電
圧源回路に設けられたＣＭＯＳトランジスタを示す模式
的断面図であり、（ｂ）は同じく従来の基準電圧源回路
に設けられた抵抗及びバイポーラトランジスタを示す模
式的断面図である。
圧源回路に設けられたＣＭＯＳトランジスタを示す模式
的断面図であり、（ｂ）は同じく従来の基準電圧源回路
に設けられた抵抗及びバイポーラトランジスタを示す模
式的断面図である。
１；Ｐ-基板 ２、２１ａ、２１ｂ；Ｎ-ウェル ３ａ、３ｂ、１２ａ、１２ｂ、２２ａ、２２ｂ、２５、
４４ａ、４４ｂ、５１ａ、５１ｂ、６６、６７、７２；
Ｎ+拡散層 ４ａ、４ｂ、１１ａ、１１ｂ、２６、２７、３２、４３
ａ、４３ｂ、５２ａ、５２ｂ、６２ａ、６２ｂ、６５；
Ｐ+拡散層 １０、７０；ＰチャネルＭＯＳトランジスタ ２０、５０；ＮチャネルＭＯＳトランジスタ ２４、７４；抵抗素子 ３１；ＰＮＰトランジスタ ４１；Ｎ-基板 ４２、６１ａ、６１ｂ；Ｐ-ウェル ７１；ＮＰＮトランジスタ Ｑ１、Ｑ２、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ２１、Ｑ２
２；トランジスタ ＲＥ１、ＲＥ２、ＲＥ３、ＲＥ１２、ＲＥ１３、ＲＥ２
１、ＲＥ２２、ＲＥ２３；抵抗素子 ＡＭＰ１、ＡＭＰ２１；増幅器 ＭＮ１、ＭＮ２；ＮチャネルＭＯＳトランジスタ ＭＰ１、ＭＰ２、ＭＰ３；ＰチャネルＭＯＳトランジス
タ ＯＵＴ１、ＯＵＴ１１、ＯＵＴ２１；出力端子
４４ａ、４４ｂ、５１ａ、５１ｂ、６６、６７、７２；
Ｎ+拡散層 ４ａ、４ｂ、１１ａ、１１ｂ、２６、２７、３２、４３
ａ、４３ｂ、５２ａ、５２ｂ、６２ａ、６２ｂ、６５；
Ｐ+拡散層 １０、７０；ＰチャネルＭＯＳトランジスタ ２０、５０；ＮチャネルＭＯＳトランジスタ ２４、７４；抵抗素子 ３１；ＰＮＰトランジスタ ４１；Ｎ-基板 ４２、６１ａ、６１ｂ；Ｐ-ウェル ７１；ＮＰＮトランジスタ Ｑ１、Ｑ２、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ２１、Ｑ２
２；トランジスタ ＲＥ１、ＲＥ２、ＲＥ３、ＲＥ１２、ＲＥ１３、ＲＥ２
１、ＲＥ２２、ＲＥ２３；抵抗素子 ＡＭＰ１、ＡＭＰ２１；増幅器 ＭＮ１、ＭＮ２；ＮチャネルＭＯＳトランジスタ ＭＰ１、ＭＰ２、ＭＰ３；ＰチャネルＭＯＳトランジス
タ ＯＵＴ１、ＯＵＴ１１、ＯＵＴ２１；出力端子
Claims (6)
- 【請求項１】 Ｐ型半導体基板の表面に形成されたＰチ
ャネルＭＯＳトランジスタと、該Ｐ型半導体基板をコレ
クタとするＰＮＰトランジスタと、前記Ｐ型半導体基板
の表面に形成され前記ＰＮＰトランジスタのエミッタに
接続された抵抗素子と、を有する基準電圧源回路におい
て、 前記ＰＮＰトランジスタは、前記Ｐ型半導体基板の表面
に形成されたベース用Ｎ型ウエルを有し、前記抵抗素子
は、前記Ｐ型半導体基板の表面に前記ベース用Ｎ型ウエ
ル及び前記ＭＯＳトランジスタ用Ｎ型ウエルと同時に形
成された抵抗用Ｎ型ウエルを有し、前記ＭＯＳトランジスタ用Ｎ型ウエルはその表面に前記
ＰＮＰトランジスタのエミッタ用Ｐ型拡散層と同時に形
成されたソース及びドレイン用Ｐ型拡散層を備えたＰチ
ャネルＭＯＳトランジスタを有する、 ことを特徴とする
基準電圧源回路。 - 【請求項２】 前記ＰＮＰトランジスタは、前記ベース
用Ｎ型ウエルの表面に形成されたエミッタ用Ｐ型拡散層
と前記ベース用Ｎ型ウエルの表面に形成され前記ベース
用Ｎ型ウエルより不純物濃度が高いベース用Ｎ型拡散層
と、前記Ｐ型半導体基板の表面に前記エミッタ用Ｐ型拡
散層と同時に形成されたコレクタ用Ｐ型拡散層とを有し
前記抵抗素子は、前記抵抗用Ｎ型ウエルの表面に前記ベ
ース用Ｎ型拡散層と同時に形成された２個の抵抗用Ｎ型
拡散層とを有する、ことを特徴とする請求項１記載の基
準電圧源回路。 - 【請求項３】 前記抵抗素子は、前記２個の抵抗用Ｎ型
拡散層の間に形成されたバイアス用Ｐ型拡散層を有す
る、ことを特徴とする請求項１又は２に記載の基準電圧
源回路。 - 【請求項４】 前記バイアス用Ｐ型拡散層は、前記エミ
ッタ用Ｐ型拡散層と同時に形成されている、ことを特徴
とする請求項３記載の基準電圧源回路。 - 【請求項５】 Ｎ型半導体基板の表面に形成されたＮチ
ャネルＭＯＳトランジスタと、ＮＰＮトランジスタと、
前記Ｎ型半導体基板の表面に形成され前記ＮＰＮトラン
ジスタのエミッタに接続された抵抗素子と、を有する基
準電圧源回路において、 前記ＮＰＮトランジスタは、前記Ｎ型半導体基板の表面
に形成されたベース用Ｐ型ウエルと、このベース用Ｐ型
ウエルの表面に形成されたエミッタ用Ｎ型拡散層と、前
記ベース用Ｐ型ウエルの表面に形成され前記ベース用Ｐ
型ウエルより不純物濃度が高いベース用Ｐ型拡散層と、
前記Ｎ型半導体基板の表面に前記エミッタ用Ｎ型拡散層
と同時に形成されたコレクタ用Ｎ型拡散層とを有し、 前記抵抗素子は、前記Ｎ型半導体基板の表面に前記ベー
ス用Ｐ型ウエル及び前記ＭＯＳトランジスタ用Ｐ型ウエ
ルと同時に形成された抵抗用Ｐ型ウエルと、この抵抗用
Ｐ型ウエルの表面に前記ベース用Ｐ型拡散層と同時に形
成された２個の抵抗用Ｐ型拡散層と、２個の前記抵抗用
Ｐ型拡散層の間に形成されたバイアス用Ｎ型拡散層とを
有し、 前記ＭＯＳトランジスタ用Ｐ型ウエルはその表面に前記
ＮＰＮトランジスタのエミッタ用Ｎ型拡散層と同時に形
成されたソース及びドレイン用Ｎ型拡散層を備えたＮチ
ャネルＭＯＳトランジスタを有する、ことを特徴とする
基準電圧源回路。 - 【請求項６】 前記バイアス用Ｎ型拡散層は、前記エミ
ッタ用Ｎ型拡散層と同時に形成されていることを特徴と
する請求項５記載の基準電圧源回路。
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