JP5354952B2 - 半導体装置 - Google Patents

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Description

本発明は絶縁表面に半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置に関する。
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハーに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
ＳＯＩ基板の製造方法は様々なものがあるが、ＳＯＩ層の品質と生産しやすさ（スループット）を両立させたものとして、スマートカット（登録商標）と呼ばれる方法を用いて形成されるＳＯＩ基板が知られている。このＳＯＩ基板は、シリコン層となるボンドウエハーに水素イオンを注入し、別のウエハー（ベースウエハー）と室温で貼り合わせる。貼り合わせにはファン・デル・ワールス力と水素結合を利用して室温で強固な接合を形成する。更に、４００℃から７００℃の熱処理によって共有結合を形成し、より強固な結合となる。ベースウエハーと接合されたシリコン層は、５００℃程度の温度で熱処理することでボンドウエハーから剥離される。
このようなＳＯＩ基板を用いた半導体装置の一例として、本出願人によるものが知られている（特許文献１参照）。
特開２０００−０１２８６４号公報
半導体集積回路の技術分野において、微細化が技術開発のロードマップの中心となり進展して来た歴史がある。これまでは半導体集積回路が微細化されるに従って、高速動作が可能となり、低消費電力化が図られてきた。そして、近年では１００ｎｍ以下のデザインルールで半導体集積回路を製造する技術が実用段階に移行しつつある。しかしながらその一方では、微細化による半導体集積回路の性能向上には限界があると言われている。デザインルールの微細化が進むにつれて超高精度な製造装置が必要となり、益々設備投資額が増大するので、技術的見地はもとより経済的観点からも限界説がささやかれている。
そこで本発明は、微細加工技術に依拠するのみでなく、半導体集積回路の高性能化を図ることを目的とする。また、半導体集積回路の低消費電力化を図ることを目的とする。
本発明の一は、半導体集積回路において、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、「ＭＩＳＦＥＴ」ともいう）を構成する単結晶半導体層の結晶方位が、第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴとで異なる半導体装置である。当該結晶方位は、それぞれのＭＩＳＦＥＴにおいてチャネル長方向に走行するキャリアの移動度が高くなる結晶方位を有している。
本発明の一は、半導体集積回路において、ＭＩＳＦＥＴを構成する単結晶半導体層の結晶方位とチャネル長方向の結晶軸が、第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴとで異なる半導体装置である。
本発明の一は、半導体集積回路において、ＭＩＳＦＥＴを構成する単結晶半導体層の結晶方位が同じであって、該単結晶半導体層のチャネル長方向の結晶軸が第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴとで異なる半導体装置である。
上記構成の好ましい態様として、第１の単結晶半導体層上に第１の絶縁層が形成され、前記第１の絶縁層と基板とを接合することによって、該基板上に第１の絶縁層を介して第１の単結晶半導体層が形成され、前記第１の単結晶半導体層上に第２の絶縁層が形成され、第２の絶縁層と第２の単結晶半導体層とを接合することにより、該基板上に第２の絶縁層を介して第２の単結晶半導体層が形成された所謂ＳＯＩ構造を有する半導体装置である。本発明の半導体装置は、第１の単結晶半導体層を用いて第１導電型のＭＩＳＦＥＴが作製され、第２の単結晶半導体層を用いて第２の導電型のＭＩＳＦＥＴが形成されている。なお、本発明の半導体装置は、第１の単結晶半導体層と第２の単結晶半導体層とはそれぞれ異なる絶縁層上に貼り合わされて形成されている。なお、第２の絶縁層と第２の単結晶半導体層との間に第３の絶縁層が形成されていてもよい。
本発明によれば、ＭＩＳＦＥＴのチャネルを流れるキャリアにとって移動度が高くなる結晶方位又は結晶軸を適用することにより、半導体集積回路の動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、ＭＩＳＦＥＴのチャネルを流れるキャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、ＭＩＳＦＥＴの性能向上を図ることができる。
また、基板上に異なる結晶方位を有する単結晶半導体層を貼り合わせる際に、それぞれの単結晶半導体層はそれぞれ平坦な異なる絶縁層上に形成されるため、絶縁層と単結晶半導体層との接合を容易に行うことができる。また、異なる導電型のＭＩＳＦＥＴを形成する単結晶半導体層はそれぞれ異なる絶縁層上に形成されるため、異なる導電型のＭＩＳＦＥＴの単結晶半導体層間の寄生容量、又は異なる導電型のＭＩＳＦＥＴのゲート電極間の寄生容量を低減することができる。従って、性能のよい半導体装置を作製することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
（実施の形態１）
本実施の形態は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを構成する半導体層を、結晶方位が異なる単結晶半導体基板（以下「ボンドウエハー」ともいう）から、異種基板（以下、「ベース基板」ともいう）に転移する態様について説明する。また、該基板を用いた半導体装置の一例としてＣＭＯＳ回路の構成例を説明する。以下の説明では、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのそれぞれについて、チャネル長方向に走行するキャリアの移動度が高くなる結晶方位を選択したものについて示す。すなわち、ｎ型ＭＩＳＦＥＴに対して｛１００｝面の半導体層を適用し、ｐ型ＭＩＳＦＥＴに対して｛１１０｝面の半導体層を適用する場合について示す。
まず、第１のボンドウエハー１００上に酸化窒化珪素膜１０１、窒化酸化珪素膜１０２を順次形成する（図１（Ａ））。ここで、第１のボンドウエハー１００として、結晶方位が｛１００｝の単結晶半導体基板が選択される。単結晶半導体基板として、例えば単結晶シリコンを用いることができる。また、多結晶半導体基板から分離可能であるシリコンや、単結晶半導体基板若しくは多結晶半導体基板から分離可能であるゲルマニウムも適用することができる。その他にも、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体基板を適用することもできる。また、酸化窒化珪素膜１０１は膜厚１０ｎｍ以上１５０ｎｍ以下程度で形成することが好ましい。また、窒化酸化珪素膜１０２は、膜厚１０ｎｍ以上２００ｎｍ以下程度で形成することが好ましい。
なお、酸化窒化珪素膜１０１及び窒化酸化珪素膜１０２はベース基板１０６からナトリウムイオンなどの不純物が拡散して単結晶半導体層を汚染しないために設けられている。ここで、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。また、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。但し、酸化窒化珪素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。なお、窒化アルミニウム、窒素酸化アルミニウムなどを用いてもよい。なお、酸化窒化珪素膜１０１又は窒化酸化珪素膜１０２は必ずしも設ける必要はなく、単結晶半導体基板にイオン照射を行い脆化層が形成された基板を用いてもよい。
次に、第１のボンドウエハー１００に、水素ガスをイオン化した水素イオン１０３を照射し脆化層１０４を形成する（図１（Ａ））。ここでの水素イオンの照射はベース基板に転置される単結晶半導体層の厚さを考慮して行われる。当該単結晶半導体層の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。水素イオンを照射する際の加速電圧はこのような厚さを考慮して、第１のボンドウエハー１００の深部に照射されるようにする。この処理によって第１のボンドウエハー１００の表面から一定の深さの領域に脆化層１０４が形成される。なお、水素イオンの照射は、水素を原料ガスに用いて、質量分離を行わずに、いわゆるイオンドープで行ってもよい。なお、脆化層１０４は、水素イオンとして、Ｈ＋だけでなく、Ｈ２ ＋、Ｈ３ ＋、Ｈ４ ＋、のうちのいずれか、或いは複数種を用いても良い。また、水素のみでなく希ガスを用いてもよく、或いは両者を混合させて用いてもよい。
次に、窒化酸化珪素膜１０２上に、ＴＥＯＳガスと酸素ガスとの混合ガスを用いて化学気相成長法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）又はプラズマ化学気相成長法（プラズマＣＶＤ法）によって成膜された酸化珪素膜１０５を形成する（図１（Ｂ））。なお、酸化珪素膜１０５は、第１のボンドウエハー１００にイオン照射を行う前に形成してもよい。なお、ＴＥＯＳガスと酸素ガスとの混合ガスを用いてＣＶＤ法又はプラズマＣＶＤ法によって成膜された酸化珪素膜を形成する場合、１０ｎｍ以上８００ｎｍ以下の膜厚で形成することが好ましい。
なお、ここでＴＥＯＳガスとは、Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅガスを意味する。ＴＥＯＳガスと酸素ガスとを用いたＣＶＤ法又はプラズマＣＶＤ法によって成膜された酸化珪素膜をボンドウェハーとベース基板との貼り合わせ界面に設けることにより、基板の密着性をより向上させることができる。
なお、ボンドウエハー１００上に酸化窒化珪素膜１０１及び窒化酸化珪素膜１０２を形成する前、若しくは酸化窒化珪素膜１０１及び窒化酸化珪素膜１０２を形成せずに水素イオンを照射する場合には、第１のボンドウエハー１００の表面に、自然酸化膜、ケミカルオキサイド、又は酸素を含む雰囲気でＵＶ光を照射することにより形成された極薄酸化膜を形成しておくことが好ましい。ここで、ケミカルオキサイドは、オゾン水、過酸化酸素水、硫酸等の酸化剤でボンドウエハー表面を処理することにより形成することができる。ボンドウエハー上に酸化膜を形成しておくことで、後に水素を導入した際のボンドウエハー表面のエッチングによる表面荒れを防ぐことができる。
次に、図１（Ｃ）で示すように第１のボンドウエハー１００上に形成された酸化珪素膜１０５とベース基板１０６とを接合させる。なお、ここでベース基板１０６の表面には、ＴＥＯＳガスと酸素ガスとの混合ガスを用いてＣＶＤ法又はプラズマＣＶＤ法によって成膜された酸化珪素膜１０７が形成されており、酸化珪素膜１０５と酸化珪素膜１０７とを接合することにより、第１のボンドウエハー１００とベース基板１０６とを貼り合わせることができる。なお、酸化珪素膜１０７は必ずしも形成する必要はないが、基板の密着性を向上させるために設けることが好ましい。
ここで、ベース基板１０６は、接合の形成が低温で可能なため様々なものが適用可能である。ベース基板１０６の材質としては、ガラス、石英、サファイアなどの絶縁基板、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを適用することができる。
本実施の形態において、接合は第１のボンドウエハー１００側の酸化珪素膜１０５とベース基板側の酸化珪素膜１０７とが密接することにより形成される。接合の形成は室温で行うことが可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力或いは水素結合が作用して室温で接合することができる。
第１のボンドウエハー１００とベース基板１０６との接合を形成した後、４００℃乃至７００℃の熱処理を行い、第１のボンドウエハー１００から部分的に単結晶半導体層１０８を分離する（図２（Ａ））。加熱することにより脆化層１０４に形成された微小な空洞の体積変化が起こり、脆化層１０４に沿って破断面が発生し、破断面に沿って単結晶半導体層１０８を分離（分断）することができる。また、この熱処理により、接合をさらに強固なものとすることができる。このようにして、ベース基板１０６上に薄膜の単結晶半導体層１０９が形成される（図２（Ｂ））。
次に、単結晶半導体層１０９上に選択的にレジスト１１６を形成し、レジスト１１６をマスクとして単結晶半導体層１０９をエッチングすることにより、島状の単結晶半導体層（以下、「第１のＳＯＩ層」ともいう）１１０を形成する（図２（Ｃ））。
次に、島状の単結晶半導体層１１０及び酸化窒化珪素膜１０１上に絶縁層１１１を形成する（図３（Ａ））。絶縁層１１１としては、酸化膜が好ましく、酸化膜表面が平坦化するような膜厚で形成する。また、酸化膜表面を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）することにより平坦化してもよい。例えば、ＴＥＯＳガスと酸素ガスとの混合ガスを用いてＣＶＤ法又はプラズマＣＶＤ法によって成膜された酸化珪素膜、熱ＣＶＤ法を用いて形成された酸化窒化珪素膜、又は熱ＣＶＤ法を用いて形成された窒化酸化珪素膜等を用いることができる。なお、絶縁層１１１を形成する前に、単結晶半導体層１１０の表面に、自然酸化膜、ケミカルオキサイド、又は酸素を含む雰囲気でＵＶ光を照射することにより形成された極薄酸化膜を形成しておいてもよい。ここで、ケミカルオキサイドは、オゾン水、過酸化酸素水、硫酸等の酸化剤で単結晶半導体層表面を処理することにより形成することができる。
次に、絶縁層１１１と、脆化層１１２が形成された第２のボンドウエハー１１３とを貼り合わせる（図３（Ｂ））。ここで、第２のボンドウエハー１１３は、第１のボンドウエハー１００と同様に単結晶半導体基板にイオン照射を行うことにより形成することができる。なお、第２のボンドウエハー１１３として、結晶方位が｛１１０｝の単結晶半導体基板が選択される。なお、第１のボンドウエハー１００の結晶方位と第２のボンドウエハー１１３の結晶方位は本実施の形態の組み合わせに限定されるものではなく、例えば第１のボンドウエハー１００として結晶方位が｛１１０｝の基板を用い、第２のボンドウエハー１１３として結晶方位が｛１００｝の基板を用いてもよい。その場合、第１のボンドウエハー１００を用いてｐ型ＭＩＳＦＥＴを作製し、第２のボンドウエハー１１３を用いてｎ型ＭＩＳＦＥＴを作製することが好ましい。なお、イオン照射の際、結晶方位が｛１１０｝の基板の方に、結晶方位が｛１００｝の基板より多量のイオンを照射する必要がある。
次に、熱処理を行い第２のボンドウエハー１１３から単結晶半導体層を分離することにより、絶縁層１１１上に薄膜の単結晶半導体層を形成することができる（図３（Ｂ））。その後、薄膜の単結晶半導体層を選択的にエッチングして、絶縁層１１１上に島状の単結晶半導体層（以下、「第２のＳＯＩ層」ともいう）１１４を形成する（図３（Ｃ））。
以上の工程により、互いに結晶方位が異なる第１のＳＯＩ層１１０と第２のＳＯＩ層１１４とが異なる絶縁層上に形成されたベース基板１０６を形成することができる。上記の工程において、第１のボンドウエハー１００の結晶方位が｛１００｝である場合には第１のＳＯＩ層１１０の面方位も｛１００｝となり、第２のボンドウエハー１１３の結晶方位が｛１１０｝である場合には、第２のＳＯＩ層１１４の面方位も｛１１０｝となる。転置された第１のＳＯＩ層１１０及び第２のＳＯＩ層１１４についてそれぞれ、その表面を平坦化するために化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行ってもよい。第１のＳＯＩ層１１０及び第２のＳＯＩ層１１４の厚さはＣＭＰによってさらに薄膜化されてもよく、１０ｎｍ乃至５０ｎｍの厚さに調製されていると好ましい。
次に、絶縁層１１１を選択的に除去して第１のＳＯＩ層１１０の表面を露出させる（図４（Ａ））。なお、ここで必ずしも絶縁層１１１を除去する必要はないが、後に形成される第１のＳＯＩ層１１０、第２のＳＯＩ層１１４上に形成されるゲート絶縁層の膜厚を均一にするために除去することが好ましい。その後、第１のＳＯＩ層１１０、第２のＳＯＩ層１１４を覆うようにゲート絶縁層として機能する絶縁層１１５を形成する（図４（Ｂ））。絶縁層１１５としては、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌｘＯｙ）（ｘ＞ｙ＞０）、酸化タンタル（ＴａｘＯｙ、ｘ＞ｙ＞０）などの材料を適用することができる。
以下に、ＣＭＯＳ回路の一構成例としてインバータ回路を作製する工程例について説明する。なお、インバータ回路に限らずマイクロプロセッサをはじめとする様々な集積回路を形成することができる。図５乃至図１１において（Ａ）はインバータ回路の平面図を示し、（Ｂ）はＡ−Ｂ線に対応する断面図を示す。
図５（Ａ）、（Ｂ）に示すように、ゲート絶縁層として機能する絶縁層１１５を介して、第１のＳＯＩ層１１０及び第２のＳＯＩ層１１４上にゲート電極として機能する導電層（ゲート電極ともいう）２０４を形成する。ここでは、第１のＳＯＩ層１１０及び第２のＳＯＩ層１１４上に導電層２０４が形成されている。なお、本実施の形態では、ゲート電極として機能する導電層２０４は、導電層（第１ゲート電極層ともいう）２０５と導電層（第２ゲート電極層ともいう）２０６との積層膜で形成されている。
なお、絶縁層１１５として高誘電率物質（ｈｉｇｈ−ｋ材料）を用いる場合には、ゲート電極２０４を多結晶シリコン、シリサイド、金属若しくは金属窒化物で形成するとよい。好適には金属若しくは金属窒化物で形成することが望ましい。例えば、絶縁層１１５と接する第１ゲート電極層２０５を金属窒化物材料で形成し、その上の第２ゲート電極層２０６を金属材料で形成する。この組み合わせを用いることによって、ゲート絶縁層が薄膜化した場合でもゲート電極に空乏層が広がってしまうことを防止でき、微細化した場合にもトランジスタの駆動能力を損なうことを防止できる。
次に、ゲート電極２０４上に第１の絶縁層２０７を形成する（図６）。第１の絶縁層２０７は酸化珪素膜若しくは酸化窒化珪素膜で形成する。他の形態として、ゲート電極２０４を酸化又は窒化処理により絶縁化して同様の層を形成しても良い。第１の絶縁層２０７はゲート電極２０４の側壁にも１ｎｍ乃至１０ｎｍの厚さで成膜されるようにする。第１の絶縁層２０７は以降の工程で、第１のＳＯＩ層１１０及び第２のＳＯＩ層１１４に価電子制御を目的とした不純物が添加されないオフセット領域を形成するために設ける。
図７は、第１のＳＯＩ層１１０及び第２のＳＯＩ層１１４に極浅接合（ソースドレインエクステンション）を形成する工程を示している。この極浅接合部は短チャネル効果を抑制するために設けることが好ましい。ｎ型ＭＩＳＦＥＴ向けの第１のＳＯＩ層１１０に対しては第１３族元素が添加される第１の極浅接合部２０８を形成し、ｐ型ＭＩＳＦＥＴ向けの第２のＳＯＩ層１１４に対しては第１５族元素が添加される第２の極浅接合部２０９を形成する。この極浅接合部の不純物濃度は、低濃度ドレインよりは１桁高くなるようにする。例えば、第１の極浅接合部２０８については、リンを１５ｋｅＶ、２×１０１４／ｃｍ２のドーズ量でイオン注入を行う。第２の極浅接合部２０９については、硼素を１５ｋｅＶ、３×１０１３／ｃｍ２のドーズ量でイオン注入を行う。
次いで、図８で示すように、ゲート電極２０４の側面に第１のサイドウオール２１０、第２のサイドウオール２１１を形成する。例えば、第１のサイドウオール２１０、第２のサイドウオール２１１は窒化珪素膜で形成される。これらのサイドウオールは異方性エッチングにより自己整合的に形成する。
この場合、第１のＳＯＩ層１１０側の第１のサイドウオール２１０と、第２のＳＯＩ層１１４側の第２のサイドウオール２１１の幅を同じとなるように加工しても良いが、好ましくはこの両者の幅が異なるように加工する。ｐ型ＭＩＳＦＥＴ向けの第２のＳＯＩ層１１４に対する第２のサイドウオール２１１の幅は、ｎ型ＭＩＳＦＥＴ向けの第１のＳＯＩ層１１０に対する第１のサイドウオール２１０の幅よりも薄くすると良い。ｐ型ＭＩＳＦＥＴにおいてソース領域及びドレイン領域を形成するために添加される硼素は拡散しやすく、短チャネル効果を誘起しやすいためである。むしろ、このような構成とすることで、ｐ型ＭＩＳＦＥＴにおいて、ソース領域及びドレイン領域に高濃度の硼素を添加することが可能となり、ソース領域及びドレイン領域を低抵抗化することができる。
サイドウオールを形成した後、図９で示すように、第１の絶縁層２０７の露出部及びその下に形成されている絶縁層１１５をエッチングした後、ソース領域及びドレイン領域を自己整合的に形成する。この工程は、価電子制御する不純物イオンを電界で加速して添加するイオン注入法で行うことができる。第１のＳＯＩ層１１０には第１５族元素を添加して、ソース領域及びドレイン領域となる第１の不純物領域２１２を形成する。第２のＳＯＩ層１１４には第１３族元素を添加して、ソース領域及びドレイン領域となる第２の不純物領域２１３を形成する。例えば、ｎ型ＭＩＳＦＥＴ向けの第１のＳＯＩ層１１０については、リンを５０ｋｅＶ、５×１０１５／ｃｍ２のドーズ量でイオン注入する。ｐ型ＭＩＳＦＥＴ向けの第２のＳＯＩ層１１４については、硼素を３０ｋｅＶ、３×１０１５／ｃｍ２のドーズ量でイオン注入する。イオン種、加速電圧及びドーズ量のドーピング条件は適宜設定すれば良い。
ソース領域及びドレイン領域をさらに低抵抗化するにはシリサイド層を形成しても良い。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを適用すれば良い。ＳＯＩ層の厚さが薄い場合には、この領域のＳＯＩ層の底部までシリサイド反応を進めてフルシリサイド化しても良い。
図１０では、パッシベーション層２１４、第１の層間絶縁層２１５、コンタクトプラグ２１６を形成する工程を示す。パッシベーション層２１４は窒化珪素膜、窒化酸化珪素膜などをＣＶＤ法で全面に成膜する。第１の層間絶縁層２１５は、リンシリケートガラス（ＰＳＧ）若しくはボロンリンシリケートガラス（ＢＰＳＧ）をＣＶＤ法で成膜し、リフローにより平坦化して形成する。または、ＣＶＤ法で正珪酸四エチル（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ， Ｓｉ（ＯＣＨ２ＣＨ３）４）を用いて酸化珪素膜を形成し、その後ＣＭＰで平坦化しても良い。コンタクトプラグ２１６は、第１の層間絶縁層２１５に形成したコンタクトホールを埋め込むようにタングステンシリサイドで形成する。タングステンシリサイドは六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）を用いてＣＶＤ法で形成する。
配線の多層化は、半導体装置の構成に応じて考慮される。図１１では、第１の層間絶縁層２１５の上に、第２の層間絶縁層２１７と第１の配線２１８、第２の配線２１９、第３の配線２２０を設けた構成を示している。これらの配線はタングステンシリサイドで形成しても良いし、ダマシン法によりＣｕ配線を設けても良い。
ここで、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴの面方位と結晶軸の好適な組み合わせの一例を図１２と図１３に示す。
図１２（Ａ）（Ｂ）はｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴを形成するＳＯＩ層の結晶方位が異なる場合の例を示している。図１２（Ａ）はｐ型ＭＩＳＦＥＴの場合であり、｛１１０｝面のＳＯＩ層が適用される。この場合、チャネル長方向の結晶軸は＜１１０＞であるとより好ましい形態となる。図１２（Ｂ）はｎ型ＭＩＳＦＥＴの場合であり、｛１００｝面のＳＯＩ層が適用される。この場合、チャネル長方向の結晶軸は＜１００＞であるとより好ましい形態となる。このような組み合わせによりホール及び電子の電界効果移動度を高めることができる。
なお、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴを形成するＳＯＩ層の結晶方位は必ずしも異なる必要はない。図１３（Ａ）（Ｂ）にｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴを形成するＳＯＩ層の結晶方位が同じ場合の例を示す。図１３（Ａ）はｐ型ＭＩＳＦＥＴの場合であり、｛１１０｝面のＳＯＩ層が適用される。この場合、チャネル長方向の結晶軸は＜１１０＞であるとより好ましい形態となる。図１３（Ｂ）はｎ型ＭＩＳＦＥＴの場合であり、｛１１０｝面のＳＯＩ層に対しチャネル長方向の結晶軸は＜１００＞であると好ましい形態となる。このような組み合わせによりホール及び電子の電界効果移動度を高めることができる。
本実施の形態によれば、ｎ型ＭＩＳＦＥＴに供する第１のＳＯＩ層と、ｐ型ＭＩＳＦＥＴに供する第２のＳＯＩ層とが異なる絶縁表面上に設けられ、かつ、その両者の結晶方位が異なる半導体装置を得ることができる。本実施の形態において、それぞれのＭＩＳＦＥＴについて電子、ホールの電界効果移動度が最も高くなる結晶方位にチャネル形成領域を設けることが可能となる。また、第１のＳＯＩ層と第２のＳＯＩ層に同じ面方位の結晶を用いても、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのチャネルの向きを平行にしつつ、異なる結晶軸方向にキャリアを流すことができる。トランジスタのチャネルを流れるキャリアにとって移動度が高くなる結晶方位を適用することにより、半導体集積回路の動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、キャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、トランジスタの性能向上を図ることができる。また、本実施の形態によれば素子分離を行うための構造を形成する必要がないので製造工程を簡略化できる。
また、基板上に異なる結晶方位を有する単結晶半導体層を貼り合わせる際に、それぞれの単結晶半導体層はそれぞれ平坦な異なる絶縁層上に形成されるため、絶縁層と単結晶半導体層との接合を容易に行うことができる。また、異なる導電型のＭＩＳＦＥＴを形成する単結晶半導体層はそれぞれ異なる絶縁層上に形成されるため、異なる導電型のＭＩＳＦＥＴの単結晶半導体層間の寄生容量、又は異なる導電型のＭＩＳＦＥＴのゲート電極間の寄生容量を低減することができる。従って、性能のよい半導体装置を作製することができる。
本実施の形態では、水素イオンなどを一定の深さに照射して単結晶半導体層をボンドウエハーから分離する方法について示したが、他のＳＯＩ技術を用いて同様なベース基板を作製することも可能である。例えば、ボンドウエハーの表面を陽極化成により多孔質シリコン層を形成し、その上にエピタキシャル成長で形成した単結晶シリコン層を、本実施の形態で示すＳＯＩ層として用いることができる。この構成のボンドウエハーを用いる場合には、ウオータージェット法を用い、多孔質シリコン層とエピタキシャル成長した単結晶シリコン層を分離する。
本実施の形態によれば、半導体集積回路を形成するベース基板に異なる面方位を有する単結晶半導体層（ＳＯＩ層）を形成することができる。当該面方位はｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのそれぞれに対して、高い電界効果移動度が得られる面方位を選択することが可能である。このようなベース基板を用いることにより半導体集積回路の高性能化、或いは集積化を図ることができる。
（実施の形態２）
本実施の形態では、ゲート絶縁層の膜厚が異なるｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴ及びその作製工程について説明する。
まず、ベース基板１０６上に酸化珪素膜１０７が形成され、酸化珪素膜１０７上に酸化珪素膜１０５が形成され、酸化珪素膜１０５上に窒化酸化珪素膜１０２が形成され、窒化酸化珪素膜１０２上に酸化窒化珪素膜１０１が形成され、酸化窒化珪素膜１０１上に第１のＳＯＩ層１１０が選択的に形成され、第１のＳＯＩ層１１０及び酸化窒化珪素膜１０１上に絶縁層１１１が形成され、絶縁層１１１上に第２のＳＯＩ層１１４が形成された基板を用意する（図１４（Ａ））。なお、ここまでの工程は図１〜図３（Ｃ）までと同様に行うことができるため省略する。
次に、第２のＳＯＩ層１１４及び絶縁層１１１上にゲート絶縁層として機能する絶縁層１１５を形成する（図１４（Ｂ））。ここで、絶縁層１１５として実施の形態１で示した絶縁層１１５と同様のものを用いることができる。
以降の工程は、図５〜図１１と同様に行うことにより、図１５に示すようなｎ型ＭＩＳＦＥＴ３０１及びｐ型ＭＩＳＦＥＴ３０２を含む半導体装置を形成することができる。図１５に示す半導体装置は、図１１に示す半導体装置の構成に加えて、ｎ型ＭＩＳＦＥＴ３０１の第１のＳＯＩ層１１０と絶縁層１１５との間に、絶縁層１１１が形成されており、絶縁層１１５と絶縁層１１１とがｎ型ＭＩＳＦＥＴ３０１のゲート絶縁層として機能する。従って、本実施の形態の半導体装置において、ｎ型ＭＩＳＦＥＴ３０１のゲート絶縁層をｐ型ＭＩＳＦＥＴ３０２のゲート絶縁層より厚く形成することができる。
本実施の形態において、ｎ型ＭＩＳＦＥＴ３０１のゲート絶縁層をｐ型ＭＩＳＦＥＴ３０２のゲート絶縁層より厚く形成することができるため、ｎ型ＭＩＳＦＥＴ３０１の耐圧が向上し、半導体装置の信頼性を向上することができる。
さらに、本実施の形態によれば、ｎ型ＭＩＳＦＥＴ３０１に供する第１のＳＯＩ層１１０と、ｐ型ＭＩＳＦＥＴ３０２に供する第２のＳＯＩ層１１４とが異なる絶縁表面上に設けられ、かつ、その両者の結晶方位が異なる半導体装置を得ることができる。本実施の形態において、それぞれのＭＩＳＦＥＴについて電子、ホールの電界効果移動度が最も高くなる結晶方位にチャネル形成領域を設けることが可能となる。また、第１のＳＯＩ層１１０と第２のＳＯＩ層１１４に同じ面方位の結晶を用いても、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのチャネルの向きを平行にしつつ、異なる結晶軸方向にキャリアを流すことができる。トランジスタのチャネルを流れるキャリアにとって移動度が高くなる結晶方位を適用することにより、半導体集積回路の動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、キャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、トランジスタの性能向上を図ることができる。また、本実施の形態によれば素子分離を行うための構造を形成する必要がないので製造工程を簡略化できる。
また、基板上に異なる結晶方位を有する単結晶半導体層を貼り合わせる際に、それぞれの単結晶半導体層はそれぞれ平坦な異なる絶縁層上に形成されるため、絶縁層と単結晶半導体層との接合を容易に行うことができる。また、異なる導電型のＭＩＳＦＥＴを形成する単結晶半導体層はそれぞれ異なる絶縁層上に形成されるため、異なる導電型のＭＩＳＦＥＴの単結晶半導体層間の寄生容量、又は異なる導電型のＭＩＳＦＥＴのゲート電極間の寄生容量を低減することができる。従って、性能のよい半導体装置を作製することができる。
本実施の形態によれば、半導体集積回路を形成するベース基板に異なる面方位を有する単結晶半導体層（ＳＯＩ層）を形成することができる。当該面方位はｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのそれぞれに対して、高い電界効果移動度が得られる面方位を選択することが可能である。このようなベース基板を用いることにより半導体集積回路の高性能化を図ることができる。
（実施の形態３）
上記実施の形態で示すように、結晶方位の異なる半導体層をベース基板に接合する場合に、より好ましい態様として、チャネル長方向の結晶軸を特定の方向に選択すると良い。ＭＩＳＦＥＴにとってチャネル形成領域を流れる電子又はホールのキャリア移動度の異方性は、ＳＯＩ層の結晶面方向での異方性と、キャリアの流れる方向での異方性を考慮することがより好ましい態様となる。これは、結晶中でキャリアの有効質量が異方性を有するからである。
例えば、図１６（Ａ）で示すように、｛１００｝面のボンドウエハーからｎ型ＭＩＳＦＥＴ用のＳＯＩ層を取り出す場合には、チャネル長方向が＜１００＞軸と平行な方向になるようにすることが好ましい。一方、ｐ型ＭＩＳＦＥＴ用のＳＯＩ層を形成するには、図１６（Ｂ）で示すように｛１１０｝面のボンドウエハーを用い、チャネル長方向が＜１１０＞軸と平行な方向になるようにすることが好ましい。このように、ｎ型ＭＩＳＦＥＴについて＜１００＞軸、ｐ型ＭＩＳＦＥＴについて＜１１０＞軸を選択すればチャネル形成領域を流れる電子とホールの電界効果移動度をより高めることができる。
（実施の形態４）
本実施の形態は、同一の結晶方位を有するボンドウエハーから、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴに適したＳＯＩ層を取り出す構成について示す。図１７は｛１１０｝面のボンドウエハーを用いる場合について示す。この場合、ｎ型ＭＩＳＦＥＴ用のＳＯＩ層を取り出す場合には、図１７（Ａ）に示すようにチャネル長方向が＜１００＞軸と平行な方向になるようにする。一方、ｐ型ＭＩＳＦＥＴ用のＳＯＩ層を形成するには、図１７（Ｂ）に示すようにチャネル長方向が＜１１０＞軸と平行な方向になるようにする。
本実施の形態によれば、絶縁表面を有する基板上に、ｎ型ＭＩＳＦＥＴが形成される第１のＳＯＩ層とｐ型ＭＩＳＦＥＴが形成される第２のＳＯＩ層とが同じ結晶方位であって、チャネル長方向の結晶軸の向きが互いに異なる半導体集積回路を得ることができる。ｎ型ＭＩＳＦＥＴについて＜１００＞軸、ｐ型ＭＩＳＦＥＴについて＜１１０＞軸を選択すればチャネル形成領域を流れる電子とホールの電界効果移動度をより高めることが可能となる。また、ｎ型ＭＩＳＦＥＴのＳＯＩ層とベース基板の接合工程と、ｐ型ＭＩＳＦＥＴのＳＯＩ層とベース基板の接合工程とは別工程である。そのためｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの回路配置に設計の自由度が確保されるので、半導体集積回路の集積度を向上させることができる。ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのそれぞれに対して、高い電界効果移動度が得られる面方位若しくは結晶軸を選択することが可能であるので、このようなベース基板を用いることにより半導体集積回路の高性能化を図ることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例としてマイクロプロセッサの態様について図１８を参照して説明する。
図１８はマイクロプロセッサ２２１の一例を示す。このマイクロプロセッサ２２１は、第３、第４の実施形態で示すように、ｎ型ＭＩＳＦＥＴを構成するＳＯＩ層と、ｐ型ＭＩＳＦＥＴを構成するＳＯＩ層の結晶方位が異なっている。或いは、同じ結晶方位であって、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで、電子が流れる方向またはホールが流れる方向が結晶軸から見て異なっている。また、ｎ型ＭＩＳＦＥＴを構成するＳＯＩ層と、ｐ型ＭＩＳＦＥＴを構成するＳＯＩ層とは、異なる絶縁層上に形成されている。
このマイクロプロセッサ２２１は、演算回路２２２（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部２２３（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２２４（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２２５（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２２６（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２２７（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２２８（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２２９（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ２３０（ＲＯＭ）、及びＲＯＭインターフェース２３１（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース２２９を介してマイクロプロセッサ２２１に入力された命令は、命令解析部２２４に入力されてデコードされた後、演算回路制御部２２３、割り込み制御部２２５、レジスタ制御部２２８、タイミング制御部２２６に入力される。演算回路制御部２２３、割り込み制御部２２５、レジスタ制御部２２８、タイミング制御部２２６は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路制御部２２３は、演算回路２２２の動作を制御するための信号を生成する。また、割り込み制御部２２５は、マイクロプロセッサ２２１のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部２２８は、レジスタ２２７のアドレスを生成し、マイクロプロセッサの状態に応じてレジスタ２２７の読み出しや書き込みを行う。
またタイミング制御部２２６は、演算回路２２２、演算回路制御部２２３、命令解析部２２４、割り込み制御部２２５、レジスタ制御部２２８の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２２６は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１８に示すマイクロプロセッサ２２１は、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
本実施の形態のマイクロプロセッサは、ｐ型ＭＩＳＦＥＴに供する第１のＳＯＩ層とｎ型ＭＩＳＦＥＴに供する第２のＳＯＩ層が異なる絶縁表面上に設けられ、かつ、その両者の結晶方位が異なっている。或いは、第１のＳＯＩ層と第２のＳＯＩ層に同じ面方位の結晶を用いても、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのチャネルの向きを平行にしつつ、異なる結晶軸方向にキャリアを流れるように構成されている。このように、トランジスタのチャネルを流れるキャリアにとって移動度が高くなる結晶方位を適用することにより、マイクロプロセッサの動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、キャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、マイクロプロセッサの性能向上を図ることができる。
（実施の形態６）
本実施の形態は、上記実施形態で示したｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴを用いた半導体装置の一例として通信回路を有し非接触でデータの入出力が可能なマイクロコンピュータの態様について図１９を参照して説明する。
図１９は本実施の形態に係るマイクロコンピュータ２３２のブロック図を示している。このマイクロコンピュータ２３２は、アンテナ回路２３３、アナログ回路部２３４及びデジタル回路部２３５を有している。アナログ回路部２３４として、共振容量を有する共振回路２３６、定電圧回路２３７、整流回路２３８、復調回路２３９と、変調回路２４０、リセット回路２４１、発振回路２４２、電源管理回路２４３を有している。デジタル回路部２３５は、ＲＦインターフェース２４４、制御レジスタ２４５、クロックコントローラ２４６、インターフェース２４７、中央処理ユニット２４８、ランダムアクセスメモリ２４９、読み出し専用メモリ２５０を有している。また、マイクロコンピュータ２３２の動作に必要な電力は、無線信号をアンテナ回路２３３が受信したものを、整流回路２３８を経て整流された電力が蓄電部２５１に充電される。蓄電部２５１はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで構成される。蓄電部２５１はマイクロコンピュータ２３２と一体形成されている必要はなく、別部品としてマイクロコンピュータ２３２を構成する絶縁表面を有する基板に取り付けられていれば良い。
このような構成のマイクロコンピュータ２３２の動作は以下の通りである。アンテナ回路２３３が受信した信号は共振回路２３６により誘導起電力を生じる。入力された信号は、復調回路２３９で復調され、制御命令やデータ信号がデジタル回路部２３５に出力される。リセット回路２４１は、デジタル回路部２３５をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２４２は、定電圧回路２３７により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２３９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２４０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２４０は、共振回路２３６の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２４６は、電源電圧又は中央処理ユニット２４８における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２４３が行っている。
アンテナ回路２３３からマイクロコンピュータ２３２に入力された信号は復調回路２３９で復調された後、ＲＦインターフェース２４４で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２４５に格納される。制御コマンドには読み出し専用メモリ２５０に記憶されているデータの読み出し、ランダムアクセスメモリ２４９へのデータの書き込み、中央処理ユニット２４８への演算命令などが含まれている。中央処理ユニット２４８は、インターフェース２４７を介して読み出し専用メモリ２５０、ランダムアクセスメモリ２４９、制御レジスタ２４５にアクセスする。インターフェース２４７は、中央処理ユニット２４８が要求するアドレスより、読み出し専用メモリ２５０、ランダムアクセスメモリ２４９、制御レジスタ２４５のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット２４８の演算方式は、読み出し専用メモリ２５０にＯＳ（オペレーティングシステム）を記憶させておいて、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット２４８が実行する方式を適用することができる。
図２０は、上記のような構成を有する本実施の形態に係るマイクロコンピュータの外観を示す。ベース基板１０６に複数のＳＯＩ層が設けられ、それによりｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴが形成される素子形成層２５２を有している。素子形成層２５２は、図１９におけるアナログ回路部２３４及びデジタル回路部２３５を形成する。アンテナ２５３はベース基板１０６上に設けられている。また、このアンテナ２５３に替えてアンテナ接続端子を設けても良い。図２０で示すアンテナ２５３は磁界型のスパイラルアンテナを示すが、電界型のアンテナとしてダイポールアンテナなどと組み合わせても良い。
図２１は、図２０で示すマイクロコンピュータの一部を示し、断面構造を模式的に示している。ベース基板１０６上には第１のＳＯＩ層１１０及び第２のＳＯＩ層１１４によってｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴが形成されている。第２の層間絶縁層２１７よりも下層の構成は図１１と同様であるので省略する。
第１の配線２１８上には第３の層間絶縁層２５４、第４の層間絶縁層２５５が形成されている。第３の層間絶縁層２５４は酸化珪素膜、第４の層間絶縁層２５５は窒化珪素膜で形成し、デュアルダマシンにより溝幅の異なる開口を形成している。その開口部に窒化タンタルなどのバリアメタル２５６を形成し、銅メッキにより銅配線２５７を形成している。さらに第５の層間絶縁層２５８、第６の層間絶縁層２５９を形成し、バリアメタル２６０及び銅メッキによる銅配線２６１を設ける。アンテナ２５３は第７の層間絶縁層２６２上に設けられる。シード層２６３はアンテナ２５３を銅メッキ法で形成する場合に設けられる。アンテナ２５３はスパッタリングによりアルミニウムなどの導電膜を堆積し、それをフォトリソグラフィー法でアンテナ形状に加工しても良い。
このようなマイクロコンピュータは、ベース基板１０６として大面積のガラス基板を用いることによって生産性を向上させることができる。例えば、市場に流通している第４世代の液晶パネルは７３０ｍｍ×９２０ｍｍであり、面積は６７１６００ｍｍ２なので、チップの切しろの分を無視したとしても、２ｍｍ角のチップを切り出す場合には概算でも３４万個のチップを取り出すことができる。また、１ｍｍ角のチップでは、概算６７万個のチップを、０．４ｍｍ角では概算４００万個のチップを取り出すことができる。ガラス基板の厚さは０．４〜０．７ｍｍであり、ＳＯＩ層を固定する面と反対側の面に保護フィルムを貼れば、ガラス基板を０．１〜０．３ｍｍ程度まで薄くすることも可能である。
本実施の形態のマイクロコンピュータは、ｐ型ＭＩＳＦＥＴに供する第１のＳＯＩ層とｎ型ＭＩＳＦＥＴに供する第２のＳＯＩ層が異なる絶縁表面上に設けられ、かつ、その両者の結晶方位が異なっている。或いは、第１のＳＯＩ層と第２のＳＯＩ層に同じ面方位の結晶を用いても、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのチャネルの向きを平行にしつつ、異なる結晶軸方向にキャリアを流れるように構成されている。このように、トランジスタのチャネルを流れるキャリアにとって移動度が高くなる結晶方位を適用することにより、マイクロコンピュータの動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、キャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、マイクロプロセッサの性能向上を図ることができる。
半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴに対するＳＯＩ層の結晶方位の好適な組み合わせの一例を説明する図。 ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴに対するＳＯＩ層の結晶方位の好適な組み合わせの一例を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴに対するＳＯＩ層の結晶方位の一例を説明する図。 ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴに対するＳＯＩ層の結晶方位の一例を説明する図。 マイクロプロセッサの態様について説明するブロック図。 マイクロコンピュータの態様について説明するブロック図。 マイクロコンピュータの外観例を示す斜視図。 マイクロコンピュータの構成を説明する断面図。
符号の説明
１００ 第１のボンドウエハー
１０１ 酸化窒化珪素膜
１０２ 窒化酸化珪素膜
１０３ 水素イオン
１０４ 脆化層
１０５ 酸化珪素膜
１０６ ベース基板
１０７ 酸化珪素膜
１０８ 単結晶半導体層
１０９ 単結晶半導体層
１１０ 単結晶半導体層
１１０ 第１のＳＯＩ層
１１１ 絶縁層
１１２ 脆化層
１１３ 第２のボンドウエハー
１１４ ＳＯＩ層
１１５ 絶縁層
１１６ レジスト
２０４ 導電層
２０４ ゲート電極
２０５ 第１ゲート電極層
２０６ 第２ゲート電極層
２０７ 第１の絶縁層
２０８ 第１の極浅接合部
２０９ 第２の極浅接合部
２１０ 第１のサイドウオール
２１１ 第２のサイドウオール
２１２ 第１の不純物領域
２１３ 第２の不純物領域
２１４ パッシベーション層
２１５ 第１の層間絶縁層
２１６ コンタクトプラグ
２１７ 第２の層間絶縁層
２１８ 第１の配線
２１９ 第２の配線
２２０ 第３の配線

Claims (8)

  1. 基板上の第１の絶縁層と、
    前記第１の絶縁層上に設けられた、第１導電型のＭＩＳ型電界効果トランジスタに用いる第１の単結晶半導体層と、
    前記第１の単結晶半導体層及び前記第１の絶縁層上に設けられた第２の絶縁層と、
    前記第２の絶縁層上に設けられた、第２導電型のＭＩＳ型電界効果トランジスタに用いる第２の単結晶半導体層と、
    前記第２の絶縁層及び前記第２の単結晶半導体層上に接して設けられた第３の絶縁層と、
    前記第２の絶縁層及び前記第３の絶縁層を介して前記第１の単結晶半導体層上に設けられた第１のゲート電極と、
    前記第３の絶縁層を介して前記第２の単結晶半導体層上に設けられた第２のゲート電極と、を有し、
    前記第１の絶縁層の表面に平行な面における前記第１の単結晶半導体層の結晶面方位と、前記第２の絶縁層の表面に平行な面における前記第２の単結晶半導体層の結晶面方位が互いに異なる半導体装置。
  2. 請求項１において、
    前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、
    前記第１の絶縁層の表面に平行な面における前記第１の単結晶半導体層の結晶面方位は｛１００｝であり、
    前記第２の絶縁層の表面に平行な面における前記第２の単結晶半導体層の結晶面方位は｛１１０｝であり、
    前記第１の単結晶半導体層のチャネル長方向の結晶軸が＜１００＞であり、
    前記第２の単結晶半導体層のチャネル長方向の結晶軸が＜１１０＞である半導体装置。
  3. 請求項１において、
    前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、
    前記第１の絶縁層の表面に平行な面における前記第１の単結晶半導体層の結晶方位は｛１１０｝であり、
    前記第２の絶縁層の表面に平行な面における前記第２の単結晶半導体層の結晶方位は｛１００｝であり、
    前記第１の単結晶半導体層のチャネル長方向の結晶軸が＜１１０＞であり、
    前記第２の単結晶半導体層のチャネル長方向の結晶軸が＜１００＞である半導体装置。
  4. 請求項２または請求項３において、
    前記第１の単結晶半導体層のチャネル長方向と前記第２の単結晶半導体層のチャネル長方向は平行である半導体装置。
  5. 基板上の第１の絶縁層と、
    前記第１の絶縁層上に設けられた、第１導電型のＭＩＳ型電界効果トランジスタに用いる第１の単結晶半導体層と、
    前記第１の単結晶半導体層及び前記第１の絶縁層上に設けられた第２の絶縁層と、
    前記第２の絶縁層上に設けられた、第２導電型のＭＩＳ型電界効果トランジスタに用いる第２の単結晶半導体層と、
    前記第２の絶縁層及び前記第２の単結晶半導体層上に接して設けられた第３の絶縁層と、
    前記第２の絶縁層及び前記第３の絶縁層を介して前記第１の単結晶半導体層上に設けられた第１のゲート電極と、
    前記第３の絶縁層を介して前記第２の単結晶半導体層上に設けられた第２のゲート電極と、を有し、
    前記第１の絶縁層の表面に平行な面における前記第１の単結晶半導体層の結晶面方位と、前記第２の絶縁層の表面に平行な面における前記第２の単結晶半導体層の結晶面方位は同じであり、前記第１の単結晶半導体層と前記第２の単結晶半導体層のチャネル長方向は平行であり、且つ前記チャネル長方向の結晶軸は互いに異なる半導体装置。
  6. 請求項５において、
    前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、
    前記第１の絶縁層の表面に平行な面における前記第１の単結晶半導体層の結晶面方位と、前記第２の絶縁層の表面に平行な面における前記第２の単結晶半導体層の結晶面方位は｛１１０｝であり、
    前記第１の単結晶半導体層のチャネル長方向の結晶軸が＜１００＞であり、
    前記第２の単結晶半導体層のチャネル長方向の結晶軸が＜１１０＞である半導体装置。
  7. 請求項５において、
    前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、
    前記第１の絶縁層の表面に平行な面における前記第１の単結晶半導体層の結晶面方位と、前記第２の絶縁層の表面に平行な面における前記第２の単結晶半導体層の結晶面方位は｛１１０｝であり、
    前記第１の単結晶半導体層のチャネル長方向の結晶軸が＜１１０＞であり、
    前記第２の単結晶半導体層のチャネル長方向の結晶軸が＜１００＞である半導体装置。
  8. 請求項１乃至７のいずれか一項において、
    前記基板は、ガラス基板である半導体装置。
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