JP5364281B2 - 半導体装置の作製方法 - Google Patents
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Description
水素又はハロゲンから選ばれたイオン種を第1の単結晶半導体基板に添加して、前記第1の単結晶半導体基板の表面から所定の深さの領域に第1の脆化層を形成し、前記第1の単結晶半導体基板上に、有機シランガスを用いた化学気相成長法により第1の酸化シリコン膜を形成し、前記第1の単結晶半導体基板及び前記第1の酸化シリコン膜に対し、マスクを用いたエッチングを行って、前記第1の酸化シリコン膜が上面に形成された第1の単結晶半導体層を形成し、前記第1の単結晶半導体層と、透光性を有する絶縁基板とを、前記第1の酸化シリコン膜を介して重ね合わせ、前記重ね合わされた状態で加熱処理を行って前記第1の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第1の単結晶半導体層を残存させたまま前記第1の単結晶半導体基板を分離する第1の工程と、
水素又はハロゲンから選ばれたイオン種を第2の単結晶半導体基板に添加して、前記第2の単結晶半導体基板の表面から所定の深さの領域に第2の脆化層を形成し、前記第2の単結晶半導体基板上に、有機シランガスを用いた化学気相成長法により第2の酸化シリコン膜を形成し、前記第2の単結晶半導体基板及び前記第2の酸化シリコン膜に対し、マスクを用いたエッチングを行って、前記第2の酸化シリコン膜が上面に形成された第2の単結晶半導体層を形成し、前記第2の単結晶半導体層と、前記絶縁基板とを、前記第2の酸化シリコン膜を介して重ね合わせ、前記重ね合わされた状態で加熱処理を行って前記第2の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第2の単結晶半導体層を残存させたまま前記第2の単結晶半導体基板を分離する第2の工程である。
本実施の形態は、n型MISFETとp型MISFETを構成する半導体層を、結晶面が異なる単結晶半導体基板(以下、「ボンドウエハー」ともいう)から、別基板である絶縁表面を有する基板(以下、「ベース基板」ともいう)の同一表面へ転置する態様について説明する。以下の説明では、n型MISFET及びp型MISFETのそれぞれについて、チャネル長方向に走行するキャリアの移動度が高くなる結晶面とした形態、n型MISFETに対しては結晶面{100}の半導体層を適用し、p型MISFETに対しては結晶面{110}の半導体層とした形態について示す。
本実施の形態は、図1とは異なるボンドウエハーの製造工程について図4を参照して説明する。図4(A)において、第1のボンドウエハー100の表面に酸化シリコン膜101、窒化シリコン膜102を形成する。その後、水素又は希ガス、或いは水素と希ガスのイオンを添加し、第1のボンドウエハー100に脆化層104を形成する。そして、図4(B)で示すように溝加工を行う。この溝加工において、溝の深さを脆化層104よりも深く加工することで、脆化層104を剥離すべき単結晶半導体層の領域のみに残すことができる。このような構成により、より容易に転置を行うことができる。
本実施の形態は、n型MISFETとp型MISFETを構成するSOI層を、結晶面が異なる各ボンドウエハーから、ボンドウエハーとは異種であって透光性を有する絶縁基板でなるベース基板の同一表面へ転置する半導体素子基板の作製方法について説明する。本実施の形態では、n型MISFETは、結晶面{100}のボンドウエハーを用いて、チャネル形成領域、ソース領域及びドレイン領域を形成する。またp型MISFETは、結晶面{110}のボンドウエハーを用いて、チャネル形成領域、ソース領域及びドレイン領域を形成する。また本実施の形態ではn型MISFETのSOI層を、透光性を有する絶縁基板へ転置後に、p型のMISFETのSOI層を該絶縁基板へ転置する順序で説明するが、どちらを先に転置しても構わない。
本実施の形態では、図23(A)に示すように、最初に、結晶面を{100}とする第1のボンドウエハーを選択的にエッチングし、その後図23(B)に示すように脆化層を形成し、結晶面が異なるn型のMISFETのSOI層と、p型のMISFETのSOI層とを、同一絶縁基板上に転置する作製工程を説明する。
本実施の形態では、図24と図26で示すように、ボンドウエハーの周囲を酸化膜で覆った状態を経た作製工程を説明する。本実施の形態は、酸化膜で覆う以外の工程、例えば上記実施の形態のようにボンドウエハーに脆化層を形成した後に選択的にエッチングする工程や上記実施の形態のようにボンドウエハーを選択的にエッチングした後脆化層を形成する工程と、自由に組み合わせることができる。
このような温度範囲で熱処理を行うことで、第1のボンドウエハー100内の不純物元素に対するハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリング効果としては、特に金属不純物(外因性不純物である重金属)を除去する効果が得られる。代表的な重金属としてはFe、Cr、Niといった金属であり、さらにMoが含まれる場合もある。その際、塩素等のハロゲンの作用により、第1のボンドウエハー100内の金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。第1のボンドウエハー100の表面を化学的機械研磨(CMP)処理したものに対しては、不純物を効率的に除去することができる。このように酸化膜120にハロゲンが含まれることにより、外因性不純物である重金属を捕集して第1のボンドウエハー100が汚染されることを防止する効果を奏することができる。また、HClの水素は第1のボンドウエハー100と酸化膜120の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏する。熱酸化の処理時間は0.1〜6時間、好ましくは0.5〜1時間とすれば良い。このようにして形成される酸化膜は、10nm〜1000nm(好ましくは50nm〜200nm)、例えば100nmの厚さとする。
結晶面の異なるSOI層をベース基板に接合する場合に、より好ましい態様として、チャネル長方向の結晶軸を特定の方向とする。SOI層の結晶面での結晶軸の異方性と、SOI層のキャリアの流れる方向での結晶軸の異方性とを合わせることで、MISFETのチャネル形成領域を流れる電子又はホールのキャリア移動度を高めることができる。この原因として、結晶中でキャリアの有効質量が異方性を有するからである。
本実施の形態は、同一の結晶面を有するボンドウエハーから、n型MISFETとp型MISFETに適したSOI層を取り出す構成について示す。図6は結晶面{110}のボンドウエハーを用いる場合について示す。この場合、n型MISFET用のSOI層を取り出す場合には、チャネル長方向が<100>方位と平行な方向になるようにする。一方、p型MISFET用のSOI層を形成するには、チャネル長方向が<110>方位と平行な方向になるようにする。
本実施の形態は、本発明のベース基板を用いてインバータ回路を作製する工程について説明する。なお、本発明はこのような単純な回路に限定されず、マイクロプロセッサをはじめとする様々な半導体装置を実現することができる。図7乃至図13において(A)はインバータ回路の平面図を示し、(B)はA−B線に対応する断面図を示す。
本実施の形態は、本発明の転置工程を経て半導体素子を有する装置(半導体装置)としてインバータ回路について説明する。なお、本発明はこのような単純な回路に限定されず、マイクロプロセッサをはじめとする様々な半導体装置を実現することができる。図27乃至図33において(A)はインバータ回路の上面図を示し、(B)はA−B線に対応する断面図を示す。
本実施の形態では、本発明のp型MISFETとn型MISFETに対し、結晶面及び結晶軸の組み合わせを例示する。
本実施の形態は、半導体表示装置の一例として発光装置について図34を参照して説明する。図34(A)は、発光装置を示す上面図である。絶縁基板610上に、駆動回路部(ソース側駆動回路)601、画素部602、駆動回路部(ゲート側駆動回路)603が設けられている。なお封止基板604で封止されているため、ソース側駆動回路601、画素部602、ゲート側駆動回路603は点線で示す。また、絶縁基板610と、封止基板604とを貼り合わせるためにシール材605が設けられている。シール材605にはエポキシ系樹脂を用いるのが好ましい。封止基板604に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−Reinforced Plastics)、PVF(ポリビニルフロライド)、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。またシール材605で囲まれた内側は、絶縁基板610、封止基板604とで空間607が形成されている。空間には、充填材が充填されており、不活性気体(窒素やアルゴン等)が充填される場合の他、シール材としての機能を有する物質で充填される場合もある。
本実施の形態は、半導体素子を有する装置(半導体装置)の一例としてマイクロプロセッサの態様について図16を参照して説明する。本実施の形態の半導体素子には、上記実施の形態で作製されたいずれの半導体素子を用いることができる。
本実施の形態は、半導体素子を有する装置の一例として通信回路を有し非接触でデータの入出力が可能なマイクロコンピュータの態様について図17を参照して説明する。本実施の形態の半導体素子には、上記実施の形態で作製されたいずれの半導体素子を用いることができる。
101 酸化シリコン膜
102 窒化シリコン膜
104 脆化層
105 ベース基板、絶縁基板
106 窒化シリコン膜
107 酸化シリコン膜
108 SOI層
109 ボンドウエハー
110 SOI層
112 接着層
120 酸化膜
201 SOI層
202 SOI層
203 ゲート絶縁層
204 ゲート電極
205 ゲート電極層
206 ゲート電極層
207 絶縁層
210 サイドウオール
211 サイドウオール
214 パッシベーション層
215 層間絶縁層
216 コンタクトプラグ
217 層間絶縁層
Claims (4)
- 水素又はハロゲンから選ばれたイオン種を第1の単結晶半導体基板にイオンドーピング法又はイオン注入法によって添加して、前記第1の単結晶半導体基板の表面から第1の深さの領域に第1の脆化層を形成し、
前記第1の単結晶半導体基板上に、有機シランガスを用いた化学気相成長法により第1の酸化シリコン膜を形成し、
前記第1の単結晶半導体基板及び前記第1の酸化シリコン膜に対し、マスクを用いたエッチングを行って、前記第1の酸化シリコン膜が上面に形成された第1の単結晶半導体層を形成し、
前記第1の単結晶半導体層と、絶縁基板とを、前記第1の酸化シリコン膜を介して重ね合わせ、
前記重ね合わされた状態で加熱処理を行って前記第1の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第1の単結晶半導体層を残存させたまま前記第1の単結晶半導体基板を分離する第1の工程と、
水素又はハロゲンから選ばれたイオン種を第2の単結晶半導体基板にイオンドーピング法又はイオン注入法によって添加して、前記第2の単結晶半導体基板の表面から第2の深さの領域に第2の脆化層を形成し、
前記第2の単結晶半導体基板上に、有機シランガスを用いた化学気相成長法により第2の酸化シリコン膜を形成し、
前記第2の単結晶半導体基板及び前記第2の酸化シリコン膜に対し、マスクを用いたエッチングを行って、前記第2の酸化シリコン膜が上面に形成された第2の単結晶半導体層を形成し、
前記第2の単結晶半導体層と、前記絶縁基板とを、前記第2の酸化シリコン膜を介して重ね合わせ、
前記重ね合わされた状態で加熱処理を行って前記第2の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第2の単結晶半導体層を残存させたまま前記第2の単結晶半導体基板を分離する第2の工程とを有する半導体装置の作製方法であって、
前記第1の単結晶半導体層のチャネル長方向の結晶軸と、前記第2の単結晶半導体層のチャネル長方向の結晶軸とは異なり、
前記第1の深さは、前記絶縁基板上の前記第1の単結晶半導体層の膜厚であり、前記第2の深さは前記第2の単結晶半導体層の膜厚であることを特徴とする半導体装置の作製方法。 - 水素又はハロゲンから選ばれたイオン種を第1の単結晶半導体基板にイオンドーピング法又はイオン注入法によって添加して、前記第1の単結晶半導体基板の表面から第1の深さの領域に第1の脆化層を形成し、
前記第1の単結晶半導体基板上に、最上層が有機シランガスを用いた化学気相成長法により第1の酸化シリコン膜でなる第1の接着層を形成し、
前記第1の単結晶半導体基板及び前記第1の接着層に対し、マスクを用いたエッチングを行って、前記第1の接着層が上面に形成された第1の単結晶半導体層を形成し、
前記第1の単結晶半導体層と、絶縁基板とを、前記第1の接着層を介して重ね合わせ、
前記重ね合わされた状態で加熱処理を行って前記第1の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第1の単結晶半導体層を残存させたまま前記第1の単結晶半導体基板を分離する第1の工程と、
水素又はハロゲンから選ばれたイオン種を第2の単結晶半導体基板にイオンドーピング法又はイオン注入法によって添加して、前記第2の単結晶半導体基板の表面から第2の深さの領域に第2の脆化層を形成し、
前記第2の単結晶半導体基板上に、最上層が有機シランガスを用いた化学気相成長法により第2の酸化シリコン膜でなる第2の接着層を形成し、
前記第2の単結晶半導体基板及び前記第2の接着層に対し、マスクを用いたエッチングを行って、前記第2の接着層が上面に形成された第2の単結晶半導体層を形成し、
前記第2の単結晶半導体層と、前記絶縁基板とを、前記第2の接着層を介して重ね合わせ、
前記重ね合わされた状態で加熱処理を行って前記第2の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第2の単結晶半導体層を残存させたまま前記第2の単結晶半導体基板を分離する第2の工程とを有する半導体装置の作製方法であって、
前記第1の単結晶半導体層のチャネル長方向の結晶軸と、前記第2の単結晶半導体層のチャネル長方向の結晶軸とは異なり、
前記第1の深さは、前記絶縁基板上の前記第1の単結晶半導体層の膜厚であり、前記第2の深さは前記第2の単結晶半導体層の膜厚であることを特徴とする半導体装置の作製方法。 - 請求項1又は2において、
前記第1の深さは、前記絶縁基板上の前記第1の単結晶半導体層の膜厚であり、前記第2の深さは前記第2の単結晶半導体層の膜厚であって、前記第1の深さは、前記第2の深さより浅いことを特徴とする半導体装置の作製方法。 - 請求項1乃至3のいずれか一において、
前記絶縁基板上に残存された前記第2の単結晶半導体層のみをCMP法を用いて研磨し、前記第1及び第2の単結晶半導体層の膜厚を揃えることを特徴とする半導体装置の作製方法。
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