JP2002057337A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002057337A JP2002057337A JP2000240650A JP2000240650A JP2002057337A JP 2002057337 A JP2002057337 A JP 2002057337A JP 2000240650 A JP2000240650 A JP 2000240650A JP 2000240650 A JP2000240650 A JP 2000240650A JP 2002057337 A JP2002057337 A JP 2002057337A
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Abstract
(57)【要約】
【目的】バルクウエハーを用いて、容易なプロセスによ
りＳＯＩ構造の半導体装置を形成すること。 【構成】ｐ型のシリコン基板１の内部に設けられたトン
ネル構造の空孔の上面及び底面に酸化膜２（ＳＯＩ用の
酸化膜兼第２のゲート酸化膜）を設け、この酸化膜を介
して導電膜５（第２のゲート電極）を埋め込んだトンネ
ル構造の空孔上に設けられたシリコン基板の上層部から
なるＳＯＩ基板３の対向する２側面に接して一対のメタ
ルソースドレイン領域９を設け、メタルソースドレイン
領域との接触部のＳＯＩ基板に一対の高濃度のソースド
レイン領域を設け、この高濃度のソースドレイン領域に
接して一対の低濃度のソースドレイン領域を設け、メタ
ルソースドレイン領域間のＳＯＩ基板上及びメタルソー
スドレイン領域の側壁に第１のゲート酸化膜10を設け、
この第１のゲート酸化膜を介してバリアメタル11を有す
る第１のゲート電極12を埋め込み、周囲を酸化膜が埋め
込まれた素子分離領域形成用トレンチ４によって絶縁分
離されている構造に形成されたＳＯＩ構造の半導体装
置。
りＳＯＩ構造の半導体装置を形成すること。 【構成】ｐ型のシリコン基板１の内部に設けられたトン
ネル構造の空孔の上面及び底面に酸化膜２（ＳＯＩ用の
酸化膜兼第２のゲート酸化膜）を設け、この酸化膜を介
して導電膜５（第２のゲート電極）を埋め込んだトンネ
ル構造の空孔上に設けられたシリコン基板の上層部から
なるＳＯＩ基板３の対向する２側面に接して一対のメタ
ルソースドレイン領域９を設け、メタルソースドレイン
領域との接触部のＳＯＩ基板に一対の高濃度のソースド
レイン領域を設け、この高濃度のソースドレイン領域に
接して一対の低濃度のソースドレイン領域を設け、メタ
ルソースドレイン領域間のＳＯＩ基板上及びメタルソー
スドレイン領域の側壁に第１のゲート酸化膜10を設け、
この第１のゲート酸化膜を介してバリアメタル11を有す
る第１のゲート電極12を埋め込み、周囲を酸化膜が埋め
込まれた素子分離領域形成用トレンチ４によって絶縁分
離されている構造に形成されたＳＯＩ構造の半導体装
置。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ構造の半導体集積
回路に係り、特に半導体基板（バルクウエハー）に、容
易な製造プロセスにより、低コストなＳＯＩ基板を形成
し、このＳＯＩ基板に、高速、低電力、高信頼且つ高集
積なショートチャネルのＭＩＳ電界効果トランジスタを
含む半導体装置を形成することに関する。従来、ＳＯＩ
構造の半導体装置に関しては、通常の半導体基板に絶縁
膜を介して多結晶シリコン層を成長させ、この多結晶シ
リコン層をレーザーアニールにより単結晶化させる試み
がなされていたが、結晶の面方位が均一で、結晶粒界の
影響を受けない単結晶を得ることが技術的に極めて困難
で実用化に至っていない。そこで、近年、均一な単結晶
を持つ半導体基板を酸化膜を介して別の半導体基板に貼
り合わせる、いわゆる貼り合わせＳＯＩウエハーを使用
した半導体集積回路が実用化され始めつつあるが、２枚
の半導体基板を使用すること及び完全空乏化するために
極めて薄いＳＯＩ基板を形成しなければならないこと等
から歩留りが悪く、市販されている貼り合わせＳＯＩウ
エハーは極めてコスト高であるという欠点がある。また
通常の半導体基板（バルクウエハー）に酸素イオンを注
入して高温の熱処理によりバルクウエハー内部に酸化膜
を形成する、いわゆるＳＩＭＯＸ法によるＳＯＩ基板の
形成においては、高価な高ドーズイオン注入マシン購入
及び長時間の製造工程によるコスト高及び大口径ウエハ
ーの使用における特性の不安定性の問題等の欠点があっ
た。現状では、コスト高の問題を無視して、極めて高速
化及び低電力化を要する携帯機器やアナログ／デジタル
混載のシステムＬＳＩ用に限り実用化しており、いずれ
もＳＯＩウエハーを使用して慣例的なサイドウオールを
利用したＬＤＤ構造のショートチャネルのＭＩＳ電界効
果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板
に形成したもので、接合容量、空乏層容量、閾値電圧等
を低減することにより高速化及び低電力化を計ったもの
であるが、一方薄膜のＳＯＩ基板に形成するためソース
ドレイン領域のコンタクト抵抗が増大すること及び各要
素の抵抗の低減がなされていないこと等から微細化を計
っている割には高速化が達成されていないという欠点が
あった。また、ＳＯＩ基板下の導電体（半導体基板又は
下層配線）にゲート電極に印加される電圧と異なる電圧
が印加された場合、ＳＯＩ基板底部に生ずる微小なバッ
クチャネルリークを防止できなかったことによる高信頼
性が達成されていないという欠点もあった。そこで、低
コストで、しかも容易なプロセスによりＳＯＩ構造が形
成でき、さらなる微細化が可能で、コンタクト抵抗を含
む各要素の抵抗を低減でき、より高速化が達成でき、し
かもバックチャネルリークを防止できるＳＯＩ構造の半
導体装置を形成できる手段が要望されている。
回路に係り、特に半導体基板（バルクウエハー）に、容
易な製造プロセスにより、低コストなＳＯＩ基板を形成
し、このＳＯＩ基板に、高速、低電力、高信頼且つ高集
積なショートチャネルのＭＩＳ電界効果トランジスタを
含む半導体装置を形成することに関する。従来、ＳＯＩ
構造の半導体装置に関しては、通常の半導体基板に絶縁
膜を介して多結晶シリコン層を成長させ、この多結晶シ
リコン層をレーザーアニールにより単結晶化させる試み
がなされていたが、結晶の面方位が均一で、結晶粒界の
影響を受けない単結晶を得ることが技術的に極めて困難
で実用化に至っていない。そこで、近年、均一な単結晶
を持つ半導体基板を酸化膜を介して別の半導体基板に貼
り合わせる、いわゆる貼り合わせＳＯＩウエハーを使用
した半導体集積回路が実用化され始めつつあるが、２枚
の半導体基板を使用すること及び完全空乏化するために
極めて薄いＳＯＩ基板を形成しなければならないこと等
から歩留りが悪く、市販されている貼り合わせＳＯＩウ
エハーは極めてコスト高であるという欠点がある。また
通常の半導体基板（バルクウエハー）に酸素イオンを注
入して高温の熱処理によりバルクウエハー内部に酸化膜
を形成する、いわゆるＳＩＭＯＸ法によるＳＯＩ基板の
形成においては、高価な高ドーズイオン注入マシン購入
及び長時間の製造工程によるコスト高及び大口径ウエハ
ーの使用における特性の不安定性の問題等の欠点があっ
た。現状では、コスト高の問題を無視して、極めて高速
化及び低電力化を要する携帯機器やアナログ／デジタル
混載のシステムＬＳＩ用に限り実用化しており、いずれ
もＳＯＩウエハーを使用して慣例的なサイドウオールを
利用したＬＤＤ構造のショートチャネルのＭＩＳ電界効
果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板
に形成したもので、接合容量、空乏層容量、閾値電圧等
を低減することにより高速化及び低電力化を計ったもの
であるが、一方薄膜のＳＯＩ基板に形成するためソース
ドレイン領域のコンタクト抵抗が増大すること及び各要
素の抵抗の低減がなされていないこと等から微細化を計
っている割には高速化が達成されていないという欠点が
あった。また、ＳＯＩ基板下の導電体（半導体基板又は
下層配線）にゲート電極に印加される電圧と異なる電圧
が印加された場合、ＳＯＩ基板底部に生ずる微小なバッ
クチャネルリークを防止できなかったことによる高信頼
性が達成されていないという欠点もあった。そこで、低
コストで、しかも容易なプロセスによりＳＯＩ構造が形
成でき、さらなる微細化が可能で、コンタクト抵抗を含
む各要素の抵抗を低減でき、より高速化が達成でき、し
かもバックチャネルリークを防止できるＳＯＩ構造の半
導体装置を形成できる手段が要望されている。
【０００２】
【従来の技術】図１５は従来の半導体装置の模式側断面
図で、貼り合わせＳＯＩウエハーを使用して形成したＳ
ＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを
含む半導体集積回路の一部を示しており、51はｐ型の第
１のシリコン基板、52は貼り合わせ用酸化膜、53はｐ型
の第２のシリコン基板（ＳＯＩ基板）、54は素子分離領
域形成用トレンチ及び埋め込み酸化膜、55はｎ型ソース
ドレイン領域、56はｎ+型ソースドレイン領域、57はゲ
ート酸化膜（SiO2）、58はゲート電極、59は下地酸化
膜、60はサイドウオール（SiO2）、61は不純物ブロック
用酸化膜、62はＢＰＳＧ膜、63はバリアメタル（Ti／Ti
N ）、64はプラグ（Ｗ）、65はバリアメタル（Ti／TiN
）、66はAlCu配線、67はバリアメタル（Ti／TiN ）を
示している。同図においては、ｐ型の第１のシリコン基
板51上に酸化膜52を介して貼り合わせられ、素子分離領
域形成用トレンチ及び埋め込み酸化膜54により島状に絶
縁分離された薄膜のｐ型の第２のシリコン基板（ＳＯＩ
基板）53が形成され、このｐ型の第２のシリコン基板
（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造のＭＩＳ
電界効果トランジスタが形成されている。したがって、
周囲を絶縁膜で囲まれたソースドレイン領域を形成でき
ることによる接合容量の低減、ＳＯＩ基板を完全空乏化
できることによる空乏層容量の低減及びサブスレッショ
ルド特性を改善できることによる閾値電圧の低減、ＳＯ
Ｉ基板へのコンタクト領域の除去等により通常のバルク
ウエハーに形成するＭＩＳ電界効果トランジスタからな
る半導体集積回路に比較し、高速化、低電力化及び高集
積化が可能となる。しかし薄膜のＳＯＩ基板に形成する
ため、ソースドレイン領域のコンタクト抵抗が増大する
こと及び各要素の抵抗の低減がなされていないこと等か
ら微細化を計っている割りには高速化が達成されていな
いという欠点があった。また、ＳＯＩ基板下の導電体
（半導体基板又は下層配線）にゲート電極に印加される
電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に
生ずる微小なバックチャネルリークを防止できなかった
ことによる高信頼性が達成されていないという欠点もあ
った。さらに、このようなＳＯＩ構造をつくるために、
市販されている貼り合わせＳＯＩウエハーを購入しなけ
ればならず、ウエハーメーカーの低コスト化技術に頼っ
たとしても、量産段階においてバルクウエハーの３倍〜
５倍程度と極めてコスト高であるという欠点があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハ
ーを利用し、酸素イオンを注入して高温の熱処理により
バルクウエハー内部に酸化膜を形成する、いわゆるＳＩ
ＭＯＸ法によるＳＯＩ基板の形成を使用しても、極めて
高価な高ドーズのイオン注入マシンを購入しなければな
らないこと及び高ドーズ量の酸素をイオン注入するため
に長時間の製造工程を要することによるコスト高の問
題、あるいは10インチ〜12インチの大口径ウエハーの使
用における酸素イオン注入による結晶欠陥の修復による
特性の不安定性等の欠点があった。
図で、貼り合わせＳＯＩウエハーを使用して形成したＳ
ＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを
含む半導体集積回路の一部を示しており、51はｐ型の第
１のシリコン基板、52は貼り合わせ用酸化膜、53はｐ型
の第２のシリコン基板（ＳＯＩ基板）、54は素子分離領
域形成用トレンチ及び埋め込み酸化膜、55はｎ型ソース
ドレイン領域、56はｎ+型ソースドレイン領域、57はゲ
ート酸化膜（SiO2）、58はゲート電極、59は下地酸化
膜、60はサイドウオール（SiO2）、61は不純物ブロック
用酸化膜、62はＢＰＳＧ膜、63はバリアメタル（Ti／Ti
N ）、64はプラグ（Ｗ）、65はバリアメタル（Ti／TiN
）、66はAlCu配線、67はバリアメタル（Ti／TiN ）を
示している。同図においては、ｐ型の第１のシリコン基
板51上に酸化膜52を介して貼り合わせられ、素子分離領
域形成用トレンチ及び埋め込み酸化膜54により島状に絶
縁分離された薄膜のｐ型の第２のシリコン基板（ＳＯＩ
基板）53が形成され、このｐ型の第２のシリコン基板
（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造のＭＩＳ
電界効果トランジスタが形成されている。したがって、
周囲を絶縁膜で囲まれたソースドレイン領域を形成でき
ることによる接合容量の低減、ＳＯＩ基板を完全空乏化
できることによる空乏層容量の低減及びサブスレッショ
ルド特性を改善できることによる閾値電圧の低減、ＳＯ
Ｉ基板へのコンタクト領域の除去等により通常のバルク
ウエハーに形成するＭＩＳ電界効果トランジスタからな
る半導体集積回路に比較し、高速化、低電力化及び高集
積化が可能となる。しかし薄膜のＳＯＩ基板に形成する
ため、ソースドレイン領域のコンタクト抵抗が増大する
こと及び各要素の抵抗の低減がなされていないこと等か
ら微細化を計っている割りには高速化が達成されていな
いという欠点があった。また、ＳＯＩ基板下の導電体
（半導体基板又は下層配線）にゲート電極に印加される
電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に
生ずる微小なバックチャネルリークを防止できなかった
ことによる高信頼性が達成されていないという欠点もあ
った。さらに、このようなＳＯＩ構造をつくるために、
市販されている貼り合わせＳＯＩウエハーを購入しなけ
ればならず、ウエハーメーカーの低コスト化技術に頼っ
たとしても、量産段階においてバルクウエハーの３倍〜
５倍程度と極めてコスト高であるという欠点があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハ
ーを利用し、酸素イオンを注入して高温の熱処理により
バルクウエハー内部に酸化膜を形成する、いわゆるＳＩ
ＭＯＸ法によるＳＯＩ基板の形成を使用しても、極めて
高価な高ドーズのイオン注入マシンを購入しなければな
らないこと及び高ドーズ量の酸素をイオン注入するため
に長時間の製造工程を要することによるコスト高の問
題、あるいは10インチ〜12インチの大口径ウエハーの使
用における酸素イオン注入による結晶欠陥の修復による
特性の不安定性等の欠点があった。
【０００３】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、従来例に示されるように、高速性を改善し
た半導体装置を得るためには完全空乏化させた薄膜のＳ
ＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板に
ソースドレイン領域を形成するため、プラグ形成用の層
間絶縁膜のエッチングの際、ソースドレイン領域を形成
しているＳＯＩ基板がオーバーエッチングされることは
避けられず、プラグとのコンタクトは取れるもののソー
スドレイン領域のコンタクト抵抗が増大してしまうこ
と、また容量の低減はできるものの薄層のソースドレイ
ン領域の抵抗及びゲート電極の抵抗が低減できないこと
等により微細化している割には高速化が達成できなかっ
たこと、ＣーＭＯＳを形成する場合またはＳＯＩ基板下
にゲート電極に印加される電圧と異なる電圧が印加され
る下層配線が存在する場合、バックチャネルリークを防
止できないことによる高信頼性が得られなかったこと、
ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハ
ーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基
板を形成しても、現状の技術においてはかなりのコスト
高になるため、付加価値の高い特殊用途の製品にしか使
用できず、廉価な汎用品に適用できる技術に乏しかった
ことである。
する課題は、従来例に示されるように、高速性を改善し
た半導体装置を得るためには完全空乏化させた薄膜のＳ
ＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板に
ソースドレイン領域を形成するため、プラグ形成用の層
間絶縁膜のエッチングの際、ソースドレイン領域を形成
しているＳＯＩ基板がオーバーエッチングされることは
避けられず、プラグとのコンタクトは取れるもののソー
スドレイン領域のコンタクト抵抗が増大してしまうこ
と、また容量の低減はできるものの薄層のソースドレイ
ン領域の抵抗及びゲート電極の抵抗が低減できないこと
等により微細化している割には高速化が達成できなかっ
たこと、ＣーＭＯＳを形成する場合またはＳＯＩ基板下
にゲート電極に印加される電圧と異なる電圧が印加され
る下層配線が存在する場合、バックチャネルリークを防
止できないことによる高信頼性が得られなかったこと、
ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハ
ーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基
板を形成しても、現状の技術においてはかなりのコスト
高になるため、付加価値の高い特殊用途の製品にしか使
用できず、廉価な汎用品に適用できる技術に乏しかった
ことである。
【０００４】
【課題を解決するための手段】上記課題は、半導体基板
と、前記半導体基板内に設けられたトンネル構造の空孔
と、前記トンネル構造の空孔の内側面に設けられた第１
の絶縁膜と、前記第１の絶縁膜を介して前記トンネル構
造の空孔に埋め込まれた導電膜と、前記導電膜の残りの
両端に設けられた第２の絶縁膜と、前記第１の絶縁膜上
に設けられた前記半導体基板の上層部からなる半導体層
（ＳＯＩ基板）と、前記ＳＯＩ基板を島状に分離するト
レンチと、前記トレンチに埋め込まれた第３の絶縁膜
と、前記ＳＯＩ基板に設けられたＭＩＳ電界効果トラン
ジスタとを具備し、特に前記ＭＩＳ電界効果トランジス
タが、前記ＳＯＩ基板の直上に第１のゲート絶縁膜を介
して設けられた第１のゲート電極と、前記ＳＯＩ基板の
対向する２側面に設けられた不純物拡散層のソースドレ
イン領域と、前記不純物拡散層のソースドレイン領域に
接し、前記ＳＯＩ基板の両端に設けられたメタルソース
ドレイン領域と、前記ＳＯＩ基板の直下に第２のゲート
絶縁膜（前記第１の絶縁膜の一部）を介して設けられた
第２のゲート電極（前記導電膜）とにより構成されてい
る本発明の半導体装置によって解決される。
と、前記半導体基板内に設けられたトンネル構造の空孔
と、前記トンネル構造の空孔の内側面に設けられた第１
の絶縁膜と、前記第１の絶縁膜を介して前記トンネル構
造の空孔に埋め込まれた導電膜と、前記導電膜の残りの
両端に設けられた第２の絶縁膜と、前記第１の絶縁膜上
に設けられた前記半導体基板の上層部からなる半導体層
（ＳＯＩ基板）と、前記ＳＯＩ基板を島状に分離するト
レンチと、前記トレンチに埋め込まれた第３の絶縁膜
と、前記ＳＯＩ基板に設けられたＭＩＳ電界効果トラン
ジスタとを具備し、特に前記ＭＩＳ電界効果トランジス
タが、前記ＳＯＩ基板の直上に第１のゲート絶縁膜を介
して設けられた第１のゲート電極と、前記ＳＯＩ基板の
対向する２側面に設けられた不純物拡散層のソースドレ
イン領域と、前記不純物拡散層のソースドレイン領域に
接し、前記ＳＯＩ基板の両端に設けられたメタルソース
ドレイン領域と、前記ＳＯＩ基板の直下に第２のゲート
絶縁膜（前記第１の絶縁膜の一部）を介して設けられた
第２のゲート電極（前記導電膜）とにより構成されてい
る本発明の半導体装置によって解決される。
【０００５】
【作 用】即ち、本発明の半導体装置においては、シ
リコン基板に設けられた一対の開孔部の底部に開孔部間
を連結するトンネル構造の空孔が設けられ、この空孔の
上面及び底面且つ開孔部の底面に第１の酸化膜（ＳＯＩ
用の酸化膜兼第２のゲート酸化膜）が設けられ、この空
孔に第１の酸化膜を介して導電膜（第２のゲート電極）
が埋め込まれ、導電膜の残りの両端に第２の酸化膜が設
けられ、空孔の上面の第１の酸化膜（第２のゲート酸化
膜）の直上にシリコン基板の上層部からなるＳＯＩ基板
が設けられ、このＳＯＩ基板の対向する２側面にそれぞ
れ不純物拡散層のソースドレイン領域が設けられ、不純
物拡散層のソースドレイン領域に接して、一対の開孔部
を埋め込んだメタルソースドレイン領域が設けられ、Ｓ
ＯＩ基板の上面及び対向するメタルソースドレイン領域
の上部側面には第１のゲート酸化膜を介してバリアメタ
ルを有するゲート電極が平坦に埋め込まれ、第１及び第
２のゲート電極はバリアメタル及びプラグにより接続さ
れ、同電圧が印加されており、周囲を素子分離領域形成
用トレンチ及び埋め込み酸化膜によって完全に絶縁分離
されている構造を有するＭＩＳ電界効果トランジスタが
形成されている。したがって、通常の半導体基板（バル
クウエハー）内部に等方性エッチング及び選択酸化（形
成の詳細は製造方法で記載する）により形成した酸化膜
上に半導体基板の上層部からなる薄膜の完全空乏型のＳ
ＯＩ基板を容易に形成できるため、極めて低コストのＳ
ＯＩ型半導体集積回路の形成が可能である。また、ＳＯ
Ｉ基板にはチャネル領域、低濃度のソースドレイン領域
及び極めて微小な高濃度のソースドレイン領域のみを形
成し、大部分のソースドレイン領域を不純物領域ではな
く導電膜で形成できるため、接合容量の低減（ほとんど
零）及びソースドレイン領域の抵抗の低減が可能であ
り、さらに厚膜のメタルソースドレイン領域（Ｗ）で配
線体との接続がとれるため、コンタクト抵抗の低減も可
能である。さらに高誘電率を有するTa2O5 をゲート酸化
膜として使用できるためゲート酸化膜の厚膜化が可能
で、ゲート電極とＳＯＩ基板間の微小な電流リークの改
善及びゲート容量の低減も可能である。そのうえ不純物
領域の活性化に高温の熱処理が必要なソースドレイン領
域をゲート電極の形成前にセルフアラインで形成できる
ことにより、低抵抗な低融点金属（Al）からなるゲート
電極を形成できるため、ゲート電極配線の低抵抗化も可
能である。またＳＯＩ基板の上下にゲート電極を形成で
きるため、オフ時のバックチャネルリークを完全に防止
できるばかりでなく、オン時において、フロントチャネ
ルばかりでなく、バックチャネルにも可能な限りの駆動
電流を流すことが可能で、高信頼性及び高速化が達成で
きる。さらに素子分離領域に整合して、ほぼセルフアラ
インに各要素（ＳＯＩ用酸化膜兼第２のゲート酸化膜、
第２のゲート電極、ＳＯＩ基板、低濃度及び高濃度の不
純物ソースドレイン領域、メタルソースドレイン領域、
第１のゲート酸化膜及び第１のゲート電極）を形成する
こともできる。そのうえ素子分離領域の埋め込み酸化
膜、メタルソースドレイン領域及びゲート電極の上面を
段差がない連続した平坦面に形成できることにより、極
めて信頼性の高い層間絶縁膜及び配線体を形成すること
もできる。即ち、極めて低コストで、容易な製造プロセ
スにより、高速、低電力、高信頼且つ高集積な半導体集
積回路の形成を可能とするＭＩＳ電界効果トランジスタ
を有するＳＯＩ構造の半導体装置を得ることができる。
リコン基板に設けられた一対の開孔部の底部に開孔部間
を連結するトンネル構造の空孔が設けられ、この空孔の
上面及び底面且つ開孔部の底面に第１の酸化膜（ＳＯＩ
用の酸化膜兼第２のゲート酸化膜）が設けられ、この空
孔に第１の酸化膜を介して導電膜（第２のゲート電極）
が埋め込まれ、導電膜の残りの両端に第２の酸化膜が設
けられ、空孔の上面の第１の酸化膜（第２のゲート酸化
膜）の直上にシリコン基板の上層部からなるＳＯＩ基板
が設けられ、このＳＯＩ基板の対向する２側面にそれぞ
れ不純物拡散層のソースドレイン領域が設けられ、不純
物拡散層のソースドレイン領域に接して、一対の開孔部
を埋め込んだメタルソースドレイン領域が設けられ、Ｓ
ＯＩ基板の上面及び対向するメタルソースドレイン領域
の上部側面には第１のゲート酸化膜を介してバリアメタ
ルを有するゲート電極が平坦に埋め込まれ、第１及び第
２のゲート電極はバリアメタル及びプラグにより接続さ
れ、同電圧が印加されており、周囲を素子分離領域形成
用トレンチ及び埋め込み酸化膜によって完全に絶縁分離
されている構造を有するＭＩＳ電界効果トランジスタが
形成されている。したがって、通常の半導体基板（バル
クウエハー）内部に等方性エッチング及び選択酸化（形
成の詳細は製造方法で記載する）により形成した酸化膜
上に半導体基板の上層部からなる薄膜の完全空乏型のＳ
ＯＩ基板を容易に形成できるため、極めて低コストのＳ
ＯＩ型半導体集積回路の形成が可能である。また、ＳＯ
Ｉ基板にはチャネル領域、低濃度のソースドレイン領域
及び極めて微小な高濃度のソースドレイン領域のみを形
成し、大部分のソースドレイン領域を不純物領域ではな
く導電膜で形成できるため、接合容量の低減（ほとんど
零）及びソースドレイン領域の抵抗の低減が可能であ
り、さらに厚膜のメタルソースドレイン領域（Ｗ）で配
線体との接続がとれるため、コンタクト抵抗の低減も可
能である。さらに高誘電率を有するTa2O5 をゲート酸化
膜として使用できるためゲート酸化膜の厚膜化が可能
で、ゲート電極とＳＯＩ基板間の微小な電流リークの改
善及びゲート容量の低減も可能である。そのうえ不純物
領域の活性化に高温の熱処理が必要なソースドレイン領
域をゲート電極の形成前にセルフアラインで形成できる
ことにより、低抵抗な低融点金属（Al）からなるゲート
電極を形成できるため、ゲート電極配線の低抵抗化も可
能である。またＳＯＩ基板の上下にゲート電極を形成で
きるため、オフ時のバックチャネルリークを完全に防止
できるばかりでなく、オン時において、フロントチャネ
ルばかりでなく、バックチャネルにも可能な限りの駆動
電流を流すことが可能で、高信頼性及び高速化が達成で
きる。さらに素子分離領域に整合して、ほぼセルフアラ
インに各要素（ＳＯＩ用酸化膜兼第２のゲート酸化膜、
第２のゲート電極、ＳＯＩ基板、低濃度及び高濃度の不
純物ソースドレイン領域、メタルソースドレイン領域、
第１のゲート酸化膜及び第１のゲート電極）を形成する
こともできる。そのうえ素子分離領域の埋め込み酸化
膜、メタルソースドレイン領域及びゲート電極の上面を
段差がない連続した平坦面に形成できることにより、極
めて信頼性の高い層間絶縁膜及び配線体を形成すること
もできる。即ち、極めて低コストで、容易な製造プロセ
スにより、高速、低電力、高信頼且つ高集積な半導体集
積回路の形成を可能とするＭＩＳ電界効果トランジスタ
を有するＳＯＩ構造の半導体装置を得ることができる。
【０００６】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明の半導体装置における第１の実施
例のチャネル長方向の模式側断面図、図２は本発明の半
導体装置における第１の実施例のチャネル幅方向の模式
側断面図、図３は本発明の半導体装置における第２の実
施例の模式側断面図、図４は本発明の半導体装置におけ
る第３の実施例の模式側断面図、図５は本発明の半導体
装置における第４の実施例の模式側断面図、図６〜図１
４は本発明の半導体装置における製造方法の一実施例の
工程断面図である。全図を通じ同一対象物は同一符号で
示す。ただし、符号は主要な絶縁膜にのみ斜線により記
載する。図１及び図２は本発明の半導体装置における第
１の実施例の模式側断面図（図１はチャネル長方向、図
２はチャネル幅方向）で、通常のｐ型シリコン基板（バ
ルクウエハー）を使用して形成したＳＯＩ構造のショー
トチャネルのＮチャネルのＭＩＳ電界効果トランジスタ
を含む半導体集積回路の一部を示しており、１は1015cm
-3程度のｐ型のシリコン基板、２は100nm 程度の膜厚の
トンネル構造の空孔の内側面形成の酸化膜（ＳＯＩ用の
酸化膜兼第２のゲート酸化膜、SiO2）、３は厚さ0.1μm
程度のｐ型の半導体層（ｐ型のＳＯＩ基板）、４は素
子分離領域形成用トレンチ及び埋め込み酸化膜（Si
O2）、５はトンネル構造の空孔埋め込み導電膜（第２の
ゲート電極、polySi）、６は50nm程度の膜厚の酸化膜
（SiO2）、７は1017cm-3程度のｎ型ソースドレイン領
域、８は1020cm-3程度のｎ+ 型ソースドレイン領域、９
は厚さ0.6μm 程度のメタルソースドレイン領域
（Ｗ）、10は15nm程度の第１のゲート酸化膜（SiO2／Ta
2O5 ）、11は20nm程度のバリアメタル（TiN ）、12はゲ
ート長0.2 μm程度の第１のゲート電極（Al）、13は0.8
μm 程度の燐珪酸ガラス（PSG ）膜、14は50nm程度のバ
リアメタル（Ti／TiN ）、15はプラグ（Ｗ）、16は50nm
程度のバリアメタル（Ti／TiN ）、17は0.8μm 程度のA
lCu配線、18は50nm程度のバリアメタル（Ti／TiN ）を
示している。同図においては、ｐ型のシリコン基板１に
設けられた一対の開孔部の底部に開孔部間を連結するト
ンネル構造の空孔が設けられ、この空孔の上面及び底面
且つ開孔部の底面に第１の酸化膜（ＳＯＩ用の酸化膜兼
第２のゲート酸化膜、SiO2）２が設けられ、この空孔に
第１の酸化膜２を介して導電膜（第２のゲート電極、po
lySi）５が埋め込まれ、導電膜５の残りの両端に第２の
酸化膜（SiO2）６が設けられ、空孔の上面の第１の酸化
膜（第２のゲート酸化膜）２の直上にｐ型のシリコン基
板１の上層部からなるｐ型のＳＯＩ基板３が設けられ、
このｐ型のＳＯＩ基板の対向する２側面にそれぞれｎ+
型及びｎ型ソースドレイン領域（８、７）が設けられ、
ｎ+ 型ソースドレイン領域８に接して、一対の開孔部を
埋め込んだメタルソースドレイン領域９が設けられ、ｐ
型のＳＯＩ基板３の上面及び対向するメタルソースドレ
イン領域９の上部側面には第１のゲート酸化膜（SiO2／
Ta 2O5 ）10を介してバリアメタル（TiN ）11を有するゲ
ート電極（Al）12が平坦に埋め込まれ、第１及び第２の
ゲート電極（12、５）はバリアメタル（Ti／TiN ）14及
びプラグ（Ｗ）15により接続され、同電圧が印加されて
おり、周囲を素子分離領域形成用トレンチ及び埋め込み
酸化膜（SiO2）４によって完全に絶縁分離されている構
造を有するＮチャネルのＭＩＳ電界効果トランジスタが
形成されている。同図においては、トンネル構造の空孔
は幅0.3μm 程度と極めて微細であり、トンネル構造の
空孔の口径より開孔部の口径を大きく形成すれば、導電
膜５を完全に埋め込むことが可能である。したがって、
通常の半導体基板（バルクウエハー）内部に等方性エッ
チング及び選択酸化（形成の詳細は製造方法で記載す
る）により形成した酸化膜上に半導体基板の上層部から
なる薄膜の完全空乏型のＳＯＩ基板を容易に形成できる
ため、極めて低コストのＳＯＩ型半導体集積回路の形成
が可能である。また、ＳＯＩ基板にはチャネル領域、低
濃度のソースドレイン領域及び極めて微小な高濃度のソ
ースドレイン領域のみを形成し、大部分のソースドレイ
ン領域を不純物領域ではなく導電膜で形成できるため、
接合容量の低減（ほとんど零）及びソースドレイン領域
の抵抗の低減が可能であり、さらに厚膜のメタルソース
ドレイン領域（Ｗ）で配線体との接続がとれるため、コ
ンタクト抵抗の低減も可能である。さらに高誘電率を有
するTa2O5 をゲート酸化膜として使用できるためゲート
酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の
微小な電流リークの改善及びゲート容量の低減も可能で
ある。そのうえ不純物領域の活性化に高温の熱処理が必
要なソースドレイン領域をゲート電極の形成前にセルフ
アラインで形成できることにより、低抵抗な低融点金属
（Al）からなるゲート電極を形成できるため、ゲート電
極配線の低抵抗化も可能である。またＳＯＩ基板の上下
にゲート電極を形成できるため、オフ時のバックチャネ
ルリークを完全に防止できるばかりでなく、オン時にお
いて、フロントチャネルばかりでなく、バックチャネル
にも可能な限りの駆動電流を流すことが可能で、高信頼
性及び高速化が達成できる。さらに素子分離領域に整合
して、ほぼセルフアラインに各要素（ＳＯＩ用酸化膜兼
第２のゲート酸化膜、第２のゲート電極、ＳＯＩ基板、
低濃度及び高濃度の不純物ソースドレイン領域、メタル
ソースドレイン領域、第１のゲート酸化膜及び第１のゲ
ート電極）を形成することもできる。そのうえ素子分離
領域の埋め込み酸化膜、メタルソースドレイン領域及び
ゲート電極の上面を段差がない連続した平坦面に形成で
きることにより、極めて信頼性の高い層間絶縁膜及び配
線体を形成することもできる。この結果、極めて低コス
トで、容易な製造プロセスにより、高速、低電力、高信
頼及び高集積を併せ持つＭＩＳ電界効果トランジスタを
有するＳＯＩ構造の半導体装置を得ることができる。な
お、第１の実施例においては、ホットエレクトロン効果
を改善するための低濃度の不純物領域をドレイン側及び
ソ−ス側の両方に形成した対称構造のＮチャネルのＭＩ
Ｓ電界効果トランジスタを形成しているが、ソ−ス側に
は形成しない非対称構造（図面は省略）のＮチャネルの
ＭＩＳ電界効果トランジスタを形成してもよい。本願発
明の場合は容易に非対称構造が形成でき、さらなるショ
ートチャネル化が可能である。
明する。図１は本発明の半導体装置における第１の実施
例のチャネル長方向の模式側断面図、図２は本発明の半
導体装置における第１の実施例のチャネル幅方向の模式
側断面図、図３は本発明の半導体装置における第２の実
施例の模式側断面図、図４は本発明の半導体装置におけ
る第３の実施例の模式側断面図、図５は本発明の半導体
装置における第４の実施例の模式側断面図、図６〜図１
４は本発明の半導体装置における製造方法の一実施例の
工程断面図である。全図を通じ同一対象物は同一符号で
示す。ただし、符号は主要な絶縁膜にのみ斜線により記
載する。図１及び図２は本発明の半導体装置における第
１の実施例の模式側断面図（図１はチャネル長方向、図
２はチャネル幅方向）で、通常のｐ型シリコン基板（バ
ルクウエハー）を使用して形成したＳＯＩ構造のショー
トチャネルのＮチャネルのＭＩＳ電界効果トランジスタ
を含む半導体集積回路の一部を示しており、１は1015cm
-3程度のｐ型のシリコン基板、２は100nm 程度の膜厚の
トンネル構造の空孔の内側面形成の酸化膜（ＳＯＩ用の
酸化膜兼第２のゲート酸化膜、SiO2）、３は厚さ0.1μm
程度のｐ型の半導体層（ｐ型のＳＯＩ基板）、４は素
子分離領域形成用トレンチ及び埋め込み酸化膜（Si
O2）、５はトンネル構造の空孔埋め込み導電膜（第２の
ゲート電極、polySi）、６は50nm程度の膜厚の酸化膜
（SiO2）、７は1017cm-3程度のｎ型ソースドレイン領
域、８は1020cm-3程度のｎ+ 型ソースドレイン領域、９
は厚さ0.6μm 程度のメタルソースドレイン領域
（Ｗ）、10は15nm程度の第１のゲート酸化膜（SiO2／Ta
2O5 ）、11は20nm程度のバリアメタル（TiN ）、12はゲ
ート長0.2 μm程度の第１のゲート電極（Al）、13は0.8
μm 程度の燐珪酸ガラス（PSG ）膜、14は50nm程度のバ
リアメタル（Ti／TiN ）、15はプラグ（Ｗ）、16は50nm
程度のバリアメタル（Ti／TiN ）、17は0.8μm 程度のA
lCu配線、18は50nm程度のバリアメタル（Ti／TiN ）を
示している。同図においては、ｐ型のシリコン基板１に
設けられた一対の開孔部の底部に開孔部間を連結するト
ンネル構造の空孔が設けられ、この空孔の上面及び底面
且つ開孔部の底面に第１の酸化膜（ＳＯＩ用の酸化膜兼
第２のゲート酸化膜、SiO2）２が設けられ、この空孔に
第１の酸化膜２を介して導電膜（第２のゲート電極、po
lySi）５が埋め込まれ、導電膜５の残りの両端に第２の
酸化膜（SiO2）６が設けられ、空孔の上面の第１の酸化
膜（第２のゲート酸化膜）２の直上にｐ型のシリコン基
板１の上層部からなるｐ型のＳＯＩ基板３が設けられ、
このｐ型のＳＯＩ基板の対向する２側面にそれぞれｎ+
型及びｎ型ソースドレイン領域（８、７）が設けられ、
ｎ+ 型ソースドレイン領域８に接して、一対の開孔部を
埋め込んだメタルソースドレイン領域９が設けられ、ｐ
型のＳＯＩ基板３の上面及び対向するメタルソースドレ
イン領域９の上部側面には第１のゲート酸化膜（SiO2／
Ta 2O5 ）10を介してバリアメタル（TiN ）11を有するゲ
ート電極（Al）12が平坦に埋め込まれ、第１及び第２の
ゲート電極（12、５）はバリアメタル（Ti／TiN ）14及
びプラグ（Ｗ）15により接続され、同電圧が印加されて
おり、周囲を素子分離領域形成用トレンチ及び埋め込み
酸化膜（SiO2）４によって完全に絶縁分離されている構
造を有するＮチャネルのＭＩＳ電界効果トランジスタが
形成されている。同図においては、トンネル構造の空孔
は幅0.3μm 程度と極めて微細であり、トンネル構造の
空孔の口径より開孔部の口径を大きく形成すれば、導電
膜５を完全に埋め込むことが可能である。したがって、
通常の半導体基板（バルクウエハー）内部に等方性エッ
チング及び選択酸化（形成の詳細は製造方法で記載す
る）により形成した酸化膜上に半導体基板の上層部から
なる薄膜の完全空乏型のＳＯＩ基板を容易に形成できる
ため、極めて低コストのＳＯＩ型半導体集積回路の形成
が可能である。また、ＳＯＩ基板にはチャネル領域、低
濃度のソースドレイン領域及び極めて微小な高濃度のソ
ースドレイン領域のみを形成し、大部分のソースドレイ
ン領域を不純物領域ではなく導電膜で形成できるため、
接合容量の低減（ほとんど零）及びソースドレイン領域
の抵抗の低減が可能であり、さらに厚膜のメタルソース
ドレイン領域（Ｗ）で配線体との接続がとれるため、コ
ンタクト抵抗の低減も可能である。さらに高誘電率を有
するTa2O5 をゲート酸化膜として使用できるためゲート
酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の
微小な電流リークの改善及びゲート容量の低減も可能で
ある。そのうえ不純物領域の活性化に高温の熱処理が必
要なソースドレイン領域をゲート電極の形成前にセルフ
アラインで形成できることにより、低抵抗な低融点金属
（Al）からなるゲート電極を形成できるため、ゲート電
極配線の低抵抗化も可能である。またＳＯＩ基板の上下
にゲート電極を形成できるため、オフ時のバックチャネ
ルリークを完全に防止できるばかりでなく、オン時にお
いて、フロントチャネルばかりでなく、バックチャネル
にも可能な限りの駆動電流を流すことが可能で、高信頼
性及び高速化が達成できる。さらに素子分離領域に整合
して、ほぼセルフアラインに各要素（ＳＯＩ用酸化膜兼
第２のゲート酸化膜、第２のゲート電極、ＳＯＩ基板、
低濃度及び高濃度の不純物ソースドレイン領域、メタル
ソースドレイン領域、第１のゲート酸化膜及び第１のゲ
ート電極）を形成することもできる。そのうえ素子分離
領域の埋め込み酸化膜、メタルソースドレイン領域及び
ゲート電極の上面を段差がない連続した平坦面に形成で
きることにより、極めて信頼性の高い層間絶縁膜及び配
線体を形成することもできる。この結果、極めて低コス
トで、容易な製造プロセスにより、高速、低電力、高信
頼及び高集積を併せ持つＭＩＳ電界効果トランジスタを
有するＳＯＩ構造の半導体装置を得ることができる。な
お、第１の実施例においては、ホットエレクトロン効果
を改善するための低濃度の不純物領域をドレイン側及び
ソ−ス側の両方に形成した対称構造のＮチャネルのＭＩ
Ｓ電界効果トランジスタを形成しているが、ソ−ス側に
は形成しない非対称構造（図面は省略）のＮチャネルの
ＭＩＳ電界効果トランジスタを形成してもよい。本願発
明の場合は容易に非対称構造が形成でき、さらなるショ
ートチャネル化が可能である。
【０００７】図３は本発明の半導体装置における第２の
実施例の模式側断面図で、図１同様通常のｎ型シリコン
基板（バルクウエハー）を使用して形成したＳＯＩ構造
のショートチャネルのＰチャネルのＭＩＳ電界効果トラ
ンジスタを含む半導体集積回路の一部を示しており、
２、４〜６、９〜18は図１と同じ物を、19はｎ型シリコ
ン基板、20はｎ型のＳＯＩ基板、21はｐ+ 型ソースドレ
イン領域を示している。同図においては、使用している
半導体基板がｎ型シリコン基板19であって、メタルソー
スドレイン領域（Ｗ）９間にメタルソースドレイン領域
（Ｗ）９の一部に接してｎ型のＳＯＩ基板20が設けら
れ、対向するメタルソースドレイン領域（Ｗ）９にそれ
ぞれ接してｎ型のＳＯＩ基板18にｐ+ 型ソースドレイン
領域21のみが設けられている以外は図１と同じ構造のＰ
チャネルのＭＩＳ電界効果トランジスタが形成されてい
る。本実施例においては、第１の実施例と同じ効果を得
ることができ、またホットキャリア効果を考慮しなくて
よいＰチャネルＭＩＳ電界効果トランジスタのため、低
濃度のソースドレイン領域を設けない構造に形成するこ
とが可能で、横方向の拡散を抑制できるので、なおいっ
そうの微細化が期待できる。
実施例の模式側断面図で、図１同様通常のｎ型シリコン
基板（バルクウエハー）を使用して形成したＳＯＩ構造
のショートチャネルのＰチャネルのＭＩＳ電界効果トラ
ンジスタを含む半導体集積回路の一部を示しており、
２、４〜６、９〜18は図１と同じ物を、19はｎ型シリコ
ン基板、20はｎ型のＳＯＩ基板、21はｐ+ 型ソースドレ
イン領域を示している。同図においては、使用している
半導体基板がｎ型シリコン基板19であって、メタルソー
スドレイン領域（Ｗ）９間にメタルソースドレイン領域
（Ｗ）９の一部に接してｎ型のＳＯＩ基板20が設けら
れ、対向するメタルソースドレイン領域（Ｗ）９にそれ
ぞれ接してｎ型のＳＯＩ基板18にｐ+ 型ソースドレイン
領域21のみが設けられている以外は図１と同じ構造のＰ
チャネルのＭＩＳ電界効果トランジスタが形成されてい
る。本実施例においては、第１の実施例と同じ効果を得
ることができ、またホットキャリア効果を考慮しなくて
よいＰチャネルＭＩＳ電界効果トランジスタのため、低
濃度のソースドレイン領域を設けない構造に形成するこ
とが可能で、横方向の拡散を抑制できるので、なおいっ
そうの微細化が期待できる。
【０００８】図４は本発明の半導体装置における第３の
実施例の模式側断面図で、通常のｐ型シリコン基板（バ
ルクウエハー）を使用して形成したＳＯＩ構造のショー
トチャネルのＮチャネルのＭＩＳ電界効果トランジスタ
を含む半導体集積回路の一部を示しており、１〜18は図
１と同じ物を、22は埋め込みサイドウオール（SiO2）を
示している。同図においては、対向する一対のメタルソ
ースドレイン領域（Ｗ）９のそれぞれに接して、ｐ型の
ＳＯＩ基板３上に当間隔の幅に埋め込みサイドウオール
（SiO2）22が設けられ、埋め込みサイドウオール（Si
O2）22間に第１のゲート酸化膜（SiO2／Ta2O5 ）10を介
してバリアメタル（TiN ）11を有する第１のゲート電極
（Al）12が平坦に埋め込まれている以外は図１と同じ構
造のＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジ
スタが形成されている。本実施例においては、やや製造
工程は増えるものの、横方向拡散に頼らない低濃度のソ
ースドレイン領域を形成できること、ゲート酸化膜の角
部の耐圧を強化できること及びゲート電極とメタルソー
スドレイン領域間の容量の低減ができること以外は第１
の実施例と同じ効果を得ることができる。
実施例の模式側断面図で、通常のｐ型シリコン基板（バ
ルクウエハー）を使用して形成したＳＯＩ構造のショー
トチャネルのＮチャネルのＭＩＳ電界効果トランジスタ
を含む半導体集積回路の一部を示しており、１〜18は図
１と同じ物を、22は埋め込みサイドウオール（SiO2）を
示している。同図においては、対向する一対のメタルソ
ースドレイン領域（Ｗ）９のそれぞれに接して、ｐ型の
ＳＯＩ基板３上に当間隔の幅に埋め込みサイドウオール
（SiO2）22が設けられ、埋め込みサイドウオール（Si
O2）22間に第１のゲート酸化膜（SiO2／Ta2O5 ）10を介
してバリアメタル（TiN ）11を有する第１のゲート電極
（Al）12が平坦に埋め込まれている以外は図１と同じ構
造のＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジ
スタが形成されている。本実施例においては、やや製造
工程は増えるものの、横方向拡散に頼らない低濃度のソ
ースドレイン領域を形成できること、ゲート酸化膜の角
部の耐圧を強化できること及びゲート電極とメタルソー
スドレイン領域間の容量の低減ができること以外は第１
の実施例と同じ効果を得ることができる。
【０００９】図５は本発明の半導体装置における第４の
実施例の模式側断面図で、通常のｐ型シリコン基板（バ
ルクウエハー）を使用して形成したＳＯＩ構造のショー
トチャネルのＮチャネルのＭＩＳ電界効果トランジスタ
を含む半導体集積回路の一部を示しており、１〜５、
７、８、13〜18は図１と同じ物を、23は第１のゲート酸
化膜（SiO2）、24は第１のゲート電極（polySi／ＷS
i）、25は下地酸化膜（SiO2）、26はサイドウオール（S
iO2）、27は不純物ブロック用酸化膜（SiO2）を示して
いる。同図においては、素子分離領域形成用のトレンチ
を図１の開孔部として、やや幅広のトンネル構造の空孔
が設けられ、メタルソースドレイン領域を形成せずにや
や幅広のｐ型のＳＯＩ基板３に不純物からなるソースド
レイン領域（７、８）を形成し、慣例的なサイドウオー
ルを有するＬＤＤ構造のＮチャネルのＭＩＳ電界効果ト
ランジスタを形成している。本実施例においては、現状
の技術ではＳＯＩ基板幅が１μm以上は必要であるた
め、トンネル構造の空孔内に隙間のない導電膜（第２の
ゲート電極）を完全に埋め込むことは難しいが、近い将
来さらに微細化が可能となれば、慣例的なサイドウオー
ルを有するＬＤＤ構造のＮチャネルのＭＩＳ電界効果ト
ランジスタにおいても十分形成可能で、第１の実施例の
ＭＩＳ電界効果トランジスタよりはやや効果は落ちる
が、より現状の製造プロセスに近い形で、極めて低コス
トで容易な製造プロセスにより、高速、低電力、高信頼
及び高集積を併せ持つＭＩＳ電界効果トランジスタを有
するＳＯＩ構造の半導体装置を得ることができる。
実施例の模式側断面図で、通常のｐ型シリコン基板（バ
ルクウエハー）を使用して形成したＳＯＩ構造のショー
トチャネルのＮチャネルのＭＩＳ電界効果トランジスタ
を含む半導体集積回路の一部を示しており、１〜５、
７、８、13〜18は図１と同じ物を、23は第１のゲート酸
化膜（SiO2）、24は第１のゲート電極（polySi／ＷS
i）、25は下地酸化膜（SiO2）、26はサイドウオール（S
iO2）、27は不純物ブロック用酸化膜（SiO2）を示して
いる。同図においては、素子分離領域形成用のトレンチ
を図１の開孔部として、やや幅広のトンネル構造の空孔
が設けられ、メタルソースドレイン領域を形成せずにや
や幅広のｐ型のＳＯＩ基板３に不純物からなるソースド
レイン領域（７、８）を形成し、慣例的なサイドウオー
ルを有するＬＤＤ構造のＮチャネルのＭＩＳ電界効果ト
ランジスタを形成している。本実施例においては、現状
の技術ではＳＯＩ基板幅が１μm以上は必要であるた
め、トンネル構造の空孔内に隙間のない導電膜（第２の
ゲート電極）を完全に埋め込むことは難しいが、近い将
来さらに微細化が可能となれば、慣例的なサイドウオー
ルを有するＬＤＤ構造のＮチャネルのＭＩＳ電界効果ト
ランジスタにおいても十分形成可能で、第１の実施例の
ＭＩＳ電界効果トランジスタよりはやや効果は落ちる
が、より現状の製造プロセスに近い形で、極めて低コス
トで容易な製造プロセスにより、高速、低電力、高信頼
及び高集積を併せ持つＭＩＳ電界効果トランジスタを有
するＳＯＩ構造の半導体装置を得ることができる。
【００１０】なお本願発明は上記説明に限定されること
なく、例えば、メタルソースドレイン領域の形成には、
金属膜でも、合金膜でも、バリアメタルを含む２種以上
の金属膜によってもよいし、ゲート電極は通常のポリサ
イドゲート（polySi／ＷSi）でもよく、またゲート酸化
膜は慣例的な酸化膜（SiO2）のみであっても本願発明は
成立する。また、上記実施例においては、トンネル構造
の空孔内に酸化膜を介して導電膜を埋め込んでいるが、
酸化膜のみを埋め込んでもよい。ただしこの場合は第２
のゲート電極は存在しないことになる。
なく、例えば、メタルソースドレイン領域の形成には、
金属膜でも、合金膜でも、バリアメタルを含む２種以上
の金属膜によってもよいし、ゲート電極は通常のポリサ
イドゲート（polySi／ＷSi）でもよく、またゲート酸化
膜は慣例的な酸化膜（SiO2）のみであっても本願発明は
成立する。また、上記実施例においては、トンネル構造
の空孔内に酸化膜を介して導電膜を埋め込んでいるが、
酸化膜のみを埋め込んでもよい。ただしこの場合は第２
のゲート電極は存在しないことになる。
【００１１】次いで本発明に係る半導体装置の製造方法
の一実施例について図６〜図１４及び図１を参照して説
明する。ただし、ここでは本発明の半導体装置の形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子（他のトランジスタ、抵抗、容量
等）の形成に関する製造方法の記述は省略する。 図６ ｐ型のシリコン基板１に化学気相成長により、５nm程度
の酸化膜(SiO2)28、200nm 程度の窒化膜(Si3N4) 29、５
nm程度の酸化膜(SiO2)30、20nm程度のpolySi膜31を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、polySi
膜31、酸化膜30、窒化膜29、酸化膜28及びｐ型のシリコ
ン基板１（１μm程度）を選択的に異方性ドライエッチ
ングし、素子分離領域形成用トレンチ４を形成する。次
いでレジスト（図示せず）を除去する。次いで化学気相
成長酸化膜（SiO2）を成長し、異方性ドライエッチング
して、素子分離領域形成用トレンチ４に埋め込む。 図７ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、polySi膜31、酸化
膜30、窒化膜29、酸化膜28及びｐ型のシリコン基板１
（200nm 程度）を選択的に異方性ドライエッチングし、
開孔部を形成する。次いでレジスト（図示せず）を除去
する。 図８ 次いで化学気相成長により、５nm程度の酸化膜(SiO2)3
2、40nm程度の窒化膜(Si3N4) 33を順次成長する。次い
で全面異方性ドライエッチングし、開孔部の側面にのみ
酸化膜32及び窒化膜33を残す。 図９ 次いで窒化膜33及び酸化膜４をマスク層として、開孔部
底面のｐ型のシリコン基板１を150nm 程度異方性ドライ
エッチングし、連続して150nm 程度等方性ドライエッチ
ングし、開孔部間を連結するトンネル構造の空孔を形成
する。（その際、polySi膜31もエッチング除去され
る。）次いで約 900℃で熱酸化し、トンネル構造の空孔
の上面及び底面且つ開孔部の底面に100nm 程度の酸化膜
２を成長する。こうしてトンネル構造の空孔上に下方が
やや凸構造になった幅 200nm程度のｐ型のＳＯＩ基板３
が形成される。 図10 次いで化学気相成長により、不純物がドープされたpoly
Si膜を成長させ、開孔部及びトンネル構造の空孔に埋め
込む。（本発明ではトンネル構造の空孔は幅約300nm 程
度と極めて微細なために、polySi膜を両側の開孔部から
完全に埋め込むことができる。）次いで全面異方性ドラ
イエッチングし、トンネル構造の空孔にpolySi膜（第２
のゲート電極）５を形成する。次いで若干等方性ドライ
エッチングし、側壁の窒化膜33より内側になるようにpo
lySi膜（第２のゲート電極）５を形成し、同時にｐ型の
ＳＯＩ基板３直下部以外のpolySi膜をエッチング除去す
る。次いで約 900℃で熱酸化し、polySi膜（第２のゲー
ト電極）５の側面に50nm程度の酸化膜６を成長する。 図１１ 次いで窒化膜33及び酸化膜32を等方性ドライエッチング
する。（その際、酸化膜30もエッチング除去される。）
次いで斜めイオン注入法により、ｐ型のＳＯＩ基板３の
側面に燐をイオン注入する。次いで 950℃程度のN2アニ
ールを加えることにより横方向に拡散させ、ｎ型ソース
ドレイン領域７を形成する。次いでｐ型のＳＯＩ基板３
の側面に砒素を斜めイオン注入する。次いで 900℃程度
のN2アニールを加えることにより、若干の横方向拡散を
含むｎ+ 型ソースドレイン領域８を形成する。（２回の
アニールをおこなわずに、900 ℃程度のアニールだけ
で、燐と砒素の拡散係数の差により横方向拡散の制御を
おこなってもよい。また、この際硼素のイオン注入によ
りＭＩＳ電界効果トランジスタの閾値電圧の制御をおこ
なってもよい。） 図１２ 次いで化学気相成長により、タングステン膜（Ｗ）を成
長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと
略称する）し、開孔部にタングステン膜（Ｗ）を埋め込
み、メタルソースドレイン領域（Ｗ）９を形成する。 図１３ 次いでメタルソースドレイン領域（Ｗ）９及び酸化膜４
をマスク層として、残された窒化膜29及び酸化膜28をエ
ッチング除去し、第１のゲート電極用のトレンチを形成
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）、メタルソースドレイン領域
（Ｗ）９及び酸化膜４をマスク層として、露出したｐ型
のＳＯＩ基板３の一部（後に第１及び第２のゲート電極
の接続をとる部分、図２参照）をエッチング除去する。
次いでレジスト（図示せず）を除去する。次いで15nm程
度の第１のゲート酸化膜10（SiO2／Ta2O5 ）を成長す
る。次いで20nm程度のバリアメタル（TiN ）11及び0.2
μm 程度の第１のゲート電極となるAl12を連続スパッタ
により成長する。次いで化学的機械研磨（ＣＭＰ）によ
り第１のゲート電極用のトレンチに埋め込み、第１のゲ
ート酸化膜10（SiO2／Ta 2O5 ）、バリアメタル（TiN ）
11及び第１のゲート電極（Al）12からなる埋め込みゲー
ト電極構造を形成する。この際不要部のAl12、バリアメ
タル（TiN ）11及び酸化膜10（SiO2／Ta2O5 ）も除去さ
れる。こうして、素子分離領域４、メタルソースドレイ
ン領域（Ｗ）９及び第１のゲート電極部（10、11、12）
が平坦に形成されたＬＤＤ構造のＮチャネルのＭＩＳ電
界効果トランジスタが形成される。 図１４ 次いで化学気相成長により、0.8μm 程度の燐珪酸ガラ
ス（PSG ）膜13を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）をマスク
層として、ＰＳＧ膜13を異方性ドライエッチングして選
択的にコンタクトホールを開孔する。連続して通常のフ
ォトリソグラフィー技術を利用し、レジスト（図示せ
ず）をマスク層として（第１及び第２のゲート電極の接
続をとる部分のレジストのみ開孔）、第１のゲート電極
（Al）12、バリアメタル（TiN ）11、第１のゲート酸化
膜10（SiO2／Ta2O5 ）及び酸化膜２の一部を順次エッチ
ングする。次いでレジスト（図示せず）を除去する。次
いでスパッタにより、バリアメタルとなるTi、TiN 14を
順次成長する。次いで化学気相成長のブランケット法に
より全面にタングステン膜（Ｗ）を成長する。次いで化
学的機械研磨（ＣＭＰ）によりコンタクトホールに埋め
込み、プラグ（Ｗ）15を形成する。 図１ 次いでスパッタにより、バリアメタルとなるTi、TiN 16
を順次成長する。次いでスパッタにより、配線となるAl
（数％のCuを含む）17を0.8μm 程度成長する。次いで
スパッタにより、バリアメタルとなるTi、TiN 18を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、バリア
メタル（Ti／TiN ）18、Al（数％のCuを含む）17及びバ
リアメタル（Ti／TiN ）16を異方性ドライエッチングし
てAlCu配線17を形成する。なお上記製造方法において
は、一部の工程において異方性のドライエッチングによ
り埋め込み層を形成しているが、これらの工程をすべて
化学的機械研磨（ＣＭＰ）によりおこなっても差し支え
ない。
の一実施例について図６〜図１４及び図１を参照して説
明する。ただし、ここでは本発明の半導体装置の形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子（他のトランジスタ、抵抗、容量
等）の形成に関する製造方法の記述は省略する。 図６ ｐ型のシリコン基板１に化学気相成長により、５nm程度
の酸化膜(SiO2)28、200nm 程度の窒化膜(Si3N4) 29、５
nm程度の酸化膜(SiO2)30、20nm程度のpolySi膜31を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、polySi
膜31、酸化膜30、窒化膜29、酸化膜28及びｐ型のシリコ
ン基板１（１μm程度）を選択的に異方性ドライエッチ
ングし、素子分離領域形成用トレンチ４を形成する。次
いでレジスト（図示せず）を除去する。次いで化学気相
成長酸化膜（SiO2）を成長し、異方性ドライエッチング
して、素子分離領域形成用トレンチ４に埋め込む。 図７ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、polySi膜31、酸化
膜30、窒化膜29、酸化膜28及びｐ型のシリコン基板１
（200nm 程度）を選択的に異方性ドライエッチングし、
開孔部を形成する。次いでレジスト（図示せず）を除去
する。 図８ 次いで化学気相成長により、５nm程度の酸化膜(SiO2)3
2、40nm程度の窒化膜(Si3N4) 33を順次成長する。次い
で全面異方性ドライエッチングし、開孔部の側面にのみ
酸化膜32及び窒化膜33を残す。 図９ 次いで窒化膜33及び酸化膜４をマスク層として、開孔部
底面のｐ型のシリコン基板１を150nm 程度異方性ドライ
エッチングし、連続して150nm 程度等方性ドライエッチ
ングし、開孔部間を連結するトンネル構造の空孔を形成
する。（その際、polySi膜31もエッチング除去され
る。）次いで約 900℃で熱酸化し、トンネル構造の空孔
の上面及び底面且つ開孔部の底面に100nm 程度の酸化膜
２を成長する。こうしてトンネル構造の空孔上に下方が
やや凸構造になった幅 200nm程度のｐ型のＳＯＩ基板３
が形成される。 図10 次いで化学気相成長により、不純物がドープされたpoly
Si膜を成長させ、開孔部及びトンネル構造の空孔に埋め
込む。（本発明ではトンネル構造の空孔は幅約300nm 程
度と極めて微細なために、polySi膜を両側の開孔部から
完全に埋め込むことができる。）次いで全面異方性ドラ
イエッチングし、トンネル構造の空孔にpolySi膜（第２
のゲート電極）５を形成する。次いで若干等方性ドライ
エッチングし、側壁の窒化膜33より内側になるようにpo
lySi膜（第２のゲート電極）５を形成し、同時にｐ型の
ＳＯＩ基板３直下部以外のpolySi膜をエッチング除去す
る。次いで約 900℃で熱酸化し、polySi膜（第２のゲー
ト電極）５の側面に50nm程度の酸化膜６を成長する。 図１１ 次いで窒化膜33及び酸化膜32を等方性ドライエッチング
する。（その際、酸化膜30もエッチング除去される。）
次いで斜めイオン注入法により、ｐ型のＳＯＩ基板３の
側面に燐をイオン注入する。次いで 950℃程度のN2アニ
ールを加えることにより横方向に拡散させ、ｎ型ソース
ドレイン領域７を形成する。次いでｐ型のＳＯＩ基板３
の側面に砒素を斜めイオン注入する。次いで 900℃程度
のN2アニールを加えることにより、若干の横方向拡散を
含むｎ+ 型ソースドレイン領域８を形成する。（２回の
アニールをおこなわずに、900 ℃程度のアニールだけ
で、燐と砒素の拡散係数の差により横方向拡散の制御を
おこなってもよい。また、この際硼素のイオン注入によ
りＭＩＳ電界効果トランジスタの閾値電圧の制御をおこ
なってもよい。） 図１２ 次いで化学気相成長により、タングステン膜（Ｗ）を成
長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと
略称する）し、開孔部にタングステン膜（Ｗ）を埋め込
み、メタルソースドレイン領域（Ｗ）９を形成する。 図１３ 次いでメタルソースドレイン領域（Ｗ）９及び酸化膜４
をマスク層として、残された窒化膜29及び酸化膜28をエ
ッチング除去し、第１のゲート電極用のトレンチを形成
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）、メタルソースドレイン領域
（Ｗ）９及び酸化膜４をマスク層として、露出したｐ型
のＳＯＩ基板３の一部（後に第１及び第２のゲート電極
の接続をとる部分、図２参照）をエッチング除去する。
次いでレジスト（図示せず）を除去する。次いで15nm程
度の第１のゲート酸化膜10（SiO2／Ta2O5 ）を成長す
る。次いで20nm程度のバリアメタル（TiN ）11及び0.2
μm 程度の第１のゲート電極となるAl12を連続スパッタ
により成長する。次いで化学的機械研磨（ＣＭＰ）によ
り第１のゲート電極用のトレンチに埋め込み、第１のゲ
ート酸化膜10（SiO2／Ta 2O5 ）、バリアメタル（TiN ）
11及び第１のゲート電極（Al）12からなる埋め込みゲー
ト電極構造を形成する。この際不要部のAl12、バリアメ
タル（TiN ）11及び酸化膜10（SiO2／Ta2O5 ）も除去さ
れる。こうして、素子分離領域４、メタルソースドレイ
ン領域（Ｗ）９及び第１のゲート電極部（10、11、12）
が平坦に形成されたＬＤＤ構造のＮチャネルのＭＩＳ電
界効果トランジスタが形成される。 図１４ 次いで化学気相成長により、0.8μm 程度の燐珪酸ガラ
ス（PSG ）膜13を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）をマスク
層として、ＰＳＧ膜13を異方性ドライエッチングして選
択的にコンタクトホールを開孔する。連続して通常のフ
ォトリソグラフィー技術を利用し、レジスト（図示せ
ず）をマスク層として（第１及び第２のゲート電極の接
続をとる部分のレジストのみ開孔）、第１のゲート電極
（Al）12、バリアメタル（TiN ）11、第１のゲート酸化
膜10（SiO2／Ta2O5 ）及び酸化膜２の一部を順次エッチ
ングする。次いでレジスト（図示せず）を除去する。次
いでスパッタにより、バリアメタルとなるTi、TiN 14を
順次成長する。次いで化学気相成長のブランケット法に
より全面にタングステン膜（Ｗ）を成長する。次いで化
学的機械研磨（ＣＭＰ）によりコンタクトホールに埋め
込み、プラグ（Ｗ）15を形成する。 図１ 次いでスパッタにより、バリアメタルとなるTi、TiN 16
を順次成長する。次いでスパッタにより、配線となるAl
（数％のCuを含む）17を0.8μm 程度成長する。次いで
スパッタにより、バリアメタルとなるTi、TiN 18を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、バリア
メタル（Ti／TiN ）18、Al（数％のCuを含む）17及びバ
リアメタル（Ti／TiN ）16を異方性ドライエッチングし
てAlCu配線17を形成する。なお上記製造方法において
は、一部の工程において異方性のドライエッチングによ
り埋め込み層を形成しているが、これらの工程をすべて
化学的機械研磨（ＣＭＰ）によりおこなっても差し支え
ない。
【００１２】
【発明の効果】以上説明のように本発明によれば、技術
的に難しい特殊な方法によるＳＯＩ基板形成（ＳＩＭＯ
ＸによるＳＯＩ基板形成、半導体基板の貼り合わせによ
るＳＯＩ基板形成、レ−ザー照射による再結晶ＳＯＩ基
板形成）によらず、エッチング兼酸化マスク膜（窒化膜
Si3N4 ）を利用して、半導体基板内に形成した微細なト
ンネル構造の空孔に、熱酸化膜（ＳＯＩ用酸化膜兼第２
のゲート酸化膜）を設け、且つ導電膜（第２のゲート電
極）を埋め込むことにより、微細な幅を有するＳＯＩ基
板を形成し、このＳＯＩ基板にＭＩＳ電界効果トランジ
スタを形成している。したがって、ソースドレイン領域
の低抵抗化、接合容量の低減及びコンタクト抵抗の低減
が可能である。また高誘電率のTa2O5 をゲート酸化膜と
して使用しているため、ゲート電極とＳＯＩ基板間の微
小な電流リークの改善及びゲート容量の低減も可能であ
る。さらに低抵抗な低融点金属（Al）からなるゲート電
極を形成できるため、ゲート電極配線の低抵抗化も可能
である。そのうえ完全空乏化したＳＯＩ基板を使用して
いるため、空乏層容量の除去及びサブスレッショルド特
性の改善による閾値電圧の低減も可能である。またＳＯ
Ｉ基板の上下にゲート電極を形成できるため、オフ時の
バックチャネルリークを完全に防止できるばかりでな
く、オン時において、フロントチャネルばかりでなく、
バックチャネルにも可能な限りの駆動電流を流すことが
可能である。さらに素子分離領域にほぼセルフアライン
にＭＩＳ電界効果トランジスタの各要素を微細に形成す
ることも可能である。そのうえ素子分離領域の第２の絶
縁膜、メタルソースドレイン領域及びゲート電極の上面
を段差がない連続した平坦面に形成できることにより、
極めて信頼性の高い層間絶縁膜及び配線体を形成するこ
ともできる。即ち、極めて低コストで、容易な製造プロ
セスにより、高速、低電力、高信頼且つ高集積な半導体
集積回路の形成を可能とするＭＩＳ電界効果トランジス
タを有するＳＯＩ構造の半導体装置を得ることができ
る。
的に難しい特殊な方法によるＳＯＩ基板形成（ＳＩＭＯ
ＸによるＳＯＩ基板形成、半導体基板の貼り合わせによ
るＳＯＩ基板形成、レ−ザー照射による再結晶ＳＯＩ基
板形成）によらず、エッチング兼酸化マスク膜（窒化膜
Si3N4 ）を利用して、半導体基板内に形成した微細なト
ンネル構造の空孔に、熱酸化膜（ＳＯＩ用酸化膜兼第２
のゲート酸化膜）を設け、且つ導電膜（第２のゲート電
極）を埋め込むことにより、微細な幅を有するＳＯＩ基
板を形成し、このＳＯＩ基板にＭＩＳ電界効果トランジ
スタを形成している。したがって、ソースドレイン領域
の低抵抗化、接合容量の低減及びコンタクト抵抗の低減
が可能である。また高誘電率のTa2O5 をゲート酸化膜と
して使用しているため、ゲート電極とＳＯＩ基板間の微
小な電流リークの改善及びゲート容量の低減も可能であ
る。さらに低抵抗な低融点金属（Al）からなるゲート電
極を形成できるため、ゲート電極配線の低抵抗化も可能
である。そのうえ完全空乏化したＳＯＩ基板を使用して
いるため、空乏層容量の除去及びサブスレッショルド特
性の改善による閾値電圧の低減も可能である。またＳＯ
Ｉ基板の上下にゲート電極を形成できるため、オフ時の
バックチャネルリークを完全に防止できるばかりでな
く、オン時において、フロントチャネルばかりでなく、
バックチャネルにも可能な限りの駆動電流を流すことが
可能である。さらに素子分離領域にほぼセルフアライン
にＭＩＳ電界効果トランジスタの各要素を微細に形成す
ることも可能である。そのうえ素子分離領域の第２の絶
縁膜、メタルソースドレイン領域及びゲート電極の上面
を段差がない連続した平坦面に形成できることにより、
極めて信頼性の高い層間絶縁膜及び配線体を形成するこ
ともできる。即ち、極めて低コストで、容易な製造プロ
セスにより、高速、低電力、高信頼且つ高集積な半導体
集積回路の形成を可能とするＭＩＳ電界効果トランジス
タを有するＳＯＩ構造の半導体装置を得ることができ
る。
【図１】 本発明の半導体装置における第１の実施例の
チャネル長方向の模式側断面図
チャネル長方向の模式側断面図
【図２】 本発明の半導体装置における第１の実施例の
チャネル幅方向の模式側断面図
チャネル幅方向の模式側断面図
【図３】 本発明の半導体装置における第２の実施例の
模式側断面図
模式側断面図
【図４】 本発明の半導体装置における第３の実施例の
模式側断面図
模式側断面図
【図５】 本発明の半導体装置における第４の実施例の
模式側断面図
模式側断面図
【図６】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図７】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図８】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図９】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図１０】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１１】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１２】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１３】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１４】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１５】 従来の半導体装置の模式側断面図
１ ｐ型のシリコン(Si)基板 ２ トンネル構造の空孔の内側面形成の酸化膜（ＳＯＩ
用の酸化膜兼第２のゲート酸化膜、SiO2） ３ ｐ型のＳＯＩ基板 ４ 素子分離領域形成用トレンチ及び埋め込み酸化膜
（SiO2） ５ トンネル構造の空孔埋め込み導電膜（第２のゲート
電極、polySi） ６ 酸化膜（SiO2） ７ ｎ型ソースドレイン領域 ８ ｎ+ 型ソースドレイン領域 ９ メタルソースドレイン領域（Ｗ） 10 ゲート酸化膜（SiO2／Ta2O5 ） 11 バリアメタル（TiN ） 12 ゲート電極（Al） 13 燐珪酸ガラス（PSG ）膜 14 バリアメタル（Ti／TiN ） 15 プラグ（Ｗ） 16 バリアメタル（Ti／TiN ） 17 AlCu配線 18 バリアメタル（Ti／TiN ） 19 ｎ型のシリコン基板 20 ｎ型のＳＯＩ基板 21 ｐ+ 型ソースドレイン領域 22 埋め込みサイドウオール（SiO2） 23 ゲート酸化膜（SiO2） 24 ゲート電極（polySi／ＷSi） 25 下地酸化膜（SiO2） 26 サイドウオール（SiO2） 27 不純物ブロック用酸化膜（SiO2） 28 酸化膜（SiO2） 29 窒化膜（Si3N4 ） 30 酸化膜（SiO2） 31 polySi膜 32 酸化膜（SiO2） 33 窒化膜（Si3N4 ）
用の酸化膜兼第２のゲート酸化膜、SiO2） ３ ｐ型のＳＯＩ基板 ４ 素子分離領域形成用トレンチ及び埋め込み酸化膜
（SiO2） ５ トンネル構造の空孔埋め込み導電膜（第２のゲート
電極、polySi） ６ 酸化膜（SiO2） ７ ｎ型ソースドレイン領域 ８ ｎ+ 型ソースドレイン領域 ９ メタルソースドレイン領域（Ｗ） 10 ゲート酸化膜（SiO2／Ta2O5 ） 11 バリアメタル（TiN ） 12 ゲート電極（Al） 13 燐珪酸ガラス（PSG ）膜 14 バリアメタル（Ti／TiN ） 15 プラグ（Ｗ） 16 バリアメタル（Ti／TiN ） 17 AlCu配線 18 バリアメタル（Ti／TiN ） 19 ｎ型のシリコン基板 20 ｎ型のＳＯＩ基板 21 ｐ+ 型ソースドレイン領域 22 埋め込みサイドウオール（SiO2） 23 ゲート酸化膜（SiO2） 24 ゲート電極（polySi／ＷSi） 25 下地酸化膜（SiO2） 26 サイドウオール（SiO2） 27 不純物ブロック用酸化膜（SiO2） 28 酸化膜（SiO2） 29 窒化膜（Si3N4 ） 30 酸化膜（SiO2） 31 polySi膜 32 酸化膜（SiO2） 33 窒化膜（Si3N4 ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA34 AA44 AA79 BA01 CA17 DA23 DA25 5F110 AA02 AA03 AA07 DD05 DD13 EE01 EE03 EE05 EE09 EE14 EE30 EE33 EE44 EE45 FF01 FF02 FF09 GG02 GG12 HJ01 HJ14 HJ22 HL01 HL03 HL04 HL06 HL11 HL23 HM02 HM13 HM15 NN04 NN25 NN35 NN62 QQ04 QQ19
Claims (5)
- 【請求項１】半導体基板と、前記半導体基板内に設けら
れたトンネル構造の空孔と、前記トンネル構造の空孔の
内側面に設けられた第１の絶縁膜と、前記第１の絶縁膜
を介して前記トンネル構造の空孔に埋め込まれた導電膜
と、前記導電膜の残りの両端に設けられた第２の絶縁膜
と、前記第１の絶縁膜上に設けられた前記半導体基板の
上層部からなる半導体層（ＳＯＩ基板）と、前記半導体
層（ＳＯＩ基板）を島状に分離するトレンチと、前記ト
レンチに埋め込まれた第３の絶縁膜と、前記半導体層
（ＳＯＩ基板）に設けられたＭＩＳ電界効果トランジス
タとを具備してなることを特徴とする半導体装置。 - 【請求項２】前記ＭＩＳ電界効果トランジスタは、前記
半導体層（ＳＯＩ基板）の直上に第１のゲート絶縁膜を
介して設けられた第１のゲート電極と、前記半導体層
（ＳＯＩ基板）の対向する２側面に設けられた不純物拡
散層のソースドレイン領域と、前記不純物拡散層のソー
スドレイン領域に接し、前記半導体層（ＳＯＩ基板）の
両端に設けられたメタルソースドレイン領域と、前記半
導体層（ＳＯＩ基板）の直下に第２のゲート絶縁膜（前
記第１の絶縁膜の一部）を介して設けられた第２のゲー
ト電極（前記導電膜）とにより構成されていることを特
徴とする特許請求の範囲請求項１記載の半導体装置。 - 【請求項３】前記第１及び第２のゲート電極に同電圧が
印加されていることを特徴とする特許請求の範囲請求項
１及び請求項２記載の半導体装置。 - 【請求項４】前記トンネル構造の空孔に前記第１の絶縁
膜のみが埋め込まれていることを特徴とする特許請求の
範囲請求項１及び請求項２記載の半導体装置。 - 【請求項５】半導体基板に第１のエッチング兼酸化マス
ク層を形成する工程と、前記第１のエッチング兼酸化マ
スク層及び前記半導体基板に選択的に開孔部を形成する
工程と、前記開孔部の側壁に第２のエッチング兼酸化マ
スク層を形成する工程と、前記第１及び第２のエッチン
グ兼酸化マスク層により前記開孔部の半導体基板を等方
性エッチングし、少なくとも近接した前記開孔部間にト
ンネル構造の空孔を形成する工程と、前記第１及び第２
のエッチング兼酸化マスク層により選択酸化し、 前記
トンネル構造の空孔の内側面及び開孔部の半導体基板に
酸化膜を形成する工程と、前記トンネル構造の空孔に前
記酸化膜を介して導電膜を埋め込む工程と、前記導電膜
の残りの両端に酸化膜を形成する工程と、前記導電膜及
び酸化膜が充填された前記トンネル構造の空孔上にＳＯ
Ｉ基板を形成する工程と、前記ＳＯＩ基板にＭＩＳ電界
効果トランジスタを形成する工程とが含まれてなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240650A JP2002057337A (ja) | 2000-08-09 | 2000-08-09 | 半導体装置及びその製造方法 |
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|---|---|---|---|
| JP2000240650A JP2002057337A (ja) | 2000-08-09 | 2000-08-09 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002057337A true JP2002057337A (ja) | 2002-02-22 |
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|---|---|---|---|
| JP2000240650A Pending JP2002057337A (ja) | 2000-08-09 | 2000-08-09 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2002057337A (ja) |
-
2000
- 2000-08-09 JP JP2000240650A patent/JP2002057337A/ja active Pending
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