JP2002057337A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002057337A JP2002057337A JP2000240650A JP2000240650A JP2002057337A JP 2002057337 A JP2002057337 A JP 2002057337A JP 2000240650 A JP2000240650 A JP 2000240650A JP 2000240650 A JP2000240650 A JP 2000240650A JP 2002057337 A JP2002057337 A JP 2002057337A
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Abstract
(57)【要約】
【目的】バルクウエハーを用いて、容易なプロセスによ
りSOI構造の半導体装置を形成すること。 【構成】p型のシリコン基板1の内部に設けられたトン
ネル構造の空孔の上面及び底面に酸化膜2(SOI用の
酸化膜兼第2のゲート酸化膜)を設け、この酸化膜を介
して導電膜5(第2のゲート電極)を埋め込んだトンネ
ル構造の空孔上に設けられたシリコン基板の上層部から
なるSOI基板3の対向する2側面に接して一対のメタ
ルソースドレイン領域9を設け、メタルソースドレイン
領域との接触部のSOI基板に一対の高濃度のソースド
レイン領域を設け、この高濃度のソースドレイン領域に
接して一対の低濃度のソースドレイン領域を設け、メタ
ルソースドレイン領域間のSOI基板上及びメタルソー
スドレイン領域の側壁に第1のゲート酸化膜10を設け、
この第1のゲート酸化膜を介してバリアメタル11を有す
る第1のゲート電極12を埋め込み、周囲を酸化膜が埋め
込まれた素子分離領域形成用トレンチ4によって絶縁分
離されている構造に形成されたSOI構造の半導体装
置。
りSOI構造の半導体装置を形成すること。 【構成】p型のシリコン基板1の内部に設けられたトン
ネル構造の空孔の上面及び底面に酸化膜2(SOI用の
酸化膜兼第2のゲート酸化膜)を設け、この酸化膜を介
して導電膜5(第2のゲート電極)を埋め込んだトンネ
ル構造の空孔上に設けられたシリコン基板の上層部から
なるSOI基板3の対向する2側面に接して一対のメタ
ルソースドレイン領域9を設け、メタルソースドレイン
領域との接触部のSOI基板に一対の高濃度のソースド
レイン領域を設け、この高濃度のソースドレイン領域に
接して一対の低濃度のソースドレイン領域を設け、メタ
ルソースドレイン領域間のSOI基板上及びメタルソー
スドレイン領域の側壁に第1のゲート酸化膜10を設け、
この第1のゲート酸化膜を介してバリアメタル11を有す
る第1のゲート電極12を埋め込み、周囲を酸化膜が埋め
込まれた素子分離領域形成用トレンチ4によって絶縁分
離されている構造に形成されたSOI構造の半導体装
置。
Description
【0001】
【産業上の利用分野】本発明はSOI構造の半導体集積
回路に係り、特に半導体基板(バルクウエハー)に、容
易な製造プロセスにより、低コストなSOI基板を形成
し、このSOI基板に、高速、低電力、高信頼且つ高集
積なショートチャネルのMIS電界効果トランジスタを
含む半導体装置を形成することに関する。従来、SOI
構造の半導体装置に関しては、通常の半導体基板に絶縁
膜を介して多結晶シリコン層を成長させ、この多結晶シ
リコン層をレーザーアニールにより単結晶化させる試み
がなされていたが、結晶の面方位が均一で、結晶粒界の
影響を受けない単結晶を得ることが技術的に極めて困難
で実用化に至っていない。そこで、近年、均一な単結晶
を持つ半導体基板を酸化膜を介して別の半導体基板に貼
り合わせる、いわゆる貼り合わせSOIウエハーを使用
した半導体集積回路が実用化され始めつつあるが、2枚
の半導体基板を使用すること及び完全空乏化するために
極めて薄いSOI基板を形成しなければならないこと等
から歩留りが悪く、市販されている貼り合わせSOIウ
エハーは極めてコスト高であるという欠点がある。また
通常の半導体基板(バルクウエハー)に酸素イオンを注
入して高温の熱処理によりバルクウエハー内部に酸化膜
を形成する、いわゆるSIMOX法によるSOI基板の
形成においては、高価な高ドーズイオン注入マシン購入
及び長時間の製造工程によるコスト高及び大口径ウエハ
ーの使用における特性の不安定性の問題等の欠点があっ
た。現状では、コスト高の問題を無視して、極めて高速
化及び低電力化を要する携帯機器やアナログ/デジタル
混載のシステムLSI用に限り実用化しており、いずれ
もSOIウエハーを使用して慣例的なサイドウオールを
利用したLDD構造のショートチャネルのMIS電界効
果トランジスタを周囲を絶縁膜で分離されたSOI基板
に形成したもので、接合容量、空乏層容量、閾値電圧等
を低減することにより高速化及び低電力化を計ったもの
であるが、一方薄膜のSOI基板に形成するためソース
ドレイン領域のコンタクト抵抗が増大すること及び各要
素の抵抗の低減がなされていないこと等から微細化を計
っている割には高速化が達成されていないという欠点が
あった。また、SOI基板下の導電体(半導体基板又は
下層配線)にゲート電極に印加される電圧と異なる電圧
が印加された場合、SOI基板底部に生ずる微小なバッ
クチャネルリークを防止できなかったことによる高信頼
性が達成されていないという欠点もあった。そこで、低
コストで、しかも容易なプロセスによりSOI構造が形
成でき、さらなる微細化が可能で、コンタクト抵抗を含
む各要素の抵抗を低減でき、より高速化が達成でき、し
かもバックチャネルリークを防止できるSOI構造の半
導体装置を形成できる手段が要望されている。
回路に係り、特に半導体基板(バルクウエハー)に、容
易な製造プロセスにより、低コストなSOI基板を形成
し、このSOI基板に、高速、低電力、高信頼且つ高集
積なショートチャネルのMIS電界効果トランジスタを
含む半導体装置を形成することに関する。従来、SOI
構造の半導体装置に関しては、通常の半導体基板に絶縁
膜を介して多結晶シリコン層を成長させ、この多結晶シ
リコン層をレーザーアニールにより単結晶化させる試み
がなされていたが、結晶の面方位が均一で、結晶粒界の
影響を受けない単結晶を得ることが技術的に極めて困難
で実用化に至っていない。そこで、近年、均一な単結晶
を持つ半導体基板を酸化膜を介して別の半導体基板に貼
り合わせる、いわゆる貼り合わせSOIウエハーを使用
した半導体集積回路が実用化され始めつつあるが、2枚
の半導体基板を使用すること及び完全空乏化するために
極めて薄いSOI基板を形成しなければならないこと等
から歩留りが悪く、市販されている貼り合わせSOIウ
エハーは極めてコスト高であるという欠点がある。また
通常の半導体基板(バルクウエハー)に酸素イオンを注
入して高温の熱処理によりバルクウエハー内部に酸化膜
を形成する、いわゆるSIMOX法によるSOI基板の
形成においては、高価な高ドーズイオン注入マシン購入
及び長時間の製造工程によるコスト高及び大口径ウエハ
ーの使用における特性の不安定性の問題等の欠点があっ
た。現状では、コスト高の問題を無視して、極めて高速
化及び低電力化を要する携帯機器やアナログ/デジタル
混載のシステムLSI用に限り実用化しており、いずれ
もSOIウエハーを使用して慣例的なサイドウオールを
利用したLDD構造のショートチャネルのMIS電界効
果トランジスタを周囲を絶縁膜で分離されたSOI基板
に形成したもので、接合容量、空乏層容量、閾値電圧等
を低減することにより高速化及び低電力化を計ったもの
であるが、一方薄膜のSOI基板に形成するためソース
ドレイン領域のコンタクト抵抗が増大すること及び各要
素の抵抗の低減がなされていないこと等から微細化を計
っている割には高速化が達成されていないという欠点が
あった。また、SOI基板下の導電体(半導体基板又は
下層配線)にゲート電極に印加される電圧と異なる電圧
が印加された場合、SOI基板底部に生ずる微小なバッ
クチャネルリークを防止できなかったことによる高信頼
性が達成されていないという欠点もあった。そこで、低
コストで、しかも容易なプロセスによりSOI構造が形
成でき、さらなる微細化が可能で、コンタクト抵抗を含
む各要素の抵抗を低減でき、より高速化が達成でき、し
かもバックチャネルリークを防止できるSOI構造の半
導体装置を形成できる手段が要望されている。
【0002】
【従来の技術】図15は従来の半導体装置の模式側断面
図で、貼り合わせSOIウエハーを使用して形成したS
OI構造のNチャネルのMIS電界効果トランジスタを
含む半導体集積回路の一部を示しており、51はp型の第
1のシリコン基板、52は貼り合わせ用酸化膜、53はp型
の第2のシリコン基板(SOI基板)、54は素子分離領
域形成用トレンチ及び埋め込み酸化膜、55はn型ソース
ドレイン領域、56はn+型ソースドレイン領域、57はゲ
ート酸化膜(SiO2)、58はゲート電極、59は下地酸化
膜、60はサイドウオール(SiO2)、61は不純物ブロック
用酸化膜、62はBPSG膜、63はバリアメタル(Ti/Ti
N )、64はプラグ(W)、65はバリアメタル(Ti/TiN
)、66はAlCu配線、67はバリアメタル(Ti/TiN )を
示している。同図においては、p型の第1のシリコン基
板51上に酸化膜52を介して貼り合わせられ、素子分離領
域形成用トレンチ及び埋め込み酸化膜54により島状に絶
縁分離された薄膜のp型の第2のシリコン基板(SOI
基板)53が形成され、このp型の第2のシリコン基板
(SOI基板)53にはNチャネルのLDD構造のMIS
電界効果トランジスタが形成されている。したがって、
周囲を絶縁膜で囲まれたソースドレイン領域を形成でき
ることによる接合容量の低減、SOI基板を完全空乏化
できることによる空乏層容量の低減及びサブスレッショ
ルド特性を改善できることによる閾値電圧の低減、SO
I基板へのコンタクト領域の除去等により通常のバルク
ウエハーに形成するMIS電界効果トランジスタからな
る半導体集積回路に比較し、高速化、低電力化及び高集
積化が可能となる。しかし薄膜のSOI基板に形成する
ため、ソースドレイン領域のコンタクト抵抗が増大する
こと及び各要素の抵抗の低減がなされていないこと等か
ら微細化を計っている割りには高速化が達成されていな
いという欠点があった。また、SOI基板下の導電体
(半導体基板又は下層配線)にゲート電極に印加される
電圧と異なる電圧が印加された場合、SOI基板底部に
生ずる微小なバックチャネルリークを防止できなかった
ことによる高信頼性が達成されていないという欠点もあ
った。さらに、このようなSOI構造をつくるために、
市販されている貼り合わせSOIウエハーを購入しなけ
ればならず、ウエハーメーカーの低コスト化技術に頼っ
たとしても、量産段階においてバルクウエハーの3倍〜
5倍程度と極めてコスト高であるという欠点があった。
またSOI構造をつくる別の手段として、バルクウエハ
ーを利用し、酸素イオンを注入して高温の熱処理により
バルクウエハー内部に酸化膜を形成する、いわゆるSI
MOX法によるSOI基板の形成を使用しても、極めて
高価な高ドーズのイオン注入マシンを購入しなければな
らないこと及び高ドーズ量の酸素をイオン注入するため
に長時間の製造工程を要することによるコスト高の問
題、あるいは10インチ〜12インチの大口径ウエハーの使
用における酸素イオン注入による結晶欠陥の修復による
特性の不安定性等の欠点があった。
図で、貼り合わせSOIウエハーを使用して形成したS
OI構造のNチャネルのMIS電界効果トランジスタを
含む半導体集積回路の一部を示しており、51はp型の第
1のシリコン基板、52は貼り合わせ用酸化膜、53はp型
の第2のシリコン基板(SOI基板)、54は素子分離領
域形成用トレンチ及び埋め込み酸化膜、55はn型ソース
ドレイン領域、56はn+型ソースドレイン領域、57はゲ
ート酸化膜(SiO2)、58はゲート電極、59は下地酸化
膜、60はサイドウオール(SiO2)、61は不純物ブロック
用酸化膜、62はBPSG膜、63はバリアメタル(Ti/Ti
N )、64はプラグ(W)、65はバリアメタル(Ti/TiN
)、66はAlCu配線、67はバリアメタル(Ti/TiN )を
示している。同図においては、p型の第1のシリコン基
板51上に酸化膜52を介して貼り合わせられ、素子分離領
域形成用トレンチ及び埋め込み酸化膜54により島状に絶
縁分離された薄膜のp型の第2のシリコン基板(SOI
基板)53が形成され、このp型の第2のシリコン基板
(SOI基板)53にはNチャネルのLDD構造のMIS
電界効果トランジスタが形成されている。したがって、
周囲を絶縁膜で囲まれたソースドレイン領域を形成でき
ることによる接合容量の低減、SOI基板を完全空乏化
できることによる空乏層容量の低減及びサブスレッショ
ルド特性を改善できることによる閾値電圧の低減、SO
I基板へのコンタクト領域の除去等により通常のバルク
ウエハーに形成するMIS電界効果トランジスタからな
る半導体集積回路に比較し、高速化、低電力化及び高集
積化が可能となる。しかし薄膜のSOI基板に形成する
ため、ソースドレイン領域のコンタクト抵抗が増大する
こと及び各要素の抵抗の低減がなされていないこと等か
ら微細化を計っている割りには高速化が達成されていな
いという欠点があった。また、SOI基板下の導電体
(半導体基板又は下層配線)にゲート電極に印加される
電圧と異なる電圧が印加された場合、SOI基板底部に
生ずる微小なバックチャネルリークを防止できなかった
ことによる高信頼性が達成されていないという欠点もあ
った。さらに、このようなSOI構造をつくるために、
市販されている貼り合わせSOIウエハーを購入しなけ
ればならず、ウエハーメーカーの低コスト化技術に頼っ
たとしても、量産段階においてバルクウエハーの3倍〜
5倍程度と極めてコスト高であるという欠点があった。
またSOI構造をつくる別の手段として、バルクウエハ
ーを利用し、酸素イオンを注入して高温の熱処理により
バルクウエハー内部に酸化膜を形成する、いわゆるSI
MOX法によるSOI基板の形成を使用しても、極めて
高価な高ドーズのイオン注入マシンを購入しなければな
らないこと及び高ドーズ量の酸素をイオン注入するため
に長時間の製造工程を要することによるコスト高の問
題、あるいは10インチ〜12インチの大口径ウエハーの使
用における酸素イオン注入による結晶欠陥の修復による
特性の不安定性等の欠点があった。
【0003】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、従来例に示されるように、高速性を改善し
た半導体装置を得るためには完全空乏化させた薄膜のS
OI基板が必要とされ、この薄膜化されたSOI基板に
ソースドレイン領域を形成するため、プラグ形成用の層
間絶縁膜のエッチングの際、ソースドレイン領域を形成
しているSOI基板がオーバーエッチングされることは
避けられず、プラグとのコンタクトは取れるもののソー
スドレイン領域のコンタクト抵抗が増大してしまうこ
と、また容量の低減はできるものの薄層のソースドレイ
ン領域の抵抗及びゲート電極の抵抗が低減できないこと
等により微細化している割には高速化が達成できなかっ
たこと、CーMOSを形成する場合またはSOI基板下
にゲート電極に印加される電圧と異なる電圧が印加され
る下層配線が存在する場合、バックチャネルリークを防
止できないことによる高信頼性が得られなかったこと、
SOI構造を形成するために、貼り合わせSOIウエハ
ーを使用しても、あるいはSIMOX法によりSOI基
板を形成しても、現状の技術においてはかなりのコスト
高になるため、付加価値の高い特殊用途の製品にしか使
用できず、廉価な汎用品に適用できる技術に乏しかった
ことである。
する課題は、従来例に示されるように、高速性を改善し
た半導体装置を得るためには完全空乏化させた薄膜のS
OI基板が必要とされ、この薄膜化されたSOI基板に
ソースドレイン領域を形成するため、プラグ形成用の層
間絶縁膜のエッチングの際、ソースドレイン領域を形成
しているSOI基板がオーバーエッチングされることは
避けられず、プラグとのコンタクトは取れるもののソー
スドレイン領域のコンタクト抵抗が増大してしまうこ
と、また容量の低減はできるものの薄層のソースドレイ
ン領域の抵抗及びゲート電極の抵抗が低減できないこと
等により微細化している割には高速化が達成できなかっ
たこと、CーMOSを形成する場合またはSOI基板下
にゲート電極に印加される電圧と異なる電圧が印加され
る下層配線が存在する場合、バックチャネルリークを防
止できないことによる高信頼性が得られなかったこと、
SOI構造を形成するために、貼り合わせSOIウエハ
ーを使用しても、あるいはSIMOX法によりSOI基
板を形成しても、現状の技術においてはかなりのコスト
高になるため、付加価値の高い特殊用途の製品にしか使
用できず、廉価な汎用品に適用できる技術に乏しかった
ことである。
【0004】
【課題を解決するための手段】上記課題は、半導体基板
と、前記半導体基板内に設けられたトンネル構造の空孔
と、前記トンネル構造の空孔の内側面に設けられた第1
の絶縁膜と、前記第1の絶縁膜を介して前記トンネル構
造の空孔に埋め込まれた導電膜と、前記導電膜の残りの
両端に設けられた第2の絶縁膜と、前記第1の絶縁膜上
に設けられた前記半導体基板の上層部からなる半導体層
(SOI基板)と、前記SOI基板を島状に分離するト
レンチと、前記トレンチに埋め込まれた第3の絶縁膜
と、前記SOI基板に設けられたMIS電界効果トラン
ジスタとを具備し、特に前記MIS電界効果トランジス
タが、前記SOI基板の直上に第1のゲート絶縁膜を介
して設けられた第1のゲート電極と、前記SOI基板の
対向する2側面に設けられた不純物拡散層のソースドレ
イン領域と、前記不純物拡散層のソースドレイン領域に
接し、前記SOI基板の両端に設けられたメタルソース
ドレイン領域と、前記SOI基板の直下に第2のゲート
絶縁膜(前記第1の絶縁膜の一部)を介して設けられた
第2のゲート電極(前記導電膜)とにより構成されてい
る本発明の半導体装置によって解決される。
と、前記半導体基板内に設けられたトンネル構造の空孔
と、前記トンネル構造の空孔の内側面に設けられた第1
の絶縁膜と、前記第1の絶縁膜を介して前記トンネル構
造の空孔に埋め込まれた導電膜と、前記導電膜の残りの
両端に設けられた第2の絶縁膜と、前記第1の絶縁膜上
に設けられた前記半導体基板の上層部からなる半導体層
(SOI基板)と、前記SOI基板を島状に分離するト
レンチと、前記トレンチに埋め込まれた第3の絶縁膜
と、前記SOI基板に設けられたMIS電界効果トラン
ジスタとを具備し、特に前記MIS電界効果トランジス
タが、前記SOI基板の直上に第1のゲート絶縁膜を介
して設けられた第1のゲート電極と、前記SOI基板の
対向する2側面に設けられた不純物拡散層のソースドレ
イン領域と、前記不純物拡散層のソースドレイン領域に
接し、前記SOI基板の両端に設けられたメタルソース
ドレイン領域と、前記SOI基板の直下に第2のゲート
絶縁膜(前記第1の絶縁膜の一部)を介して設けられた
第2のゲート電極(前記導電膜)とにより構成されてい
る本発明の半導体装置によって解決される。
【0005】
【作 用】即ち、本発明の半導体装置においては、シ
リコン基板に設けられた一対の開孔部の底部に開孔部間
を連結するトンネル構造の空孔が設けられ、この空孔の
上面及び底面且つ開孔部の底面に第1の酸化膜(SOI
用の酸化膜兼第2のゲート酸化膜)が設けられ、この空
孔に第1の酸化膜を介して導電膜(第2のゲート電極)
が埋め込まれ、導電膜の残りの両端に第2の酸化膜が設
けられ、空孔の上面の第1の酸化膜(第2のゲート酸化
膜)の直上にシリコン基板の上層部からなるSOI基板
が設けられ、このSOI基板の対向する2側面にそれぞ
れ不純物拡散層のソースドレイン領域が設けられ、不純
物拡散層のソースドレイン領域に接して、一対の開孔部
を埋め込んだメタルソースドレイン領域が設けられ、S
OI基板の上面及び対向するメタルソースドレイン領域
の上部側面には第1のゲート酸化膜を介してバリアメタ
ルを有するゲート電極が平坦に埋め込まれ、第1及び第
2のゲート電極はバリアメタル及びプラグにより接続さ
れ、同電圧が印加されており、周囲を素子分離領域形成
用トレンチ及び埋め込み酸化膜によって完全に絶縁分離
されている構造を有するMIS電界効果トランジスタが
形成されている。したがって、通常の半導体基板(バル
クウエハー)内部に等方性エッチング及び選択酸化(形
成の詳細は製造方法で記載する)により形成した酸化膜
上に半導体基板の上層部からなる薄膜の完全空乏型のS
OI基板を容易に形成できるため、極めて低コストのS
OI型半導体集積回路の形成が可能である。また、SO
I基板にはチャネル領域、低濃度のソースドレイン領域
及び極めて微小な高濃度のソースドレイン領域のみを形
成し、大部分のソースドレイン領域を不純物領域ではな
く導電膜で形成できるため、接合容量の低減(ほとんど
零)及びソースドレイン領域の抵抗の低減が可能であ
り、さらに厚膜のメタルソースドレイン領域(W)で配
線体との接続がとれるため、コンタクト抵抗の低減も可
能である。さらに高誘電率を有するTa2O5 をゲート酸化
膜として使用できるためゲート酸化膜の厚膜化が可能
で、ゲート電極とSOI基板間の微小な電流リークの改
善及びゲート容量の低減も可能である。そのうえ不純物
領域の活性化に高温の熱処理が必要なソースドレイン領
域をゲート電極の形成前にセルフアラインで形成できる
ことにより、低抵抗な低融点金属(Al)からなるゲート
電極を形成できるため、ゲート電極配線の低抵抗化も可
能である。またSOI基板の上下にゲート電極を形成で
きるため、オフ時のバックチャネルリークを完全に防止
できるばかりでなく、オン時において、フロントチャネ
ルばかりでなく、バックチャネルにも可能な限りの駆動
電流を流すことが可能で、高信頼性及び高速化が達成で
きる。さらに素子分離領域に整合して、ほぼセルフアラ
インに各要素(SOI用酸化膜兼第2のゲート酸化膜、
第2のゲート電極、SOI基板、低濃度及び高濃度の不
純物ソースドレイン領域、メタルソースドレイン領域、
第1のゲート酸化膜及び第1のゲート電極)を形成する
こともできる。そのうえ素子分離領域の埋め込み酸化
膜、メタルソースドレイン領域及びゲート電極の上面を
段差がない連続した平坦面に形成できることにより、極
めて信頼性の高い層間絶縁膜及び配線体を形成すること
もできる。即ち、極めて低コストで、容易な製造プロセ
スにより、高速、低電力、高信頼且つ高集積な半導体集
積回路の形成を可能とするMIS電界効果トランジスタ
を有するSOI構造の半導体装置を得ることができる。
リコン基板に設けられた一対の開孔部の底部に開孔部間
を連結するトンネル構造の空孔が設けられ、この空孔の
上面及び底面且つ開孔部の底面に第1の酸化膜(SOI
用の酸化膜兼第2のゲート酸化膜)が設けられ、この空
孔に第1の酸化膜を介して導電膜(第2のゲート電極)
が埋め込まれ、導電膜の残りの両端に第2の酸化膜が設
けられ、空孔の上面の第1の酸化膜(第2のゲート酸化
膜)の直上にシリコン基板の上層部からなるSOI基板
が設けられ、このSOI基板の対向する2側面にそれぞ
れ不純物拡散層のソースドレイン領域が設けられ、不純
物拡散層のソースドレイン領域に接して、一対の開孔部
を埋め込んだメタルソースドレイン領域が設けられ、S
OI基板の上面及び対向するメタルソースドレイン領域
の上部側面には第1のゲート酸化膜を介してバリアメタ
ルを有するゲート電極が平坦に埋め込まれ、第1及び第
2のゲート電極はバリアメタル及びプラグにより接続さ
れ、同電圧が印加されており、周囲を素子分離領域形成
用トレンチ及び埋め込み酸化膜によって完全に絶縁分離
されている構造を有するMIS電界効果トランジスタが
形成されている。したがって、通常の半導体基板(バル
クウエハー)内部に等方性エッチング及び選択酸化(形
成の詳細は製造方法で記載する)により形成した酸化膜
上に半導体基板の上層部からなる薄膜の完全空乏型のS
OI基板を容易に形成できるため、極めて低コストのS
OI型半導体集積回路の形成が可能である。また、SO
I基板にはチャネル領域、低濃度のソースドレイン領域
及び極めて微小な高濃度のソースドレイン領域のみを形
成し、大部分のソースドレイン領域を不純物領域ではな
く導電膜で形成できるため、接合容量の低減(ほとんど
零)及びソースドレイン領域の抵抗の低減が可能であ
り、さらに厚膜のメタルソースドレイン領域(W)で配
線体との接続がとれるため、コンタクト抵抗の低減も可
能である。さらに高誘電率を有するTa2O5 をゲート酸化
膜として使用できるためゲート酸化膜の厚膜化が可能
で、ゲート電極とSOI基板間の微小な電流リークの改
善及びゲート容量の低減も可能である。そのうえ不純物
領域の活性化に高温の熱処理が必要なソースドレイン領
域をゲート電極の形成前にセルフアラインで形成できる
ことにより、低抵抗な低融点金属(Al)からなるゲート
電極を形成できるため、ゲート電極配線の低抵抗化も可
能である。またSOI基板の上下にゲート電極を形成で
きるため、オフ時のバックチャネルリークを完全に防止
できるばかりでなく、オン時において、フロントチャネ
ルばかりでなく、バックチャネルにも可能な限りの駆動
電流を流すことが可能で、高信頼性及び高速化が達成で
きる。さらに素子分離領域に整合して、ほぼセルフアラ
インに各要素(SOI用酸化膜兼第2のゲート酸化膜、
第2のゲート電極、SOI基板、低濃度及び高濃度の不
純物ソースドレイン領域、メタルソースドレイン領域、
第1のゲート酸化膜及び第1のゲート電極)を形成する
こともできる。そのうえ素子分離領域の埋め込み酸化
膜、メタルソースドレイン領域及びゲート電極の上面を
段差がない連続した平坦面に形成できることにより、極
めて信頼性の高い層間絶縁膜及び配線体を形成すること
もできる。即ち、極めて低コストで、容易な製造プロセ
スにより、高速、低電力、高信頼且つ高集積な半導体集
積回路の形成を可能とするMIS電界効果トランジスタ
を有するSOI構造の半導体装置を得ることができる。
【0006】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図1は本発明の半導体装置における第1の実施
例のチャネル長方向の模式側断面図、図2は本発明の半
導体装置における第1の実施例のチャネル幅方向の模式
側断面図、図3は本発明の半導体装置における第2の実
施例の模式側断面図、図4は本発明の半導体装置におけ
る第3の実施例の模式側断面図、図5は本発明の半導体
装置における第4の実施例の模式側断面図、図6〜図1
4は本発明の半導体装置における製造方法の一実施例の
工程断面図である。全図を通じ同一対象物は同一符号で
示す。ただし、符号は主要な絶縁膜にのみ斜線により記
載する。図1及び図2は本発明の半導体装置における第
1の実施例の模式側断面図(図1はチャネル長方向、図
2はチャネル幅方向)で、通常のp型シリコン基板(バ
ルクウエハー)を使用して形成したSOI構造のショー
トチャネルのNチャネルのMIS電界効果トランジスタ
を含む半導体集積回路の一部を示しており、1は1015cm
-3程度のp型のシリコン基板、2は100nm 程度の膜厚の
トンネル構造の空孔の内側面形成の酸化膜(SOI用の
酸化膜兼第2のゲート酸化膜、SiO2)、3は厚さ0.1μm
程度のp型の半導体層(p型のSOI基板)、4は素
子分離領域形成用トレンチ及び埋め込み酸化膜(Si
O2)、5はトンネル構造の空孔埋め込み導電膜(第2の
ゲート電極、polySi)、6は50nm程度の膜厚の酸化膜
(SiO2)、7は1017cm-3程度のn型ソースドレイン領
域、8は1020cm-3程度のn+ 型ソースドレイン領域、9
は厚さ0.6μm 程度のメタルソースドレイン領域
(W)、10は15nm程度の第1のゲート酸化膜(SiO2/Ta
2O5 )、11は20nm程度のバリアメタル(TiN )、12はゲ
ート長0.2 μm程度の第1のゲート電極(Al)、13は0.8
μm 程度の燐珪酸ガラス(PSG )膜、14は50nm程度のバ
リアメタル(Ti/TiN )、15はプラグ(W)、16は50nm
程度のバリアメタル(Ti/TiN )、17は0.8μm 程度のA
lCu配線、18は50nm程度のバリアメタル(Ti/TiN )を
示している。同図においては、p型のシリコン基板1に
設けられた一対の開孔部の底部に開孔部間を連結するト
ンネル構造の空孔が設けられ、この空孔の上面及び底面
且つ開孔部の底面に第1の酸化膜(SOI用の酸化膜兼
第2のゲート酸化膜、SiO2)2が設けられ、この空孔に
第1の酸化膜2を介して導電膜(第2のゲート電極、po
lySi)5が埋め込まれ、導電膜5の残りの両端に第2の
酸化膜(SiO2)6が設けられ、空孔の上面の第1の酸化
膜(第2のゲート酸化膜)2の直上にp型のシリコン基
板1の上層部からなるp型のSOI基板3が設けられ、
このp型のSOI基板の対向する2側面にそれぞれn+
型及びn型ソースドレイン領域(8、7)が設けられ、
n+ 型ソースドレイン領域8に接して、一対の開孔部を
埋め込んだメタルソースドレイン領域9が設けられ、p
型のSOI基板3の上面及び対向するメタルソースドレ
イン領域9の上部側面には第1のゲート酸化膜(SiO2/
Ta 2O5 )10を介してバリアメタル(TiN )11を有するゲ
ート電極(Al)12が平坦に埋め込まれ、第1及び第2の
ゲート電極(12、5)はバリアメタル(Ti/TiN )14及
びプラグ(W)15により接続され、同電圧が印加されて
おり、周囲を素子分離領域形成用トレンチ及び埋め込み
酸化膜(SiO2)4によって完全に絶縁分離されている構
造を有するNチャネルのMIS電界効果トランジスタが
形成されている。同図においては、トンネル構造の空孔
は幅0.3μm 程度と極めて微細であり、トンネル構造の
空孔の口径より開孔部の口径を大きく形成すれば、導電
膜5を完全に埋め込むことが可能である。したがって、
通常の半導体基板(バルクウエハー)内部に等方性エッ
チング及び選択酸化(形成の詳細は製造方法で記載す
る)により形成した酸化膜上に半導体基板の上層部から
なる薄膜の完全空乏型のSOI基板を容易に形成できる
ため、極めて低コストのSOI型半導体集積回路の形成
が可能である。また、SOI基板にはチャネル領域、低
濃度のソースドレイン領域及び極めて微小な高濃度のソ
ースドレイン領域のみを形成し、大部分のソースドレイ
ン領域を不純物領域ではなく導電膜で形成できるため、
接合容量の低減(ほとんど零)及びソースドレイン領域
の抵抗の低減が可能であり、さらに厚膜のメタルソース
ドレイン領域(W)で配線体との接続がとれるため、コ
ンタクト抵抗の低減も可能である。さらに高誘電率を有
するTa2O5 をゲート酸化膜として使用できるためゲート
酸化膜の厚膜化が可能で、ゲート電極とSOI基板間の
微小な電流リークの改善及びゲート容量の低減も可能で
ある。そのうえ不純物領域の活性化に高温の熱処理が必
要なソースドレイン領域をゲート電極の形成前にセルフ
アラインで形成できることにより、低抵抗な低融点金属
(Al)からなるゲート電極を形成できるため、ゲート電
極配線の低抵抗化も可能である。またSOI基板の上下
にゲート電極を形成できるため、オフ時のバックチャネ
ルリークを完全に防止できるばかりでなく、オン時にお
いて、フロントチャネルばかりでなく、バックチャネル
にも可能な限りの駆動電流を流すことが可能で、高信頼
性及び高速化が達成できる。さらに素子分離領域に整合
して、ほぼセルフアラインに各要素(SOI用酸化膜兼
第2のゲート酸化膜、第2のゲート電極、SOI基板、
低濃度及び高濃度の不純物ソースドレイン領域、メタル
ソースドレイン領域、第1のゲート酸化膜及び第1のゲ
ート電極)を形成することもできる。そのうえ素子分離
領域の埋め込み酸化膜、メタルソースドレイン領域及び
ゲート電極の上面を段差がない連続した平坦面に形成で
きることにより、極めて信頼性の高い層間絶縁膜及び配
線体を形成することもできる。この結果、極めて低コス
トで、容易な製造プロセスにより、高速、低電力、高信
頼及び高集積を併せ持つMIS電界効果トランジスタを
有するSOI構造の半導体装置を得ることができる。な
お、第1の実施例においては、ホットエレクトロン効果
を改善するための低濃度の不純物領域をドレイン側及び
ソ−ス側の両方に形成した対称構造のNチャネルのMI
S電界効果トランジスタを形成しているが、ソ−ス側に
は形成しない非対称構造(図面は省略)のNチャネルの
MIS電界効果トランジスタを形成してもよい。本願発
明の場合は容易に非対称構造が形成でき、さらなるショ
ートチャネル化が可能である。
明する。図1は本発明の半導体装置における第1の実施
例のチャネル長方向の模式側断面図、図2は本発明の半
導体装置における第1の実施例のチャネル幅方向の模式
側断面図、図3は本発明の半導体装置における第2の実
施例の模式側断面図、図4は本発明の半導体装置におけ
る第3の実施例の模式側断面図、図5は本発明の半導体
装置における第4の実施例の模式側断面図、図6〜図1
4は本発明の半導体装置における製造方法の一実施例の
工程断面図である。全図を通じ同一対象物は同一符号で
示す。ただし、符号は主要な絶縁膜にのみ斜線により記
載する。図1及び図2は本発明の半導体装置における第
1の実施例の模式側断面図(図1はチャネル長方向、図
2はチャネル幅方向)で、通常のp型シリコン基板(バ
ルクウエハー)を使用して形成したSOI構造のショー
トチャネルのNチャネルのMIS電界効果トランジスタ
を含む半導体集積回路の一部を示しており、1は1015cm
-3程度のp型のシリコン基板、2は100nm 程度の膜厚の
トンネル構造の空孔の内側面形成の酸化膜(SOI用の
酸化膜兼第2のゲート酸化膜、SiO2)、3は厚さ0.1μm
程度のp型の半導体層(p型のSOI基板)、4は素
子分離領域形成用トレンチ及び埋め込み酸化膜(Si
O2)、5はトンネル構造の空孔埋め込み導電膜(第2の
ゲート電極、polySi)、6は50nm程度の膜厚の酸化膜
(SiO2)、7は1017cm-3程度のn型ソースドレイン領
域、8は1020cm-3程度のn+ 型ソースドレイン領域、9
は厚さ0.6μm 程度のメタルソースドレイン領域
(W)、10は15nm程度の第1のゲート酸化膜(SiO2/Ta
2O5 )、11は20nm程度のバリアメタル(TiN )、12はゲ
ート長0.2 μm程度の第1のゲート電極(Al)、13は0.8
μm 程度の燐珪酸ガラス(PSG )膜、14は50nm程度のバ
リアメタル(Ti/TiN )、15はプラグ(W)、16は50nm
程度のバリアメタル(Ti/TiN )、17は0.8μm 程度のA
lCu配線、18は50nm程度のバリアメタル(Ti/TiN )を
示している。同図においては、p型のシリコン基板1に
設けられた一対の開孔部の底部に開孔部間を連結するト
ンネル構造の空孔が設けられ、この空孔の上面及び底面
且つ開孔部の底面に第1の酸化膜(SOI用の酸化膜兼
第2のゲート酸化膜、SiO2)2が設けられ、この空孔に
第1の酸化膜2を介して導電膜(第2のゲート電極、po
lySi)5が埋め込まれ、導電膜5の残りの両端に第2の
酸化膜(SiO2)6が設けられ、空孔の上面の第1の酸化
膜(第2のゲート酸化膜)2の直上にp型のシリコン基
板1の上層部からなるp型のSOI基板3が設けられ、
このp型のSOI基板の対向する2側面にそれぞれn+
型及びn型ソースドレイン領域(8、7)が設けられ、
n+ 型ソースドレイン領域8に接して、一対の開孔部を
埋め込んだメタルソースドレイン領域9が設けられ、p
型のSOI基板3の上面及び対向するメタルソースドレ
イン領域9の上部側面には第1のゲート酸化膜(SiO2/
Ta 2O5 )10を介してバリアメタル(TiN )11を有するゲ
ート電極(Al)12が平坦に埋め込まれ、第1及び第2の
ゲート電極(12、5)はバリアメタル(Ti/TiN )14及
びプラグ(W)15により接続され、同電圧が印加されて
おり、周囲を素子分離領域形成用トレンチ及び埋め込み
酸化膜(SiO2)4によって完全に絶縁分離されている構
造を有するNチャネルのMIS電界効果トランジスタが
形成されている。同図においては、トンネル構造の空孔
は幅0.3μm 程度と極めて微細であり、トンネル構造の
空孔の口径より開孔部の口径を大きく形成すれば、導電
膜5を完全に埋め込むことが可能である。したがって、
通常の半導体基板(バルクウエハー)内部に等方性エッ
チング及び選択酸化(形成の詳細は製造方法で記載す
る)により形成した酸化膜上に半導体基板の上層部から
なる薄膜の完全空乏型のSOI基板を容易に形成できる
ため、極めて低コストのSOI型半導体集積回路の形成
が可能である。また、SOI基板にはチャネル領域、低
濃度のソースドレイン領域及び極めて微小な高濃度のソ
ースドレイン領域のみを形成し、大部分のソースドレイ
ン領域を不純物領域ではなく導電膜で形成できるため、
接合容量の低減(ほとんど零)及びソースドレイン領域
の抵抗の低減が可能であり、さらに厚膜のメタルソース
ドレイン領域(W)で配線体との接続がとれるため、コ
ンタクト抵抗の低減も可能である。さらに高誘電率を有
するTa2O5 をゲート酸化膜として使用できるためゲート
酸化膜の厚膜化が可能で、ゲート電極とSOI基板間の
微小な電流リークの改善及びゲート容量の低減も可能で
ある。そのうえ不純物領域の活性化に高温の熱処理が必
要なソースドレイン領域をゲート電極の形成前にセルフ
アラインで形成できることにより、低抵抗な低融点金属
(Al)からなるゲート電極を形成できるため、ゲート電
極配線の低抵抗化も可能である。またSOI基板の上下
にゲート電極を形成できるため、オフ時のバックチャネ
ルリークを完全に防止できるばかりでなく、オン時にお
いて、フロントチャネルばかりでなく、バックチャネル
にも可能な限りの駆動電流を流すことが可能で、高信頼
性及び高速化が達成できる。さらに素子分離領域に整合
して、ほぼセルフアラインに各要素(SOI用酸化膜兼
第2のゲート酸化膜、第2のゲート電極、SOI基板、
低濃度及び高濃度の不純物ソースドレイン領域、メタル
ソースドレイン領域、第1のゲート酸化膜及び第1のゲ
ート電極)を形成することもできる。そのうえ素子分離
領域の埋め込み酸化膜、メタルソースドレイン領域及び
ゲート電極の上面を段差がない連続した平坦面に形成で
きることにより、極めて信頼性の高い層間絶縁膜及び配
線体を形成することもできる。この結果、極めて低コス
トで、容易な製造プロセスにより、高速、低電力、高信
頼及び高集積を併せ持つMIS電界効果トランジスタを
有するSOI構造の半導体装置を得ることができる。な
お、第1の実施例においては、ホットエレクトロン効果
を改善するための低濃度の不純物領域をドレイン側及び
ソ−ス側の両方に形成した対称構造のNチャネルのMI
S電界効果トランジスタを形成しているが、ソ−ス側に
は形成しない非対称構造(図面は省略)のNチャネルの
MIS電界効果トランジスタを形成してもよい。本願発
明の場合は容易に非対称構造が形成でき、さらなるショ
ートチャネル化が可能である。
【0007】図3は本発明の半導体装置における第2の
実施例の模式側断面図で、図1同様通常のn型シリコン
基板(バルクウエハー)を使用して形成したSOI構造
のショートチャネルのPチャネルのMIS電界効果トラ
ンジスタを含む半導体集積回路の一部を示しており、
2、4〜6、9〜18は図1と同じ物を、19はn型シリコ
ン基板、20はn型のSOI基板、21はp+ 型ソースドレ
イン領域を示している。同図においては、使用している
半導体基板がn型シリコン基板19であって、メタルソー
スドレイン領域(W)9間にメタルソースドレイン領域
(W)9の一部に接してn型のSOI基板20が設けら
れ、対向するメタルソースドレイン領域(W)9にそれ
ぞれ接してn型のSOI基板18にp+ 型ソースドレイン
領域21のみが設けられている以外は図1と同じ構造のP
チャネルのMIS電界効果トランジスタが形成されてい
る。本実施例においては、第1の実施例と同じ効果を得
ることができ、またホットキャリア効果を考慮しなくて
よいPチャネルMIS電界効果トランジスタのため、低
濃度のソースドレイン領域を設けない構造に形成するこ
とが可能で、横方向の拡散を抑制できるので、なおいっ
そうの微細化が期待できる。
実施例の模式側断面図で、図1同様通常のn型シリコン
基板(バルクウエハー)を使用して形成したSOI構造
のショートチャネルのPチャネルのMIS電界効果トラ
ンジスタを含む半導体集積回路の一部を示しており、
2、4〜6、9〜18は図1と同じ物を、19はn型シリコ
ン基板、20はn型のSOI基板、21はp+ 型ソースドレ
イン領域を示している。同図においては、使用している
半導体基板がn型シリコン基板19であって、メタルソー
スドレイン領域(W)9間にメタルソースドレイン領域
(W)9の一部に接してn型のSOI基板20が設けら
れ、対向するメタルソースドレイン領域(W)9にそれ
ぞれ接してn型のSOI基板18にp+ 型ソースドレイン
領域21のみが設けられている以外は図1と同じ構造のP
チャネルのMIS電界効果トランジスタが形成されてい
る。本実施例においては、第1の実施例と同じ効果を得
ることができ、またホットキャリア効果を考慮しなくて
よいPチャネルMIS電界効果トランジスタのため、低
濃度のソースドレイン領域を設けない構造に形成するこ
とが可能で、横方向の拡散を抑制できるので、なおいっ
そうの微細化が期待できる。
【0008】図4は本発明の半導体装置における第3の
実施例の模式側断面図で、通常のp型シリコン基板(バ
ルクウエハー)を使用して形成したSOI構造のショー
トチャネルのNチャネルのMIS電界効果トランジスタ
を含む半導体集積回路の一部を示しており、1〜18は図
1と同じ物を、22は埋め込みサイドウオール(SiO2)を
示している。同図においては、対向する一対のメタルソ
ースドレイン領域(W)9のそれぞれに接して、p型の
SOI基板3上に当間隔の幅に埋め込みサイドウオール
(SiO2)22が設けられ、埋め込みサイドウオール(Si
O2)22間に第1のゲート酸化膜(SiO2/Ta2O5 )10を介
してバリアメタル(TiN )11を有する第1のゲート電極
(Al)12が平坦に埋め込まれている以外は図1と同じ構
造のNチャネルのLDD構造のMIS電界効果トランジ
スタが形成されている。本実施例においては、やや製造
工程は増えるものの、横方向拡散に頼らない低濃度のソ
ースドレイン領域を形成できること、ゲート酸化膜の角
部の耐圧を強化できること及びゲート電極とメタルソー
スドレイン領域間の容量の低減ができること以外は第1
の実施例と同じ効果を得ることができる。
実施例の模式側断面図で、通常のp型シリコン基板(バ
ルクウエハー)を使用して形成したSOI構造のショー
トチャネルのNチャネルのMIS電界効果トランジスタ
を含む半導体集積回路の一部を示しており、1〜18は図
1と同じ物を、22は埋め込みサイドウオール(SiO2)を
示している。同図においては、対向する一対のメタルソ
ースドレイン領域(W)9のそれぞれに接して、p型の
SOI基板3上に当間隔の幅に埋め込みサイドウオール
(SiO2)22が設けられ、埋め込みサイドウオール(Si
O2)22間に第1のゲート酸化膜(SiO2/Ta2O5 )10を介
してバリアメタル(TiN )11を有する第1のゲート電極
(Al)12が平坦に埋め込まれている以外は図1と同じ構
造のNチャネルのLDD構造のMIS電界効果トランジ
スタが形成されている。本実施例においては、やや製造
工程は増えるものの、横方向拡散に頼らない低濃度のソ
ースドレイン領域を形成できること、ゲート酸化膜の角
部の耐圧を強化できること及びゲート電極とメタルソー
スドレイン領域間の容量の低減ができること以外は第1
の実施例と同じ効果を得ることができる。
【0009】図5は本発明の半導体装置における第4の
実施例の模式側断面図で、通常のp型シリコン基板(バ
ルクウエハー)を使用して形成したSOI構造のショー
トチャネルのNチャネルのMIS電界効果トランジスタ
を含む半導体集積回路の一部を示しており、1〜5、
7、8、13〜18は図1と同じ物を、23は第1のゲート酸
化膜(SiO2)、24は第1のゲート電極(polySi/WS
i)、25は下地酸化膜(SiO2)、26はサイドウオール(S
iO2)、27は不純物ブロック用酸化膜(SiO2)を示して
いる。同図においては、素子分離領域形成用のトレンチ
を図1の開孔部として、やや幅広のトンネル構造の空孔
が設けられ、メタルソースドレイン領域を形成せずにや
や幅広のp型のSOI基板3に不純物からなるソースド
レイン領域(7、8)を形成し、慣例的なサイドウオー
ルを有するLDD構造のNチャネルのMIS電界効果ト
ランジスタを形成している。本実施例においては、現状
の技術ではSOI基板幅が1μm以上は必要であるた
め、トンネル構造の空孔内に隙間のない導電膜(第2の
ゲート電極)を完全に埋め込むことは難しいが、近い将
来さらに微細化が可能となれば、慣例的なサイドウオー
ルを有するLDD構造のNチャネルのMIS電界効果ト
ランジスタにおいても十分形成可能で、第1の実施例の
MIS電界効果トランジスタよりはやや効果は落ちる
が、より現状の製造プロセスに近い形で、極めて低コス
トで容易な製造プロセスにより、高速、低電力、高信頼
及び高集積を併せ持つMIS電界効果トランジスタを有
するSOI構造の半導体装置を得ることができる。
実施例の模式側断面図で、通常のp型シリコン基板(バ
ルクウエハー)を使用して形成したSOI構造のショー
トチャネルのNチャネルのMIS電界効果トランジスタ
を含む半導体集積回路の一部を示しており、1〜5、
7、8、13〜18は図1と同じ物を、23は第1のゲート酸
化膜(SiO2)、24は第1のゲート電極(polySi/WS
i)、25は下地酸化膜(SiO2)、26はサイドウオール(S
iO2)、27は不純物ブロック用酸化膜(SiO2)を示して
いる。同図においては、素子分離領域形成用のトレンチ
を図1の開孔部として、やや幅広のトンネル構造の空孔
が設けられ、メタルソースドレイン領域を形成せずにや
や幅広のp型のSOI基板3に不純物からなるソースド
レイン領域(7、8)を形成し、慣例的なサイドウオー
ルを有するLDD構造のNチャネルのMIS電界効果ト
ランジスタを形成している。本実施例においては、現状
の技術ではSOI基板幅が1μm以上は必要であるた
め、トンネル構造の空孔内に隙間のない導電膜(第2の
ゲート電極)を完全に埋め込むことは難しいが、近い将
来さらに微細化が可能となれば、慣例的なサイドウオー
ルを有するLDD構造のNチャネルのMIS電界効果ト
ランジスタにおいても十分形成可能で、第1の実施例の
MIS電界効果トランジスタよりはやや効果は落ちる
が、より現状の製造プロセスに近い形で、極めて低コス
トで容易な製造プロセスにより、高速、低電力、高信頼
及び高集積を併せ持つMIS電界効果トランジスタを有
するSOI構造の半導体装置を得ることができる。
【0010】なお本願発明は上記説明に限定されること
なく、例えば、メタルソースドレイン領域の形成には、
金属膜でも、合金膜でも、バリアメタルを含む2種以上
の金属膜によってもよいし、ゲート電極は通常のポリサ
イドゲート(polySi/WSi)でもよく、またゲート酸化
膜は慣例的な酸化膜(SiO2)のみであっても本願発明は
成立する。また、上記実施例においては、トンネル構造
の空孔内に酸化膜を介して導電膜を埋め込んでいるが、
酸化膜のみを埋め込んでもよい。ただしこの場合は第2
のゲート電極は存在しないことになる。
なく、例えば、メタルソースドレイン領域の形成には、
金属膜でも、合金膜でも、バリアメタルを含む2種以上
の金属膜によってもよいし、ゲート電極は通常のポリサ
イドゲート(polySi/WSi)でもよく、またゲート酸化
膜は慣例的な酸化膜(SiO2)のみであっても本願発明は
成立する。また、上記実施例においては、トンネル構造
の空孔内に酸化膜を介して導電膜を埋め込んでいるが、
酸化膜のみを埋め込んでもよい。ただしこの場合は第2
のゲート電極は存在しないことになる。
【0011】次いで本発明に係る半導体装置の製造方法
の一実施例について図6〜図14及び図1を参照して説
明する。ただし、ここでは本発明の半導体装置の形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子(他のトランジスタ、抵抗、容量
等)の形成に関する製造方法の記述は省略する。 図6 p型のシリコン基板1に化学気相成長により、5nm程度
の酸化膜(SiO2)28、200nm 程度の窒化膜(Si3N4) 29、5
nm程度の酸化膜(SiO2)30、20nm程度のpolySi膜31を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト(図示せず)をマスク層として、polySi
膜31、酸化膜30、窒化膜29、酸化膜28及びp型のシリコ
ン基板1(1μm程度)を選択的に異方性ドライエッチ
ングし、素子分離領域形成用トレンチ4を形成する。次
いでレジスト(図示せず)を除去する。次いで化学気相
成長酸化膜(SiO2)を成長し、異方性ドライエッチング
して、素子分離領域形成用トレンチ4に埋め込む。 図7 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト(図示せず)をマスク層として、polySi膜31、酸化
膜30、窒化膜29、酸化膜28及びp型のシリコン基板1
(200nm 程度)を選択的に異方性ドライエッチングし、
開孔部を形成する。次いでレジスト(図示せず)を除去
する。 図8 次いで化学気相成長により、5nm程度の酸化膜(SiO2)3
2、40nm程度の窒化膜(Si3N4) 33を順次成長する。次い
で全面異方性ドライエッチングし、開孔部の側面にのみ
酸化膜32及び窒化膜33を残す。 図9 次いで窒化膜33及び酸化膜4をマスク層として、開孔部
底面のp型のシリコン基板1を150nm 程度異方性ドライ
エッチングし、連続して150nm 程度等方性ドライエッチ
ングし、開孔部間を連結するトンネル構造の空孔を形成
する。(その際、polySi膜31もエッチング除去され
る。)次いで約 900℃で熱酸化し、トンネル構造の空孔
の上面及び底面且つ開孔部の底面に100nm 程度の酸化膜
2を成長する。こうしてトンネル構造の空孔上に下方が
やや凸構造になった幅 200nm程度のp型のSOI基板3
が形成される。 図10 次いで化学気相成長により、不純物がドープされたpoly
Si膜を成長させ、開孔部及びトンネル構造の空孔に埋め
込む。(本発明ではトンネル構造の空孔は幅約300nm 程
度と極めて微細なために、polySi膜を両側の開孔部から
完全に埋め込むことができる。)次いで全面異方性ドラ
イエッチングし、トンネル構造の空孔にpolySi膜(第2
のゲート電極)5を形成する。次いで若干等方性ドライ
エッチングし、側壁の窒化膜33より内側になるようにpo
lySi膜(第2のゲート電極)5を形成し、同時にp型の
SOI基板3直下部以外のpolySi膜をエッチング除去す
る。次いで約 900℃で熱酸化し、polySi膜(第2のゲー
ト電極)5の側面に50nm程度の酸化膜6を成長する。 図11 次いで窒化膜33及び酸化膜32を等方性ドライエッチング
する。(その際、酸化膜30もエッチング除去される。)
次いで斜めイオン注入法により、p型のSOI基板3の
側面に燐をイオン注入する。次いで 950℃程度のN2アニ
ールを加えることにより横方向に拡散させ、n型ソース
ドレイン領域7を形成する。次いでp型のSOI基板3
の側面に砒素を斜めイオン注入する。次いで 900℃程度
のN2アニールを加えることにより、若干の横方向拡散を
含むn+ 型ソースドレイン領域8を形成する。(2回の
アニールをおこなわずに、900 ℃程度のアニールだけ
で、燐と砒素の拡散係数の差により横方向拡散の制御を
おこなってもよい。また、この際硼素のイオン注入によ
りMIS電界効果トランジスタの閾値電圧の制御をおこ
なってもよい。) 図12 次いで化学気相成長により、タングステン膜(W)を成
長する。次いで化学的機械研磨(Chemical M
echanicl Polishing 以後CMPと
略称する)し、開孔部にタングステン膜(W)を埋め込
み、メタルソースドレイン領域(W)9を形成する。 図13 次いでメタルソースドレイン領域(W)9及び酸化膜4
をマスク層として、残された窒化膜29及び酸化膜28をエ
ッチング除去し、第1のゲート電極用のトレンチを形成
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト(図示せず)、メタルソースドレイン領域
(W)9及び酸化膜4をマスク層として、露出したp型
のSOI基板3の一部(後に第1及び第2のゲート電極
の接続をとる部分、図2参照)をエッチング除去する。
次いでレジスト(図示せず)を除去する。次いで15nm程
度の第1のゲート酸化膜10(SiO2/Ta2O5 )を成長す
る。次いで20nm程度のバリアメタル(TiN )11及び0.2
μm 程度の第1のゲート電極となるAl12を連続スパッタ
により成長する。次いで化学的機械研磨(CMP)によ
り第1のゲート電極用のトレンチに埋め込み、第1のゲ
ート酸化膜10(SiO2/Ta 2O5 )、バリアメタル(TiN )
11及び第1のゲート電極(Al)12からなる埋め込みゲー
ト電極構造を形成する。この際不要部のAl12、バリアメ
タル(TiN )11及び酸化膜10(SiO2/Ta2O5 )も除去さ
れる。こうして、素子分離領域4、メタルソースドレイ
ン領域(W)9及び第1のゲート電極部(10、11、12)
が平坦に形成されたLDD構造のNチャネルのMIS電
界効果トランジスタが形成される。 図14 次いで化学気相成長により、0.8μm 程度の燐珪酸ガラ
ス(PSG )膜13を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト(図示せず)をマスク
層として、PSG膜13を異方性ドライエッチングして選
択的にコンタクトホールを開孔する。連続して通常のフ
ォトリソグラフィー技術を利用し、レジスト(図示せ
ず)をマスク層として(第1及び第2のゲート電極の接
続をとる部分のレジストのみ開孔)、第1のゲート電極
(Al)12、バリアメタル(TiN )11、第1のゲート酸化
膜10(SiO2/Ta2O5 )及び酸化膜2の一部を順次エッチ
ングする。次いでレジスト(図示せず)を除去する。次
いでスパッタにより、バリアメタルとなるTi、TiN 14を
順次成長する。次いで化学気相成長のブランケット法に
より全面にタングステン膜(W)を成長する。次いで化
学的機械研磨(CMP)によりコンタクトホールに埋め
込み、プラグ(W)15を形成する。 図1 次いでスパッタにより、バリアメタルとなるTi、TiN 16
を順次成長する。次いでスパッタにより、配線となるAl
(数%のCuを含む)17を0.8μm 程度成長する。次いで
スパッタにより、バリアメタルとなるTi、TiN 18を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト(図示せず)をマスク層として、バリア
メタル(Ti/TiN )18、Al(数%のCuを含む)17及びバ
リアメタル(Ti/TiN )16を異方性ドライエッチングし
てAlCu配線17を形成する。なお上記製造方法において
は、一部の工程において異方性のドライエッチングによ
り埋め込み層を形成しているが、これらの工程をすべて
化学的機械研磨(CMP)によりおこなっても差し支え
ない。
の一実施例について図6〜図14及び図1を参照して説
明する。ただし、ここでは本発明の半導体装置の形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子(他のトランジスタ、抵抗、容量
等)の形成に関する製造方法の記述は省略する。 図6 p型のシリコン基板1に化学気相成長により、5nm程度
の酸化膜(SiO2)28、200nm 程度の窒化膜(Si3N4) 29、5
nm程度の酸化膜(SiO2)30、20nm程度のpolySi膜31を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト(図示せず)をマスク層として、polySi
膜31、酸化膜30、窒化膜29、酸化膜28及びp型のシリコ
ン基板1(1μm程度)を選択的に異方性ドライエッチ
ングし、素子分離領域形成用トレンチ4を形成する。次
いでレジスト(図示せず)を除去する。次いで化学気相
成長酸化膜(SiO2)を成長し、異方性ドライエッチング
して、素子分離領域形成用トレンチ4に埋め込む。 図7 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト(図示せず)をマスク層として、polySi膜31、酸化
膜30、窒化膜29、酸化膜28及びp型のシリコン基板1
(200nm 程度)を選択的に異方性ドライエッチングし、
開孔部を形成する。次いでレジスト(図示せず)を除去
する。 図8 次いで化学気相成長により、5nm程度の酸化膜(SiO2)3
2、40nm程度の窒化膜(Si3N4) 33を順次成長する。次い
で全面異方性ドライエッチングし、開孔部の側面にのみ
酸化膜32及び窒化膜33を残す。 図9 次いで窒化膜33及び酸化膜4をマスク層として、開孔部
底面のp型のシリコン基板1を150nm 程度異方性ドライ
エッチングし、連続して150nm 程度等方性ドライエッチ
ングし、開孔部間を連結するトンネル構造の空孔を形成
する。(その際、polySi膜31もエッチング除去され
る。)次いで約 900℃で熱酸化し、トンネル構造の空孔
の上面及び底面且つ開孔部の底面に100nm 程度の酸化膜
2を成長する。こうしてトンネル構造の空孔上に下方が
やや凸構造になった幅 200nm程度のp型のSOI基板3
が形成される。 図10 次いで化学気相成長により、不純物がドープされたpoly
Si膜を成長させ、開孔部及びトンネル構造の空孔に埋め
込む。(本発明ではトンネル構造の空孔は幅約300nm 程
度と極めて微細なために、polySi膜を両側の開孔部から
完全に埋め込むことができる。)次いで全面異方性ドラ
イエッチングし、トンネル構造の空孔にpolySi膜(第2
のゲート電極)5を形成する。次いで若干等方性ドライ
エッチングし、側壁の窒化膜33より内側になるようにpo
lySi膜(第2のゲート電極)5を形成し、同時にp型の
SOI基板3直下部以外のpolySi膜をエッチング除去す
る。次いで約 900℃で熱酸化し、polySi膜(第2のゲー
ト電極)5の側面に50nm程度の酸化膜6を成長する。 図11 次いで窒化膜33及び酸化膜32を等方性ドライエッチング
する。(その際、酸化膜30もエッチング除去される。)
次いで斜めイオン注入法により、p型のSOI基板3の
側面に燐をイオン注入する。次いで 950℃程度のN2アニ
ールを加えることにより横方向に拡散させ、n型ソース
ドレイン領域7を形成する。次いでp型のSOI基板3
の側面に砒素を斜めイオン注入する。次いで 900℃程度
のN2アニールを加えることにより、若干の横方向拡散を
含むn+ 型ソースドレイン領域8を形成する。(2回の
アニールをおこなわずに、900 ℃程度のアニールだけ
で、燐と砒素の拡散係数の差により横方向拡散の制御を
おこなってもよい。また、この際硼素のイオン注入によ
りMIS電界効果トランジスタの閾値電圧の制御をおこ
なってもよい。) 図12 次いで化学気相成長により、タングステン膜(W)を成
長する。次いで化学的機械研磨(Chemical M
echanicl Polishing 以後CMPと
略称する)し、開孔部にタングステン膜(W)を埋め込
み、メタルソースドレイン領域(W)9を形成する。 図13 次いでメタルソースドレイン領域(W)9及び酸化膜4
をマスク層として、残された窒化膜29及び酸化膜28をエ
ッチング除去し、第1のゲート電極用のトレンチを形成
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト(図示せず)、メタルソースドレイン領域
(W)9及び酸化膜4をマスク層として、露出したp型
のSOI基板3の一部(後に第1及び第2のゲート電極
の接続をとる部分、図2参照)をエッチング除去する。
次いでレジスト(図示せず)を除去する。次いで15nm程
度の第1のゲート酸化膜10(SiO2/Ta2O5 )を成長す
る。次いで20nm程度のバリアメタル(TiN )11及び0.2
μm 程度の第1のゲート電極となるAl12を連続スパッタ
により成長する。次いで化学的機械研磨(CMP)によ
り第1のゲート電極用のトレンチに埋め込み、第1のゲ
ート酸化膜10(SiO2/Ta 2O5 )、バリアメタル(TiN )
11及び第1のゲート電極(Al)12からなる埋め込みゲー
ト電極構造を形成する。この際不要部のAl12、バリアメ
タル(TiN )11及び酸化膜10(SiO2/Ta2O5 )も除去さ
れる。こうして、素子分離領域4、メタルソースドレイ
ン領域(W)9及び第1のゲート電極部(10、11、12)
が平坦に形成されたLDD構造のNチャネルのMIS電
界効果トランジスタが形成される。 図14 次いで化学気相成長により、0.8μm 程度の燐珪酸ガラ
ス(PSG )膜13を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト(図示せず)をマスク
層として、PSG膜13を異方性ドライエッチングして選
択的にコンタクトホールを開孔する。連続して通常のフ
ォトリソグラフィー技術を利用し、レジスト(図示せ
ず)をマスク層として(第1及び第2のゲート電極の接
続をとる部分のレジストのみ開孔)、第1のゲート電極
(Al)12、バリアメタル(TiN )11、第1のゲート酸化
膜10(SiO2/Ta2O5 )及び酸化膜2の一部を順次エッチ
ングする。次いでレジスト(図示せず)を除去する。次
いでスパッタにより、バリアメタルとなるTi、TiN 14を
順次成長する。次いで化学気相成長のブランケット法に
より全面にタングステン膜(W)を成長する。次いで化
学的機械研磨(CMP)によりコンタクトホールに埋め
込み、プラグ(W)15を形成する。 図1 次いでスパッタにより、バリアメタルとなるTi、TiN 16
を順次成長する。次いでスパッタにより、配線となるAl
(数%のCuを含む)17を0.8μm 程度成長する。次いで
スパッタにより、バリアメタルとなるTi、TiN 18を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト(図示せず)をマスク層として、バリア
メタル(Ti/TiN )18、Al(数%のCuを含む)17及びバ
リアメタル(Ti/TiN )16を異方性ドライエッチングし
てAlCu配線17を形成する。なお上記製造方法において
は、一部の工程において異方性のドライエッチングによ
り埋め込み層を形成しているが、これらの工程をすべて
化学的機械研磨(CMP)によりおこなっても差し支え
ない。
【0012】
【発明の効果】以上説明のように本発明によれば、技術
的に難しい特殊な方法によるSOI基板形成(SIMO
XによるSOI基板形成、半導体基板の貼り合わせによ
るSOI基板形成、レ−ザー照射による再結晶SOI基
板形成)によらず、エッチング兼酸化マスク膜(窒化膜
Si3N4 )を利用して、半導体基板内に形成した微細なト
ンネル構造の空孔に、熱酸化膜(SOI用酸化膜兼第2
のゲート酸化膜)を設け、且つ導電膜(第2のゲート電
極)を埋め込むことにより、微細な幅を有するSOI基
板を形成し、このSOI基板にMIS電界効果トランジ
スタを形成している。したがって、ソースドレイン領域
の低抵抗化、接合容量の低減及びコンタクト抵抗の低減
が可能である。また高誘電率のTa2O5 をゲート酸化膜と
して使用しているため、ゲート電極とSOI基板間の微
小な電流リークの改善及びゲート容量の低減も可能であ
る。さらに低抵抗な低融点金属(Al)からなるゲート電
極を形成できるため、ゲート電極配線の低抵抗化も可能
である。そのうえ完全空乏化したSOI基板を使用して
いるため、空乏層容量の除去及びサブスレッショルド特
性の改善による閾値電圧の低減も可能である。またSO
I基板の上下にゲート電極を形成できるため、オフ時の
バックチャネルリークを完全に防止できるばかりでな
く、オン時において、フロントチャネルばかりでなく、
バックチャネルにも可能な限りの駆動電流を流すことが
可能である。さらに素子分離領域にほぼセルフアライン
にMIS電界効果トランジスタの各要素を微細に形成す
ることも可能である。そのうえ素子分離領域の第2の絶
縁膜、メタルソースドレイン領域及びゲート電極の上面
を段差がない連続した平坦面に形成できることにより、
極めて信頼性の高い層間絶縁膜及び配線体を形成するこ
ともできる。即ち、極めて低コストで、容易な製造プロ
セスにより、高速、低電力、高信頼且つ高集積な半導体
集積回路の形成を可能とするMIS電界効果トランジス
タを有するSOI構造の半導体装置を得ることができ
る。
的に難しい特殊な方法によるSOI基板形成(SIMO
XによるSOI基板形成、半導体基板の貼り合わせによ
るSOI基板形成、レ−ザー照射による再結晶SOI基
板形成)によらず、エッチング兼酸化マスク膜(窒化膜
Si3N4 )を利用して、半導体基板内に形成した微細なト
ンネル構造の空孔に、熱酸化膜(SOI用酸化膜兼第2
のゲート酸化膜)を設け、且つ導電膜(第2のゲート電
極)を埋め込むことにより、微細な幅を有するSOI基
板を形成し、このSOI基板にMIS電界効果トランジ
スタを形成している。したがって、ソースドレイン領域
の低抵抗化、接合容量の低減及びコンタクト抵抗の低減
が可能である。また高誘電率のTa2O5 をゲート酸化膜と
して使用しているため、ゲート電極とSOI基板間の微
小な電流リークの改善及びゲート容量の低減も可能であ
る。さらに低抵抗な低融点金属(Al)からなるゲート電
極を形成できるため、ゲート電極配線の低抵抗化も可能
である。そのうえ完全空乏化したSOI基板を使用して
いるため、空乏層容量の除去及びサブスレッショルド特
性の改善による閾値電圧の低減も可能である。またSO
I基板の上下にゲート電極を形成できるため、オフ時の
バックチャネルリークを完全に防止できるばかりでな
く、オン時において、フロントチャネルばかりでなく、
バックチャネルにも可能な限りの駆動電流を流すことが
可能である。さらに素子分離領域にほぼセルフアライン
にMIS電界効果トランジスタの各要素を微細に形成す
ることも可能である。そのうえ素子分離領域の第2の絶
縁膜、メタルソースドレイン領域及びゲート電極の上面
を段差がない連続した平坦面に形成できることにより、
極めて信頼性の高い層間絶縁膜及び配線体を形成するこ
ともできる。即ち、極めて低コストで、容易な製造プロ
セスにより、高速、低電力、高信頼且つ高集積な半導体
集積回路の形成を可能とするMIS電界効果トランジス
タを有するSOI構造の半導体装置を得ることができ
る。
【図1】 本発明の半導体装置における第1の実施例の
チャネル長方向の模式側断面図
チャネル長方向の模式側断面図
【図2】 本発明の半導体装置における第1の実施例の
チャネル幅方向の模式側断面図
チャネル幅方向の模式側断面図
【図3】 本発明の半導体装置における第2の実施例の
模式側断面図
模式側断面図
【図4】 本発明の半導体装置における第3の実施例の
模式側断面図
模式側断面図
【図5】 本発明の半導体装置における第4の実施例の
模式側断面図
模式側断面図
【図6】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図7】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図8】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図9】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図10】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図11】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図12】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図13】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図14】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図15】 従来の半導体装置の模式側断面図
1 p型のシリコン(Si)基板 2 トンネル構造の空孔の内側面形成の酸化膜(SOI
用の酸化膜兼第2のゲート酸化膜、SiO2) 3 p型のSOI基板 4 素子分離領域形成用トレンチ及び埋め込み酸化膜
(SiO2) 5 トンネル構造の空孔埋め込み導電膜(第2のゲート
電極、polySi) 6 酸化膜(SiO2) 7 n型ソースドレイン領域 8 n+ 型ソースドレイン領域 9 メタルソースドレイン領域(W) 10 ゲート酸化膜(SiO2/Ta2O5 ) 11 バリアメタル(TiN ) 12 ゲート電極(Al) 13 燐珪酸ガラス(PSG )膜 14 バリアメタル(Ti/TiN ) 15 プラグ(W) 16 バリアメタル(Ti/TiN ) 17 AlCu配線 18 バリアメタル(Ti/TiN ) 19 n型のシリコン基板 20 n型のSOI基板 21 p+ 型ソースドレイン領域 22 埋め込みサイドウオール(SiO2) 23 ゲート酸化膜(SiO2) 24 ゲート電極(polySi/WSi) 25 下地酸化膜(SiO2) 26 サイドウオール(SiO2) 27 不純物ブロック用酸化膜(SiO2) 28 酸化膜(SiO2) 29 窒化膜(Si3N4 ) 30 酸化膜(SiO2) 31 polySi膜 32 酸化膜(SiO2) 33 窒化膜(Si3N4 )
用の酸化膜兼第2のゲート酸化膜、SiO2) 3 p型のSOI基板 4 素子分離領域形成用トレンチ及び埋め込み酸化膜
(SiO2) 5 トンネル構造の空孔埋め込み導電膜(第2のゲート
電極、polySi) 6 酸化膜(SiO2) 7 n型ソースドレイン領域 8 n+ 型ソースドレイン領域 9 メタルソースドレイン領域(W) 10 ゲート酸化膜(SiO2/Ta2O5 ) 11 バリアメタル(TiN ) 12 ゲート電極(Al) 13 燐珪酸ガラス(PSG )膜 14 バリアメタル(Ti/TiN ) 15 プラグ(W) 16 バリアメタル(Ti/TiN ) 17 AlCu配線 18 バリアメタル(Ti/TiN ) 19 n型のシリコン基板 20 n型のSOI基板 21 p+ 型ソースドレイン領域 22 埋め込みサイドウオール(SiO2) 23 ゲート酸化膜(SiO2) 24 ゲート電極(polySi/WSi) 25 下地酸化膜(SiO2) 26 サイドウオール(SiO2) 27 不純物ブロック用酸化膜(SiO2) 28 酸化膜(SiO2) 29 窒化膜(Si3N4 ) 30 酸化膜(SiO2) 31 polySi膜 32 酸化膜(SiO2) 33 窒化膜(Si3N4 )
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F032 AA34 AA44 AA79 BA01 CA17 DA23 DA25 5F110 AA02 AA03 AA07 DD05 DD13 EE01 EE03 EE05 EE09 EE14 EE30 EE33 EE44 EE45 FF01 FF02 FF09 GG02 GG12 HJ01 HJ14 HJ22 HL01 HL03 HL04 HL06 HL11 HL23 HM02 HM13 HM15 NN04 NN25 NN35 NN62 QQ04 QQ19
Claims (5)
- 【請求項1】半導体基板と、前記半導体基板内に設けら
れたトンネル構造の空孔と、前記トンネル構造の空孔の
内側面に設けられた第1の絶縁膜と、前記第1の絶縁膜
を介して前記トンネル構造の空孔に埋め込まれた導電膜
と、前記導電膜の残りの両端に設けられた第2の絶縁膜
と、前記第1の絶縁膜上に設けられた前記半導体基板の
上層部からなる半導体層(SOI基板)と、前記半導体
層(SOI基板)を島状に分離するトレンチと、前記ト
レンチに埋め込まれた第3の絶縁膜と、前記半導体層
(SOI基板)に設けられたMIS電界効果トランジス
タとを具備してなることを特徴とする半導体装置。 - 【請求項2】前記MIS電界効果トランジスタは、前記
半導体層(SOI基板)の直上に第1のゲート絶縁膜を
介して設けられた第1のゲート電極と、前記半導体層
(SOI基板)の対向する2側面に設けられた不純物拡
散層のソースドレイン領域と、前記不純物拡散層のソー
スドレイン領域に接し、前記半導体層(SOI基板)の
両端に設けられたメタルソースドレイン領域と、前記半
導体層(SOI基板)の直下に第2のゲート絶縁膜(前
記第1の絶縁膜の一部)を介して設けられた第2のゲー
ト電極(前記導電膜)とにより構成されていることを特
徴とする特許請求の範囲請求項1記載の半導体装置。 - 【請求項3】前記第1及び第2のゲート電極に同電圧が
印加されていることを特徴とする特許請求の範囲請求項
1及び請求項2記載の半導体装置。 - 【請求項4】前記トンネル構造の空孔に前記第1の絶縁
膜のみが埋め込まれていることを特徴とする特許請求の
範囲請求項1及び請求項2記載の半導体装置。 - 【請求項5】半導体基板に第1のエッチング兼酸化マス
ク層を形成する工程と、前記第1のエッチング兼酸化マ
スク層及び前記半導体基板に選択的に開孔部を形成する
工程と、前記開孔部の側壁に第2のエッチング兼酸化マ
スク層を形成する工程と、前記第1及び第2のエッチン
グ兼酸化マスク層により前記開孔部の半導体基板を等方
性エッチングし、少なくとも近接した前記開孔部間にト
ンネル構造の空孔を形成する工程と、前記第1及び第2
のエッチング兼酸化マスク層により選択酸化し、 前記
トンネル構造の空孔の内側面及び開孔部の半導体基板に
酸化膜を形成する工程と、前記トンネル構造の空孔に前
記酸化膜を介して導電膜を埋め込む工程と、前記導電膜
の残りの両端に酸化膜を形成する工程と、前記導電膜及
び酸化膜が充填された前記トンネル構造の空孔上にSO
I基板を形成する工程と、前記SOI基板にMIS電界
効果トランジスタを形成する工程とが含まれてなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000240650A JP2002057337A (ja) | 2000-08-09 | 2000-08-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
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---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2002057337A true JP2002057337A (ja) | 2002-02-22 |
Family
ID=18731973
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
JP (1) | JP2002057337A (ja) |
-
2000
- 2000-08-09 JP JP2000240650A patent/JP2002057337A/ja active Pending
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