JP5671896B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
近年、半導体装置の配線材料等として、電気抵抗が低く大電流密度耐性が高いカーボンナノチューブやグラフェン等の炭素元素の構造体が注目されている。 In recent years, carbon element structures such as carbon nanotubes and graphene that have low electrical resistance and high resistance to large current density have attracted attention as wiring materials for semiconductor devices.
グラフェンを用いた構造体としては、例えば、グラフェンの微細性や高電気伝導特性を生かした多層グラフェン配線構造や、ネットワーク・ナノグラファイト（Networked Nano-Graphite：ＮＮＧ）配線構造が提案されている。ネットワーク・ナノグラファイトとは、グラフェンシートが単純に積層されたグラファイトとは異なり、多層グラフェンのナノ粒子が互いに複雑にネットワークした膜である。また、トランジスタへの適用例としては、多層グラフェン配線の一部の領域を単層グラフェンとし、単層グラフェンをチャネルとするトランジスタを形成したアクティブ配線構造が提案されている。 As a structure using graphene, for example, a multilayer graphene wiring structure that takes advantage of the fineness and high electrical conductivity of graphene and a networked nano-graphite (NNG) wiring structure have been proposed. Unlike nano-graphite, in which graphene sheets are simply laminated, network nano-graphite is a film in which nanoparticles of multilayer graphene are networked in a complex manner. As an example of application to a transistor, an active wiring structure has been proposed in which a part of a multilayer graphene wiring is single-layer graphene and a transistor using single-layer graphene as a channel is formed.
しかしながら、多層グラフェン構造のグラフェン面に垂直な方向の電気抵抗は、グラフェン面内の電気抵抗に対して１０００倍程度大きいため、チャネルとして用いるグラフェン層に対する良好な電気的コンタクトを形成することが困難であった。 However, since the electric resistance in the direction perpendicular to the graphene surface of the multilayer graphene structure is about 1000 times larger than the electric resistance in the graphene surface, it is difficult to form a good electrical contact with the graphene layer used as a channel. there were.
本発明の目的は、グラフェン層に対して良好なコンタクトを形成しうる配線構造体を有する半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device having a wiring structure capable of forming a good contact with a graphene layer and a method for manufacturing the same.
実施形態の一観点によれば、グラフェン層と、前記グラフェン層の第１の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、前記グラフェン層の第２の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、前記グラフェン層の、前記第１の領域と前記第２の領域との間の第３の領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する半導体装置が提供される。 According to an aspect of the embodiment, the first graphene layer, the first network nanographite layer formed in the first region of the graphene layer, and including the graphene layer and the first network nanographite layer stacked on the graphene layer. A wiring portion, a second wiring portion formed in the second region of the graphene layer and including the graphene layer and a second network nanographite layer laminated on the graphene layer, and the graphene layer A semiconductor device having a gate insulating film formed on a third region between the first region and the second region and a gate electrode formed on the gate insulating film is provided. The
また、実施形態の他の観点によれば、基板上に、グラフェン層を形成する工程と、前記グラフェン層上に、ネットワーク・ナノグラファイト層を形成する工程と、第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去し、前記第１の領域及び前記第２の領域に、前記グラフェン層と前記ネットワーク・ナノグラファイト層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。 According to another aspect of the embodiment, a step of forming a graphene layer on a substrate, a step of forming a network nanographite layer on the graphene layer, a first region and a second region And selectively removing the network nanographite layer formed in the third region between the graphene layer and the network nanographite layer in the first region and the second region. Forming a first wiring portion and a second wiring portion of the body, and forming a channel portion of the graphene layer in the third region; and gate insulation on the graphene layer in the third region A method for manufacturing a semiconductor device is provided, which includes a step of forming a film and a step of forming a gate electrode on the gate insulating film.
また、実施形態の更に他の観点によれば、基板上に、ネットワーク・ナノグラファイト層を形成する工程と、第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去する工程と、前記ネットワーク・ナノグラファイト層が形成された前記基板上にグラフェン層を形成し、前記第１の領域及び前記第２の領域に、前記ネットワーク・ナノグラファイト層と前記グラフェン層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。 According to still another aspect of the embodiment, the step of forming the network nanographite layer on the substrate and the third region between the first region and the second region are formed. Selectively removing the network nanographite layer; forming a graphene layer on the substrate on which the network nanographite layer is formed; and the network region in the first region and the second region. Forming a first wiring portion and a second wiring portion of a laminate of a nanographite layer and the graphene layer, and forming a channel portion of the graphene layer in the third region; and the third region There is provided a method for manufacturing a semiconductor device, comprising: forming a gate insulating film on the graphene layer; and forming a gate electrode on the gate insulating film.
開示の半導体装置及びその製造方法によれば、チャネル部から連続するグラフェン層上にネットワーク・ナノグラファイト層を形成してチャネルに接続される配線部を形成するので、チャネルのグラフェン層に対するコンタクト抵抗を大幅に低減することができる。また、グラフェン層とネットワーク・ナノグラファイト層との積層体により配線層を形成するので、面内方向及び垂直方向の電気抵抗の低い配線構造体を形成することができる。これにより、消費電力の小さい半導体装置を実現することができる。 According to the disclosed semiconductor device and the manufacturing method thereof, since the network nanographite layer is formed on the graphene layer continuous from the channel portion to form the wiring portion connected to the channel, the contact resistance of the channel to the graphene layer is reduced. It can be greatly reduced. Further, since the wiring layer is formed by a laminate of the graphene layer and the network / nanographite layer, a wiring structure having a low electrical resistance in the in-plane direction and the vertical direction can be formed. Thereby, a semiconductor device with low power consumption can be realized.
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図４を用いて説明する。
[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment will be described with reference to FIGS.
図１は、本実施形態による半導体装置の構造を示す斜視図である。図２は、ネットワーク・ナノグラファイトの構造を示す断面ＴＥＭ像である。図３及び図４は、本実施形態による半導体装置の製造方法を示す工程断面図である。 FIG. 1 is a perspective view showing the structure of the semiconductor device according to the present embodiment. FIG. 2 is a cross-sectional TEM image showing the structure of network nanographite. 3 and 4 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。 First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIGS.
基板１０上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上には、グラフェン層１４と、グラフェン層１４上に形成されたネットワーク・ナノグラファイト層１６を含む配線２６が形成されている。配線２６は、グラフェン層１４とネットワーク・ナノグラファイト層１６とが積層された第１の配線部２０及び第２の配線部２２と、第１の配線部２０と第２の配線部２２との間のグラフェン層１４により形成されたチャネル部２４とを有している。チャネル部２４のグラフェン層１４は、第１の配線部２０及び第２の配線部２２のグラフェン層１４から連続して形成されている。配線２６上には、ゲート絶縁膜２８が形成されている。チャネル部２４に形成されたゲート絶縁膜２８上には、ゲート電極３２が形成されている。 An interlayer insulating film 12 is formed on the substrate 10. A wiring 26 including a graphene layer 14 and a network nanographite layer 16 formed on the graphene layer 14 is formed on the interlayer insulating film 12. The wiring 26 includes a first wiring part 20 and a second wiring part 22 in which the graphene layer 14 and the network nanographite layer 16 are stacked, and between the first wiring part 20 and the second wiring part 22. And a channel portion 24 formed by the graphene layer 14. The graphene layer 14 of the channel part 24 is formed continuously from the graphene layer 14 of the first wiring part 20 and the second wiring part 22. A gate insulating film 28 is formed on the wiring 26. A gate electrode 32 is formed on the gate insulating film 28 formed in the channel portion 24.
このように、本実施形態による半導体装置は、第１の配線部２０及び第２の配線部２２をソース電極及びドレイン電極とし、第１の配線部２０と第２の配線部２２との間のグラフェン層１４をチャネルとしたグラフェントランジスタを含む配線構造体を有している。この配線構造体は、配線層内にアクティブ素子であるグラフェントランジスタを含むものであり、いわばアクティブ配線である。 As described above, in the semiconductor device according to the present embodiment, the first wiring unit 20 and the second wiring unit 22 are used as the source electrode and the drain electrode, and the gap between the first wiring unit 20 and the second wiring unit 22 is set. A wiring structure including a graphene transistor having the graphene layer 14 as a channel is included. This wiring structure includes a graphene transistor which is an active element in a wiring layer, which is an active wiring.
チャネル部２４は、グラフェン層１４により形成されている。グラフェン層１４は、基板１０の表面に平行な方向に延在する１層又は２層のグラフェンのシートにより形成されている。グラフェンシートを１層又は２層としているのは、グラフェントランジスタのチャネル材料に適した半導体的性質を有するグラフェン層１４とするためである。半導体的性質を有するグラフェン層が得られる場合には、３層以上のグラフェンシートを有するグラフェン層としてもよい。 The channel part 24 is formed by the graphene layer 14. The graphene layer 14 is formed of one or two graphene sheets extending in a direction parallel to the surface of the substrate 10. The reason why the graphene sheet is one layer or two layers is to make the graphene layer 14 having semiconducting properties suitable for the channel material of the graphene transistor. In the case where a graphene layer having semiconducting properties is obtained, a graphene layer including three or more graphene sheets may be used.
第１の配線部２０及び第２の配線部２２は、チャネル部２４から連続するグラフェン層１４と、グラフェン層１４上に形成されたネットワーク・ナノグラファイト層１６との積層体により形成されている。 The first wiring part 20 and the second wiring part 22 are formed by a laminate of the graphene layer 14 continuous from the channel part 24 and the network nanographite layer 16 formed on the graphene layer 14.
図２は、グラフェン層１４とネットワーク・ナノグラファイト層１６との積層膜の断面を透過型電子顕微鏡により撮影した写真である。図２に示すように、ネットワーク・ナノグラファイト層は、微視的にはグラフェンの積層体と見ることができるが、個々のグラフェンの積層体はランダムに配置されており、全体として複雑なネットワークを形成している。ネットワーク・ナノグラファイトは、このような結晶構造に起因して、グラファイトに見られるような電気伝導性の方向依存性は小さい。 FIG. 2 is a photograph of a cross section of the laminated film of the graphene layer 14 and the network nanographite layer 16 taken with a transmission electron microscope. As shown in FIG. 2, the network nanographite layer can be viewed microscopically as a graphene stack, but the individual graphene stacks are randomly arranged, resulting in a complex network as a whole. Forming. Network nanographite has a small direction dependency of electrical conductivity as seen in graphite due to such a crystal structure.
すなわち、グラフェンシートが単純に積層された通常のグラファイトは、グラフェンシートの延在方向（グラフェン面内）の電気抵抗は非常に小さいが、グラフェンシートの積層方向（グラフェン面に垂直な方向）の電気抵抗は、グラフェンシートの延在方向の電気抵抗のおよそ１０００倍程度である。このため、第１の配線部２０及び第２の配線部をグラファイトにより形成すると、面内方向の電気抵抗は大幅に低減できるが、垂直方向の電気抵抗を十分に低減することはできない。 In other words, ordinary graphite with a simple stack of graphene sheets has a very low electrical resistance in the graphene sheet extension direction (in the graphene plane), but it has an electrical resistance in the graphene sheet stacking direction (direction perpendicular to the graphene plane). The resistance is about 1000 times the electrical resistance in the extending direction of the graphene sheet. For this reason, when the first wiring part 20 and the second wiring part are formed of graphite, the electrical resistance in the in-plane direction can be greatly reduced, but the electrical resistance in the vertical direction cannot be sufficiently reduced.
これに対し、第１の配線部２０及び第２の配線部２２をネットワーク・ナノグラファイトにより形成することにより、グラファイトにより形成する場合と比較して、垂直方向の電気抵抗を大幅に低減することができる。本願発明者等の検討では、第１の配線部２０及び第２の配線部２２をネットワーク・ナノグラファイトにより形成することにより、グラファイトを用いた場合と比較して、垂直方向の電気抵抗を約１／１００にできることが実験的に推測された。また、第１の配線部２０及び第２の配線部２２のグラフェン層１４上にネットワーク・ナノグラファイト層を形成することにより、グラフェン層１４に対して良好な電気的コンタクトを得ることができる。 On the other hand, by forming the first wiring part 20 and the second wiring part 22 with network nanographite, the electrical resistance in the vertical direction can be greatly reduced as compared with the case of forming with the graphite. it can. In the study by the inventors of the present application, the first wiring portion 20 and the second wiring portion 22 are formed of network nanographite, so that the electric resistance in the vertical direction is about 1 as compared with the case of using graphite. It was experimentally estimated that it can be / 100. Further, by forming the network nanographite layer on the graphene layer 14 of the first wiring portion 20 and the second wiring portion 22, good electrical contact can be obtained with respect to the graphene layer 14.
次に、本実施形態による半導体装置の製造方法について図３及び図４を用いて説明する。 Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
まず、基板１０上に、例えばプラズマＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積する（図３（ａ））。成膜条件は、例えば、原料ガスとしてＴＥＯＳ及びＯ２を用い、ＴＥＯＳ流量を５ｓｃｃｍ、Ｏ２流量を２００ｓｃｃｍ、ガス圧を６０Ｐａ、成長温度を３５０℃、成長時間を１０ｍｉｎとする。これにより、基板１０上に、シリコン酸化膜の層間絶縁膜１２を形成する。 First, a silicon oxide film of, eg, a 200 nm-thickness is deposited on the substrate 10 by, eg, plasma CVD (FIG. 3A). For example, TEOS and O 2 are used as the source gas, the TEOS flow rate is 5 sccm, the O 2 flow rate is 200 sccm, the gas pressure is 60 Pa, the growth temperature is 350 ° C., and the growth time is 10 minutes. Thereby, an interlayer insulating film 12 of a silicon oxide film is formed on the substrate 10.
基板１０は、配線構造体を支持しうるものであれば、特に限定されるものではない。例えば、本実施形態の配線構造体を半導体装置の配線層として利用する場合には、シリコン基板等の半導体基板そのものや、トランジスタ等の素子や所望の配線層が形成された半導体基板が、基板１０に該当する。 The substrate 10 is not particularly limited as long as it can support the wiring structure. For example, when the wiring structure of the present embodiment is used as a wiring layer of a semiconductor device, the semiconductor substrate itself such as a silicon substrate, or a semiconductor substrate on which an element such as a transistor or a desired wiring layer is formed is the substrate 10. It corresponds to.
層間絶縁膜１２は、その上に配線構造体を形成しうる絶縁性の材料であれば、特に限定されるものではない。層間絶縁膜１２には、例えば、シリコン酸化膜やシリコン窒化膜等のシリコン系絶縁膜を適用することができる。なお、本願明細書では、層間絶縁膜１２が形成された基板１０を、一括して「基板」と呼ぶこともある。 The interlayer insulating film 12 is not particularly limited as long as it is an insulating material on which a wiring structure can be formed. For example, a silicon-based insulating film such as a silicon oxide film or a silicon nitride film can be applied to the interlayer insulating film 12. In the present specification, the substrate 10 on which the interlayer insulating film 12 is formed may be collectively referred to as a “substrate”.
次いで、層間絶縁膜１２上に、ＣＶＤ法により、例えば１〜２層のグラフェンを含むグラフェン層１４を成長する。ＣＶＤ法としては、触媒金属を用いないプラズマＣＶＤ法が好ましく、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ４及びＡｒを用い、ＣＨ４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を１ｍｉｎとする。この条件で成膜を行うことにより、層間絶縁膜１２上にグラフェン層１４を形成することができる。触媒金属を用いないのは、成長したグラフェン層１４の下層に触媒金属が残存することを防止するためである。 Next, a graphene layer 14 including, for example, one to two layers of graphene is grown on the interlayer insulating film 12 by a CVD method. As the CVD method, a plasma CVD method that does not use a catalytic metal is preferable. For example, a photoelectron-controlled plasma CVD method can be applied. The film forming conditions by photoelectron control plasma CVD are, for example, using CH 4 and Ar as source gases, CH 4 flow rate 5 sccm, Ar flow rate 30 sccm, gas pressure 1 kPa, growth temperature 400 ° C., growth time 1 min. And By performing film formation under these conditions, the graphene layer 14 can be formed on the interlayer insulating film 12. The reason for not using the catalyst metal is to prevent the catalyst metal from remaining in the lower layer of the grown graphene layer 14.
なお、グラフェン層１４は、他の方法、例えば転写（貼り付け）法により形成するようにしてもよい。その場合、基板１０とは別の基板上にグラフェンを成長した後、このグラフェンを層間絶縁膜１２上に転写（貼り付け）する。別の基板上へのグラフェンの成長は、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｕ等の金属を触媒として用いたＣＶＤ法を適用することができる。成膜条件は、例えば、基板としてＣｕ基板を、原料ガスとしてＣ２Ｈ２及びＡｒを用い、Ｃ２Ｈ２の流量を５ｓｃｃｍ、Ａｒの流量を１０００ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を６００℃、成長時間を２０ｍｉｎとする。別の基板を用いることにより、触媒金属を用いて高温で良質のグラフェンを成長することができるため、良質のグラフェン層１４を得ることができる。 Note that the graphene layer 14 may be formed by another method, for example, a transfer (sticking) method. In that case, after growing graphene on a substrate different from the substrate 10, the graphene is transferred (pasted) onto the interlayer insulating film 12. For growing graphene on another substrate, a CVD method using a metal such as Fe, Ni, Co, or Cu as a catalyst can be applied. The film formation conditions are, for example, a Cu substrate as a substrate, C 2 H 2 and Ar as source gases, a flow rate of C 2 H 2 of 5 sccm, a flow rate of Ar of 1000 sccm, a gas pressure of 1 kPa, and a growth temperature of 600 ° C. The growth time is 20 min. By using a different substrate, good quality graphene can be grown at a high temperature using a catalytic metal, so that a good quality graphene layer 14 can be obtained.
次いで、グラフェン層１４上に、ＣＶＤ法により、例えば膜厚１００ｎｍ程度のネットワーク・ナノグラファイト層１６を成長する（図３（ｂ））。ＣＶＤ法としては、触媒金属を用いないプラズマＣＶＤ法が好ましく、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ４及びＡｒを用い、ＣＨ４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を２０ｍｉｎとする。この条件で成膜を行うことにより、グラフェン層１４上にネットワーク・ナノグラファイト層１６を形成することができる。触媒金属を用いないのは、成長したネットワーク・ナノグラファイト層１６の下層に触媒金属が残存することを防止するためである。 Next, a network nanographite layer 16 having a thickness of, for example, about 100 nm is grown on the graphene layer 14 by CVD (FIG. 3B). As the CVD method, a plasma CVD method that does not use a catalytic metal is preferable. For example, a photoelectron-controlled plasma CVD method can be applied. The film forming conditions by photoelectron controlled plasma CVD are, for example, using CH 4 and Ar as source gases, CH 4 flow rate 5 sccm, Ar flow rate 30 sccm, gas pressure 1 kPa, growth temperature 400 ° C., growth time 20 min. And By performing film formation under these conditions, the network nanographite layer 16 can be formed on the graphene layer 14. The reason for not using the catalyst metal is to prevent the catalyst metal from remaining in the lower layer of the grown network nanographite layer 16.
なお、上述の条件で層間絶縁膜１２上にネットワーク・ナノグラファイト層１６を成長すると、層間絶縁膜１２とネットワーク・ナノグラファイト層１６との間には、数層のグラフェン層が形成される。層間絶縁膜１２上にグラフェン層１４を別途成長する代わりに、ネットワーク・ナノグラファイト層１６の成長の際に形成されるグラフェン層を用いてもよい。 When the network nanographite layer 16 is grown on the interlayer insulating film 12 under the above-described conditions, several graphene layers are formed between the interlayer insulating film 12 and the network nanographite layer 16. Instead of separately growing the graphene layer 14 on the interlayer insulating film 12, a graphene layer formed when the network nanographite layer 16 is grown may be used.
次いで、フォトリソグラフィにより、配線２６の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。配線２６の形成予定領域とは、第１の配線部２０、第２の配線部２２及びチャネル部２４の形成予定領域である。 Next, a photoresist film (not shown) is formed by photolithography so as to cover the region where the wiring 26 is to be formed and to expose other regions. The region where the wiring 26 is to be formed is a region where the first wiring part 20, the second wiring part 22 and the channel part 24 are to be formed.
次いで、このフォトレジスト膜をマスクとして、例えばイオンミリングによりネットワーク・ナノグラファイト層１６及びグラフェン層１４をエッチングし、配線の形成予定領域以外のネットワーク・ナノグラファイト層１６及びグラフェン層１４を除去する。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ２を用い、Ａｒ又はＯ２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。 Next, using the photoresist film as a mask, the network nanographite layer 16 and the graphene layer 14 are etched by ion milling, for example, and the network nanographite layer 16 and the graphene layer 14 other than the region where the wiring is to be formed are removed. As the ion milling conditions, for example, Ar or O 2 is used as a milling gas, the flow rate of Ar or O 2 is 30 sccm, the gas pressure is 1 Pa, and the milling time is 5 min.
次いで、フォトリソグラフィにより、ゲート電極３２の形成予定領域を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。 Next, a photoresist film (not shown) that exposes a region where the gate electrode 32 is to be formed and covers other regions is formed by photolithography.
次いで、このフォトレジスト膜をマスクとして、ネットワーク・ナノグラファイト層１６を、例えば、酸素プラズマ処理により、グラフェン層１４に対して選択的にエッチングする。エッチング条件は、例えば、エッチングガスとしてＯ２を用い、Ｏ２流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、エッチング時間を５ｍｉｎとする。ネットワーク・ナノグラファイト層１６は、結晶性の観点から見るとグラフェン層１４に劣っており、グラフェン層１４と比較してエッチングが進行しやすい材料である。このエッチング特性の相違を利用することにより、ネットワーク・ナノグラファイト層１６をグラフェン層１４に対して選択的にエッチングすることができる。 Next, using this photoresist film as a mask, the network nanographite layer 16 is selectively etched with respect to the graphene layer 14 by, for example, oxygen plasma treatment. Etching conditions include, for example, O 2 as an etching gas, an O 2 flow rate of 30 sccm, a gas pressure of 1 Pa, and an etching time of 5 min. The network nanographite layer 16 is inferior to the graphene layer 14 from the viewpoint of crystallinity, and is a material that is more easily etched than the graphene layer 14. By utilizing this difference in etching characteristics, the network nanographite layer 16 can be selectively etched with respect to the graphene layer 14.
こうして、グラフェン層１４とネットワーク・ナノグラファイト層１６との積層膜の第１の配線部２０及び第２の配線部２２と、第１の配線部２０及び第２の配線部２２との間に形成されたグラフェン層１４のチャネル部２４とを有する配線２６を形成する（図３（ｃ））。 Thus, the first wiring portion 20 and the second wiring portion 22 of the laminated film of the graphene layer 14 and the network nanographite layer 16 are formed between the first wiring portion 20 and the second wiring portion 22. A wiring 26 having the channel portion 24 of the graphene layer 14 thus formed is formed (FIG. 3C).
次いで、例えばＣＶＤ法やＡＬＤ法により、例えば膜厚１０ｎｍの酸化ハフニウム膜を形成する。成膜条件は、例えば、塩化ハフニウム（ＨｆＣｌ４）、ハフニウムイソプロポキシド（Ｈｆ（ｉＯＰｒ）４）等の原料ガスを用い、成長温度を３００℃とする。これにより、配線２６上を含む全面に、酸化ハフニウム膜のゲート絶縁膜２８を形成する（図４（ａ））。 Next, a hafnium oxide film having a thickness of, for example, 10 nm is formed by, eg, CVD or ALD. Deposition conditions, for example, hafnium tetrachloride (HfCl 4), using a hafnium isopropoxide (Hf (iOPr) 4) raw material gas such as, the growth temperature is 300 ° C.. Thereby, a gate insulating film 28 of a hafnium oxide film is formed on the entire surface including on the wiring 26 (FIG. 4A).
なお、ゲート絶縁膜２８の形成材料は、特に限定されるものではない。例えば、ゲート絶縁膜２８には、酸化ハフニウム等の高誘電率膜や、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜等のシリコン系絶縁膜等を適用することができる。 The material for forming the gate insulating film 28 is not particularly limited. For example, a high dielectric constant film such as hafnium oxide or a silicon-based insulating film such as a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film can be applied to the gate insulating film 28.
次いで、ゲート絶縁膜２８上に、例えばＣＶＤ法により、例えば膜厚２００ｎｍ程度のネットワーク・ナノグラファイト層３０を成長する（図４（ｂ））。ＣＶＤ法としては、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ４及びＡｒを用い、ＣＨ４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を２０ｍｉｎとする。 Next, a network nanographite layer 30 having a thickness of, for example, about 200 nm is grown on the gate insulating film 28 by, eg, CVD (FIG. 4B). As the CVD method, for example, a photoelectron control plasma CVD method can be applied. The film forming conditions by photoelectron controlled plasma CVD are, for example, using CH 4 and Ar as source gases, CH 4 flow rate 5 sccm, Ar flow rate 30 sccm, gas pressure 1 kPa, growth temperature 400 ° C., growth time 20 min. And
次いで、フォトリソグラフィにより、ゲート電極３２の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。 Next, a photoresist film (not shown) is formed by photolithography so as to cover the region where the gate electrode 32 is to be formed and expose other regions.
次いで、このフォトレジスト膜をマスクとして、ネットワーク・ナノグラファイト層３０を、イオンミリングによりエッチングする。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ２を用い、Ａｒ又はＯ２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。これにより、チャネル部２４のグラフェン層１４上に、ゲート絶縁膜２８を介してネットワーク・ナノグラファイト層３０のゲート電極３２を形成する（図４（ｃ））。 Next, using this photoresist film as a mask, the network nanographite layer 30 is etched by ion milling. As the ion milling conditions, for example, Ar or O 2 is used as a milling gas, the flow rate of Ar or O 2 is 30 sccm, the gas pressure is 1 Pa, and the milling time is 5 min. Thus, the gate electrode 32 of the network nanographite layer 30 is formed on the graphene layer 14 of the channel portion 24 via the gate insulating film 28 (FIG. 4C).
ゲート電極３２の形成材料は、特に限定されるものではない。例えば、ゲート電極３２には、通常のＭＯＳトランジスタと同様のゲート電極材料を適用することができる。また、上述のように、第１の配線部２０及び第２の配線部２２に用いたと同様のネットワーク・ナノグラファイトによりゲート電極３２を形成してもよい。ゲート電極３２をネットワーク・ナノグラファイトにより形成することにより、ゲート電極３２の面内方向及び垂直方向の電気抵抗を低減することができる。 The material for forming the gate electrode 32 is not particularly limited. For example, the same gate electrode material as that of a normal MOS transistor can be applied to the gate electrode 32. Further, as described above, the gate electrode 32 may be formed of the same network nanographite as that used for the first wiring portion 20 and the second wiring portion 22. By forming the gate electrode 32 from network nanographite, the electrical resistance in the in-plane direction and the vertical direction of the gate electrode 32 can be reduced.
こうして、層間絶縁膜１４上に、本実施形態の配線構造体を形成する。 Thus, the wiring structure of the present embodiment is formed on the interlayer insulating film 14.
この後、必要に応じて、この配線構造体上に層間絶縁膜や配線層を形成し、半導体装置を完成する。 Thereafter, if necessary, an interlayer insulating film or a wiring layer is formed on the wiring structure to complete the semiconductor device.
このように、本実施形態によれば、チャネル部から延在するグラフェン層上にネットワーク・ナノグラファイト層を形成してチャネルに接続される配線部を形成するので、チャネルのグラフェン層に対するコンタクト抵抗を大幅に低減することができる。また、グラフェン層とネットワーク・ナノグラファイト層との積層体により配線層を形成するので、面内方向及び垂直方向の電気抵抗の低い配線構造体を形成することができる。これにより、消費電力の小さい半導体装置を実現することができる。 As described above, according to the present embodiment, since the network nanographite layer is formed on the graphene layer extending from the channel portion to form the wiring portion connected to the channel, the contact resistance of the channel to the graphene layer is reduced. It can be greatly reduced. Further, since the wiring layer is formed by a laminate of the graphene layer and the network / nanographite layer, a wiring structure having a low electrical resistance in the in-plane direction and the vertical direction can be formed. Thereby, a semiconductor device with low power consumption can be realized.
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図５乃至図７を用いて説明する。図１乃至図４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
[Second Embodiment]
The semiconductor device and the manufacturing method thereof according to the second embodiment will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof is omitted or simplified.
図５は、本実施形態による半導体装置の構造を示す斜視図である。図６及び図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。 FIG. 5 is a perspective view showing the structure of the semiconductor device according to the present embodiment. 6 and 7 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
はじめに、本実施形態による半導体装置の構造について図５を用いて説明する。 First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.
基板１０上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上には、ネットワーク・ナノグラファイト層３４と、ネットワーク・ナノグラファイト層３４上に形成されたグラフェン層３６とを有する配線２６が形成されている。配線２６は、ネットワーク・ナノグラファイト層３４とグラフェン層３６とが積層された第１の配線部２０及び第２の配線部２２と、第１の配線部２０と第２の配線部２２との間のグラフェン層３６により形成されたチャネル部２４とを有している。チャネル部２４のグラフェン層３６は、第１の配線部２０及び第２の配線部２２のグラフェン層３６から連続して平坦に形成されている。配線２６上には、ゲート絶縁膜２８が形成されている。チャネル部２４に形成されたゲート絶縁膜２８上には、ゲート電極３２が形成されている。 An interlayer insulating film 12 is formed on the substrate 10. A wiring 26 having a network nanographite layer 34 and a graphene layer 36 formed on the network nanographite layer 34 is formed on the interlayer insulating film 12. The wiring 26 includes a first wiring part 20 and a second wiring part 22 in which the network nanographite layer 34 and the graphene layer 36 are laminated, and between the first wiring part 20 and the second wiring part 22. And a channel portion 24 formed by the graphene layer 36. The graphene layer 36 of the channel part 24 is continuously formed flat from the graphene layer 36 of the first wiring part 20 and the second wiring part 22. A gate insulating film 28 is formed on the wiring 26. A gate electrode 32 is formed on the gate insulating film 28 formed in the channel portion 24.
このように、本実施形態による半導体装置は、第１の配線部２０及び第２の配線部２２をソース電極及びドレイン電極とし、第１の配線部２０と第２の配線部２２との間のグラフェン層３６をチャネルとしたグラフェントランジスタを含む配線構造体を有している。この点で、第１実施形態による半導体装置と同様である。 As described above, in the semiconductor device according to the present embodiment, the first wiring unit 20 and the second wiring unit 22 are used as the source electrode and the drain electrode, and the gap between the first wiring unit 20 and the second wiring unit 22 is set. A wiring structure including a graphene transistor using the graphene layer 36 as a channel is included. This is the same as the semiconductor device according to the first embodiment.
本実施形態の配線構造体は、グラフェン層３６がネットワーク・ナノグラファイト層３４上に形成されている点で、ネットワーク・ナノグラファイト層１６がグラフェン層１４上に形成されている第１実施形態の配線構造体とは異なっているが、基本的な特徴は同じである。 The wiring structure of the present embodiment is the wiring of the first embodiment in which the network nanographite layer 16 is formed on the graphene layer 14 in that the graphene layer 36 is formed on the network nanographite layer 34. Although different from the structure, the basic features are the same.
すなわち、本実施形態による配線構造体は、第１の配線部２０と第２の配線部２２とが、ネットワーク・ナノグラファイト層３４とグラフェン層３６との積層体により形成されている。第１の配線部２０及び第２の配線部２２を、ネットワーク・ナノグラファイトを用いて形成することにより、垂直方向の電気抵抗を大幅に低減することができる。また、第１の配線部２０及び第２の配線部２２をネットワーク・ナノグラファイトにより形成することにより、グラフェン層３６に対して良好な電気的コンタクトを得ることができる。 That is, in the wiring structure according to the present embodiment, the first wiring portion 20 and the second wiring portion 22 are formed of a laminate of the network nanographite layer 34 and the graphene layer 36. By forming the first wiring part 20 and the second wiring part 22 using network nanographite, the electrical resistance in the vertical direction can be greatly reduced. In addition, by forming the first wiring portion 20 and the second wiring portion 22 with network nanographite, good electrical contact with the graphene layer 36 can be obtained.
次に、本実施形態による半導体装置の製造方法について図６及び図７を用いて説明する。 Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
まず、基板１０上に、例えばプラズマＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積する（図６（ａ））。成膜条件は、例えば、原料ガスとしてＴＥＯＳ及びＯ２を用い、ＴＥＯＳ流量を５ｓｃｃｍ、Ｏ２流量を２００ｓｃｃｍ、ガス圧を６０Ｐａ、成長温度を３５０℃、成長時間を１０ｍｉｎとする。これにより、基板１０上に、シリコン酸化膜の層間絶縁膜１２を形成する。 First, a silicon oxide film of, eg, a 200 nm-thickness is deposited on the substrate 10 by, eg, plasma CVD (FIG. 6A). For example, TEOS and O 2 are used as the source gas, the TEOS flow rate is 5 sccm, the O 2 flow rate is 200 sccm, the gas pressure is 60 Pa, the growth temperature is 350 ° C., and the growth time is 10 minutes. Thereby, an interlayer insulating film 12 of a silicon oxide film is formed on the substrate 10.
次いで、層間絶縁膜１２上に、ＣＶＤ法により、例えば膜厚１００ｎｍ程度のネットワーク・ナノグラファイト層３４を成長する（図６（ｂ））。ＣＶＤ法としては、触媒金属を用いないプラズマＣＶＤ法が好ましく、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ４及びＡｒを用い、ＣＨ４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を２０ｍｉｎとする。この条件で成膜を行うことにより、層間絶縁膜１２上にネットワーク・ナノグラファイト層３４を形成することができる。触媒金属を用いないのは、成長したネットワーク・ナノグラファイト層３４下層に触媒金属が残存することを防止するためである。 Next, a network nanographite layer 34 having a film thickness of, for example, about 100 nm is grown on the interlayer insulating film 12 by CVD (FIG. 6B). As the CVD method, a plasma CVD method that does not use a catalytic metal is preferable. For example, a photoelectron-controlled plasma CVD method can be applied. The film forming conditions by photoelectron controlled plasma CVD are, for example, using CH 4 and Ar as source gases, CH 4 flow rate 5 sccm, Ar flow rate 30 sccm, gas pressure 1 kPa, growth temperature 400 ° C., growth time 20 min. And By forming the film under these conditions, the network nanographite layer 34 can be formed on the interlayer insulating film 12. The reason for not using the catalyst metal is to prevent the catalyst metal from remaining in the lower layer of the grown network nanographite layer 34.
次いで、フォトリソグラフィにより、第１配線部２０及び第２配線部２２の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。 Next, a photoresist film (not shown) is formed by photolithography so as to cover the areas where the first wiring part 20 and the second wiring part 22 are to be formed and expose the other areas.
次いで、このフォトレジスト膜をマスクとして、例えばイオンミリングによりネットワーク・ナノグラファイト層３４をエッチングし、第１配線部２０及び第２配線部２２の形成予定領域以外のネットワーク・ナノグラファイト層１６及びグラフェン層１４を除去する（図６（ｃ））。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ２を用い、Ａｒ又はＯ２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。 Next, using this photoresist film as a mask, the network nanographite layer 34 is etched by, for example, ion milling, and the network nanographite layer 16 and the graphene layer other than the regions where the first wiring part 20 and the second wiring part 22 are to be formed are etched. 14 is removed (FIG. 6C). As the ion milling conditions, for example, Ar or O 2 is used as a milling gas, the flow rate of Ar or O 2 is 30 sccm, the gas pressure is 1 Pa, and the milling time is 5 min.
次いで、基板１０とは別の基板上にグラフェンを成長した後、このグラフェンをネットワーク・ナノグラファイト層３４上に転写（貼り付け）し、グラフェン層３６を形成する。転写によりグラフェン層３６を形成することにより、ネットワーク・ナノグラファイト層３４の上面の沿った平坦なグラフェン層３６を、第１配線部２０と第２配線部２２との間を接続するように形成することができる。 Next, after growing graphene on a substrate different from the substrate 10, the graphene is transferred (pasted) onto the network nanographite layer 34 to form the graphene layer 36. By forming the graphene layer 36 by transfer, the flat graphene layer 36 along the upper surface of the network nanographite layer 34 is formed so as to connect the first wiring portion 20 and the second wiring portion 22. be able to.
なお、グラフェン層３６は、ネットワーク・ナノグラファイト層３４のパターニング後、全面に絶縁膜を堆積してＣＭＰ法等により平坦化してネットワーク・ナノグラファイト層３４の上面を露出した後、ＣＶＤ法や転写法により形成するようにしてもよい。 The graphene layer 36 is formed by depositing an insulating film on the entire surface after patterning the network nanographite layer 34 and flattening it by CMP or the like to expose the upper surface of the network nanographite layer 34, followed by a CVD method or a transfer method. You may make it form by.
次いで、フォトリソグラフィにより、配線２６の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。配線２６の形成予定領域とは、第１の配線部２０、第２の配線部２２及びチャネル部２４の形成予定領域である。 Next, a photoresist film (not shown) is formed by photolithography so as to cover the region where the wiring 26 is to be formed and to expose other regions. The region where the wiring 26 is to be formed is a region where the first wiring part 20, the second wiring part 22 and the channel part 24 are to be formed.
次いで、このフォトレジスト膜をマスクとして、例えばイオンミリングによりグラフェン層３６をエッチングし、配線の形成予定領域以外のグラフェン層３６を除去する。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ２を用い、Ａｒ又はＯ２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。 Next, using this photoresist film as a mask, the graphene layer 36 is etched by, for example, ion milling, and the graphene layer 36 other than the wiring formation scheduled region is removed. As the ion milling conditions, for example, Ar or O 2 is used as a milling gas, the flow rate of Ar or O 2 is 30 sccm, the gas pressure is 1 Pa, and the milling time is 5 min.
こうして、ネットワーク・ナノグラファイト層３４とグラフェン層３６との積層膜の第１の配線部２０及び第２の配線部２２と、第１の配線部２０及び第２の配線部２２との間に形成されたグラフェン層３６のチャネル部２４とを有する配線２６を形成する（図７（ａ））。 In this way, the network nanographite layer 34 and the graphene layer 36 are formed between the first wiring part 20 and the second wiring part 22 and the first wiring part 20 and the second wiring part 22 in the laminated film. A wiring 26 having the channel portion 24 of the graphene layer 36 thus formed is formed (FIG. 7A).
次いで、例えばＣＶＤ法やＡＬＤ法により、例えば膜厚１０ｎｍの酸化ハフニウム膜を形成する。成膜条件は、例えば、塩化ハフニウム（ＨｆＣｌ４）、ハフニウムイソプロポキシド（Ｈｆ（ｉＯＰｒ）４）等の原料ガスを用い、成長温度を３００℃とする。これにより、配線２６上を含む全面に、酸化ハフニウム膜のゲート絶縁膜２８を形成する（図７（ｂ））。 Next, a hafnium oxide film having a thickness of, for example, 10 nm is formed by, eg, CVD or ALD. Deposition conditions, for example, hafnium tetrachloride (HfCl 4), using a hafnium isopropoxide (Hf (iOPr) 4) raw material gas such as, the growth temperature is 300 ° C.. Thereby, a gate insulating film 28 of a hafnium oxide film is formed on the entire surface including on the wiring 26 (FIG. 7B).
次いで、ゲート絶縁膜２８上に、例えばＣＶＤ法により、例えば膜厚２００ｎｍ程度のネットワーク・ナノグラファイト層を成長する。ＣＶＤ法としては、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ４及びＡｒを用い、ＣＨ４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を２０ｍｉｎとする。 Next, a network nanographite layer having a thickness of, for example, about 200 nm is grown on the gate insulating film 28 by, eg, CVD. As the CVD method, for example, a photoelectron control plasma CVD method can be applied. The film forming conditions by photoelectron controlled plasma CVD are, for example, using CH 4 and Ar as source gases, CH 4 flow rate 5 sccm, Ar flow rate 30 sccm, gas pressure 1 kPa, growth temperature 400 ° C., growth time 20 min. And
次いで、フォトリソグラフィにより、ゲート電極３２の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。 Next, a photoresist film (not shown) is formed by photolithography so as to cover the region where the gate electrode 32 is to be formed and expose other regions.
次いで、このフォトレジスト膜をマスクとして、ネットワーク・ナノグラファイト層を、イオンミリングによりエッチングする。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ２を用い、Ａｒ又はＯ２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。これにより、チャネル部２４のグラフェン層３６上に、ゲート絶縁膜２８を介してネットワーク・ナノグラファイト層３０のゲート電極３２を形成する（図７（ｃ））。 Next, using this photoresist film as a mask, the network nanographite layer is etched by ion milling. As the ion milling conditions, for example, Ar or O 2 is used as a milling gas, the flow rate of Ar or O 2 is 30 sccm, the gas pressure is 1 Pa, and the milling time is 5 min. As a result, the gate electrode 32 of the network nanographite layer 30 is formed on the graphene layer 36 of the channel portion 24 via the gate insulating film 28 (FIG. 7C).
こうして、層間絶縁膜１４上に、本実施形態の配線構造体を形成する。 Thus, the wiring structure of the present embodiment is formed on the interlayer insulating film 14.
この後、必要に応じて、この配線構造体上に層間絶縁膜や配線層を形成し、半導体装置を完成する。 Thereafter, if necessary, an interlayer insulating film or a wiring layer is formed on the wiring structure to complete the semiconductor device.
このように、本実施形態によれば、チャネル部から延在するグラフェン層上にネットワーク・ナノグラファイト層を形成してチャネルに接続される配線部を形成するので、チャネルのグラフェン層に対するコンタクト抵抗を大幅に低減することができる。また、グラフェン層とネットワーク・ナノグラファイト層との積層体により配線層を形成するので、面内方向及び垂直方向の電気抵抗の低い配線構造体を形成することができる。これにより、消費電力の小さい半導体装置を実現することができる。 As described above, according to the present embodiment, since the network nanographite layer is formed on the graphene layer extending from the channel portion to form the wiring portion connected to the channel, the contact resistance of the channel to the graphene layer is reduced. It can be greatly reduced. Further, since the wiring layer is formed by a laminate of the graphene layer and the network / nanographite layer, a wiring structure having a low electrical resistance in the in-plane direction and the vertical direction can be formed. Thereby, a semiconductor device with low power consumption can be realized.
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications are possible.
例えば、上記実施形態では、配線構造体のグラフェントランジスタの形成部分のみを示したが、グラフェン層とネットワーク・ナノグラファイト層との積層構造は、通常の配線層部分にも適用することができる。また、グラフェン層とネットワーク・ナノグラファイト層とを含む複数の配線層によって多層配線構造を形成することもできる。本実施形態によるアクティブ配線は、このような多層配線構造の任意の場所に形成することができる。
層間のビア接続には、カーボンナノチューブやネットワーク・ナノグラファイトを適用することができる。
For example, in the above embodiment, only the graphene transistor formation portion of the wiring structure is shown, but the laminated structure of the graphene layer and the network nanographite layer can also be applied to a normal wiring layer portion. A multilayer wiring structure can also be formed by a plurality of wiring layers including a graphene layer and a network nanographite layer. The active wiring according to the present embodiment can be formed at any location of such a multilayer wiring structure.
Carbon nanotubes and network nanographite can be used for connecting vias between layers.
また、上記実施形態では、グラフェン層上にゲート絶縁膜を介してゲート電極を形成したが、ゲート電極は、必ずしもグラフェン層よりも上層に形成されている必要はない。ゲート電極上に、ゲート絶縁膜及びグラフェン層を形成するようにしてもよい。 In the above embodiment, the gate electrode is formed on the graphene layer via the gate insulating film. However, the gate electrode is not necessarily formed above the graphene layer. A gate insulating film and a graphene layer may be formed over the gate electrode.
以上の実施形態に関し、更に以下の付記を開示する。 Regarding the above embodiment, the following additional notes are disclosed.
（付記１） グラフェン層と、
前記グラフェン層の第１の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、
前記グラフェン層の第２の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、
前記グラフェン層の、前記第１の領域と前記第２の領域との間の第３の領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を有することを特徴とする半導体装置。
(Supplementary note 1) Graphene layer,
A first wiring portion formed in the first region of the graphene layer, and including the graphene layer and a first network nanographite layer laminated on the graphene layer;
A second wiring part formed in the second region of the graphene layer, and including the graphene layer and a second network nanographite layer stacked on the graphene layer;
A gate insulating film formed on a third region of the graphene layer between the first region and the second region;
And a gate electrode formed on the gate insulating film.
（付記２） 付記１記載の半導体装置において、
前記第１のネットワーク・ナノグラファイト層は、前記第２のグラフェン層上に形成されており、
前記第２のネットワーク・ナノグラファイト層は、前記第３のグラフェン層上に形成されている
ことを特徴とする半導体装置。
(Appendix 2) In the semiconductor device according to Appendix 1,
The first network nanographite layer is formed on the second graphene layer;
The second network nanographite layer is formed on the third graphene layer. A semiconductor device, wherein:
（付記３） 付記１記載の半導体装置において、
前記第２のグラフェン層は、前記第１のネットワーク・ナノグラファイト層上に形成されており、
前記第３のグラフェン層は、前記第２のネットワーク・ナノグラファイト層上に形成されている
ことを特徴とする半導体装置。
(Supplementary note 3) In the semiconductor device according to supplementary note 1,
The second graphene layer is formed on the first network nanographite layer,
The third graphene layer is formed on the second network nanographite layer. A semiconductor device, wherein:
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記ゲート電極は、ネットワーク・ナノグラファイトにより形成されている
ことを特徴とする半導体装置。
(Appendix 4) In the semiconductor device according to any one of appendices 1 to 3,
The semiconductor device, wherein the gate electrode is formed of network nanographite.
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
前記第１乃至第３のグラフェン層は、２層以下のグラフェンシートを有する
ことを特徴とする半導体装置。
(Appendix 5) In the semiconductor device according to any one of appendices 1 to 4,
The first to third graphene layers include two or less graphene sheets. A semiconductor device, wherein:
（付記６） グラフェン層と、
前記グラフェン層の第１の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、
前記グラフェン層の第２の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部とを含む配線構造体を有する
ことを特徴とする半導体装置。
(Appendix 6) Graphene layer,
A first wiring portion formed in the first region of the graphene layer, and including the graphene layer and a first network nanographite layer laminated on the graphene layer;
A wiring structure formed in a second region of the graphene layer and including a second wiring portion including the graphene layer and a second network nanographite layer stacked on the graphene layer. A featured semiconductor device.
（付記７） 基板上に、グラフェン層を形成する工程と、
前記グラフェン層上に、ネットワーク・ナノグラファイト層を形成する工程と、
第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去し、前記第１の領域及び前記第２の領域に、前記グラフェン層と前記ネットワーク・ナノグラファイト層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、
前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(Appendix 7) A step of forming a graphene layer on a substrate;
Forming a network nanographite layer on the graphene layer;
The network nanographite layer formed in a third region between the first region and the second region is selectively removed, and the graphene layer is formed in the first region and the second region. Forming a first wiring portion and a second wiring portion of the laminate of the network nanographite layer and forming a channel portion of the graphene layer in the third region,
Forming a gate insulating film on the graphene layer in the third region;
And a step of forming a gate electrode on the gate insulating film.
（付記８） 付記７記載の半導体装置の製造方法において、
前記第３の領域上に形成された前記ネットワーク・ナノグラファイト層は、酸素系ガスを用いたプラズマエッチングにより、前記グラフェン層に対して選択的に除去する
ことを特徴とする半導体装置の製造方法。
(Appendix 8) In the method for manufacturing a semiconductor device according to Appendix 7,
The method of manufacturing a semiconductor device, wherein the network nanographite layer formed on the third region is selectively removed from the graphene layer by plasma etching using an oxygen-based gas.
（付記９） 基板上に、ネットワーク・ナノグラファイト層を形成する工程と、
第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去する工程と、
前記ネットワーク・ナノグラファイト層が形成された前記基板上にグラフェン層を形成し、前記第１の領域及び前記第２の領域に、前記ネットワーク・ナノグラファイト層と前記グラフェン層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、
前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(Supplementary Note 9) A step of forming a network nanographite layer on a substrate;
Selectively removing the network nanographite layer formed in a third region between the first region and the second region;
A graphene layer is formed on the substrate on which the network nanographite layer is formed, and a first layered structure of the network nanographite layer and the graphene layer is formed in the first region and the second region. Forming a wiring portion and a second wiring portion, and forming a channel portion of the graphene layer in the third region;
Forming a gate insulating film on the graphene layer in the third region;
And a step of forming a gate electrode on the gate insulating film.
（付記１０） 付記９記載の半導体装置の製造方法において、
前記グラフェン層を形成する工程では、別の基板上に形成された前記グラフェン層を、前記ネットワーク・ナノグラファイト層が形成された前記基板上に転写する
ことを特徴とする半導体装置の製造方法。
(Additional remark 10) In the manufacturing method of the semiconductor device of Additional remark 9,
In the step of forming the graphene layer, the graphene layer formed on another substrate is transferred onto the substrate on which the network nanographite layer is formed.
（付記１１） 付記７乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記グラフェン層及び前記ネットワーク・ナノグラファイト層は、光電子制御プラズマＣＶＤ法により堆積する
ことを特徴とする半導体装置の製造方法。
(Appendix 11) In the method for manufacturing a semiconductor device according to any one of appendices 7 to 10,
The method for manufacturing a semiconductor device, wherein the graphene layer and the network nanographite layer are deposited by a photoelectron-controlled plasma CVD method.
１０…基板
１２…層間絶縁膜
１４，３６…グラフェン層
１６，３０，３４…ネットワーク・ナノグラファイト層
２０…第１の配線部
２２…第２の配線部
２４…チャネル部
２６…配線
２８…ゲート絶縁膜
３２…ゲート電極
DESCRIPTION OF SYMBOLS 10 ... Board | substrate 12 ... Interlayer insulation film 14, 36 ... Graphene layer 16, 30, 34 ... Network nano graphite layer 20 ... 1st wiring part 22 ... 2nd wiring part 24 ... Channel part 26 ... Wiring 28 ... Gate insulation Film 32 ... Gate electrode
Claims (7)
前記グラフェン層の第１の領域に形成され、前記第１の領域の前記グラフェン層と、前記第１の領域の前記グラフェン層上に形成された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、
前記グラフェン層の第２の領域に形成され、前記第２の領域の前記グラフェン層と、前記第２の領域の前記グラフェン層上に形成された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、
前記グラフェン層の、前記第１の領域と前記第２の領域との間の第３の領域のチャネル部上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を有することを特徴とする半導体装置。 A graphene layer,
A first region formed in a first region of the graphene layer, the graphene layer in the first region, and a first network nanographite layer formed on the graphene layer in the first region; The wiring section of
A second region formed in a second region of the graphene layer and including the graphene layer in the second region and a second network nanographite layer formed on the graphene layer in the second region; The wiring section of
A gate insulating film formed on a channel portion of a third region of the graphene layer between the first region and the second region;
And a gate electrode formed on the gate insulating film.
前記グラフェン層の第１の領域に形成され、前記第１の領域の前記グラフェン層と、前記第１の領域の前記グラフェン層下に形成された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、
前記グラフェン層の第２の領域に形成され、前記第２の領域の前記グラフェン層と、前記第２の領域の前記グラフェン層下に形成された第２のネットワーク・ナノグラファイト層を含む第２の配線部と、
前記グラフェン層の、前記第１の領域と前記第２の領域との間の第３の領域のチャネル部上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を有することを特徴とする半導体装置。 A graphene layer,
A first region formed in a first region of the graphene layer and including the graphene layer in the first region and a first network nanographite layer formed under the graphene layer in the first region; The wiring section of
A second network nanographite layer formed in a second region of the graphene layer, the graphene layer in the second region, and a second network nanographite layer formed under the graphene layer in the second region; A wiring section;
A gate insulating film formed on a channel portion of a third region of the graphene layer between the first region and the second region;
A gate electrode formed on the gate insulating film;
Wherein a has a.
前記グラフェン層上に、ネットワーク・ナノグラファイト層を形成する工程と、
第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去し、前記第１の領域及び前記第２の領域に、前記グラフェン層と前記ネットワーク・ナノグラファイト層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、
前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 Forming a graphene layer on the substrate;
Forming a network nanographite layer on the graphene layer;
The network nanographite layer formed in a third region between the first region and the second region is selectively removed, and the graphene layer is formed in the first region and the second region. Forming a first wiring portion and a second wiring portion of the laminate of the network nanographite layer and forming a channel portion of the graphene layer in the third region,
Forming a gate insulating film on the graphene layer in the third region;
And a step of forming a gate electrode on the gate insulating film.
前記第３の領域上に形成された前記ネットワーク・ナノグラファイト層は、酸素系ガスを用いたプラズマエッチングにより、前記グラフェン層に対して選択的に除去する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein the network nanographite layer formed on the third region is selectively removed from the graphene layer by plasma etching using an oxygen-based gas.
第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去する工程と、
前記ネットワーク・ナノグラファイト層が形成された前記基板上にグラフェン層を形成し、前記第１の領域及び前記第２の領域に、前記ネットワーク・ナノグラファイト層と前記グラフェン層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、
前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 Forming a network nanographite layer on the substrate;
Selectively removing the network nanographite layer formed in a third region between the first region and the second region;
A graphene layer is formed on the substrate on which the network nanographite layer is formed, and a first layered structure of the network nanographite layer and the graphene layer is formed in the first region and the second region. Forming a wiring portion and a second wiring portion, and forming a channel portion of the graphene layer in the third region;
Forming a gate insulating film on the graphene layer in the third region;
And a step of forming a gate electrode on the gate insulating film.
前記グラフェン層を形成する工程では、別の基板上に形成された前記グラフェン層を、前記ネットワーク・ナノグラファイト層が形成された前記基板上に転写する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
In the step of forming the graphene layer, the graphene layer formed on another substrate is transferred onto the substrate on which the network nanographite layer is formed.
前記グラフェン層及び前記ネットワーク・ナノグラファイト層は、光電子制御プラズマＣＶＤ法により堆積する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 3 to 5,
The method for manufacturing a semiconductor device, wherein the graphene layer and the network nanographite layer are deposited by a photoelectron-controlled plasma CVD method.
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