JP5352803B2 - 遅延判定帰還型系列推定器と方法 - Google Patents

Description

本発明は、高速データ通信における受信データの系列推定技術に関し、特に、処理の高速化に好適な遅延判定帰還型系列推定器に関する。

高速データ伝送システムの受信側において、符号間干渉（以下、Ｉｎｔｅｒ−ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ＝ＩＳＩと呼ぶ）と加法性白色ガウシアンノイズ（以下、Ａｄｄｉｔｉｖｅ Ｗｈｉｔｅ Ｇａｕｓｓｉａｎ Ｎｏｉｓｅ＝ＡＷＧＮと呼ぶ）によって乱されている受信シンボルから送信データを判別する場合に、最尤系列推定（Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ＝ＭＬＳＥ）を用いることで、受信シンボルのエネルギーを信号判定に最大限に有効活用できるので、理論的に最も良いエラーレートを達成できる。よく知られているように、ビタビ復号器は、最尤系列推定を効率的に回路に実装できる。しかし、ＩＳＩが多数のシンボルにわたって発生する場合には、ビタビ復号器の状態数が増大し、回路実装が実現不可能になる、という問題がある。

例えば、送信シンボルが｛１，−１｝の２個のデータを、ＩＳＩが１０シンボルの範囲にわたって発生する伝送路を介して送信する場合、ビタビ復号器の状態数は１０２４個にもなり、ＧＨｚ帯で動作するような回路路実装は不可能である。

ビタビ復号器の状態数を削減する手法として、状態数限定型系列推定（Ｒｅｄｕｃｅｄ Ｓｔａｔｅ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ＝ＲＳＳＥ）と呼ばれる一連の技術が知れている。

特に、ＩＳＩが多数のシンボルにわたって発生する場合のビタビ復号器の状態数の削減には、ビタビ復号器と判定帰還型等化器を組み合わせることによって、ビタビ復号器の状態数を削減する遅延判定帰還型系推定器（Ｄｅｌａｙｅｄ Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ、以下ＤＤＦＳＥと呼ぶ）が有効である。ＤＤＦＳＥについての理論的な詳細は、非特許文献１（Ａｌｅｘａｎｄｒａ Ｄｕｅｌ−Ｈａｌｌｅｎ及びＣｈｒｉｓ Ｈｅｅｇａｒｄによる１９８９年，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，“Ｄｅｌａｙｅｄ Ｄｅｃｉｓｉｏｎ−Ｆｅｅｄｂａｃｋ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ”）の記載が参照されている。

図２０は、特許文献１に開示された伝送路歪みのインパルス応答を説明する図である。ａ０、ａ１はビタビアルゴリズムで推定されるプリカーサとセンター成分、ａ２、ａ３はａ０、ａ１から推定された信号を用いて取り除かれる。１個のプリ・カーソルＩＳＩタップとメインタップと複数のポスト・カーソルＩＳＩタップからなるインパルス・レスポンスをもつような伝送路を介して２値データ｛１，−１｝を通信する場合、受信データはＩＳＩによって大きく乱される。この受信データに対して、ビタビアルゴリズムを用いて最尤系列推定を行う場合は２の（プリ・カーソルＩＳＩタップ数＋ポスト・カーソルＩＳＩタップ数）のステイト数のトレリス線図の処理が必要である。

図２１は、特許文献１に開示された遅延判定帰還型系列推定器の構成を示す図である。図２２は、ビタビアルゴリズムの状態遷移図である。２個のＤＦＥ（Decision Feedback Equalizer）２１３、２１４によってＩＳＩで乱された受信データからポスト・カーソルＩＳＩの影響を取り除くことによって、トレリス線図を図２２に示すようなステイト数が２個のトレリス線図に縮退し、縮退されたトレリス線図に基づいて効率的に最尤系列推定を行う。

図２１において、ＤＦＥが２個必要な理由は、縮退後のトレリスのステイト数が２個であり、ステイト毎にＤＦＥが必要なためである。図２１の第１の仮判定器２２０の出力は第１のＤＦＥ２１３に入力されて、その次の時点の受信データの処理に使用される。

図２１において、第１のＤＦＥ２１３と、減算器２４と、２乗演算器２５と、加算器２６と、第１の比較選択器２９と、第１の仮判定器２２０がフィードバックループを構成しており、処理速度の上限を決定している。図２３は、特許文献１に開示される遅延判定帰還型系列推定器の構成を示す図である。図２３において、第１のポスト・カーソルＩＳＩタップに対応するＤＦＥのタップの演算を先取りして行うことにより、フィードバックループの処理時間の短縮を図っている。図２３において、フィードバックループは、一例として、第１のセレクタ１１８と、減算器１５と、２乗演算器１６と、加算器１７ａと第１の比較選択器１２１で構成されており、前述した図２１フィードバックループと比較して短縮されていることが分かる。

特開平１０−２２８７９号公報

Ａｌｅｘａｎｄｒａ Ｄｕｅｌ−Ｈａｌｌｅｎ ａｎｄ Ｃｈｒｉｓ Ｈｅｅｇａｒｄ， "Ｄｅｌａｙｅｄ Ｄｅｃｉｓｉｏｎ−Ｆｅｅｄｂａｃｋ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， １９８９年 Ｅｒｉｃｈ Ｆ． Ｈａｒａｔｃｓｈ, "Ｎｅｗ ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ ｒｅｄｕｃｅｄ−ｓｔａｔｅ ｓｅｑｕｅｎｃｅ ｄｅｔｅｃｔｉｏｎ ｗｉｔｈ ｌｏｃａｌ ｆｅｅｄｂａｃｋ," ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｄｅｓｉｇｎ，Ａｕｔｏｍａｔｉｏｎ ａｎｄ Ｔｅｓｔ， ２００５年

以上の特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による分析を与える。

図２３に示した遅延判定帰還型系列推定器では、第１のセレクタ１１８と、減算器１５と、２乗演算器１６と、加算器１７ａと第１の比較選択器１２１によって構成されるフィードバックループが存在するために、受信データの周期がこのフィードバックループの処理時間よりも短い場合には正しく処理を行うことが出来ない。

本発明の１つの視点においては、受信データシンボル列が互いに同一の長さの複数のブロックに区分され、前記ブロックの前記長さと同一個数のＤＤＦＳＥ演算器群を備え、前記ＤＤＦＳＥ演算器群は、パイプライン接続され、ブロックの遅延判定帰還型系列推定の演算を並列に処理し、ブロックに区切って遅延判定帰還型系列推定処理することに起因するエッジ効果を検出しブロック内の該当するビットエラーを訂正するエッジ効果検出訂正回路を備え、前記複数のブロックは、各々Ｌ＋Ｍ個（Ｌ、Ｍは所定の正整数）のシンボルを含み、前記複数のブロックは、Ｌシンボルで互いに等間隔に離間しており、Ｌはシンク部に対応し、Ｍはデータ部の長さに対応し、前記エッジ効果検出訂正回路は、あるブロックの一次推定結果に前記エッジ効果が発生しているかを、前記ブロックのシンク部の一次推定結果とその一つ前のブロックのデータ部の一次推定結果とを比較することによって検知し、前記エッジ効果検出訂正回路において、ブロックの一次推定結果にエッジ効果を検出した場合には、該当ブロックのデータ部の処理をやり直して二次推定結果を生成し、エッジ効果が起きていないブロックに関しては、一次推定結果を出力し、エッジ効果が起きているブロックに関しては、前記二次推定結果を出力する。

本発明によれば、受信データを所定長（＝（Ｌ＋Ｍ））のシンボルからなるブロックに区切り、パイプライン動作する（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器を設けて並列処理を実現するとともに、受信データをブロックに区切って処理することに起因するエラーレートの劣化を防ぐ手段（エッジ効果検出訂正回路）を設けることにより、全体としての処理のスループットの向上を実現するものである。

本発明によれば、受信データを（Ｌ＋Ｍ）個のシンボルからなるブロックに区切り、クロックレートが受信データのレートの１／Ｍで動作する（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器を設けて並列処理を実現するとともに、受信データをブロックに区切って処理することに起因するエラーレートの劣化を防ぐ手段（エッジ効果検出訂正回路）を設けることにより、ＤＤＦＳＥ演算器の処理速度には依存することなく処理速度を高めることができる。このため、フィードバックループによって処理の上限速度が制限されてしまう従来技術に比べて、大幅な処理速度の向上を実現することが出来る。

本発明の遅延判定帰還型系列推定器の第１の実施例のブロック図である。 ＤＤＦＳＥ演算器のブロック図である。 ＤＤＦＳＥ演算器群の接続を表す図である。 エラー検出訂正器のブロック図である。 受信シンボルデータ列をブロック分割を表す図である。 遅延判定帰還型系列推定の手順を表すフローチャートである。 遅延判定帰還型系列推定のタイミングチャートである。 トレースバックを表す図である。 入力スキューバッファの実施例を表す図である。 出力スキューバッファの実施例を表す図である。 ブロック端での最尤ステイトを求める方法を表す図である。 各ブロックの処理の開始時間と終了時間を示すタイミングチャートである。 伝送路のインパルスレスポンスの例を示す図である。 一次推定結果を用いてＢＥＲを算出したシミュレーション結果を表すグラフである。 図１４のＳＮＲ＝２８．４ｄＢでのエラータイプを示すグラフである。 エッジ効果検出の実施例を表す図である。 ＤＤＦＳＥ演算器の初期化を表す図である。 最終推定結果を用いてＢＥＲを算出したシミュレーション結果を表すグラフである。 図１７のＳＮＲ＝２８．４ｄＢでのエラータイプを示すグラフである。 伝送路歪みのインパルス応答を示す図である。 関連技術の構成を示す図である。 ビタビアリゴリズムの状態遷移を示す図である。 関連技術の構成を示す図である。

本発明の一態様においては、所定長（Ｌ＋Ｍ）のブロックに区分された受信データシンボルを並列処理するパイプライン接続された（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器群と、ブロック間の重なりを利用してブロック端で発生するビットエラーレートの悪化を検知して訂正するエッジ効果検出訂正回路を備え、個々のＤＤＦＳＥ演算器の処理速度をｆ［Ｈｚ］とすると、遅延判定帰還型系列推定器は、ｆ＊Ｍ［Ｓｙｍｂｏｌ／ｓ］に相当する速度までの受信データの処理を行うことが出来る。以下、本発明の実施例を図面を参照して説明する。

図１は、本発明の第１の実施例の遅延判定帰還型系列推定器の構成を示す図である。図１を参照すると、本実施例の遅延判定帰還型系列推定器は、
受信シンボルデータ（受信データシンボルベクタ）１０７に対して遅延判定帰還系列推定の処理を行って一次推定結果１１１を出力する遅延判定帰還系列推定器メイン部１０１と、
一次推定結果１１１に対して受信シンボルデータ列をブロックに区切って処理することに起因するビットエラーレートの劣化（以下、「エッジ効果」と呼ぶ）を訂正して遅延判定帰還型系列推定結果（最終推定結果）１１２を出力するエッジ効果検出訂正回路１０２と、
を備えている。

遅延判定帰還型系列推定器メイン部１０１は、
長さがＬのシリアルパラレル変換された受信データシンボルベクタ１０７を入力し、それぞれの受信データシンボルにベクタ内の相対位置に応じた遅延が付加されたスキュー付き受信シンボルベクタ１１３を出力する入力スキューバッファ１０３と、
スキュー付き受信シンボルベクタ１１３を入力し、遅延判定帰還型系列推定の演算を行うためのパイプライン接続された（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器群１０４と、
ＤＤＦＳＥ演算器群１０４の出力を入力するトレースバックブロック１０５と、
ＤＤＦＳＥ演算器群１０４から出力されるスキュー付き一次推定結果１１４を入力し、それぞれの入力データにベクタ内の相対位置に応じた遅延を付加する出力スキューバッファ１０６と、
を備えている。

トレースバックブロック１０５の出力と出力スキューバッファ１０６の出力を合わせて、一次推定結果１１１が生成される。

エッジ効果検出訂正回路１０２は、
遅延判定帰還系列推定器メイン部１０１から出力される一次推定結果１１１を一定期間だけ保持するための出力ＦＩＦＯメモリ１０８と、
一次推定結果１１１と、出力ＦＩＦＯメモリ１０８の出力と、入力ＦＩＦＯメモリ１１０の出力と、初期状態信号１１５とを入力として受け、一次推定結果１１１にエッジ効果に起因するビットエラーが含まれているか否かをチェックして、ビットエラーが検出された場合には、そのビットエラーの訂正を行うエラー検出訂正器１０９と、
入力スキューバッファ１０３の出力であるスキュー付き受信シンボルベクタ１１３を一定期間だけ保持するための入力ＦＩＦＯメモリ１１０と、
を備えている。

受信データシンボルの最終的な遅延判定帰還型系列推定結果１１２は、エラー検出訂正器１０９から出力される。

（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器群１０４を構成する個々のＤＤＦＳＥ演算器は、図２に示すように、
スキュー付き受信シンボルデータａ＿ｓｋｅｗｅｄ_ｋを入力とし、１シンボル前のＡＣＳ（Ａｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ）の判定信号からＮシンボル前のＡＣＳの判定信号をそれぞれｄ＿ｉｎ_１，ｊからｄ＿ｉｎ_Ｎ，ｊとし、重みをそれぞれｆ_１からｆ_ＮとするＴＡＰ−１（２０３）〜ＴＡＰ−Ｎ（２０１）で構成されるＮタップの判定帰還等化器（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ、以下、「ＤＦＥ」と呼ぶ）と、
ＮタップのＤＦＥの出力を入力とするブランチ・メトリックス・コンピュテーション・ユニット２０３（Ｂｒａｎｃｈ Ｍｅｔｒｉｃｓ Ｃｏｍｐｕｔａｔｉｏｎ Ｕｎｉｔ、以下、「ＢＭＣＵ」と呼ぶ）と、
ＢＭＣＵ２０３の出力であるブランチ・メトリックを入力とし、前段のＤＤＦＳＥ演算器のパス・メトリック出力を入力ｐｍ＿ｉｎ_ｊとして、更新されたパス・メトリックｐｍ＿ｏｕｔ_ｊと、判定信号ｄ＿ｏｕｔ_ｊを出力するアッド・コンペア・セレクト・ユニット２０５（Ａｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ Ｕｎｉｔ、以下「ＡＣＳＵ」と呼ぶ）と、
ＡＣＳＵ２０５の判定信号ｄ＿ｏｕｔ_ｊを一方の入力とし、前段のＤＤＦＳＥ演算器のサバイバー・パス・メモリ出力を他方の入力ｓｐ＿ｉｎ_ｊとして、更新されたサバイバー・パス・メモリｓｐ＿ｏｕｔ_ｊを出力とするサバイバー・パス・メモリ・ユニット２０７（Ｓｕｒｖｉｖｏｒ ｐａｔｈ Ｍｅｍｏｒｙ Ｕｎｉｔ、以下、「ＳＭＵ」と呼ぶ）と、
を備えている。

また、ＳＭＵ２０７から１個のスキュー付き一次推定結果ａ＿ｓｋｅｗｅｄ^〜 _ｋ−Ｌが出力される。

重みｆ_０、ｆ_−１は、ＢＭＣＵに入力される。

ＤＦＥタップＴＡＰ−１（２０３）、ＴＡＰ−２（２０２）間には、レジスタ２０４が配置され、他の隣接タＤＦＥタップ間にもレジスタ（不図示）が配置されている。

ＢＭＣＵとＡＣＳＵ２０５間、ＡＣＳＵ２０５とＳＭＵ２０７間にそれぞれレジスタ２０６、２０８が配置され、パイプライン動作を可能としている。

（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器群１０４は、図３に示すように、（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器がパイプライン接続された構成となっている。特に制限されないが、図３では、３個のＤＤＦＳＥ演算器がパイプライン接続されている。

１番目のＤＤＦＳＥ演算器３０１のパスメトリックの入力ｐｍ＿ｉｎ_１は、ゼロに固定されている。

２番目のＤＤＦＳＥ演算器３０２のパスメトリックの入力ｐｍ＿ｉｎ_２は、１番目のＤＤＦＳＥ演算器３０１のパスメトリックの出力ｐｍ＿ｏｕｔ_１に接続されており、順次、（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器のパスメトリックの入力ｐｍ＿ｉｎ_Ｌ＋Ｍは（Ｌ＋Ｍ−１）番目のＤＤＦＳＥ演算器のパスメトリックの出力ｐｍ＿ｏｕｔ_{Ｌ＋Ｍ−１}に接続されている。

また、１番目のＤＤＦＳＥ演算器３０１のサバイバー・パス・メモリの入力ｓｐ＿ｉｎ_１は、ゼロに固定されている。

２番目のＤＤＦＳＥ演算器３０２のサバイバー・パス・メモリ・ユニットＳＭＵの入力ｓｐ＿ｉｎ_２は、１番目のＤＤＦＳＥ演算器３０１のサバイバー・パス・メモリ・ユニットＳＭＵの出力ｓｐ＿ｏｕｔ_１に接続されており、順次、（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器のサバイバー・パス・メモリ・ユニットＳＭＵの入力ｓｐ＿ｉｎ_Ｌ＋Ｍは（Ｌ＋Ｍ−１）番目のＤＤＦＳＥ演算器のサバイバー・パス・メモリ・ユニットＳＭＵの出力ｓｐ＿ｏｕｔ_{Ｌ＋Ｍ−１}に接続されている。

更に、ＤＦＥのタップ数がＮ個のとき、１番目のＤＤＦＳＥ演算器３０１のＤＦＥのタップ１への入力データｄ＿ｉｎ_１，１は、ゼロに固定されている。

２番目のＤＤＦＳＥ演算器３０２のＤＦＥのタップ１への入力データｄ＿ｉｎ_１，２には、１番目のＤＤＦＳＥ演算器３０１の判定出力ｄ＿ｏｕｔ_１が接続されており、順次、（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器のＤＦＥのタップ１への入力データｄ＿ｉｎ_{１，Ｌ＋Ｍ}には、（Ｌ＋Ｍ−１）番目のＤＤＦＳＥ演算器の判定出力ｄ＿ｏｕｔ_{Ｌ＋Ｍ−１}が接続されている。

また、１番目のＤＤＦＳＥ演算器３０１のＤＦＥのタップ２への入力データｄ＿ｉｎ_２，１と、２番目のＤＤＦＳＥ演算器３０２のＤＦＥのタップ２への入力データｄ＿ｉｎ_２，２は、ゼロに固定されており、
３番目のＤＤＦＳＥ演算器３０３のＤＦＥのタップ２への入力データｄ＿ｉｎ_２，３には、１番目のＤＤＦＳＥ演算器３０１の判定出力ｄ＿ｏｕｔ_１が接続されており、順次、
（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器のＤＦＥのタップ２への入力データｄ＿ｉｎ_{２，Ｌ＋Ｍ}には（Ｌ＋Ｍ−２）番目のＤＤＦＳＥ演算器の判定出力ｄ＿ｏｕｔ_{Ｌ＋Ｍ−２}が接続されている。

同様にして、１番目のＤＤＦＳＥ演算器３０１のタップＮへの入力データｄ＿ｉｎ_Ｎ，１からＮ番目のＤＤＦＳＥ演算器のＤＦＥのタップＮへの入力データｄ＿ｉｎ_Ｎ，Ｎはゼロに固定されており、
（Ｎ＋１）番目のＤＤＦＳＥ演算器のＤＦＥのタップＮへの入力データｄ＿ｉｎ_{Ｎ，Ｎ＋１}には、１番目のＤＤＦＳＥ演算器３０１の判定出力ｄ＿ｏｕｔ_１が接続されており、順次、
（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器のＤＦＥのタップＮへの入力データｄ＿ｉｎ_{Ｎ，Ｌ＋Ｍ}には、（Ｌ＋Ｍ−Ｎ）番目のＤＤＦＳＥ演算器の判定出力ｄ＿ｏｕｔ_{Ｌ＋Ｍ−Ｎ}が接続されている。

エラー検出訂正器１０９は、図４に示すように、
一次推定結果１１１を入力とし、その入力データにエッジ効果が生じているかをチェックし、エッジ効果が検出された場合は、エッジ効果検出信号４１１をコントローラ４０２に出力するエラー検出器４０１と、
エッジ効果検出信号４１１を入力としてデータ分配器４０３とＤＤＦＳＥ演算器４０４とセレクタ４０５を操作するコントローラ４０２と、
コントローラ４０２からの制御信号４１４を一方の入力とし、入力ＦＩＦＯメモリ１１０に保持された受信データシンボルベクタ４０７を他方の入力とするデータ分配器４０３と、
データ分配器４０３から供給される受信データシンボルを入力とし、コントローラ４０２からの初期化信号４１３と初期状態信号１１５を入力とするＤＤＦＳＥ演算器４０４と、
ＤＤＦＳＥ演算器４０４から出力される推定結果を入力とする出力スキューバッファ４１５と、
ＤＤＦＳＥ演算器４０４から出力される推定結果を入力とするトレースバックブロック４０６と、
出力スキューバッファ４１５とトレースバックブロック４０６とから出力される二次推定結果４１０を一方のデータ入力とし、出力ＦＩＦＯメモリ１０８の出力４０８を他方のデータ入力とし、出力するデータを切り替えるセレクタ制御信号４１２をコントローラ４０２から入力するセレクタ４０５と、
を備えている。

以上の構成の遅延判定帰還型系列推定器の動作を説明する。図５に示すように、受信データシンボル列は所定長Ｌの重なりをもつ所定長Ｌ＋Ｍ個の受信データシンボルから構成されるブロックに区分される（ただし、Ｌ，Ｍは１以上の正の整数）。

以下では、
各ブロックの先頭からＬ個のシンボルを「シンク部」と呼び、
残りのＭ個のシンボルを「データ部」と呼ぶ。

受信機で量子化されサンプリングされたｔ＝ｋＴ（Ｔは１周期）の時点の受信シンボルをａ_ｋと表すことにすると、
ｉ番目のブロックには、受信シンボル［ａ_ｉＭ−Ｌ，…，ａ_{（ｉ＋１）Ｍ−１}］が含まれることになる。

［ａ_ｉＭ−Ｌ，…，ａ_{（ｉ＋１）Ｍ−１}］のうち、
［ａ_ｉＭ−Ｌ，…，ａ_ｉＭ−１］がシンク部であり、
［ａ_ｉＭ，…，ａ_{（ｉ＋１）Ｍ−１}］がデータ部である。

ブロック毎に独立して遅延判定帰還型系列推定が行われる。図６は、遅延判定帰還型系列推定の手順を表すフローチャートであり、着目するｉ番目のブロックに含まれる受信シンボルの全体的な処理の流れをフローチャートに示したものである。

まず、受信シンボル［ａ_ｉＭ−Ｌ，…，ａ_{（ｉ＋１）Ｍ−１}］で構成される所定長Ｌ＋Ｍのブロックに遅延判定帰還型系列推定が施され、一次推定結果１１１である
［ａ^〜 _ｉＭ−Ｌ，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］
が生成される(図６のステップＳ１）。この処理は、図１の遅延判定帰還型推定器メイン部１０１によって実現される。

次に、一次推定結果１１１である［ａ^〜 _ｉＭ−Ｌ，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］に対して、ブロックに区切って処理したことに起因するビットエラー（エッジ効果）が含まれているかのチェック（テスト）を行う（図６のステップＳ２）。

エッジ効果が検出された場合には、該当するブロックの系列推定を再度実行して二次推定結果［ａ^〜〜 _ｉＭ，…，ａ^〜〜 _{（ｉ＋１）Ｍ−１}］を生成する（図６のステップＳ３）。

エッジ効果が検出された場合には、二次推定結果４１０（図４）である
［ａ^〜〜 _ｉＭ，…，ａ^〜〜 _{（ｉ＋１）Ｍ−１}］
のＭ個のデータが該当するブロックの最終的な推定結果となる（図６のステップＳ４）。

図６のステップＳ２でエッジ効果が検出されなかった場合には、一次推定結果１１１である
［ａ^〜 _ｉＭ，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］のＭ個のデータが該当するブロックの最終的な推定結果となる（図６のステップＳ５）。この処理は、図１のエッジ効果検出訂正回路１０２によって実現される。

まず、着目するｉ番目のブロック［ａ_ｉＭ−Ｌ，…，ａ_{（ｉ＋１）Ｍ−１}］に対して、遅延判定帰還型系列推定を行い、一次推定結果１１１［ａ^〜 _ｉＭ−Ｌ，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］を求めるまでの動作を詳細に説明する。

（Ｌ＋Ｍ）個の受信シンボル［ａ_ｉＭ−Ｌ，…，ａ_{（ｉ＋１）Ｍ−１}］は、図３に示すような、（Ｌ＋Ｍ）個のパイプライン接続されたＤＤＦＳＥ演算器を用いて逐次的に処理される。図７は、この逐次処理のタイミングチャートを示すものである。

図７を参照すると、１番目のＤＤＦＳＥ演算器３０１（図３）は、最初のクロックエッジ（ｅ_１）で、入力スキューバッファ１０３（図１参照）からｉ番目のブロックの１番目のシンボルａ＿ｓｋｅｗｅｄ_ｉＭ−Ｌを受け取って、ＤＤＦＳＥの演算を開始し、
更新されたパス・メトリックｐｍ＿ｏｕｔ_１，ｉと、
更新されたサバイバー・パス・メモリｓｐ＿ｏｕｔ_１，ｉと、
判定結果ｄ＿ｏｕｔ_１，ｉを、
２番目のＤＤＦＳＥ演算器３０２に送る。図７では、この処理を７０１で表す。

２番目のＤＤＦＳＥ演算器３０２は、２番目のクロックエッジ（ｅ_２）で、
入力スキューバッファ１０３からｉ番目のブロックの２番目のシンボルａ＿ｓｋｅｗｅｄ_{ｉＭ−Ｌ＋１}を受け取り、
１番目のＤＤＦＳＥ演算器３０１から、
パス・メトリックｐｍ＿ｏｕｔ_１，ｉと、
サバイバー・パス・メモリｓｐ＿ｏｕｔ_１，ｉと、
判定結果ｄ＿ｏｕｔ_１，ｉと、
を受け取って、ＤＤＦＳＥの演算を開始し、
更新されたパスメトリックｐｍ＿ｏｕｔ_２，ｉと、
更新されたサバイバー・パス・メモリｓｐ＿ｏｕｔ_２，ｉと、
判定結果ｄ＿ｏｕｔ_２，ｉと
を、３番目のＤＤＦＳＥ演算器３０３に送る。図７では、この処理を７０２で表す。

順次、（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器は、
（Ｌ＋Ｍ）番目のクロックエッジ（ｅ_Ｌ＋Ｍ）で、入力スキューバッファ１０３からｉ番目のブロックの（Ｌ＋Ｍ）番目のシンボルａ＿ｓｋｅｗｅｄ_{（ｉ＋１）Ｍ−１}を受け取り、
（Ｌ＋Ｍ−１）番目のＤＤＦＳＥ演算器からパスメトリックｐｍ＿ｏｕｔ_{Ｌ＋Ｍ−１，ｉ}と、サバイバー・パス・メモリｓｐ＿ｏｕｔ_{Ｌ＋Ｍ−１，ｉ}と、判定結果ｄ＿ｏｕｔ _{Ｌ＋Ｍ−１，ｉ}を受け取って、ＤＤＦＳＥ演算を開始する。

ＤＤＦＳＥ演算器があるシンボルの処理を開始してから終了するまでには、レイテンシＬ_{ＤＤＦＳＥ}がかかるが、図２に示すように、レジスタ２０４，２０６，２０８によってＤＤＦＳＥ演算器はパイプライン化されている。このため、各クロックサイクルで新しいシンボルの処理を開始することができる。

従って、図７に示すように、
１番目のＤＤＦＳＥ演算器３０１は、２番目のクロックエッジ（ｅ_２）で入力スキューバッファから（ｉ＋１）番目のブロックの１番目のシンボルａ＿ｓｋｅｗｅｄ_{（ｉ＋１）Ｍ−Ｌ}を受け取って、ＤＤＦＳＥの演算を開始し、更新されたパス・メトリックｐｍ＿ｏｕｔ_{１，ｉ＋１}と更新されたサバイバー・パス・メモリｓｐ＿ｏｕｔ_{１，ｉ＋１}と判定結果ｄ＿ｏｕｔ_{１，ｉ＋１}を２番目のＤＤＦＳＥ演算器３０２に送る。図７において、この処理を７０４で表す。

２番目のＤＤＦＳＥ演算器３０２は、
３番目のクロックエッジ（ｅ_３）で入力スキューバッファから（ｉ＋１）番目のブロックの３番目のシンボルａ＿ｓｋｅｗｅｄ_{（ｉ＋１）Ｍ−Ｌ＋１}を受け取り、
１番目のＤＤＦＳＥ演算器からパスメトリックｐｍ＿ｏｕｔ_{１，ｉ＋１}と、
サバイバー・パス・メモリｓｐ＿ｏｕｔ_{１，ｉ＋１}と、
判定結果ｄ＿ｏｕｔ_{１，ｉ＋１}と、
を受け取って、ＤＤＦＳＥの演算を開始し、
更新したパスメトリックｐｍ＿ｏｕｔ_{２，ｉ＋１}と、
更新したサバイバー・パス・メモリｓｐ＿ｏｕｔ_{２，ｉ＋１}と、
判定結果ｄ＿ｏｕｔ_{２，ｉ＋１}と
を３番目のＤＤＦＳＥ演算器３０３に送る。図７において、この処理を７０５で表す。

順次、（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器は、（Ｌ＋Ｍ＋１）番目のクロックエッジ（ｅ_{Ｌ＋Ｍ＋１}）で、
入力スキューバッファ１０３から、（ｉ＋１）番目のブロックの（Ｌ＋Ｍ）番目のシンボルａ＿ｓｋｅｗｅｄ_{（ｉ＋２）Ｍ−１}を受け取り、
（Ｌ＋Ｍ−１）番目のＤＤＦＳＥ演算器から、パス・メトリックｐｍ＿ｏｕｔ_{Ｌ＋Ｍ−１，ｉ＋１}と、サバイバー・パス・メモリｓｐ＿ｏｕｔ_{Ｌ＋Ｍ−１，ｉ＋１}と、判定結果ｄ＿ｏｕｔ_{Ｌ＋Ｍ−１，ｉ＋１}と、を受け取ってＤＤＦＳＥの演算の演算を開始する。

サバイバー・パス・メモリ・ユニットＳＭＵの深さをＬとすると、図８に示すように、Ｌステップのトラックバックを行って推定結果を決定するので、ある時点ｔ＝ｋＴの受信シンボルａ_ｋをＤＤＦＳＥ演算器で処理した結果として、そのＬサイクル前のスキュー付き一次推定結果ａ＿ｓｋｅｗｅｄ^〜 _ｋ−Ｌがサバイバー・パス・メモリ・ユニット（サバイビングパスメモリユニット）ＳＭＵから出力される。

従って、
（Ｌ＋１）番目のＤＤＦＳＥ演算器から、スキュー付き一次推定結果であるａ＿ｓｋｅｗｅｄ^〜 _ｉＭ−Ｌが出力されて、出力スキューバッファ１０６の１番目の入力に入力される。

（Ｌ＋２）番目のＤＤＦＳＥ演算器から、スキュー付き一次推定結果であるａ＿ｓｋｅｗｅｄ^〜 _{ｉＭ−Ｌ＋１}が出力されて、出力スキューバッファ１０６の２番目の入力に入力される。

以下、順次、（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器から、スキュー付き一次推定結果であるａ＿ｓｋｅｗｅｄ^〜 _{（ｉ＋１）Ｍ−Ｌ−１}が出力されて、出力スキューバッファ１０６のＭ番目の入力に入力される。

次に、図２に示すＤＤＦＳＥ演算器の内部の処理を説明する。図１３に具体例を示すような、伝送路のインパンパルス・レスポンスを｛ｆ_−１，ｆ_０，ｆ_１，ｆ_２，…，ｆ_Ｎ｝と表す。ここで、
ｆ_−１は、プリ・カーソルＩＳＩタップ、
ｆ_０は、メイン・タップ、
ｆ_１からｆ_Ｎは、ポスト・カーソルＩＳＩタップ
である。

縮退後のトレリス線図のステイト毎にタップ数がＮのＤＦＥを設けて、ｆ_１からｆ_Ｎまでのポスト・カーソルＩＳＩを取り除く場合には、残りのインパルスレスポンスは、｛ｆ_−１，ｆ_０｝であり、受信データ系列はステイト数が２に縮退されたトレリス線図で表すことが出来る。

図２の２０１，２０２，２０３で構成される２個のＮタップ（ＴＡＰ）のＤＦＥが、ポスト・カーソルＩＳＩタップであるｆ_１からｆ_Ｎに起因するＩＳＩを受信データシンボルａ_ｋから取り除く。

更に、ＢＭＣＵ２０３、ＡＣＳＵ２０５、ＳＭＵ２０７が、縮退されたステイト数が２のトレリス線図に基づくビタビアルゴリズムの処理を行い、最尤系列を推定する。

以降で、ＢＭＣＵ２０３と、ＡＣＳＵ２０５と、ＳＭＵ２０７と、２個のＮタップのＤＦＥの具体的な処理を説明する。

ｊ番目のＤＤＦＳＥ演算器のＡＣＳＵ２０５は、（ｊ−１）番目のＤＤＦＳＥ演算器のＡＣＳＵから入力されるパス・メトリック
ｐｍ＿ｉｎ_ｊ＝｛ｐｍ＿ｉｎ_ｊ（０），ｐｍ＿ｉｎ_ｊ（１）｝と、
ＢＭＣＵ２０３から入力されるブランチ・メトリック
ｂｍ_ｊ（０，０），ｂｍ_ｊ（０，１），ｂｍ_ｊ（１，０），ｂｍ_ｊ（１，１）
を用いて、式（Ｉ）に基づいて更新されたパス・メトリック
ｐｍ＿ｏｕｔ_ｊ＝｛ｐｍ＿ｏｕｔ_ｊ（０），ｐｍ＿ｏｕｔ_ｊ（１）｝と
判定信号
ｄ＿ｏｕｔ_ｊ＝｛ｄ＿ｏｕｔ_ｊ（０），ｄ＿ｏｕｔ_ｊ（１）｝
を出力する。

ただし、
ｐｍ＿ｉｎ_ｊ（ａ）は、ステイトａのパス・メトリック入力、
ｐｍ＿ｏｕｔ_ｊ（ａ）は、ステイトａのパス・メトリック出力、
ｂｍ_ｊ（ａ，ｂ）は、ステイトｂからステイトａへ遷移するブランチのブランチ・メトリック、
ｄ＿ｏｕｔ_ｊ（ａ）は、ステイトａの判定信号を表す。

式（Ｉ）：パス・メトリックと判定信号の更新
ｐｍ＿ｏｕｔ_ｊ（０）＝ｍｉｎ｛ｐｍ＿ｉｎ-_ｊ（０）＋ｂｍ_ｊ（０，０），ｐｍ＿ｉｎ_ｊ（１）＋ｂｍ_ｊ（０，１）｝
ｐｍ＿ｏｕｔ_ｊ（１）＝ｍｉｎ｛ｐｍ＿ｉｎｊ（０）＋ｂｍ_ｊ（１，０），ｐｍ＿ｉｎ_ｊ（１）＋ｂｍ_ｊ（１，１）｝
ｄ＿ｏｕｔ_ｊ（０）＝（ｐｍ＿ｉｎ-_ｊ（０）＋ｂｍ_ｊ（０，０））＞（ｐｍ＿ｉｎ_ｊ（１）＋ｂｍ_ｊ（０，１））
ｄ＿ｏｕｔ_ｊ（１）＝（ｐｍ＿ｉｎ-_ｊ（０）＋ｂｍ_ｊ（１，０））＞（ｐｍ＿ｉｎ_ｊ（１）＋ｂｍ_ｊ（１，１））

ｊ番目のＤＤＦＳＥ演算器のＢＭＣＵ２０３は、ＮタップのＤＦＥの出力ｄｆｅ＿ｏｕｔ_ｊ（１，０），ｄｆｅ＿ｏｕｔ_ｊ（１，１）を入力として、式（ＩＩ）に基づいてブランチメトリックｂｍ_ｊ（０，０），ｂｍ_ｊ（０，１），ｂｍ_ｊ（１，０），ｂｍ_ｊ（１，１）を生成する。ただし、ｄｆｅ＿ｏｕｔ_ｊ（１，ａ）はステイトａのＮタップのＤＦＥの出力を表す。

式（ＩＩ）：ブランチ・メトリックの更新
ｂｍ_ｊ（０，０）＝｛ｄｆｅ＿ｏｕｔ_ｊ（１，０）-（−ｆ_０−ｆ_−１）｝^２
ｂｍ_ｊ（１，０）＝｛ｄｆｅ＿ｏｕｔ_ｊ（１，０）-（−ｆ_０＋ｆ_−１）｝^２
ｂｍ_ｊ（０，１）＝｛ｄｆｅ＿ｏｕｔ_ｊ（１，１）-（ｆ_０−ｆ_−１）｝^２
ｂｍ_ｊ（１，１）＝｛ｄｆｅ＿ｏｕｔ_ｊ（１，１）-（ｆ_０＋ｆ_−１）｝^２

ｊ番目のＤＤＦＳＥ演算器のＳＭＵ２０７は、（ｊ−１）番目のＤＤＦＳＥ演算器のＳＭＵ２０７から入力される深さがＬのサバイバー・パス・メモリ
ｓｐ＿ｉｎ_ｊ＝｛（ｓｐ＿ｉｎ_ｊ（１，０），ｓｐ＿ｉｎ_ｊ（２，０），…，ｓｐ＿ｉｎ_ｊ（Ｌ，０）），（ｓｐ＿ｉｎ_ｊ（１，１），ｓｐ＿ｉｎ_ｊ（２，１），…，ｓｐ＿ｉｎ_ｊ（Ｌ，１））｝と、
ＡＣＳＵ２０５から入力される判定信号ｄ＿ｏｕｔ_ｊと、
を用いて、
式（ＩＩＩ）に基づいて更新されたサバイバー・パス・メモリ
ｓｐ＿ｏｕｔ_ｊ＝｛（ｓｐ＿ｏｕｔ_ｊ（１，０），ｓｐ＿ｏｕｔ_ｊ（２，０），…，ｓｐ＿ｏｕｔ_ｊ（Ｌ，０）），（ｓｐ＿ｏｕｔ_ｊ（１，１），ｓｐ＿ｏｕｔ_ｊ（２，１），…，ｓｐ＿ｏｕｔ_ｊ（Ｌ，１））｝を出力する。

ただし、
ｓｐ＿ｉｎ_ｊ（ｂ，ａ）は、ステイトａのサバイバーパスの深さｂのメモリ要素への入力、
ｓｐ＿ｏｕｔ_ｊ（ｂ，ａ）は、ステイトａのサバイバーパスの深さｂのメモリ要素の出力を表す。

式（ＩＩＩ）：サバイバー・パス・メモリの更新
ｓｐ＿ｏｕｔ_ｊ（ｍ，０）＝ｓｐ＿ｉｎ_ｊ（ｍ−１，ｄ＿ｏｕｔ_ｊ（０））
ｓｐ＿ｏｕｔ_ｊ（ｍ，１）＝ｓｐ＿ｉｎ_ｊ（ｍ−１，ｄ＿ｏｕｔ_ｊ（１））
ｓｐ＿ｏｕｔ_ｊ（１，０）＝ｄｏｕｔ_ｋ（０）
ｓｐ＿ｏｕｔ_ｊ（１，１）＝ｄｏｕｔ_ｋ（１）
（ただし、ｍは２からＬの正の整数）

ｊ番目のＤＤＦＳＥ演算器のＳＭＵ２０７は、ｐｍ＿ｏｕｔ_ｊとｓｐ＿ｉｎ_ｊ（Ｌ，０），ｓｐ＿ｉｎ_ｊ（Ｌ，１）を用いて、式（ＩＶ）に基づいてスキュー付き一次推定結果ａ＿ｓｋｅｗｅｄ^〜 _ｋ−Ｌを出力する

式（ＩＶ）：一次推定結果の更新
ａ＿ｓｋｅｗｅｄ^〜 _ｋ−Ｌ＝ｓｐ＿ｉｎ_ｊ（Ｌ，（ｐｍ＿ｏｕｔ_ｊ（１）＜ｐｍ＿ｏｕｔ_ｊ（０）））

ｔａｐ−１からｔａｐ−Ｎによって構成されるｊ番目のＤＤＦＳＥ演算器のＮ−ｔａｐのＤＦＥは、
スキュー付き受信シンボルデータａ＿ｓｋｅｗｅｄ_ｋと、
（ｊ−１）番目から（ｊ−Ｎ）番目のＤＤＦＳＥ演算器からの判定信号の入力であるｄ＿ｉｎ_１，ｊからｄ＿ｉｎ_Ｎ，ｊと、
を用いて、
式（Ｖ）に基づいて、ＮタップのＤＦＥの出力ｄｆｅ＿ｏｕｔ_ｊ（１，０），ｄｆｅ＿ｏｕｔ_ｊ（１，１）を算出する。

ただし、
ｄｆｅ＿ｏｕｔ_ｊ（ｂ，ａ）は、ステイトａのＮタップのＤＦＥのうちのＮタップからｂタップまでの計算を終えた値を表す。なお、このＤＦＥの計算はパイプライン化されているが、詳細は、非特許文献１の記載が参照される。

式（Ｖ）：ＮタップＤＦＥの出力の更新
ｄｆｅ＿ｏｕｔ_ｊ（ｎ，０）＝ｄｆｅ＿ｏｕｔ_ｊ（ｎ＋１，ｄ＿ｉｎ_ｎ，ｊ（０））＋ｆ_ｎ
ｄｆｅ＿ｏｕｔ_ｊ（ｎ，１）＝ｄｆｅ＿ｏｕｔ_ｊ（ｎ＋１，ｄ＿ｉｎ_ｎ，ｊ（１））-ｆ_ｎ
ｄｆｅ＿ｏｕｔ_ｊ（Ｎ，０）＝ａ_ｋ＋ｆ_Ｎ
ｄｆｅ＿ｏｕｔ_ｊ（Ｎ，１）＝ａ_ｋ−ｆ_Ｎ
（ただし、ｎは1からＮ−１の正の整数）

図１の入力スキューバッファ１０３は、所定長Ｍの受信データシンボルベクタを受け取り、ブロック間のＬ個の重なりを作り出すとともに、逐次処理を行う各ＤＤＦＳＥ演算器が処理を開始するレイテンシと一致したレイテンシで、各ＤＤＦＳＥ演算器に受信データシンボルを供給する。

入力スキューバッファ１０３は、
１番目の入力シンボルａ_ｉＭ−ＬにＡサイクルのレイテンシ（ただし、Ａは正の整数）を付加して１番目の出力ａ＿ｓｋｅｗｅｄ_ｉＭ−Ｌとして出力し、
２番目の入力シンボルａ_{ｉＭ−Ｌ＋１}に（Ａ＋１）サイクルのレイテンシを付加して２番目の出力ａ＿ｓｋｅｗｅｄ_{ｉＭ−Ｌ＋１}として出力し、
順次、Ｍ番目の入力ａ_{（ｉ＋１）Ｍ−Ｌ−１}に（Ａ＋Ｍ−１）サイクルのレイテンシを付加してＭ番目の出力ａ＿ｓｋｅｗｅｄ_{（ｉ＋１）Ｍ−Ｌ−１}に出力する。

入力スキューバッファ１０３は、さらに、
１番目の出力ａ＿ｓｋｅｗｅｄ_ｉＭ−Ｌに更に（Ｍ−１）サイクルのレイテンシを付加して（Ｍ＋１）番目の出力ａ＿ｓｋｅｗｅｄ_{（ｉ＋１）Ｍ−Ｌ}として出力し、
２番目の出力ａ＿ｓｋｅｗｅｄ_{ｉＭ−Ｌ＋１}に更に（Ｍ−１）サイクルのレイテンシを付加して（Ｍ＋２）番目の出力ａ＿ｓｋｅｗｅｄ_{（ｉ＋１）Ｍ−Ｌ＋１}に出力し、順次、
Ｌ番目の出力ａ＿ｓｋｅｗｅｄ_ｉＭ−１に更に（Ｍ−１）サイクルのレイテンシを付加して（Ｌ＋Ｍ）番目の出力ａ＿ｓｋｅｗｅｄ_{（ｉ＋１）Ｍ−１}に出力する。

図９は、Ｍ＝５，Ｌ＝２，Ａ＝１の入力スキューバッファの具体例を示す。

入力スキューバッファ１０３は、１番目の入力シンボルａ_{５＊ｉ−２}に、１サイクルのレイテンシを付加して、１番目の出力ａ＿ｓｋｅｗｅｄ_{５＊ｉ−２}として出力する。ａ_{５＊ｉ−２}とａ＿ｓｋｅｗｅｄ_{５＊ｉ−２}間の黒の四角で示されるレジスタは１サイクルのレイテンシを生成する。

入力スキューバッファ１０３は、２番目の入力シンボルａ_{５＊ｉ−２＋１}に、（１＋１）＝２サイクルのレイテンシを付加して、２番目の出力ａ＿ｓｋｅｗｅｄ_{５＊ｉ−２＋１}として出力する。ａ_{５＊ｉ−１}とａ＿ｓｋｅｗｅｄ_{５＊ｉ−１}間の黒の四角で示される２段のカスケード接続されたレジスタは２サイクルのレイテンシを生成する。

入力スキューバッファ１０３は、順次、５番目の入力ａ_{５＊（ｉ＋１）−２−１}＝ａ_{５＊ｉ＋２}に、（１＋５−１）サイクルのレイテンシを付加してＭ番目の出力ａ＿ｓｋｅｗｅｄ_{５＊ｉ＋２}に出力する。

さらに、入力スキューバッファ１０３は、
１番目の出力ａ＿ｓｋｅｗｅｄ_{５＊ｉ−２}に、更に、（５−１）サイクルのレイテンシを付加して、（５＋１）番目の出力ａ＿ｓｋｅｗｅｄ_{５＊（ｉ＋１）−２}＝ａ＿ｓｋｅｗｅｄ_{５＊ｉ＋３}として出力し、
２番目の出力ａ＿ｓｋｅｗｅｄ_{５＊ｉ−１}に、更に、（５−１）サイクルのレイテンシを付加して、（５＋２）番目の出力ａ＿ｓｋｅｗｅｄ_{５＊（ｉ＋１）−２＋１}＝ａ＿ｓｋｅｗｅｄ_{５＊ｉ＋４}に出力する。

図１の出力スキューバッファ１０６は、各ＤＤＦＳＥ演算器から出力される一次推定結果のレイテンシをそろえる。

出力スキューバッファ１０６は、
１番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _ｉＭ−Ｌに、Ｂサイクル（ただし、ＢはＢ＞Ｍ−２の整数）のレイテンシを付加して、１番目の出力ａ^〜 _ｉＭ−Ｌとして出力し、
２番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _{ｉＭ−Ｌ＋１}に、（Ｂ−１）サイクルのレイテンシを付加して、２番目の出力ａ^〜 _{ｉＭ−Ｌ＋１}に出力し、順次、
Ｌ番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _ｉＭ−１に、（Ｂ−Ｌ＋１）サイクルのレイテンシを付加して、Ｌ番目の出力ａ^〜 _ｉＭ−１として出力する。さらに、
Ｌ＋１番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _ｉＭに、（Ｂ−Ｌ＋１）サイクルのレイテンシを付加して、（Ｌ＋１）番目の出力ａ^〜 _ｉＭとして出力し、順次、
Ｍ番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _{（ｉ＋１）Ｍ−Ｌ−１}に、（Ｂ−Ｍ＋２）サイクルのレイテンシを付加して、Ｍ番目の出力ａ^〜 _{（ｉ＋１）Ｍ−Ｌ−１}に出力する。

図１０は、Ｍ＝５，Ｌ＝２，Ｂ＝４の出力スキューバッファの具体例を示す。

出力スキューバッファ１０６は、１番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _{５ｘｉ−２}に、４サイクルのレイテンシを付加して、１番目の出力ａ^〜 _{５ｘｉ−２}として出力する。なお、ａ＿ｓｋｅｗｅｄ^〜 _{５ｘｉ−２}と、ａ^〜 _{5ｘｉ−２}間の黒の四角で示される４段のカスケード接続されたレジスタは、４サイクルのレイテンシを生成する。

出力スキューバッファ１０６は、２番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _{５ｘｉ−１}に、（４−１）サイクルのレイテンシを付加して、２番目の出力ａ^〜 _{５ｘｉ−１}に出力する。

さらに、出力スキューバッファ１０６は、３番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _５ｘｉに、（４−２＋１）サイクルのレイテンシを付加して、３番目の出力ａ＿ｓｋｅｗｅｄ^〜 _５ｘｉとして出力し、
順次、５番目の入力シンボルａ＿ｓｋｅｗｅｄ^〜 _{５ｘ（ｉ＋１）−２−１}＝ａ＿ｓｋｅｗｅｄ^〜 _{５ｘｉ＋２}に、（４−５＋２）サイクルのレイテンシを付加して、５番目の出力ａ＿ｓｋｅｗｅｄ^〜 _{５ｘ（ｉ＋１）−２−１}＝ａ＿ｓｋｅｗｅｄ^〜 _{５ｘｉ＋２}に出力する。

シンク部（ブロックの先頭からＬ個のシンボル）の一次推定結果である［ａ^〜 _ｉＭ−Ｌ，…，ａ^〜 _ｉＭ−１］と、データ部の一次推定結果である［ａ^〜 _ｉＭ，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］に１サイクルのスキューを付ける理由は、後述するように、シンク部の一次推定結果である［ａ^〜 _ｉＭ−Ｌ，…，ａ^〜 _ｉＭ−１］は、その前のブロックのデータ部の一次推定結果と比較されるために、シンク部の一次推定結果と、その前のブロックのデータ部の一次推定結果のレイテンシを合わせるためである。

前述したように、サバイバー・パス・メモリ・ユニットＳＭＵ２０７の深さをＬとすると、Ｌステップのトラックバックを行って、系列推定の結果を出力する。

図８に示すように、ｉ番目のブロックに含まれる［ａ_ｉＭ−Ｌ，…，ａ_{（ｉ＋１）Ｍ−１}］という受信データシンボルベクタに対して遅延判定帰還型系列推定を行うと、サバイバー・パス・メモリ・ユニットＳＭＵ２０７（サバイビングパスメモリ）の出力からは、［ａ＿ｓｋｅｗｅｄ^〜 _ｉＭ−Ｌ，…，ａ＿ｓｋｅｗｅｄ^〜 _{（ｉ＋１）Ｍ−Ｌ−１}］までのＭ個のスキュー付き一次推定結果しか得ることができず、出力スキューバッファ１０６の出力からは、［ａ^〜 _ｉＭ−Ｌ，…，ａ^〜 _{（ｉ＋１）Ｍ−Ｌ−１}］までのＭ個の一次推定結果しか得ることができない。

そこで、本実施例においては、当該ブロックの残りのＬ個の一次推定結果である［ａ^〜 _{（ｉ＋１）Ｍ−Ｌ}，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］を求めるために、当該ブロックに含まれる最後のシンボルａ_{（ｉ＋１）Ｍ−１}を処理したあとの、最終的な最尤ステイト（以下、「Ｓ_{Ｌ＋Ｍ，ｉ}」と表す）を基準として、トレースバックブロック１０５がＬステップのトレースバックを実行する。

ただし、Ｓ_{Ｌ＋Ｍ，ｉ}はｉ番目のブロックの端での最尤ステイトであるので、ｉ番目のブロックに含まれる情報のみでは正確に求めることが出来ない。

そこで、本実施例においては、Ｓ_{Ｌ＋Ｍ，ｉ}を求めるために、図１１に示すように、ｉ番目のブロックの最後のＬ個のシンボル［ａ_{（ｉ＋１］Ｍ−Ｌ}，…，ａ_{（ｉ＋１）Ｍ−１}］は、ｉ番目のブロックのデータ部と、ｉ＋１番目のブロックのシンク部の両方に所属することに着目し、
ｉ番目のブロックの最後のシンボルを処理したあとの最尤ステイトであるＳ_{Ｌ＋Ｍ，ｉ}と、
（ｉ＋１）番目のブロックのＬ番目のシンボルであるａ_{（ｉ＋１）Ｍ−１}の演算を終えたあとの最尤ステイトＳ_{Ｌ，ｉ＋１}と、
が一致するという性質を利用して、Ｓ_{Ｌ，ｉ＋１}からＳ_{Ｌ＋Ｍ，ｉ}を求める。

Ｓ_{Ｌ，ｉ＋１}は、ブロック端の最尤ステイトではないことから、ブロックに区切って処理をすることによる悪影響を受けない。このため、Ｓ_{Ｌ，ｉ＋１}は、正確に求めることが出来る。

図１１に、トレリス線図のステイト数が２個の場合のＳ_{Ｌ＋Ｍ，ｉ}を求める方法を模式的に示す。

Ｌステップのトレースバックは、ｉ番目のブロックの最終的な最尤ステイトであるＳ_{Ｌ＋Ｍ，ｉ}を開始点として、時間軸を過去の方向にＬステップ分の最尤ステイトの軌跡を求めて、Ｌ個の一次推定結果［ａ^〜 _{（ｉ＋１）Ｍ−Ｌ}，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］として出力する処理である。

これは、（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器に含まれる深さがＬのサバイバー・パス・メモリ・ユニットＳＭＵの中身のうち、最尤ステイトＳ_{Ｌ＋Ｍ，ｉ}に接続されるサバイビング・パスを出力することに相当する。

受信シンボルデータ列をブロックに区切らないで遅延判定帰還型系列推定処理を行う場合には、現在の受信シンボルデータの処理が終了しない限り、次の受信シンボルデータの処理を開始することが出来ない。

しかしながら、本発明の第１の実施例の遅延判定帰還型系列推定器においては、受信シンボルデータ列を所定長（Ｌ＋Ｍ）のブロックに区切って、それを（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器で並列処理することにより、図１２のタイミングチャートに示すように、現在のブロックの処理の終了を待たずに、次のブロックの処理を開始することが出来る。

更に、図１２のタイミングチャートに示すように、毎クロックサイクルで１個のブロックの処理が終了するので、クロックの周波数が一定のままでも、ブロックのデータ部の長さを大きくすることにより、全体としての処理速度を高めることが可能となる。

次に、一次推定結果である［ａ^〜 _ｉＭ−Ｌ，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］に対して、ブロックに区切って処理したことに起因するエラーレートの劣化であるエッジ効果が起きているかをチェックし、エッジ効果が検出された場合には、該当ブロックの遅延判定帰還型系列推定処理をやり直す処理を説明する。

受信データシンボル列をブロックに区切って、ブロック毎に遅延判定帰還型系列推定を行う場合のビットエラーレートは、特にブロックの前端においてそれより以前の受信シンボルの情報が失われてしまうために、ブロックに区切らないで処理した場合の理論的なエラーレートと比べて、大きく劣化する。

図１４は、一次推定結果を用いてＢＥＲ（ビットエラーレート）を算出したシミュレーション結果を表すグラフである。図１４には、例として、図１３に示されるインパルスレスポンスをもつ伝送路を介した受信データをＬ＝１０，Ｍ＝２０，Ｎ＝１０，ステイト数＝２とした場合、本実施例の遅延判定帰還型系列推定器で処理した場合に、一次推定結果である［ａ^〜 _ｉＭ，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］から求めたビットエラーレートのシミュレーション結果と、受信データ系列をブロックに区切らないで処理する場合に得られる理論的なビットエラーレートが示されている。

図１４に示すように、ＳＮＲ（信号対雑音比）＝２７．５ｄＢ付近よりも高いＳＮＲのときに、一次推定結果から求めたビットエラーレートがブロックに区切らないで処理する場合のビットエラーレートに比べて劣化していることが分かる。

図１５は、図１４のＳＮＲ＝２８．４ｄＢでのエラータイプを示すグラフである。図１５には、図１４のＳＮＲ＝２８．４ｄＢでの一次推定結果から求めたビットエラーの生じ方をより詳しく観察するために、ビットエラーを含むブロックのみを取り出して、Ｌ＋Ｍ＝３０の大きさのブロックの中のどの位置にビットエラーが生じたかがプロットされている。図１５において、横軸はビットエラーを含むブロック番号、縦軸はビットエラー位置である。シンク部のＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）からＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、データ部のＬＳＢからＭＳＢからなる縦軸において、丸印がビットエラーが発生したビット位置である。

図１５より、１ビットもしくは連続する２個のビットにまたがるビットエラー（以下、「エラータイプ１」と呼ぶ）と、連続する３個以上のビットにまたがるビットエラー（以下、「エラータイプ２」と呼ぶ）という２種類のタイプのエラーが生じていることが分かる。ここで、ステイト数が２個のトレリス図で表される遅延判定帰還型系列推定では、加法性白色雑音を仮定した場合の最小距離（ｍｉｎｉｍｕｍ ｄｉｓｔａｎｃｅ）のエラーイベントに対応する受信シンボル数が２個であることを考慮すると、エラータイプ１、は加法性白色雑音に起因するビットエラーであり、取り除くことの出来ないビットエラーと考えられる。

例えば、図１５のブロックインデックス１１７９６，４１１１３，５１１９２，５２９５５，５８８９３のブロックに生じているビットエラーがエラータイプ１である。

すると、エラータイプ２は、加法性白色雑音に起因しないビットエラーとなるので、受信データシンボルをブロックに区切って処理したことによって発生したビットエラー（エッジ効果）であると考えられる。

例えば、図１５のブロックインデックス１１７９６，４１１１３，５１１９２，５２９５５，５８８９３以外のブロックに生じているビットエラーがエッジ効果である。

更に、図１５より、エラータイプ１とエラータイプ２の違いとして、
エラータイプ１の場合、シンク部にビットエラーが存在しないが、
エラータイプ２の場合、シンク部に大量のビットエラーがある、
という特徴があることが分かる。

以上の考察から、あるブロックの一次推定結果にエッジ効果が生じているか否かは、該当ブロックのシンク部の一次推定結果にビットエラーが含まれているか否かにより検出できることが分かる。

そこで、エッジ効果の検出及び訂正の方法として、まず、シンク部の一次推定結果にビットエラーが含まれている否かを確認し、
ビットエラーが検出された場合には、該当するブロックのデータ部の遅延判定帰還型系列推定処理をやり直すこととする。

シンク部の一次推定結果に含まれるビットエラーの検出方法は、図５に示すように、ｉ番目のブロックのシンク部である［ａ_ｉＭ−Ｌ，…，ａ_ｉＭ−１］のＬ個の受信データシンボルは、（ｉ−１）番目のブロックのデータ部の最後のＬ個の受信データシンボルと同一であり、従ってその推定結果も同一になるはずであるという性質を利用する。

具体的には、ｉ番目のブロックのシンク部の最後のＫ個の受信データシンボル［ａ_ｉＭ−Ｋ，…，ａ_ｉＭ−１］の一次推定結果である［ａ^〜 _ｉＭ−Ｋ（ｉ），…，ａ^〜 _ｉＭ−１（ｉ）］と、（ｉ−１）番目のブロックのデータ部の最後のＫ個の受信データシンボル［ａ_ｉＭ−Ｋ，…，ａ_ｉＭ−１］の一次推定結果である［ａ^〜 _ｉＭ−Ｋ（ｉ−１），…，ａ^〜 _ｉＭ−１（ｉ−１）］がすべて一致すればエッジ効果は生じておらず、１個以上の推定結果が不一致の場合にはエッジ効果が生じているとする。

図１６は、エッジ効果検出の実施例を表す図である。図１６には、例として、Ｌ＝２，Ｍ＝５，Ｋ＝２の場合のエッジ効果検出の仕組みが示されている。

図１６の実施例では、２個のＥｘ−ＯＲゲート１６０１，１６０２を用いて、ｉ番目のブロックの長さが２のシンク部の一次推定結果と、（ｉ−１）番目のブロックのデータ部の最後の２個のシンボルの一次推定結果の比較を行い、ＯＲゲート１６０３で、それらの結果の論理和をとって、エッジ効果検出信号として出力している。エッジ効果が検出されると、エッジ効果検出信号１６０４がＨ（Ｈｉｇｈ）となる。

次に、エッジ効果が検出された場合に、該当するブロックのデータ部の遅延判定帰還型系列推定の処理をやり直す仕組みを図１、図４等を参照して説明する。

まず、各ブロックの遅延判定帰還型系列推定処理が実行されて一次推定結果にエッジ効果が生じているかを検出するまでの間、スキュー付き受信データシンボルベクタ１１３を入力ＦＩＦＯメモリ１１０に保存する。

ｉ番目のブロックの一次推定結果にエッジ効果がある場合、エラー検出訂正器１０９の中にあるコントローラ４０２は、エッジ効果検出信号４１１がＨになると、データ分配器４０３を操作して、入力ＦＩＦＯメモリ１１０から該当ブロックのデータ部であるスキュー付き受信データシンボルベクタ［ａ＿ｓｋｅｗｅｄ_ｉＭ，…，ａ＿ｓｋｅｗｅｄ_{（ｉ＋１）Ｍ−１}］を読み出し、データ分配器４０３は読みだした該スキュー付き受信データシンボルベクタを順次、ＤＤＦＳＥ演算器４０４に供給する。

該当ブロックのデータ部の２回目の遅延判定帰還型系列推定処理を行った結果として１度目の処理で生じたビットエラーが再び生じることを防ぐために、エラー訂正用ＤＤＦＳＥ演算器４０４がデータ部の最初の受信データシンボルａ＿ｓｋｅｗｅｄ_ｉＭの処理を開始する前に、図１７に示すように、コントローラ４０２からの初期化信号４１３によってセレクタ１７０２が操作され、エラー訂正用ＤＤＦＳＥ演算器群４０４の内部状態が、初期状態信号１１５を用いて初期化される。

初期状態信号１１５は、ＤＤＦＳＥ演算器群４０４に含まれる（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器のパス・メトリック出力であるｐｍ＿ｏｕｔ_Ｌ＋Ｍと、（Ｌ＋Ｍ−Ｎ）番目のＤＤＦＳＥ演算器から（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器までの判定信号であるｄ＿ｏｕｔ_{Ｌ＋Ｍ−Ｎ}からｄ＿ｏｕｔ_Ｌ＋Ｍであり、ＤＤＦＳＥ演算器４０４のＡＣＳＵは、パス・メトリックｐｍ＿ｉｎの初期値としてｐｍ＿ｏｕｔ_{Ｌ＋Ｍ，ｉ−１}を用い、ＮタップのＤＦＥは初期値としてｄ＿ｏｕｔ_{Ｌ＋Ｍ−Ｎ，ｉ−１}からｄ＿ｏｕｔ_{Ｌ＋Ｍ，ｉ−１}を用いる。

この初期化処理によって、あたかも（ｉ−１）番目のブロックのデータ部と、ｉ番目のブロックのデータ部とが、区切りなく連続しているかのように処理することが出来るため、２回目の遅延判定帰還型系列推定処理の際には、１度目の処理で生じたエッジ効果は再現されない。

ＤＤＦＳＥ演算器４０４から出力されるスキュー付き二次推定結果［ａ＿ｓｋｅｗｅｄ^〜〜 _ｉＭ，…，ａ＿ｓｋｅｗｅｄ^〜〜 _{（ｉ＋１）Ｍ−１−Ｌ}］は、出力スキューバッファ４１５に入力され、各シンボルのレイテンシの調整が行われて、二次推定結果［ａ^〜〜 _ｉＭ，…，ａ^〜〜 _{（ｉ＋１）Ｍ−１−Ｌ}］が出力される。

また、トレース・バック・ブロック４０６は、前述したトレース・バック・ブロック１０５と同様な処理を行って、二次推定結果［ａ^〜〜 _{ｉＭ−１−Ｌ}，…，ａ^〜〜 _{（ｉ＋１）Ｍ−１}］を出力する。エッジ効果検出信号４１１がＨになってから、二次推定結果が出力されるまでの間のレイテンシを、Ｌ_{ＥＲＲＯＲ＿ＣＯＲＲＥＣＴＩＯＮ}とすると、出力ＦＩＦＯメモリ１０８の深さはＬ_{ＥＲＲＯＲ＿ＣＯＲＲＥＣＴＩＯＮ}であり、一次推定結果は、Ｌ_{ＥＲＲＯＲ＿ＣＯＲＲＥＣＴＩＯＮ}の間だけ出力ＦＩＦＯメモリ１０８(図１)に保持される。

コントローラ４０２は、セレクタ４０５を操作することによって、あるブロックの一次推定結果にエッジ効果が検出されなかった場合には、そのブロックの一次推定結果を出力ＦＩＦＯ１０８メモリより読み出して、最終的な推定結果として出力する。コントローラ４０２は、そのブロックの一次推定結果［ａ^〜 _ｉＭ，…，ａ^〜 _{（ｉ＋１）Ｍ−１}］にエッジ効果が検出された場合には、セレクタ４０５を介して、該当ブロックの二次推定結果［ａ^〜〜 _ｉＭ，…，ａ^〜〜 _{（ｉ＋１）Ｍ−１}］を、最終的な推定結果として出力する。

図１８は、最終推定結果を用いてＢＥＲ（ビットエラーレート）を算出したシミュレーション結果を表すグラフである。図１８には、図１３に示されるインパルスレスポンスをもつ伝送路を介した受信データをＬ＝１０，Ｍ＝２０，Ｎ＝１０，ステイト数＝２である提案する遅延判定帰還型系列推定器で処理した場合に、最終推定結果からビットエラーレートを算出したシミュレーション結果が示されている。

図１８から、一次推定結果から求めたビットエラーレートは、ＳＮＲが約２７．５［ｄＢ］よりも高い部分でブロックに区分しないで処理した場合の理想的なビットエラーレートからの劣化を示すが、最終推定結果から算出したビットエラーレートは、そのような劣化を示さないことが分かる。

図１９は、図１８のＳＮＲ＝２８．４ｄＢでのエラータイプを示すグラフである。図１９には、図１８のＳＮＲ＝２８．４ｄＢでの最終推定結果から求めたビットエラーの生じ方をより詳しく観察するために、ビットエラーを含むブロックのみを取り出して、Ｌ＋Ｍ＝３０の大きさのブロックの中のどの位置にビットエラーが生じたかがプロットしされている。図１９から、加法性白色雑音に起因するエラータイプ１（１ビットもしくは連続する２ビットのビットエラー）のみが観測されているので、エッジ効果は起きていないことが確認できる。

よって、図１に示す実施案１の遅延判定帰還型系列推定器は、受信データシンボル列を所定長（Ｌ＋Ｍ）のブロックに区切って処理しながらも、ブロックに区切らないで処理するのと同等のビットエラーレートを達成することが出来る。

このように、本実施例の遅延判定帰還型系列推定器では、受信データシンボル列を所定長（Ｌ＋Ｍ）のブロックに区切り、受信データレートの１／Ｍの処理速度で動作するＤＤＦＳＥ演算器（Ｌ＋Ｍ）個を、パイプライン接続したＤＤＦＳＥ演算器群１０４を用いて（Ｌ＋Ｍ）個のブロックに対して、遅延判定帰還型系列推定の処理を並列に行う構成とされる。

このため、本実施例の遅延判定帰還型系列推定器の処理速度の上限は、個々のＤＤＦＳＥ演算器の処理速度の上限とは無関係となり、要求される受信データレートが個々のＤＤＦＳＥ演算器の処理速度の上限を超える場合においても、ブロック長を大きくすることによって、要求される受信データレートに相当する処理速度を実現することが可能となる。

更に、本実施例においては、ブロックの端でのビットエラーレートの悪化を訂正する機能を備えることにより、受信データシンボル列をブロックに区切って処理しているにもかかわらず、ブロックに区切らずに処理する場合と同等のビットエラーレートを実現することが可能となる。そのため、処理可能な受信データレートの上限がフィードバックループの動作速度によって制限されてしまうという関連技術と比べて、大幅な処理速度の向上を実現することができる。

なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、２ タップ
１１ 入力
１２、２２ プリカーサ推定信号生成器
１３、１５、２３、２４ 減算器
１４ レジスタ
１６、２５ ２乗演算器
１７ａ、１７ｂ、１７ｃ、１７ｄ 加算器
１８、２７ 第１のレジスタ
１９、２８ 第２のレジスタ
２１ 入力
２９、１２１ 第１の比較選択器
２６ 加算器
１０１ メイン部
１０２ エッジ効果検出訂正回路
１０３ スキューバッファ
１０４ ＤＤＦＳＥ演算器群
１０５ トレースバックブロック
１０６ スキューバッファ
１０７ 受信データシンボルベクタ
１０８ 出力ＦＩＦＯメモリ
１０９ エラー検出訂正器
１１０ 入力ＦＩＦＯメモリ
１１１ 一次推定結果
１１２、４０９ 遅延判定帰還型系列推定結果（最終推定結果）
１１３ 受信シンボルベクタ
１１４ スキュー付き一次推定結果
１１５ 初期状態信号
１１８ 第１のセレクタ
１１９ 第２のセレクタ
１２０ 出力
１２２、２１０ 第２の比較選択器
１２３、２１１ 第１の仮判定器
１２４、２１２ 第２の仮判定器
２０１ ＤＦＥ（ＴＡＰ）
２０２ ＤＦＥ（ＴＡＰ−２）
２０３ ブランチ・メトリックス・コンピュテーション・ユニット（ＢＭＣＵ／ＴＡＰ−１）
２０４ レジスタ
２０５ アッド・コンペア・セレクト・ユニット（ＡＣＳＵ）
２０６、２０８ レジスタ
２０７ サバイバー・パス・メモリ・ユニット（ＳＭＵ）
２１３ 第１のＤＦＥ
２１４ 第２のＤＦＥ
２２０ 出力
３０１、３０２、３０３、４０４ ＤＤＦＳＥ演算器
４０１ エラー検出器
４０２ コントローラ
４０３ データ分配器
４０５、１７０２ セレクタ
４０６ トレースバックブロック
４０７ 受信データシンボルベクタ
４０８ 出力
４１０ 二次推定結果
４１１ エッジ効果検出信号
４１２ セレクタ制御信号
４１３ 初期化信号
４１４ 制御信号
４１５ 出力スキューバッファ
１６０１、１６０２ ＥＸ−ＯＲゲート
１６０３ ＯＲゲート
１６０４ エッジ効果検出信号
１７０３ レジスタ

Claims (10)

1. 受信データシンボル列が互いに同一の長さの複数のブロックに区分され、
   前記ブロックの前記長さと同一個数のＤＤＦＳＥ演算器群を備え、
   前記ＤＤＦＳＥ演算器群は、パイプライン接続され、ブロックの遅延判定帰還型系列推定の演算を並列に処理し、
   ブロックに区切って遅延判定帰還型系列推定処理することに起因するエッジ効果を検出しブロック内の該当するビットエラーを訂正するエッジ効果検出訂正回路を備え、
   前記複数のブロックは、各々Ｌ＋Ｍ個（Ｌ、Ｍは所定の正整数）のシンボルを含み、
   前記複数のブロックは、Ｌシンボルで互いに等間隔に離間しており、
   Ｌはシンク部に対応し、
   Ｍはデータ部の長さに対応し、
   前記エッジ効果検出訂正回路は、あるブロックの一次推定結果に前記エッジ効果が発生しているかを、前記ブロックのシンク部の一次推定結果とその一つ前のブロックのデータ部の一次推定結果とを比較することによって検知し、
   前記エッジ効果検出訂正回路において、ブロックの一次推定結果にエッジ効果を検出した場合には、該当ブロックのデータ部の処理をやり直して二次推定結果を生成し、
   エッジ効果が起きていないブロックに関しては、一次推定結果を出力し、
   エッジ効果が起きているブロックに関しては、前記二次推定結果を出力する、ことを特徴とする遅延判定帰還型系列推定器。
2. 前記エッジ効果検出訂正回路において、エッジ効果が検出されて該当ブロックのデータ部の処理をやり直す際には、前記ＤＤＦＳＥ演算器のパスメトリックの初期値として、その一つ前のブロックに含まれるすべての受信データシンボルの処理を終えた後のパスメトリックを用いる、ことを特徴とする請求項１記載の遅延判定帰還型系列推定器。
3. 受信データシンボル列が互いに同一の長さの複数のブロックに区分され、
   前記ブロックの前記長さと同一個数のＤＤＦＳＥ演算器群を備え、
   前記ＤＤＦＳＥ演算器群は、パイプライン接続され、ブロックの遅延判定帰還型系列推定の演算を並列に処理し、
   ブロックに区切って遅延判定帰還型系列推定処理することに起因するエッジ効果を検出しブロック内の該当するビットエラーを訂正するエッジ効果検出訂正回路を備え、
   前記受信データシンボル列を、互いに同一の（Ｌ＋Ｍ）シンボルの複数のブロックに区分し、前記複数のブロックはＬシンボルで互いに等間隔に離間しており、
   シリアルパラレル変換された受信データシンボルベクタを入力し、それぞれの受信データシンボルにベクタ内の相対位置に応じた遅延が付加されたスキュー付き受信シンボルベクタを出力する入力スキューバッファと、
   前記スキュー付き受信シンボルベクタを入力し、パイプライン接続された（Ｌ＋Ｍ）個のＤＤＦＳＥ演算器を備えたＤＤＦＳＥ演算器群と、
   前記ＤＤＦＳＥ演算器群の出力を入力しＬステップのトレースバックを行うトレースバックブロックと、
   前記ＤＤＦＳＥ演算器群から出力されるスキュー付き一次推定結果を入力し、それぞれの入力データにベクタ内の相対位置に応じた遅延を付加する出力スキューバッファと、
   を備え、
   前記トレースバックブロックの出力と前記出力スキューバッファの出力を合わせて、一次推定結果が生成される、ことを特徴とする遅延判定帰還型系列推定器。
4. 前記エッジ効果検出訂正回路は、
   前記入力スキューバッファの出力であるスキュー付き受信データシンボルベクタを一時的に保持するための入力メモリと、
   前記一次推定結果を一時的に保持するための出力メモリと、
   前記一次推定結果と、前記出力メモリの出力と、入力メモリの出力とを受け、前記一次推定結果にエッジ効果に起因するビットエラーが含まれているかをチェックし、ビットエラーが検出された場合には、該ビットエラーの訂正を行うエラー検出訂正器と、
   を備え、
   受信データシンボルの最終的な遅延判定帰還型系列推定結果が前記エラー検出訂正器から出力される、ことを特徴とする請求項３記載の遅延判定帰還型系列推定器。
5. 前記ＤＤＦＳＥ演算器は、
   スキュー付き受信シンボルデータと、１シンボル前のアッド・コンペア・セレクトの判定信号からＮシンボル前のアッド・コンペア・セレクトの判定信号を入力とし、それぞれに重みが与えられたＮ個のタップを含むＮタップの判定帰還等化器と、
   Ｎタップの判定帰還等化器の出力を入力とするブランチ・メトリックス・コンピュテーション・ユニットと、
   前記ブランチ・メトリックス・コンピュテーション・ユニットの出力であるブランチ・メトリックと、前段のＤＤＦＳＥ演算器のパス・メトリック出力と、を入力とし、更新されたパス・メトリックと判定信号を出力するアッド・コンペア・セレクト・ユニットと、
   前記アッド・コンペア・セレクト・ユニットからの判定信号と、前段のＤＤＦＳＥ演算器のサバイバー・パス・メモリ出力と、を入力とし、更新されたサバイバー・パス・メモリを出力とするサバイバー・パス・メモリ・ユニットと、
   を備え、
   前記サバイバー・パス・メモリ・ユニットから、１個のスキュー付き一次推定結果が出力される、ことを特徴とする請求項４記載の遅延判定帰還型系列推定器。
6. 前記エラー検出訂正器は、前記一次推定結果を入力とし、前記入力データにエッジ効果が生じているかをチェックし、エッジ効果が検出された場合には、エッジ効果検出信号を出力するエラー検出器と、
   前記エッジ効果検出信号を入力とするコントローラと、
   前記コントローラからの制御信号と、前記入力メモリに保持された受信データシンボルベクタと、を入力とするデータ分配器と、
   前記データ分配器から供給される受信データシンボルと、前記コントローラからの初期化信号と、初期状態信号と、を入力とし、ＤＤＦＳＥ推定結果を出力するＤＤＦＳＥ演算器と、
   前記ＤＤＦＳＥ演算器の出力する推定結果を入力とする出力スキューバッファとトレースバックブロックと、
   前記出力スキューバッファからの出力と前記トレースバックブロックからの出力とを合成した推定結果と、前記出力メモリの出力とを入力とし、前記コントローラからのセレクタ制御信号に基づき一方を選択するセレクタと、
   を備えている、ことを特徴とする請求項５記載の遅延判定帰還型系列推定器。
7. 前記エラー検出訂正回路の前記ＤＤＦＳＥ演算器は、
   前記スキュー付き受信シンボルデータと、１シンボル前のアッド・コンペア・セレクトの判定信号からＮシンボル前のアッド・コンペア・セレクトの判定信号と、を入力とし、それぞれに重みが与えられたｎ個のタップを含むＮタップの判定帰還等化器と、
   Ｎタップの判定帰還等化器の出力を入力とするブランチ・メトリックス・コンピュテーション・ユニットと、
   前記ブランチ・メトリックス・コンピュテーション・ユニットの出力であるブランチ・メトリックを一方の入力とし、前段のＤＤＦＳＥ演算器のパス・メトリック出力を他方の入力とし、更新されたパス・メトリックと判定信号とを出力するアッド・コンペア・セレクト・ユニットと、
   前記アッド・コンペア・セレクト・ユニットからの判定信号と、前段のＤＤＦＳＥ演算器のサバイバー・パス・メモリの出力と、を入力として、更新されたサバイバー・パス・メモリを出力とするサバイバー・パス・メモリ・ユニットと、
   を備え、
   前記サバイバー・パス・メモリ・ユニットから１個のスキュー付き一次推定結果が出力され、
   前記Ｎ個のタップには、前記アッド・コンペア・セレクト・ユニットからの判定信号と、前記コントローラからの前記初期状態信号と、を入力し、前記コントローラからの前記初期化信号を、選択信号として、入力の一方を選択するＮ個のセレクタを備え、
   前記セレクタの出力が前記Ｎ個のタップに入力され、
   前記アッド・コンペア・セレクト・ユニットの出力と、前記初期状態信号と、を入力し、前記コントローラからの初期化信号を選択信号として選択し、前記アッド・コンペア・セレクト・ユニットに入力する別のセレクタと、
   を備えている、ことを特徴とする請求項６記載の遅延判定帰還型系列推定器。
8. 前記初期状態信号は、
   前記ＤＤＦＳＥ演算器群に含まれる、（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器のパス・メトリック出力であるｐｍ＿ｏｕｔ_Ｌ＋Ｍと、
   （Ｌ＋Ｍ−Ｎ）番目のＤＤＦＳＥ演算器から（Ｌ＋Ｍ）番目のＤＤＦＳＥ演算器までの判定信号であるｄ＿ｏｕｔ_{Ｌ＋Ｍ−Ｎ}からｄ＿ｏｕｔ_Ｌ＋Ｍ
   であり、
   前記エラー検出訂正回路の前記ＤＤＦＳＥ演算器において、
   前記Ｎタップの判定帰還等化器の初期値として、
   ｄ＿ｏｕｔ_{Ｌ＋Ｍ−Ｎ，ｉ−１}からｄ＿ｏｕｔ_{Ｌ＋Ｍ，ｉ−１}を用い、
   前記ＤＤＦＳＥ演算器のパス・メトリックの初期値として、
   ｐｍ＿ｏｕｔ_{Ｌ＋Ｍ，ｉ−１}を用いる、ことを特徴とする請求項７記載の遅延判定帰還型系列推定器。
9. 受信データシンボル列が互いに同一の長さの複数のブロックに区分され、
   前記ブロックの前記長さと同一個数のＤＤＦＳＥ演算器群を備え、
   前記ＤＤＦＳＥ演算器群は、パイプライン接続され、ブロックの遅延判定帰還型系列推定の演算を並列に処理し、
   ブロックに区切って遅延判定帰還型系列推定処理することに起因するエッジ効果を検出しブロック内の該当するビットエラーを訂正し、
   前記複数のブロックは、各々Ｌ＋Ｍ個（Ｌ、Ｍは所定の正整数）のシンボルを含み、
   前記複数のブロックは、Ｌシンボルで互いに等間隔に離間しており、
   Ｌはシンク部に対応し、
   Ｍはデータ部の長さに対応し、
   前記エッジ効果の検出にあたり、あるブロックの一次推定結果に前記エッジ効果が発生しているかを、前記ブロックのシンク部の一次推定結果とその一つ前のブロックのデータ部の一次推定結果とを比較することによって検知し、
   ブロックの一次推定結果にエッジ効果を検出した場合には、該当ブロックのデータ部の処理をやり直して二次推定結果を生成し、
   エッジ効果が起きていないブロックに関しては、一次推定結果を出力し、
   エッジ効果が起きているブロックに関しては、前記二次推定結果を出力する、ことを特徴とする遅延判定帰還型系列推定方法。
10. 前記エッジ効果が検出されて該当ブロックのデータ部の処理をやり直す際には、前記ＤＤＦＳＥ演算器のパスメトリックの初期値として、その一つ前のブロックに含まれるすべての受信データシンボルの処理を終えた後のパスメトリックを用いる、ことを特徴とする請求項９記載の遅延判定帰還型系列推定方法。

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