JP5344936B2 - 制御装置 - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 171
- 238000001514 detection method Methods 0.000 claims abstract description 51
- 238000012795 verification Methods 0.000 claims description 57
- 238000004364 calculation method Methods 0.000 claims description 52
- 238000012937 correction Methods 0.000 claims description 13
- 238000012545 processing Methods 0.000 abstract description 11
- 238000000034 method Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000012360 testing method Methods 0.000 description 9
- 230000005856 abnormality Effects 0.000 description 8
- 230000007704 transition Effects 0.000 description 7
- 238000003745 diagnosis Methods 0.000 description 6
- 238000013500 data storage Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000004092 self-diagnosis Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000012631 diagnostic technique Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
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Description
(1)制御システムの構成
(2)CPU装置の構成
(3)A系CRC回路の構成の一例
(4)ECC回路の構成の一例
(5)CPU装置のモード遷移
(6)CPU装置の動作
(7)CPU装置の故障検出範囲
[制御システムの構成]
以下、本発明の実施の形態の例について、図1〜図9を参照して説明する。
図1は、発明の一実施形態である制御システム101を示すブロック図である。
制御システム101は、CPU装置102と、上位装置103と、下位装置104と、制御対象105よりなる。
次に、制御システム101を構成するCPU装置102について図2を参照して説明する。
図2は、CPU装置102を示すブロック図である。なお、以下に示すCPU装置102は、CPU装置102が上位装置103からダウンロードしたプログラムに基づいて、安全モードで演算を行う場合を想定している。ただし、CPU装置102が、上位装置103から所定のプログラムをダウンロードするときだけは、安全モードとは異なる動作を行う。
制御装置204は、A系CRC回路209と、B系CRC回路212と、照合回路214と、ECC回路232と、割込制御部220とを含んで構成される。さらに、制御装置204は、ネットワークコントローラ206と、出力切替スイッチ221を含む。
ライト時のA系CRC回路209は、A系プロセッサ202から入力されるアドレスおよびデータを併せた64ビット幅のデータ列からCRCCを生成する。また、A系CRC回路209は、照合回路214とA系CRCCバス210で接続されており、生成したCRCCを照合回路214へ出力する。
次に、A系CRC回路209およびB系CRC回路212の回路構成の一例について図3を参照して説明する。
図3は、A系CRC回路209の一例およびその周辺を示す図である。なお、A系CRC回路209とB系CRC回路212は同じ回路であるので、B系CRC回路212の説明は省略する。
次に、ECC回路232の回路構成の一例について図4を参照して説明する。
図4は、ECC回路232の一例およびその周辺を示す図である。
第一切替スイッチ402の端子S4は内部バス215で照合回路214と接続されており、端子S5はメモリバス217でメインメモリ205と接続されており、端子S6はECC計算回路404と接続されている。この第一切替スイッチ402は、スイッチ制御回路411により接続する端子を制御される。具体的には、ライト時に、端子S4と端子S6を接続することで、ECC計算回路404と内部バス215を接続する。一方、リード時に、端子S5と端子S6を接続してECC計算回路404とメモリバス217を接続する。
第二切替スイッチ403の端子S7はCRCC内部バス216で照合回路214と接続されており、端子S8はCRCCメモリバス218でメインメモリ205と接続されており、端子S9はECC計算回路404と接続されている。この第二切替スイッチ403は、スイッチ制御回路411により接続する端子を制御される。具体的には、ライト時に、端子S7と端子S9を接続してECC計算回路404とCRCC内部バス216を接続する。一方、リード時に、端子S8と端子S9を接続してECC計算回路404とCRCCメモリバス218を接続する。
第三切替スイッチ405の端子S10はECC計算回路404と接続されており、端子S12はECC比較回路406と接続されており、端子S11はECCメモリバス219でメインメモリ205と接続されている。この第三切替スイッチ405は、スイッチ制御回路411により接続する端子を制御される。具体的には、ライト時に、端子S10と端子S11を接続してECC計算回路404で生成されたECCをECCメモリバス219に出力する。一方、リード時に、端子S10と端子S12を接続してECC計算回路404で生成されたECCをECC比較回路406に出力する。
次に、CPU装置102のモードの遷移について図5を参照して説明する。
図5は、CPU装置102のモードの遷移を示す状態遷移図である。
次に、安全モード時における制御装置204の動作を図6〜図8を参照して説明する。
図6は、故障がない場合の制御装置204の動作を示すタイミングチャートである。
図8は、制御装置204の動作を示すタイミングチャートである。なお、T801〜T809は図6に示すT601〜T609と同じなので、それらの説明は省略する。
次に、CPU装置102の故障検出範囲についてまとめる。
図9は、CPU装置102の故障検出範囲を示す表である。
図9(a)は、安全モードで稼働しているときのCPU装置102の故障検出範囲を示す表である。
Claims (3)
- 第一プロセッサが所定のプログラムを実行した結果としてメインメモリに格納される第一情報あるいは前記第一プロセッサと同一の演算結果を出力するべく構成されている第二プロセッサが前記プログラムを実行した結果として前記メインメモリに格納される第二情報である第一記憶情報を、前記第一プロセッサ及び/又は前記第二プロセッサが前記メインメモリから読み出す時、前記第一記憶情報と予め前記メインメモリに記憶されている誤り検出符号である第二記憶情報に対し、必要に応じてエラー訂正を行う訂正符号生成部と、
前記第一情報から第一誤り検出符号を作成し、前記第二記憶情報と比較することで前記第一誤り検出符号と前記第二記憶情報との不一致を検出した場合、前記第一プロセッサが前記第一記憶情報を前記メインメモリから読み出す動作及び前記第二プロセッサが前記第二記憶情報を前記メインメモリから読み出す動作を禁止させる第一符号生成部と、
前記第二情報から第二誤り検出符号を作成し、前記第二記憶情報と比較することで前記第二誤り検出符号と前記第二記憶情報との不一致を検出した場合、前記第一プロセッサが前記第一記憶情報を前記メインメモリから読み出す動作及び前記第二プロセッサが前記第二記憶情報を前記メインメモリから読み出す動作を禁止させる第二符号生成部と、
前記第一情報と前記第二情報が同一であるか否かを検出すると共に、前記第一誤り検出符号と前記第二誤り検出符号が同一であるか否かを検出することで、前記第一誤り検出符号と前記第二誤り検出符号とが同一でない時には、前記第一情報あるいは前記第二情報を第一記憶情報として前記メインメモリに書き込むことを禁止する照合部と
を備える制御装置。 - さらに、
前記照合部による、前記第一情報と前記第二情報が同一であるか否かについての検出と、前記第一誤り検出符号と前記第二誤り検出符号が同一であるか否かについての検出の結果に基づく要因が登録される割込制御部と
を備える、請求項1に記載の制御装置。 - 前記割込制御部は、登録された前記要因に基づいて前記第一プロセッサおよび前記第二プロセッサに対して割り込みを要求する、
請求項2に記載の制御装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009001899A JP5344936B2 (ja) | 2009-01-07 | 2009-01-07 | 制御装置 |
CA2689416A CA2689416C (en) | 2009-01-07 | 2009-12-30 | Control apparatus and control method |
US12/652,773 US8255769B2 (en) | 2009-01-07 | 2010-01-06 | Control apparatus and control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009001899A JP5344936B2 (ja) | 2009-01-07 | 2009-01-07 | 制御装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013118170A Division JP5563700B2 (ja) | 2013-06-04 | 2013-06-04 | 制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010160649A JP2010160649A (ja) | 2010-07-22 |
JP5344936B2 true JP5344936B2 (ja) | 2013-11-20 |
Family
ID=42312499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009001899A Expired - Fee Related JP5344936B2 (ja) | 2009-01-07 | 2009-01-07 | 制御装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8255769B2 (ja) |
JP (1) | JP5344936B2 (ja) |
CA (1) | CA2689416C (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5126393B2 (ja) | 2011-06-29 | 2013-01-23 | 日本精工株式会社 | 車載電子制御装置 |
JP5978873B2 (ja) * | 2012-09-12 | 2016-08-24 | 株式会社デンソー | 電子制御装置 |
KR102178137B1 (ko) | 2014-08-26 | 2020-11-12 | 삼성전자주식회사 | 반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템 |
CN111580477B (zh) * | 2020-05-06 | 2022-03-18 | 四川九洲电器集团有限责任公司 | 一种综合控制箱 |
CN113821396A (zh) * | 2020-06-18 | 2021-12-21 | 中车株洲电力机车研究所有限公司 | 处理器运行状态监视诊断方法及装置 |
CN113571121A (zh) * | 2021-07-26 | 2021-10-29 | 杭州国芯科技股份有限公司 | 嵌入式设备NAND Flash的ECC码存储方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2009
- 2009-01-07 JP JP2009001899A patent/JP5344936B2/ja not_active Expired - Fee Related
- 2009-12-30 CA CA2689416A patent/CA2689416C/en active Active
-
2010
- 2010-01-06 US US12/652,773 patent/US8255769B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8255769B2 (en) | 2012-08-28 |
US20100174967A1 (en) | 2010-07-08 |
CA2689416C (en) | 2015-06-16 |
CA2689416A1 (en) | 2010-07-07 |
JP2010160649A (ja) | 2010-07-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121211 |
|
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130305 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130604 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130717 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130806 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130813 |
|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |