JP4102814B2 - 入出力制御装置,情報制御装置及び情報制御方法 - Google Patents
入出力制御装置,情報制御装置及び情報制御方法 Download PDFInfo
- Publication number
- JP4102814B2 JP4102814B2 JP2005190874A JP2005190874A JP4102814B2 JP 4102814 B2 JP4102814 B2 JP 4102814B2 JP 2005190874 A JP2005190874 A JP 2005190874A JP 2005190874 A JP2005190874 A JP 2005190874A JP 4102814 B2 JP4102814 B2 JP 4102814B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- processors
- output
- access request
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Hardware Redundancy (AREA)
Description
programmable electronic safety-related systems”part1〜part7(IEC61508と略称する)(非特許文献1)は、そのような動向に対応して発行された国際規格であり、電気的/電子的/プログラム可能な電子的装置を安全制御システムの一部に利用する場合の要件が規定されている。IEC61508では、安全制御システムの能力の尺度としてSafety Integrity Level(SIL)を定義し、1から4までのレベルに対応する水準の要求事項を規定している。SILが高いほどプロセス設備の持つ潜在的な危険性を低減できる度合が大きいことを示す。すなわち、プロセス設備の異常を検出した際、どれだけ確実に所定の安全制御を実施できるかを意味する。
(1)1つの制御装置に複数のプロセッサを備え、プロセッサ毎にアクセスするIOが高信頼な制御結果を期待するのか否かを判定する手段と、複数のプロセッサ出力を比較し一致していることを判定する手段と、高信頼な制御結果を期待するIOへのプロセッサのアクセスは、少なくとも複数のプロセッサの出力結果が一致している場合のみに許可し、単独のプロセッサがアクセスの場合、他のプロセッサが同一の出力結果を出力するまで待たせる手段を備える。
(2)1つの制御装置内に備えた複数のプロセッサは、プロセッサ毎に異なる機能を処理する実行する手段と、プロセッサから別のプロセッサの処理を中断するための手段を備える。
(3)信頼性を要求するIOへの出力を行う処理を実行するプロセッサは、他のプロセッサに処理を中断する手段を用いて、他のプロセッサの処理を中断し、信頼性を要求する
IOへの出力を行う処理を実行させる手段を備える。
52がアサートしている間は、A系プロセッサバス50にアドレスとデータを出力しつづける。A系プロセッサがリードを実行する場合、A系プロセッサ1はA系ウエイト信号
52がアサートしている間は、A系プロセッサバス50にアドレスを出力しリードデータを待ち続け、A系ウエイト信号52がネゲートした時、A系プロセッサバス50上のデータの値をリード値として取り込む。
65、または、B系割込制御レディー信号69がアサートされるまで、B系ウエイト信号56をアサートしつづける。B系プロセッサ3がライトアクセスを実行する場合、B系プロセッサ3はウエイト信号57がアサートしている間は、B系プロセッサバス55にアドレスとデータを出力しつづける。B系プロセッサ3がリードを実行する場合、B系プロセッサ3はウエイト信号56がアサートしている間は、B系プロセッサバス55にアドレスを出力しリードデータを待ち続け、ウエイト信号56がネゲートした時、B系プロセッサバス55上のデータの値をリード値として取り込む。
62に従い、システムバス17を介して、高信頼IO18,通常IO20,ネットワークIO22へアクセスする。
303,304時に障害報告信号64をアサートする。
13…A系エリア判定部、14…B系エリア判定部、15…比較部、16…システムバスインターフェース部、17…システムバス、18…高信頼IO、20…通常IO、22…ネットワークIO。
Claims (14)
- 第2の入出力装置からのアクセス要求及び前記第2の入出力装置よりも信頼性要求が高い第1の入出力装置からのアクセス要求に応じて複数のプロセッサの演算に係るデータの入出力を制御するものであって、前記第1の入出力装置からのアクセス要求があった場合、前記複数のプロセッサで同様の演算が行われるように、前記複数のプロセッサの少なくとも一つに対して、前記第2の入出力装置からのアクセス要求に係る演算から前記第1の入出力装置からのアクセス要求に係る演算の実行を指示する手段と、前記第1の入出力装置からのアクセス要求に係る複数のプロセッサの演算結果を比較する手段と、前記比較結果に基づいて前記プロセッサの演算にかかるデータの出力を許可する手段を有することを特徴とする入出力制御装置。
- 請求項1において、前記第1の入出力装置からのアクセス要求に係る演算が相対的に信頼性が高い演算であり、前記第2の入出力装置からのアクセス要求に係る演算が相対的に信頼性が低い演算であり、前記相対的に信頼性が低い演算では、前記複数のプロセッサは異なる演算処理を行っており、前記異なる演算処理の結果を出力する手段を有することを特徴とする入出力制御装置。
- 請求項2において、前記相対的に信頼性が高い演算の要求は、前記複数のプロセッサの一方から前記複数のプロセッサの他方への割り込み処理であることを特徴とする入出力制御装置。
- 請求項2において、前記相対的に信頼性が高い演算は、相対的に信頼性が高い演算を要求するに相当するI/Oへのアクセスの場合になされることを特徴とする入出力制御装置
。 - 請求項4において、前記相対的に信頼性が高い演算を要求するに相当するI/Oへのアクセスかは、アクセスするアドレスに基づいて判断されることを特徴とする入出力制御装置。
- 請求項5において、前記複数のプロセッサのそれぞれに応じて、要求レジスタ及び要因レジスタを有し、前記要求レジスタ及び要因レジスタの書き込まれた内容に基づいて、相対的に信頼性が高い演算の要求か判断することを特徴とする入出力制御装置。
- 請求項6において、前記複数のプロセッサの一方からのバスのスタートを示す信号に基づいて、前記複数のプロセッサの一方に対してバスをウエイト制御する信号を出力し、前記アクセスを制限することを特徴とする入出力制御装置。
- 請求項2において、前記出力を許可する手段は、前記複数のプロセッサの演算結果が一致した場合に許可することを特徴とする入出力制御装置。
- 請求項8において、前記異なる演算処理は、前記一致の後に実行するように指示する信号を出力することを特徴とする入出力制御装置。
- 請求項1において、前記第1の入出力装置からのアクセス要求に係る演算が相対的に信頼性の高い演算であり、前記第2の入出力装置からのアクセス要求に係る演算が相対的に信頼性の低い演算であり、前記相対的に信頼性が高い演算の要求があった場合、前記少なくとも一方のプロセッサに演算の中断を指示する信号を出力することを特徴とする入出力制御装置。
- 請求項10において、前記相対的に信頼性が高い演算が実行されている場合、前記複数のプロセッサへの前記相対的に信頼性の低い演算に対する割り込みを制限する手段を有することを特徴とする入出力制御装置。
- 請求項11において、前記複数のプロセッサの少なくとも一方が、所定時間の間、演算結果を出力しない場合、異常であると判断する手段を有することを特徴とする入出力制御装置。
- 複数のプロセッサを有し、第2の入出力装置からのアクセス要求及び前記第2の入出力装置よりも信頼性要求が高い第1の入出力装置からのアクセス要求に応じて前記複数のプロセッサの演算に係るデータの入出力が制御されるものであって、前記第1の入出力装置からのアクセス要求があった場合、前記複数のプロセッサで同様の演算が行われるように、前記複数のプロセッサの少なくとも一つに対して、前記第2の入出力装置からのアクセス要求に係る演算から前記第1の入出力装置からのアクセス要求に係る演算の実行を指示する手段と、前記第1の入出力装置からのアクセス要求に係る複数のプロセッサの演算結果を比較する手段と、前記比較結果に基づいて前記プロセッサの演算にかかるデータの出力を許可する手段を有することを特徴とする情報制御装置。
- 入出力制御装置が、第2の入出力装置からのアクセス要求及び前記第2の入出力装置よりも信頼性要求が高い第1の入出力装置からのアクセス要求に応じて複数のプロセッサの演算に係るデータの入出力を制御すると共に、前記第1の入出力装置からのアクセス要求があった場合、複数のプロセッサで同様の演算が行われるように、前記複数のプロセッサの少なくとも一つに対して、相対的に信頼性が低い演算から相対的に信頼性が高い演算の実行を指示し、
前記複数のプロセッサの少なくとも一つが、前記入出力制御装置からの指示に応じて、第2の入出力装置からのアクセス要求に係る演算から第1の入出力装置からのアクセス要求に係る演算の実行に遷移し、
前記入出力制御装置が、前記複数のプロセッサの演算結果を比較し、前記比較結果に基づいて前記プロセッサの演算にかかるデータの出力を許可する情報制御方法。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005190874A JP4102814B2 (ja) | 2005-06-30 | 2005-06-30 | 入出力制御装置,情報制御装置及び情報制御方法 |
CA002549540A CA2549540C (en) | 2005-06-10 | 2006-06-07 | A task management control apparatus and method |
US11/447,724 US8161362B2 (en) | 2005-06-10 | 2006-06-07 | Task management control apparatus and method, having redundant processing comparison |
CA2619742A CA2619742C (en) | 2005-06-10 | 2006-06-07 | An input/output control apparatus for performing high reliability computations |
CN2008101300436A CN101329580B (zh) | 2005-06-10 | 2006-06-09 | 控制装置的任务管理装置和方法 |
CN2006100917321A CN1877471B (zh) | 2005-06-10 | 2006-06-09 | 控制装置的任务管理装置和方法 |
CN2007101967958A CN101174135B (zh) | 2005-06-10 | 2006-06-09 | 输入输出控制装置及方法、信息控制装置及方法 |
US13/105,041 US20110214125A1 (en) | 2005-06-10 | 2011-05-11 | Task management control apparatus and method having redundant processing comparison |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005190874A JP4102814B2 (ja) | 2005-06-30 | 2005-06-30 | 入出力制御装置,情報制御装置及び情報制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007011639A JP2007011639A (ja) | 2007-01-18 |
JP4102814B2 true JP4102814B2 (ja) | 2008-06-18 |
Family
ID=37750061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005190874A Expired - Fee Related JP4102814B2 (ja) | 2005-06-10 | 2005-06-30 | 入出力制御装置,情報制御装置及び情報制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4102814B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007323190A (ja) * | 2006-05-30 | 2007-12-13 | Hitachi Ltd | データ通信を行う計算制御システム及びその通信方法 |
JP5146454B2 (ja) * | 2007-08-22 | 2013-02-20 | 日本電気株式会社 | 情報処理装置及び情報処理方法 |
JP5344936B2 (ja) | 2009-01-07 | 2013-11-20 | 株式会社日立製作所 | 制御装置 |
JP5352815B2 (ja) * | 2009-11-27 | 2013-11-27 | 株式会社日立製作所 | 制御装置および制御方法 |
-
2005
- 2005-06-30 JP JP2005190874A patent/JP4102814B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007011639A (ja) | 2007-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA2549540C (en) | A task management control apparatus and method | |
EP2813949A1 (en) | Multicore processor fault detection for safety critical software applications | |
JPH0734179B2 (ja) | 複数の異種データ処理チヤンネルを有する自動飛行制御装置 | |
US11846923B2 (en) | Automation system for monitoring a safety-critical process | |
US7966536B2 (en) | Method and apparatus for automatic scan completion in the event of a system checkstop | |
JP4102814B2 (ja) | 入出力制御装置,情報制御装置及び情報制御方法 | |
CN101329580B (zh) | 控制装置的任务管理装置和方法 | |
JP5327105B2 (ja) | バックアップシステム | |
JP5337661B2 (ja) | メモリ制御装置及びメモリ制御装置の制御方法 | |
JP7267400B2 (ja) | 安全性が要求されるプロセスを監視する自動化システム | |
Godunov et al. | Baget real-time operating system family (features, comparison, and future development) | |
JP5753508B2 (ja) | プログラム検証システムおよびその検証方法 | |
JP5352815B2 (ja) | 制御装置および制御方法 | |
CA2619742C (en) | An input/output control apparatus for performing high reliability computations | |
JP2006338425A (ja) | 制御装置 | |
JP2002229811A (ja) | 論理分割システムの制御方法 | |
JPS5911455A (ja) | 中央演算処理装置の冗長システム | |
WO2018179753A1 (ja) | マイクロコンピュータ | |
JPH01189739A (ja) | 情報収集装置 | |
JPS61233841A (ja) | 自己診断機能付パ−ソナルコンピユ−タ | |
Siegrist | Computer Architecture Group, Computer Science Department, ABB Research Center, Baden, Switzerland | |
JPH10247185A (ja) | プロセッサの故障診断方式 | |
CN108415788A (zh) | 用于对无响应处理电路作出响应的数据处理设备和方法 | |
JPH0721767B2 (ja) | エミュレーション方式 | |
JPH02122335A (ja) | Ras回路の試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071126 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20071126 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20071207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080311 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080324 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4102814 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |