JP5339718B2 - ヘテロ接合電界効果型トランジスタおよびその製造方法 - Google Patents

Description

本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関するものである。

窒化物を含む半導体からなる従来のヘテロ接合電界効果型トランジスタでは、チャネル層とバリア層との間に１〜２ｎｍ程度の厚さのＡｌＮ（Ａｌ：アルミニウム、Ｎ：窒素）からなるスペーサ層を基板全面にわたって設けた構造となっている。この構造により、チャネル層とバリア層との界面に発生する２次元電子ガスの濃度と移動度を向上させている。この構造は、例えば、特許文献１に記載されている。

特許第３７０８８１０号公報

しかしながら、ＡｌＮはバンドギャップが大きいため、ソース／ドレイン電極の下側の領域にもＡｌＮからなるスペーサ層が形成されていると、ソース／ドレイン電極から２次元電子ガスまでの間のポテンシャル障壁が高くなる。そのため、上記の構造では、寄生抵抗が増大し、それに伴ってドレイン電流、相互コンダクタンス、出力、効率などの多くの素子特性が劣化するという問題があった。

本発明は、上記のような問題点を解決するためになされたものであり、ソース／ドレイン電極の下側のポテンシャル障壁を低くすることにより、寄生抵抗の増大を防止することを目的とする。

本発明の係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、前記チャネル層上にスペーサ層を介して形成されたバリア層と、前記バリア層上に形成されたゲート電極と、前記バリア層上に、前記ゲート電極を挟んで形成されたソース／ドレイン電極とを備える。そして、前記スペーサ層は、前記ゲート電極の直下の少なくとも一部の領域に形成され、前記チャネル層および前記バリア層のいずれよりもバンドギャップが大きい第１のスペーサ層と、前記ソース／ドレイン電極の直下の少なくとも一部の領域にイオン注入により形成され、前記第１のスペーサ層よりもバンドギャップが小さい第２のスペーサ層とを備え、前記チャネル層、前記第１のスペーサ層、前記第２のスペーサ層、前記バリア層の材料は、それぞれ、Ａｌ _X30 Ｇａ _1-X30 Ｎ（０≦Ｘ ₃₀ ＜１）、Ａｌ _X41 Ｇａ _1-X41 Ｎ（０＜Ｘ ₄₁ ≦１）、Ａｌ _X42 Ｇａ _1-X42 Ｎ（０＜Ｘ ₄₂ ≦１）、Ａｌ _X50 Ｇａ _1-X50 Ｎ（０＜Ｘ ₅₀ ≦１）である。

本発明のヘテロ接合電界効果型トランジスタによれば、ソース／ドレイン電極の下側にバンドギャップが小さい第２のスペーサを形成したため、ソース／ドレイン電極の下側のポテンシャル障壁を低くすることができる。その結果、寄生抵抗の増大を防ぐことができる。

＜実施の形態１＞
図１は、本実施の形態に係る窒化物半導体からなるヘテロ接合電界効果型トランジスタ（以下、トランジスタ）を示す断面図である。このトランジスタは、半絶縁性基板１０と、バッファ層２０と、チャネル層３０と、スペーサ層４０と、バリア層５０と、素子分離領域６０と、ソース／ドレイン電極７０と、ゲート電極８０とを備える。

半絶縁性基板１０には、例えば、ＳｉＣ（炭化珪素）からなる基板を用いる。チャネル層３０は、最下層の半絶縁性基板１０の上側に、バッファ層２０を介して形成される。バリア層５０は、チャネル層３０上にスペーサ層４０を介して形成される。

素子分離領域６０は、本実施の形態に係るトランジスタを他の素子から分離する領域であり、当該トランジスタを形成する領域外に形成される。ゲート電極８０は、バリア層５０上に形成される。このゲート電極８０の材質は、例えば、Ｎｉ（ニッケル）とＡｕ（金）との合金（Ｎｉ／Ａｕ）からなる。ソース／ドレイン電極７０は、バリア層５０上に、ゲート電極８０を挟んで形成される。このソース／ドレイン電極７０の材質は、例えば、Ｔｉ（チタン）とＡｌの合金（Ｔｉ／Ａｌ）からなる。

スペーサ層４０は、第１のスペーサ層４１と、第２のスペーサ層４２とを備える。第１のスペーサ層４１は、ゲート電極８０の下側の少なくとも一部の領域に形成され、チャネル層３０およびバリア層５０のいずれよりもバンドギャップが大きい。第２のスペーサ層４２は、ソース／ドレイン電極７０の下側の少なくとも一部の領域に形成され、第１のスペーサ層４１よりもバンドギャップが小さい。図１に係るトランジスタでは、第２のスペーサ層４２の両端と、ソース／ドレイン電極７０の両端が、位置を揃えている。つまり、第２のスペーサ層４２の幅を、ソース／ドレイン電極７０の幅に合わせている。

本実施の形態に係るトランジスタでは、チャネル層３０と、スペーサ層４０が備える第１，第２のスペーサ層４１，４２と、バリア層５０は、ＡｌおよびＧａ（ガリウム）の少なくともいずれか一つと、Ｎとをのみ含む。そこで、チャネル層３０はＡｌ_X30Ｇａ_1-X30Ｎ（０≦Ｘ₃₀＜１）、第１のスペーサ層４１はＡｌ_X41Ｇａ_1-X41Ｎ（０＜Ｘ₄₁≦１）、第２のスペーサ層４２はＡｌ_X42Ｇａ_1-X42Ｎ（０＜Ｘ₄₂≦１）、バリア層５０はＡｌ_X50Ｇａ_1-X50Ｎ（０＜Ｘ₅₀≦１）からなるものとする。

Ａｌ_XＧａ_1-XＮは、Ａｌ組成が高い（Ｘが大きい）ほどバンドギャップが大きくなる。本実施の形態に係るトランジスタでは、Ｘ₃₀＜Ｘ₅₀＜Ｘ₄₁とすることにより、「チャネル層３０のバンドギャップ＜バリア層５０のバンドギャップ＜第１のスペーサ層４１のバンドギャップ」となるようにしている。このような構造にすることにより、２次元電子ガスの濃度および移動度を向上させる。なお、本実施の形態では、特に、Ｘ₄₁＝１、つまり、第１のスペーサ層４１は、ＡｌＮからなるものとする。また、Ｘ₄₂＜Ｘ₄₁とすることにより、「第２のスペーサ層４２のバンドギャップ＜第１のスペーサ層４１のバンドギャップ」となるようにしている。なお、本実施の形態に係るトランジスタでは、第２のスペーサ層４２のＡｌ組成は、その層全域において均一であるものとする。

以上の構成からなる本実施の形態に係るトランジスタでは、ソース／ドレイン電極７０の下側にバンドギャップが小さい第２のスペーサ層４２を形成した。そのため、ソース／ドレイン電極７０の下側のポテンシャル障壁を低くすることができ、それに伴って寄生抵抗を低減することができる。

以上、図１では、本実施の形態に係るトランジスタの代表的な構造について説明したが、下記に示す構造であっても、上述の同様の効果を得ることができる。図１に係るトランジスタでは、第２のスペーサ層４２の両端と、ソース／ドレイン電極７０の両端が、位置を揃えている。つまり、第２のスペーサ層４２の幅を、ソース／ドレイン電極７０の幅に合わせている。この第２のスペーサ層４２は、ソース／ドレイン電極７０の下側の少なくとも一部に形成されていれば、その領域のポテンシャル障壁は低くなり、それによって寄生抵抗が低減される。そのため、例えば、図２に示すように、第２のスペーサ層４２の幅を、ソース／ドレイン電極７０の幅よりも小さくしてもよい。また逆に、第２のスペーサ層４２は、ゲート電極８０の下側の領域以外に形成されていればよく、図３に示すように、第２のスペーサ層４２の幅を、ソース／ドレイン電極７０の幅よりも大きくしてもよい。

前者（図２）の場合、２次元電子ガスの濃度および移動度を向上させることができるが、ソース／ドレイン電極７０から２次元電子ガスまでの間のポテンシャル障壁を低くする効果が低減するため、それに伴って素子特性も劣化してしまう。一方、後者（図３）の場合、ソース／ドレイン電極７０から２次元電子ガスまでの間のポテンシャル障壁をさらに低くすることができるが、その反面、２次元電子ガスの濃度および移動度が減少し、それに伴って素子特性も劣化してしまう。

そこで、図１に示したように、第２のスペーサ層４２の両端と、ソース／ドレイン電極７０の両端が、位置を揃えるようにすれば、ポテンシャル障壁を低減する効果と、２次元電子ガスの濃度および移動度を向上させる効果を、両方併せ持つことができる。

上述のトランジスタでは、第２のスペーサ層４２のＡｌ組成は、その層全域において均一であるものとした。しかしながら、表面に平行な面内に対して少なくとも一部の領域で、Ｘ₄₂＜Ｘ₄₁の関係となっていれば、第２のスペーサ層４２のバンドギャップは、第１のスペーサ層４１のバンドギャップよりも小さくなり、寄生抵抗は低減される。従って、半絶縁性基板１０に平行な面内の位置を（ｘ，ｙ）とした場合、Ｘ₄₂は、ｘとｙに対して一定である必要はない。そのため、第２のスペーサ層４２の代わりに、図４に示すように、Ａｌ組成が面方向（ｘ，ｙ）に対して変数となっているＡｌ_X43Ｇａ_1-X43Ｎ（０≦Ｘ₄₃（ｘ，ｙ）≦Ｘ₄₁、Ｘ_43min＜Ｘ₄₁（Ｘ_43minはＸ₄₃（ｘ，ｙ）の最小値））からなる第２のスペーサ４３で構成してもかまわない。

上述のトランジスタでは、第２のスペーサ層４２は、第１のスペーサ層４１よりも厚くても、Ａｌ組成Ｘ₄₂がＸ₄₁に比べて十分に小さければ、ポテンシャル障壁は低くなるので、寄生抵抗は低減される。従って、第２のスペーサ層４２の厚さは、必ずしも第１のスペーサ層４１と同じ厚さである必要はなく、図５に示すように、第１のスペーサ層４１よりも厚くしてもよい。あるいは、図６に示すように、第２のスペーサ層４２を第１のスペーサ層４１よりも薄くしてもよい。なお、図４に示したトランジスタにおいても、Ａｌ組成Ｘ₄₃（ｘ，ｙ）がＸ₄₁と比べて十分に小さければ、図１〜図３に示した第２のスペーサ層４２と同様、第２のスペーサ層４３を第１のスペーサ層４１と異なる厚さにしてもよい。

図４では、第２のスペーサ層４２が、表面に平行な面方向（ｘ，ｙ）に対して少なくとも一部の領域で、Ｘ₄₂＜Ｘ₄₁の関係となる場合について説明した。これと同様に、深さ方向ｚに対して少なくとも一部の領域で、Ｘ₄₂＜Ｘ₄₁の関係となっていれば、第２のスペーサ層４２のバンドギャップは、第１のスペーサ層４１のバンドギャップよりも小さくなり、寄生抵抗は低減される。そのため、上述の第２のスペーサ層４２の代わりに、図７に示すように、Ａｌ組成が深さ方向ｚに対して変数となっているＡｌ_X44Ｇａ_1-X44Ｎ（０≦Ｘ₄₄（ｚ）≦Ｘ₄₁、Ｘ_44min＜Ｘ₄₁（Ｘ_44minはＸ₄₄（ｚ）の最小値））からなる第２のスペーサ層４４で構成してもかまわない。同様に、図４に示した第２のスペーサ層４３の代わりに、図８に示すように、Ａｌ組成がｚに対して変数となっているＡｌ_X45Ｇａ_1-X45Ｎ（０≦Ｘ₄₅（ｘ，ｙ，ｚ）≦Ｘ₄₁、Ｘ_45min＜Ｘ₄₁（Ｘ_45minはＸ₄₅（ｘ，ｙ，ｚ）の最小値））からなる第２のスペーサ層４５で構成してもかまわない。

以上の説明では、チャネル層３０と、バリア層５０と、第１，第２のスペーサ層４１，４２〜４５は、ＡｌおよびＧａの少なくともいずれか一方と、Ｎとをのみ含むものとしたが、必ずしもこれに限ったものではない。例えば、チャネル層３０と、第１，第２のスペーサ層４１，４２〜４５と、バリア層５０のバンドギャップの大きさをそれぞれ、Ｂ₃₀、Ｂ₄₁、Ｂ₄₂、Ｂ₄₃（ｘ，ｙ）、Ｂ₄₄（ｚ）、Ｂ₄₅（ｘ，ｙ，ｚ）、Ｂ₅₀とする。この場合に、Ｂ₃₀＜Ｂ₅₀＜Ｂ₄₁、Ｂ₄₂＜Ｂ₄₁、０≦Ｂ₄₃（ｘ，ｙ）≦Ｂ₄₁、Ｂ_43min＜Ｂ₄₁、０≦Ｂ₄₄（ｚ）≦Ｂ₄₁、Ｂ_44min＜Ｂ₄₁、０≦Ｂ₄₅（ｘ，ｙ，ｚ）≦Ｂ₄₁、Ｂ_45min＜Ｂ₄₁という関係さえ満たせば、他の化合物であってもよい。ここで、Ｂ_43minはＢ₄₃（ｘ，ｙ）の最小値、Ｂ_44minはＢ₄₄（ｚ）の最小値、Ｂ_45minはＢ₄₅（ｘ，ｙ，ｚ）の最小値である。上述の他の化合物には、例えば、Ｉｎを加えたＡｌとＧａのうちＮを含む少なくとも２種類の化合物が該当する。

しかしながら、チャネル層３０と、バリア層５０と、第１，第２のスペーサ層４１，４２〜４５が、ＡｌおよびＧａの少なくともいずれか一方と、Ｎとをのみ含む場合、バリア層５０に大きな分極効果が発生するため、ヘテロ界面に高濃度の２次元電子ガスを発生させることができる。また、本実施の形態では、第１のスペーサ層４１は、Ｘ₄₁＝１、すなわちＡｌＮからなるものとした。これにより、ヘテロ界面に２次元電子ガスの濃度を移動度を向上させることができる。これらの構造は、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。

また、一般的に、ヘテロ接合電界効果型トランジスタは、チャネル層３０に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。上述したように、Ａｌ_XＧａ_1-XＮは、Ａｌ組成が高いほどバンドギャップが大きく、絶縁破壊電界が高い。そのため、上述のチャネル層３０に用いるＡｌ_X30Ｇａ_1-X30Ｎは、Ａｌ組成が高い（Ｘ₃₀が１に近い）方が好ましい。また、上述のバリア層５０に用いるＡｌ_X50Ｇａ_1-X50Ｎも同様に、バリア層５０を介してゲート電極８０からヘテロ界面へ流れるゲートリーク電流が流れにくくする観点から、Ａｌ組成が高い（Ｘ₅₀が１に近い）方が好ましい。

また、以上で説明したチャネル層３０、バリア層５０は、上述のバンドギャップの関係式を満たすのであれば、必ずしも同一組成の１層からなる構造である必要はない。例えば、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していてもよく、あるいは、組成比が異なる膜を複数重ねて形成した多層膜で構成してもかまわない。また、これらの層には、例えば、Ｓｉを含む窒化物半導体においてｎ型、ｐ型となる不純物が含まれていてもよい。

図９に係るトランジスタは、上述の構成に加えて、キャップ層９０をさらに備える。このキャップ層９０は、ゲート電極８０とバリア層５０との間に形成され、バリア層５０よりもバンドギャップが小さい。この図では、バリア層５０をキャップ層９０で覆っている。このキャップ層９０は、例えば、厚さ０．１〜５０ｎｍであるものとし、Ａｌ_X90Ｇａ_1-X90Ｎ（０≦Ｘ₉₀＜Ｘ₅₀）からなる。このような構造にすることにより、ゲート電極８０と半導体界面に生じるショットキー障壁が高くなり、ゲートリーク電流を低減することができ、また、ショットキー耐圧を高くすることができる。

また、上述の説明では、半絶縁性基板１０は、ＳｉＣからなるものとして説明した。しかし、半絶縁性基板１０は、必ずしもこれに限ったものではなく、例えば、Ｓｉ、サファイア、ＧａＮ、ＡｌＮからなる基板を用いてもよい。特に、半絶縁性基板１０として、ＧａＮを使用した場合には、必ずしもバッファ層２０を形成しなくてもよい。つまり、その場合には、半絶縁性基板１０直上にチャネル層３０を形成してもよい。

図１０に係るトランジスタは、上述のバリア層５０の一部を変更したものである。このトランジスタでは、バリア層５０のソース／ドレイン電極７０下の部分の厚さは、それ以外の部分よりも薄い。このような構造にすることにより、ソース／ドレイン電極７０の下側のバリア層５０によって生じるポテンシャル障壁を薄くすることができ、寄生抵抗をより低減することができる。

また、上述の説明では、ソース／ドレイン電極７０の材質は、Ｔｉ／Ａｌからなるものとして説明した。しかし、必ずしもこれに限ったものではなく、オーミック特性が得られれば、例えば、Ｔｉ、Ａｌ、Ｎｂ（ニオブ）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｓｒ（ストロンチウム）、Ｎｉ、Ｔａ（タンタル）、Ａｕ、Ｍｏ（モリブデン）、Ｗ（タングステン）などの金属、もしくはこれら複数種類から構成される多層膜で形成されていてもよい。

図１１に係るトランジスタでは、上述の構成に加えて、絶縁膜１００をさらに備える。この絶縁膜１００は、ゲート電極８０とバリア層５０との間に形成される。このように、ゲート電極８０は、バリア層５０に接していない構造となっている。絶縁膜１００の材質には、例えば、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物を用いる。このような構造にすることで、ゲートリーク電流を低減することができる。

図１２に係るトランジスタは、図１〜図１１で示した断面が四角形状のゲート電極８０の一部を変更したものである。このトランジスタでは、ゲート電極８１の下部の幅は、当該下部以外の部分よりも小さくなっている。このようなゲート電極８１には、例えば、図１２に示される断面がＹ字型やＴ字型のゲート電極が該当する。このような構造にすることにより、ゲート電極８１とバリア層５０とが接触する面積を維持したまま、接触している部分以外ではゲート電極８１の幅を大きくすることができるため、ゲート抵抗を低減することができる。

図１３、図１４に係るトランジスタは、図１２に係るトランジスタに加えて、絶縁膜１０１をさらに備える。この絶縁膜１０１は、ゲート電極８０の下部以外の部分とバリア層５０との間に形成される。図１３には、絶縁膜１０１がバリア層５０全面に形成されたトランジスタが示され、図１４には、絶縁膜１０１が一部に形成されたトランジスタが示されている。絶縁膜１０１の材質には、例えば、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物を用いる。このような構造とすることによって、高電圧動作時にゲート電極８１のドレイン電極側のエッジ部分に集中する電界が緩和されるため、耐圧を高くすることができる。

図１５に係るトランジスタは、上述のバリア層５０の一部を変更したものである。このトランジスタでは、バリア層５０のゲート電極８０下の部分の厚さは、それ以外の部分よりも薄い。つまり、この図に係るゲート電極構造は、図１〜図１４に示したプレーナ構造ではなく、ソース／ドレイン電極７０に挟まれたバリア層５０の一部をエッチングし、当該エッチングした領域の内側にゲート電極８０を形成するリセス構造となっている。このような構造にすることにより、プレーナ構造に比べて、ソース抵抗を低減することができる。なお、ここでは、ゲート電極８０について説明したが、ゲート電極８１であっても同様の効果を得ることができる。

図１６に係るトランジスタでは、バリア層５０のゲート電極８１下の部分には、凹部５１、つまり、リセスが設けられている。そして、ゲート電極８１の下部は、凹部５１に埋め込まれている。つまり、この図１５に係るゲート電極構造は、図１〜図１４に示したプレーナ構造ではなく、ソース／ドレイン電極７０に挟まれたバリア層５０の一部をエッチングし、当該エッチングした凹部５１を覆うようにゲート電極８１を形成する埋め込みゲート構造となっている。このような構造にすることにより、プレーナ構造に比べて、ソース抵抗を低減することができ、また、高電圧動作時にゲート電極８１のドレイン電極側のエッジ部分に集中する電界が緩和されるため、耐圧を高くすることができる。

また、上述のゲート電極８０，８１の材質は、必ずしもＮｉ／Ａｌに限ったものではなく、Ｔｉ、Ａｌ、Ｐｔ（プラチナ）、Ａｕ、Ｎｉ、Ｐｄ（パラジウム）などの金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ₂などのシリサイド、あるいは、ＴｉＮ、ＷＮなどの窒化金属、もしくは、これら複数種類から構成される多層膜で形成されてもかまわない。

なお、上述した構造はすべて個々に採用してもよいし、または、それぞれを組み合わせた構造としてもよい。また、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、バイアホールがさらに形成されたデバイスであってもよい。

＜実施の形態２＞
本実施の形態では、実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法について説明する。ここでは、特に、図１に係るトランジスタの製造方法について説明する。なお、本実施の形態に係るトランジスタの製造方法において、実施の形態１と同一またはこれに相当する構成については、同一の符号を付すものとする。

まず、図１７に示すように、半絶縁性基板１０上に、バッファ層２０、チャネル層３０、スペーサ層４０、バリア層５０を順に積層する。本実施の形態では、チャネル層３０は上述したＡｌ_X30Ｇａ_1-X30Ｎ、スペーサ層４０は上述した第１のスペーサ層４１と同じＡｌ_X41Ｇａ_1-X41Ｎ、バリア層５０は上述したＡｌ_X50Ｇａ_1-X50Ｎからなるものとする。この積層方法には、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法や、ＭＢＥ（Molecular Beam Epitaxy）法を用いる。本実施の形態では、後者のエピタキシャル成長法により、半絶縁性基板１０上にこれらの層を積層するものとする。

次に、図１８に示すように、バリア層５０上にレジストマスク１１０を形成してパターン化する。そして、バリア層５０から部分的にイオン注入して、Ａｌ_X41Ｇａ_1-X41Ｎからなる第１のスペーサ層４１，Ａｌ_X42Ｇａ_1-X42Ｎからなる第２のスペーサ層４２を形成する。本実施の形態では、イオンを所望の領域に打ち込み、その領域のスペーサ層４０の一部をミキシング、つまり、チャネル層３０、スペーサ層４０、バリア層５０それぞれのＡｌ組成を平均化することにより、第１，第２のスペーサ層４１，４２を形成する。ここでのイオン注入は、例えば、注入ドーズ量１×１０¹³〜１×１０¹⁷（ｃｍ^-2）、注入エネルギー１０〜１０００（ｋｅＶ）の条件で、Ｇａ、Ａｌ、Ａｒイオンを注入する。

次に、図１９に示すように、レジストマスク１１０を除去した後、バリア層５０上に、例えば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属、もしくはこれら複数種類の多層膜を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法を行う。これにより、ソース／ドレイン電極７０を、バリア層５０上に形成する。

次に、図２０に示すように、トランジスタを作成する領域外のチャネル層３０、第１のスペーサ層４１およびバリア層５０に、例えば、イオン注入法やエッチングを用いて、素子分離領域６０を形成する。本実施の形態では、イオン注入法により、素子分離領域６０を形成したものとする。

次に、図２１に示すように、バリア層５０上に、例えば、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄなどの金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ₂などのシリサイド、あるいは、ＴｉＮ、ＷＮなどの窒化金属、もしくは、これら複数種類から構成される多層膜を、例えば、蒸着法やスパッタ法を用いて堆積し、リフトオフ法を行う。これにより、ゲート電極８０を、ソース／ドレイン電極７０に挟まれたバリア層５０上に形成する。

以上の方法により、図１に示すヘテロ接合電界効果型トランジスタを作成することができる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールを形成するプロセスを経て、デバイスが形成される。なお、以上は、代表的な図１に係るトランジスタの作成について述べたが、下記に示すような条件により、実施の形態１で説明したさまざまなトランジスタを作成することができる。

図１８で、レジストマスク１１０の形成およびイオン注入を、レジストパターンおよび注入条件（例えば、注入エネルギー、注入量）を変えて、複数回繰り返して行う。これにより、実施の形態１で示した図１〜図８に係るトランジスタを作成することができる。

図１７で、チャネル層３０、スペーサ層４０およびバリア層５０の成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニアの流量や圧力、温度、時間を調整する。これにより、チャネル層３０、スペーサ層４０およびバリア層５０を所望の組成、膜厚にする。こうして、実施の形態１で説明したさまざまな窒化物半導体ヘテロ接合電界効果型トランジスタを作成することができる。

また、図１７で、バリア層５０を成長した後に、厚さ０．１〜５０ｎｍのＡｌ_X90Ｇａ_1-X90Ｎ（０≦Ｘ₉₀＜Ｘ₅₀）からなる薄いキャップ層９０をバリア層５０上に成長させれば、実施の形態１の図９に示したトランジスタを作成することができる。

図１９で、ソース／ドレイン電極７０を形成する前に、例えば、Ｃｌ₂を用いたドライエッチング法を用いて、第２のスペーサ層４２上側のバリア層５０表面の一部を除去する。それから、除去した部分にソース／ドレイン電極７０を形成してもよい。これにより、実施の形態１の図１０に示したトランジスタを作成することができる。

図２１で、ゲート電極８０を形成する前に、図２２に示すように、例えば、蒸着法やプラズマＣＶＤ法を用いて、例えば、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物を堆積して絶縁膜１００を形成する。それから、絶縁膜１００上にゲート電極８０を形成してもよい。これにより、実施の形態１の図１１に示したトランジスタを作成することができる。なお、最終的にデバイスとして使用するためには、絶縁膜１００のうち、ソース／ドレイン電極７０を覆った部分を、例えば、フッ素を用いてウェットエッチングして除去した後、配線を形成する必要がある。

図２２の絶縁膜１００形成後、図２３に示すように、例えば、ＣＦ₄を用いたドライエッチングや、フッ酸を用いたウェットエッチングにより、ソース／ドレイン電極７０に挟まれた絶縁膜１００の一部を除去して、絶縁膜１０１を形成する。その後、Ｙ字型のゲート電極８１を形成することにより、実施の形態１の図１３に示したトランジスタを作成することができる。なお、最終的にデバイスとして使用するためには、絶縁膜１０１のうち、ソース／ドレイン電極７０を覆った部分を、例えば、フッ素を用いてウェットエッチングして除去した後、配線を形成する必要がある。

図１３のように、ゲート電極８１を形成した後に、例えば、フッ酸を用いたウェットエッチングにより、絶縁膜１０１をすべて除去する。これにより、実施の形態１の図１２に示したトランジスタを作成することができる。また、ここでのウェットエッチングの処理条件（例えば、時間や濃度）を調整することにより、所望の領域の絶縁膜１０１を残す。これにより、実施の形態１の図１４に示したトランジスタを作成することができる。

図２０の素子分離領域６０形成後、例えば、Ｃｌ₂を用いたドライエッチングにより、ソース／ドレイン電極７０に挟まれたバリア層５０表面の一部を除去し、あらかじめ凹部５１、つまり、リセスを形成する。その後、その凹部５１にゲート電極８０，８１を形成することにより、実施の形態１の図１５、図１６に示したトランジスタを作成することができる。

なお、以上の工程では、ソース／ドレイン電極７０の形成、素子分離領域６０の形成、ゲート電極８０，８１の３工程をこの順で行った。しかし、必ずしもこの順番に限ったものではなく、例えば、ソース／ドレイン電極７０を形成する前に、素子分離領域６０を形成するというように、これら３工程の順番を入れ替えてもよい。

実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態１に係るトランジスタの構造を示す図である。 実施の形態２に係るトランジスタの製造方法を示す図である。 実施の形態２に係るトランジスタの製造方法を示す図である。 実施の形態２に係るトランジスタの製造方法を示す図である。 実施の形態２に係るトランジスタの製造方法を示す図である。 実施の形態２に係るトランジスタの製造方法を示す図である。 実施の形態２に係るトランジスタの製造方法を示す図である。 実施の形態２に係るトランジスタの製造方法を示す図である。

符号の説明

１０ 半絶縁性基板、２０ バッファ層、３０ チャネル層、４１ 第１のスペーサ層、４２〜４５ 第２のスペーサ層、５０ バリア層、５１ 凹部、６０ 素子分離領域、７０ ソース／ドレイン電極、８０，８１ ゲート電極、９０ キャップ層、１００，１０１ 絶縁膜、１１０ レジストマスク。

Claims (4)

1. 窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
   チャネル層と、
   前記チャネル層上にスペーサ層を介して形成されたバリア層と、
   前記バリア層上に形成されたゲート電極と、
   前記バリア層上に、前記ゲート電極を挟んで形成されたソース／ドレイン電極とを備え、
   前記スペーサ層は、
   前記ゲート電極の直下の少なくとも一部の領域に形成され、前記チャネル層および前記バリア層のいずれよりもバンドギャップが大きい第１のスペーサ層と、
   前記ソース／ドレイン電極の直下の少なくとも一部の領域にイオン注入により形成され、前記第１のスペーサ層よりもバンドギャップが小さい第２のスペーサ層とを備え、
   前記チャネル層、前記第１のスペーサ層、前記第２のスペーサ層、前記バリア層の材料は、それぞれ、Ａｌ _X30 Ｇａ _1-X30 Ｎ（０≦Ｘ ₃₀ ＜１）、Ａｌ _X41 Ｇａ _1-X41 Ｎ（０＜Ｘ ₄₁ ≦１）、Ａｌ _X42 Ｇａ _1-X42 Ｎ（０＜Ｘ ₄₂ ≦１）、Ａｌ _X50 Ｇａ _1-X50 Ｎ（０＜Ｘ ₅₀ ≦１）である、
   ヘテロ接合電界効果型トランジスタ。
2. 前記チャネル層と、前記スペーサ層と、前記バリア層は、
   ＡｌおよびＧａの少なくもいずれか一つと、Ｎとを含む、
   請求項１に記載のヘテロ接合電界効果型トランジスタ。
3. 前記第１のスペーサ層は、ＡｌＮからなる、
   請求項１または請求項２に記載のヘテロ接合電界効果型トランジスタ。
4. 請求項１乃至請求項３のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法であって、
   （ａ）前記チャネル層、前記スペーサ層、前記バリア層を順に積層する工程と、
   （ｂ）前記工程（ａ）の後、前記バリア層から前記スペーサ層に部分的にイオン注入して前記第２のスペーサ層を形成するとともに、残りの前記スペーサ層を前記第１のスペーサ層とする工程とを備える、
   ヘテロ接合電界効果型トランジスタの製造方法。

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