JP5338819B2 - クロック分周回路、及びクロック分周方法 - Google Patents
クロック分周回路、及びクロック分周方法 Download PDFInfo
- Publication number
- JP5338819B2 JP5338819B2 JP2010542831A JP2010542831A JP5338819B2 JP 5338819 B2 JP5338819 B2 JP 5338819B2 JP 2010542831 A JP2010542831 A JP 2010542831A JP 2010542831 A JP2010542831 A JP 2010542831A JP 5338819 B2 JP5338819 B2 JP 5338819B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- signal
- mask
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
- H03K21/023—Input circuits comprising pulse shaping or differentiating circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Description
以下、図面を参照して本発明の実施の形態1について説明する。
図1は、本発明の第1の実施の形態にかかるクロック分周回路の構成を示すブロック図である。図1には、クロックAで動作する回路A(相手回路)と、クロックBで動作する回路B(対象回路)とを含む半導体集積回路例が示されており、回路Bに本実施の形態にかかるクロック分周回路100が設けられている。
なお、クロックS、クロックA、および分周比設定情報40については、上位回路(図示せず)から供給されるものとする。
クロックSは、所定周波数の連続したクロックパルスからなる信号である。クロックAは、回路Bと回路Aとの通信タイミングを示す。分周比設定情報40は、分周比分母M、分周比分子Nおよび分周比分子Cの値を示す数ビット分の並列データからなり、分周比が変更されない限りこの分周比設定情報40の値は変化しない。
この際、前述のように、回路AにおいてクロックAの立ち上がりタイミングでデータ通信が行われる場合、マスク制御回路20は、これら通信タイミング以外のタイミング、すなわちクロックAの立ち上がりタイミング以外のタイミングに対して、クロックSのクロックパルスをマスクするマスクタイミングが割り当てられる。
図3は本実施の形態にかかるクロック分周回路の構成を示すブロック図である。
図3において、マスク回路10は、入力するマスク信号50を参照して、クロックSのパルスをマスクするか、あるいはマスクせずにそのままクロックBに出力するか、のいずれかを選択する機能を有している。本実施の形態において、このマスク回路10は、ラッチ回路11とゲート回路12とから構成されている。
ゲート回路12は、ラッチ回路11でラッチされたマスク信号50に基づいてクロックSをマスクする機能を有する。マスク信号50の値が「0」の場合、クロックSをマスクする。マスク信号50の値が「1」の場合、クロックSをマスクしない。
また、図3では、クロックSをマスクするゲート回路12としてAND回路が用いられているが、これに限るものではない。OR回路を用いてもよいし、その他、同等の機能を有する回路を用いてもよい。
トグル回路65は、クロックAで動作し、クロックAの各立ち上がりタイミングで値がトグルするトグル信号67を生成する。トグル検出回路70は、トグル信号67を入力して、トグル信号67のトグルタイミングである立ち上がりおよび立下りタイミングを検出する。次に、そのトグルタイミングより、クロックAの立ち上がりタイミングで「1」、それ以外のタイミングで「0」となる通信タイミング信号26を生成する。すなわち、通信タイミング信号26が「1」の場合は、通信タイミングであることを示す。一方、通信タイミング信号26が「0」の場合は、通信タイミングではないことを示す。
エラー検出回路60は、「正常」および「異常」の2つの状態を持つ制御回路である。具体的には、まず、「正常」状態では、入力するカウント値23と通信タイミング信号26を参照して、カウント値23がカウンタ21のリセット値である「0」になるタイミングで、通信タイミング信号26が通信タイミングを示す「1」であるか否かを判定する。
一方、通信タイミング信号26が「1」である通信タイミングになると、エラー検出回路60は「正常」状態に遷移し、カウンタ21は通常のカウント動作を再開する。
さらに、カウンタ値23が正常な値でないと判定した場合には、カウンタ21をリセットするタイミング(通信タイミング)においてリセットする。そのため、仮にカウンタ21が誤動作して、カウント値が異常な値を示した場合でも、それを自律的に検出し、カウンタ21を正常動作に回復することができる。
マスク抑制回路62は、例えば図3に示すように、マスクタイミング信号29と通信タイミング信号26とを入力とする否定論理和ゲート回路で実現することができる。
通信タイミング信号26は、クロックAの立ち上がりのタイミングで「1」となり、それ以外で「0」となり、回路Aと回路Bとの間の通信タイミングを示している。
図6では、カウント値23が「0」〜「11」の値をとるタイミングとタイミングT0〜T11とが対応している。すなわち、カウント値23は、タイミングT0で「0」、タイミングT1で「1」、タイミングT11で「11」となり、再びタイミングT0'で「0」になる。
また、カウント値23は、カウンタ21をリセットするタイミングである通信タイミングで、リセット値である「0」となる。
したがって、連続するM個のクロックパルスのタイミングT0〜T11のうち、タイミングT0、T3、T6、T9では、常にクロックSのクロックパルスがマスクされずクロックBとして出力される。一方、通信タイミングではないそれ以外のタイミング、ここではタイミングT2、T5、T8にあるクロックパルスがマスクされてクロックBとして出力されない。
また、クロックSのクロックパルスをマスクするタイミングは、通信のタイミング以外であれば、いずれのタイミングであってもよい。
例えば図7は、図2と同じ条件である、クロックAの周波数がクロックSの1/3である場合における、クロックSを分周比11/12〜4/12で分周して生成したクロックBの別の生成例である。通信のタイミングではないタイミングT1、T2、T4、T5、T7、T8、T10、T11にあるパルスのうち、図2の生成例とは別のタイミングのパルスをマスクしている。
したがって、クロックAの周波数がクロックSの1/3の場合と1/4の場合とで、分周比が11/12〜6/12のクロックBを生成するためのテーブルデータ24を共有できるため、テーブル回路22のハードウェア量を小さくできるという効果がある。
図6の場合と同様に、ここでは、クロックSから分周比9/12のクロックBを生成する場合について説明する。なお、回路Aと回路Bは、クロックAのすべての立ち上がりのタイミングでデータ通信を行うものとし、クロックAとクロックBは同期しており、その分周比が1/3(=4/12)であるものとする。
カウンタ21は、正常な動作では、いずれかの通信タイミングでカウント値が「0」になり、その後、クロックAとクロックBの位相関係が一巡する12サイクル分を繰り返してクロックSのクロックパルスをカウントする。これにより、クロックAとクロックBの相対的な位相関係を示すカウント値23がカウンタ21から出力される。
一方、エラー検出回路60は、通信タイミングに対してカウント値が正常な値であるか否かを判定し、カウント値23が正常な値でないエラーが検出された場合には、リセット信号27を通じてカウンタ21をリセットする。
さらに、誤動作が発生してから、エラー検出回路60がそれを検出し、正常状態に回復するまでの誤動作している状態においても、マスク抑制回路62が、通信タイミングでは常にマスクしないようにマスク回路10を制御するマスク信号50を生成する。これにより、回路Aと回路Bとのデータ通信を正常に行うことができる。
さらに、カウンタ21以外に誤動作が発生した場合でも、マスク抑制回路62は、通信タイミングでは常にマスクしないようにマスク回路10を制御するマスク信号50を生成するので、回路Aと回路Bとのデータ通信を正常に行うことができる。
次に、図10を用いて、本発明の実施の形態2にかかるクロック分周回路について説明する。図10に示す本実施の形態にかかるクロック分周回路は、実施の形態1で説明したクロック分周回路の構成のうち、エラー検出回路60を除いた構成となっている。本実施形態にかかるクロック分周回路のうち実施の形態1と共通の構成部分については、重複した説明を省略する。
マスク回路10は、マスク制御回路20によって生成されたマスク信号50に応じて、入力クロック信号(クロックS)のクロックパルスをマスクすることによって出力クロック信号(クロックB)を生成する。
マスク抑制回路62は、例えば図10に示すように、マスクタイミング信号29と通信タイミング信号26とを入力とする否定論理和ゲート回路で実現することができる。
マスクタイミング信号29に対して、通信タイミングではクロックパルスのマスクを抑制する処理をしたマスク信号50を生成する工程。
マスク信号50に応じて、入力クロック信号のクロックパルスをマスクすることによって出力クロック信号(クロックB)を生成する工程。
ここで、通信タイミング信号26は、出力クロック信号を用いる対象回路が行うデータ通信の通信タイミングを示す信号である。
次に、図11を用いて、本発明の実施の形態3にかかるクロック分周回路について説明する。図11に示す本実施の形態にかかるクロック分周回路は、実施の形態1で説明したクロック分周回路の構成のうち、マスク抑制回路62を除いた構成となっている。本実施形態にかかるクロック分周回路のうち実施の形態1と共通の構成部分については、重複した説明を省略する。
マスク回路10は、マスク制御回路20によって生成されたマスクタイミング信号29に応じて、入力クロック信号(クロックS)のクロックパルスをマスクすることによって出力クロック信号(クロックB)を生成する。尚、本実施の形態では、マスク抑制回路がないため、マスクタイミング信号生成回路22から出力されるマスクタイミング信号29が直接マスク回路10に入力される。
エラー検出回路60は、「正常」および「異常」の2つの状態を持つ制御回路である。具体的には、まず、「正常」状態では、入力するカウント値23と通信タイミング信号26を参照して、カウント値23がカウンタ21のリセット値である「0」になるタイミングで、通信タイミング信号26が通信タイミングを示す「1」であるか否かを判定する。
一方、通信タイミング信号26が「1」である通信タイミングになると、エラー検出回路60は「正常」状態に遷移し、カウンタ21は通常のカウント動作を再開する。
さらに、カウンタ値23が正常な値でないと判定した場合には、カウンタ21をリセットするタイミング(通信タイミング)においてリセットする。そのため、仮にカウンタ21が誤動作して、カウント値が異常な値を示した場合でも、それを自律的に検出し、カウンタ21を正常動作に回復することができる。
前記カウント値23と通信タイミング信号26とに基づいて、前記入力クロック信号のM個のクロックパルスのうち前記通信タイミング以外のクロックパルスを優先的にマスクするマスクタイミング信号29を生成する工程。
前記通信タイミングに対して前記カウント値が正常な値であるか否かを判定し、正常な値でないと判定した場合には、前記カウント値をリセットするように前記カウンタを制御する工程。
前記マスクタイミング信号29に応じて、前記入力クロック信号(クロックS)のクロックパルスをマスクすることによって出力クロック信号(クロックB)を生成する工程。
ここで、通信タイミング信号26は、出力クロック信号を用いる対象回路が行うデータ通信の通信タイミングを示す信号である。
次に、図12を用いて、本発明の実施の形態4にかかるクロック分周回路について説明する。なお、実施の形態1と共通の構成部分については、重複した説明を省略する。
図12は、本発明の実施の形態4にかかるクロック分周回路の適用例を示す説明図である。
図13および図14を用いて、クロックA及びクロックBを生成する場合の一例について説明する。このとき、クロックNの周波数はクロックSの1/4(=3/12)であり、クロックA及びクロックBは、クロックSを分周比11/12〜3/12で分周することで生成されている。
次に、図15を用いて、本発明の実施の形態5にかかるクロック分周回路について説明する。図15は、本発明の実施の形態5にかかるクロック分周回路を示す図である。
実施の形態4では、クロックAで動作する回路Aと、クロックBで動作する回路Bの2つの回路が互いに通信する場合について説明した。実施の形態5では、クロックおよび回路が3つ以上の場合について説明する。なお、実施の形態1、実施の形態4と共通の構成部分については、重複した説明を省略する。
また、異なる周波数のクロックを有する回路との通信において、通信性能が低下せず、効率的な通信を行うことができる。さらに、分周比を変更する場合でも、それに応じて異なる周波数のクロックを有する回路との通信のタイミングを変更する必要がない。例えば、図16のクロック分周例では、クロックA、クロックB、クロックCの分周比を11/12〜4/12のいずれに変更する場合でも、通信タイミングT0、T3、T6、T9を変更する必要がなく、柔軟に対応できる。
11 ラッチ回路
12 ゲート回路
20 マスク制御回路
21 カウンタ
22 テーブル回路(マスクタイミング信号生成回路)
23 カウント値
24 テーブルデータ
26 通信タイミング信号
27 リセット信号
29 マスクタイミング信号
40 分周比設定情報
50 マスク信号
60 エラー検出回路
61 通信タイミング検出回路
62 マスク抑制回路
65 トグル回路
70 トグル検出回路
100、100A、100B、100C クロック分周回路
Claims (12)
- N/M(Nは正整数、MはNより大きい正整数)により規定された分周比に基づいて、入力クロック信号のM個のクロックパルスのうち、(M−N)個分のクロックパルスをマスクすることにより、当該入力クロック信号をN/M分周した出力クロック信号を生成するクロック分周回路であって、
前記出力クロック信号を用いる対象回路が行うデータ通信の通信タイミングを示す通信タイミング信号に基づいて、前記入力クロック信号のM個のクロックパルスのうち前記通信タイミング以外のクロックパルスを優先的にマスクするマスクタイミング信号を生成するマスクタイミング信号生成回路と、当該マスクタイミング信号に対して前記通信タイミングでは前記クロックパルスのマスクを抑制する処理をしたマスク信号を生成するマスク抑制回路と、を備えるマスク制御回路と、
前記マスク制御回路によって生成されたマスク信号に応じて、前記入力クロック信号のクロックパルスをマスクすることによって前記出力クロック信号を生成するマスク回路と、
を有するクロック分周回路。 - 前記マスク制御回路は、前記入力クロック信号のクロックパルスをカウントし、当該カウント値が分周比の分母Mに達した時点でカウント値をリセットすることにより、前記入力クロック信号に対する前記通信タイミングの相対的な位相を示すカウント値を生成するカウンタを有し、当該カウント値に基づいて前記マスク信号を生成する請求項1に記載のクロック分周回路。
- 前記通信タイミングに対して前記カウント値が正常な値であるか否かを判定し、正常な値でないと判定した場合には、前記カウント値をリセットするように前記カウンタを制御するエラー検出回路を備える請求項2に記載のクロック分周回路。
- N/M(Nは正整数、MはNより大きい正整数)により規定された分周比に基づいて、入力クロック信号のM個のクロックパルスのうち、(M−N)個分のクロックパルスをマスクすることにより、当該入力クロック信号をN/M分周した出力クロック信号を生成するクロック分周回路であって、
前記入力クロック信号のクロックパルスをカウントし、当該カウント値が分周比の分母Mに達した時点でカウント値をリセットすることにより、前記入力クロック信号に対する通信タイミングの相対的な位相を示すカウント値を生成するカウンタと、
前記カウント値と前記出力クロック信号を用いる対象回路が行うデータ通信の通信タイミングを示す通信タイミング信号とに基づいて、前記入力クロック信号のM個のクロックパルスのうち前記通信タイミング以外のクロックパルスを優先的にマスクするマスクタイミング信号を生成するマスクタイミング信号生成回路と、
前記通信タイミングに対して前記カウント値が正常な値であるか否かを判定し、正常な値でないと判定した場合には、前記カウント値をリセットするように前記カウンタを制御するエラー検出回路と、を備えるマスク制御回路と、
前記マスク制御回路によって生成されたマスクタイミング信号に応じて、前記入力クロック信号のクロックパルスをマスクすることによって前記出力クロック信号を生成するマスク回路と、
を有するクロック分周回路。 - 前記マスクタイミング信号生成回路は、少なくとも前記カウント値と分周比の分母Mおよび分周比の分子Nの組合せごとにマスクの要否を示すテーブルデータを予め保持するテーブル回路を備え、入力されたこれら組合せに応じて前記テーブル回路から出力されたテーブルデータを前記マスクタイミング信号として出力する請求項2乃至4のいずれか1項に記載のクロック分周回路。
- 通信タイミングの基準として入力したクロック信号の立ち上がりタイミングを検出して前記通信タイミング信号を生成する通信タイミング検出回路を備える請求項1乃至5のいずれか1項に記載のクロック分周回路。
- N/M(Nは正整数、MはNより大きい正整数)により規定された分周比に基づいて、入力クロック信号のM個のクロックパルスのうち、(M−N)個分のクロックパルスをマスクすることにより、当該入力クロック信号をN/M分周した出力クロック信号を生成するクロック分周方法であって、
前記出力クロック信号を用いる対象回路が行うデータ通信の通信タイミングを示す通信タイミング信号に基づいて、前記入力クロック信号のM個のクロックパルスのうち前記通信タイミング以外のクロックパルスを優先的にマスクするマスクタイミング信号を生成し、
前記マスクタイミング信号に対して前記通信タイミングでは前記クロックパルスのマスクを抑制する処理をしたマスク信号を生成し、
前記マスク信号に応じて、前記入力クロック信号のクロックパルスをマスクすることによって前記出力クロック信号を生成する、
クロック分周方法。 - 前記入力クロック信号のクロックパルスをカウントし、当該カウント値が分周比の分母Mに達した時点でカウント値をリセットすることにより、前記入力クロック信号に対する前記通信タイミングの相対的な位相を示すカウント値を生成し、当該カウント値に基づいて前記マスク信号を生成する請求項7に記載のクロック分周方法。
- 前記通信タイミングに対して前記カウント値が正常な値であるか否かを判定し、正常な値でないと判定した場合には、前記カウント値をリセットする請求項8に記載のクロック分周方法。
- N/M(Nは正整数、MはNより大きい正整数)により規定された分周比に基づいて、入力クロック信号のM個のクロックパルスのうち、(M−N)個分のクロックパルスをマスクすることにより、当該入力クロック信号をN/M分周した出力クロック信号を生成するクロック分周方法であって、
前記入力クロック信号のクロックパルスをカウントし、当該カウント値が分周比の分母Mに達した時点でカウント値をリセットすることにより、前記入力クロック信号に対する通信タイミングの相対的な位相を示すカウント値を生成し、
前記カウント値と前記出力クロック信号を用いる対象回路が行うデータ通信の通信タイミングを示す通信タイミング信号とに基づいて、前記入力クロック信号のM個のクロックパルスのうち前記通信タイミング以外のクロックパルスを優先的にマスクするマスクタイミング信号を生成し、
前記通信タイミングに対して前記カウント値が正常な値であるか否かを判定し、正常な値でないと判定した場合には、前記カウント値をリセットするように前記カウンタを制御し、
前記マスクタイミング信号に応じて、前記入力クロック信号のクロックパルスをマスクすることによって前記出力クロック信号を生成する、
クロック分周方法。 - 少なくとも前記カウント値と分周比の分母Mおよび分周比の分子Nの組合せごとにマスクの要否を示すテーブルデータを予め保持し、入力されたこれら組合せに応じて当該テーブルデータを前記マスクタイミング信号として出力する請求項8乃至10のいずれか1項に記載のクロック分周方法。
- 通信タイミングの基準として入力したクロック信号の立ち上がりタイミングを検出して前記通信タイミング信号を生成する請求項7乃至11のいずれか1項に記載のクロック分周方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010542831A JP5338819B2 (ja) | 2008-12-17 | 2009-12-02 | クロック分周回路、及びクロック分周方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008321129 | 2008-12-17 | ||
JP2008321129 | 2008-12-17 | ||
JP2010542831A JP5338819B2 (ja) | 2008-12-17 | 2009-12-02 | クロック分周回路、及びクロック分周方法 |
PCT/JP2009/006557 WO2010070830A1 (ja) | 2008-12-17 | 2009-12-02 | クロック分周回路、及びクロック分周方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010070830A1 JPWO2010070830A1 (ja) | 2012-05-24 |
JP5338819B2 true JP5338819B2 (ja) | 2013-11-13 |
Family
ID=42268513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010542831A Active JP5338819B2 (ja) | 2008-12-17 | 2009-12-02 | クロック分周回路、及びクロック分周方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8369477B2 (ja) |
JP (1) | JP5338819B2 (ja) |
WO (1) | WO2010070830A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009116398A1 (ja) * | 2008-03-17 | 2009-09-24 | 日本電気株式会社 | クロック信号分周回路および方法 |
US8564336B2 (en) * | 2008-10-29 | 2013-10-22 | Nec Corporation | Clock frequency divider circuit and clock frequency division method |
US8904115B2 (en) * | 2010-09-28 | 2014-12-02 | Texas Instruments Incorporated | Cache with multiple access pipelines |
WO2012168533A1 (en) | 2011-06-09 | 2012-12-13 | Nokia Corporation | Apparatus for glitchless clock divider with fast clock change and method thereof |
US8671380B2 (en) * | 2011-07-18 | 2014-03-11 | Apple Inc. | Dynamic frequency control using coarse clock gating |
JP6115715B2 (ja) * | 2013-03-26 | 2017-04-19 | セイコーエプソン株式会社 | クロック生成装置、電子機器、移動体及びクロック生成方法 |
US9214943B1 (en) * | 2014-10-16 | 2015-12-15 | Freescale Semiconductor, Inc. | Fractional frequency divider |
KR20190032985A (ko) * | 2017-09-20 | 2019-03-28 | 가부시끼가이샤 도시바 | 클럭 생성 회로 및 클럭 생성 방법 |
US10608644B1 (en) * | 2019-05-21 | 2020-03-31 | Gear Radio Electronics Corp. | Frequency divider |
US20230008476A1 (en) * | 2021-07-06 | 2023-01-12 | UPBEAT TECHNOLOGY Co., Ltd | Error detection and correction method and circuit |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS637016A (ja) * | 1986-06-27 | 1988-01-12 | Fuji Xerox Co Ltd | クロツク制御装置 |
JPS6382015A (ja) * | 1986-09-25 | 1988-04-12 | Fujitsu Ltd | 歯抜けクロツク生成回路 |
JPS63151217A (ja) * | 1986-12-16 | 1988-06-23 | Fujitsu Ltd | 歯抜け分周回路 |
JPH0946222A (ja) * | 1995-07-25 | 1997-02-14 | Nippon Steel Corp | 可変クロック発生回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI88837C (fi) * | 1991-08-15 | 1993-07-12 | Nokia Mobile Phones Ltd | Frekvensdividering med udda tal och decimaltal |
US6157694A (en) * | 1998-12-09 | 2000-12-05 | Lucent Technologies, Inc. | Fractional frequency divider |
KR20020019541A (ko) * | 2000-05-19 | 2002-03-12 | 롤페스 요하네스 게라투스 알베르투스 | 신호 생성 장치 및 위상 동기 루프 회로 |
US6456164B1 (en) * | 2001-03-05 | 2002-09-24 | Koninklijke Philips Electronics N.V. | Sigma delta fractional-N frequency divider with improved noise and spur performance |
JP2005045507A (ja) | 2003-07-28 | 2005-02-17 | Yamaha Corp | 非整数分周器 |
TWI228871B (en) * | 2003-09-23 | 2005-03-01 | Rich Wave Technology Corp | High frequency multi-selection prescaler |
JP4371046B2 (ja) | 2004-11-24 | 2009-11-25 | ソニー株式会社 | クロック分周回路 |
WO2009116398A1 (ja) * | 2008-03-17 | 2009-09-24 | 日本電気株式会社 | クロック信号分周回路および方法 |
US7881422B1 (en) * | 2008-07-10 | 2011-02-01 | Marvell International Ltd. | Circuits and methods for dividing frequency by an odd value |
US8525567B2 (en) * | 2009-07-08 | 2013-09-03 | Nec Corporation | Pipeline circuit, semiconductor device, and pipeline control method |
-
2009
- 2009-12-02 WO PCT/JP2009/006557 patent/WO2010070830A1/ja active Application Filing
- 2009-12-02 JP JP2010542831A patent/JP5338819B2/ja active Active
- 2009-12-02 US US13/129,345 patent/US8369477B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS637016A (ja) * | 1986-06-27 | 1988-01-12 | Fuji Xerox Co Ltd | クロツク制御装置 |
JPS6382015A (ja) * | 1986-09-25 | 1988-04-12 | Fujitsu Ltd | 歯抜けクロツク生成回路 |
JPS63151217A (ja) * | 1986-12-16 | 1988-06-23 | Fujitsu Ltd | 歯抜け分周回路 |
JPH0946222A (ja) * | 1995-07-25 | 1997-02-14 | Nippon Steel Corp | 可変クロック発生回路 |
Also Published As
Publication number | Publication date |
---|---|
US20110222644A1 (en) | 2011-09-15 |
WO2010070830A1 (ja) | 2010-06-24 |
US8369477B2 (en) | 2013-02-05 |
JPWO2010070830A1 (ja) | 2012-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5338819B2 (ja) | クロック分周回路、及びクロック分周方法 | |
JP5522050B2 (ja) | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 | |
JP5488470B2 (ja) | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 | |
JP5343966B2 (ja) | クロック信号分周回路および方法 | |
US20100090739A1 (en) | Method and Apparatus for Removing Narrow Pulses from a Clock Waveform | |
JP4371046B2 (ja) | クロック分周回路 | |
JP2020155975A (ja) | 半導体装置及び半導体装置の制御方法 | |
US20200152261A1 (en) | Methods and apparatus for reduced area control register circuit | |
JP2010026896A (ja) | メモリシステム、及び、メモリエラー要因特定方法 | |
US7973584B2 (en) | Waveform generator | |
JP5493591B2 (ja) | クロック分周回路および方法 | |
JP5223696B2 (ja) | クロック分周回路、及びクロック分周方法 | |
JP4967400B2 (ja) | クロック分周器 | |
WO2009116399A1 (ja) | クロック信号分周回路および方法 | |
US20020191725A1 (en) | Phase comparator | |
JP5413367B2 (ja) | 半導体装置及び通信方法 | |
JP5228553B2 (ja) | クロック信号分周回路および方法 | |
JP2018157351A (ja) | デジタルフィルタ回路 | |
JPH09232912A (ja) | デジタル・フィルタ | |
KR20010045774A (ko) | 에러에 의한 영향을 최소화하는 카운터 | |
JP2010258761A (ja) | クロック分周回路 | |
JP2009094551A (ja) | カウンタ装置 | |
JP2014086951A (ja) | 分周パルス生成回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130709 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130722 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5338819 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |