以下、本発明の実施形態について図面を参照しながら詳細に説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係る読み出し回路100の構成を示すブロック図である。同図に示すように、読み出し回路100は、メモリセルアレイ110、セル電流ミラー120、参照電流源130、定電流源131、132、センスアンプ140、及び出力バッファ150を含んで構成されている。
図2は、参照電流源130の回路図である。ここで、接頭語に[P]を用いるトランジスタはPMOSトランジスタである。また、接頭語に[N]を用いるトランジスタはNMOSトランジスタである。また、接頭語に[MC]を用いるトランジスタはメモリセルである。また、接頭語に[OP]を用いる素子は差動増幅回路である。また、接頭語に[R]を用いる素子は抵抗である。
N15のドレイン端子は、AREF端子を介して定電流源131のREF端子に接続している。また、N15のゲート端子はドレイン端子と接続しており、ソース端子は接地している。
N16のドレイン端子はBREF端子を介して定電流源132のREF端子に接続すると共にRCELL端子を介してセル電流ミラー120のRCELL端子にも接続している。また、N16のゲート端子はN15のゲート端子と接続しており、ソース端子は接地している。N15とN16は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
N17のドレイン端子はN16のドレイン端子と同様に、定電流源132とセル電流ミラー120に接続している。また、N17のゲート端子はドレイン端子と接続しており、ソース端子は接地している。
N18のドレイン端子はP17のドレイン端子と接続している。また、N18のゲート端子はN17のゲート端子と接続しており、ソース端子は接地している。N17とN18は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
P17のドレイン端子はNI8のドレイン端子と接続している。また、P17のゲート端子はドレイン端子と接続し、ソース端子はVCC電源に接続している。
P18のドレイン端子はREF端子を介してセンスアンプ140に接続している。また、P18のゲート端子はP17のゲート端子と接続しており、ソース端子はVCC電源に接続している。P17とP18は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
図3は、メモリセルアレイ110の概略構成を示すブロック図である。メモリセルアレイ110は、メモリセルアレイ111及び参照用メモリセルアレイ112を含んで構成されている。メモリセルアレイ111の各メモリセルと参照用メモリセルアレイの各メモリセルとは、例えば同一構成、すなわち同一特性のメモリセルが用いられる。
図4は、参照用メモリセルアレイ112及びとセル電流ミラー120で構成する回路の一例である。ただし、参照用メモリセルアレイ112は、1個の参照用メモリセルMC11のみ図示している。
参照用メモリセルアレイ112に含まれるMC11のドレイン端子とゲート端子は、メモリセルアレイ111の図示しない読み出しの対象となる他のメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
セル電流ミラー120のP11とP12のゲート端子はVBIASP電源に接続し、ソース端子はVCC電源に接続している。また、P11のドレイン端子はVINMノードに接続し、P12のドレイン端子はVINNノードに接続している。
N11のドレイン端子とゲート端子はVINMノードに接続している。また、N11のソース端子はNI2のドレイン端子と接続すると共に、BL端子を介してMC11のソース端子に接続している。
N12のドレイン端子はN11のソース端子と接続すると共に、BL端子を介してMC11のソース端子に接続している。また、N12のゲート端子はVINMノードに接続し、ソース端子は接地している。
N13のドレイン端子はVINNノードに接続し、ゲート端子はVINMノードに接続している。また、N13のソース端子はN14のドレイン端子と接続すると共に、VREFPノードを介してP13のドレイン端子と接続している。
N14のドレイン端子はN13のソース端子と接続すると共に、VREFPノードを介してP13のドレイン端子と接続している。また、N14のゲート端子はVINNノードに接続し、ソース端子は接地している。
OP11の+端子はVINNノードに接続し、−端子はVINMノードに接続している。また、OP11の出力端子はP13とP14のゲート端子に接続している。
P13とP14のゲート端子はOP11の出力端子に接続し、ソース端子はVCC電源に接続している。また、P13のドレイン端子はVREFPノードに接続し、P14のドレイン端子はRCELL端子に接続している。
図5は、定電流源131、132を実現する回路の一例である。
OP12の−端子はVREF電源に接続している。ここで、VREF電源は予め定めた電圧を供給する定電圧源である。OP12の+端子はP15のドレイン端子に接続すると共に、R11を介して接地している。また、OP12の出力端子はP15とP16のゲート端子に接続している。
P15とP16のソース端子はVCC電源に接続し、ゲート端子はOP12の出力端子に接続している。また、P15のドレイン端子はOP12の+端子に接続すると共に、R11を介して接地している。P16のドレイン端子はREF端子に接続している。P15及びP16は電流ミラー回路を形成している。
次に、本実施形態の作用として、読み出し回路100の動作について説明する。
図1に示すように、ここでは、メモリセルアレイ110からセンスアンプ140に流入する電流をIDATA−CELLとする。なお、IDATA−CELLは読み出しの対象となるメモリセルのメモリセル電流である。
また、メモリセルアレイ110からセル電流ミラー120のBL端子に流入するメモリセル電流をICELLとする。セル電流ミラー120からRCELL端子を介して参照電流源130に流入する電流をIRCELLとする。定電流源131、132からREF端子を介して参照電流源130のAREF端子、BREF端子に流入する電流をそれぞれIAREF、IBREFとする。参照電流源130からREF端子を介してセンスアンプ140に流入する電流をIREFとする。参照電流源130はIRCELL、IAREF、IBREFからIREFを生成する。IREFは参照電流としてセンスアンプ140により使用される。
センスアンプ140は電流シンク型であり、流入するIDATA−CELLとIREFを比較することで、読み出すデータの論理レベル“0”若しくは“1”を判定する。センスアンプ140の判定結果は出力バッファ150を介して出力信号DOUTとして出力される。
次に、参照電流源130の動作について説明する。
図2に示すN15とN16で形成する電流ミラー回路により、N15とN16に流れる電流は等しい。従って、AREF端子から流入する電流をIAREFとすると、N16に流れる電流もIAREFである。
BREF端子から流入する電流をIBREFとし、RCELL端子から流入する電流をIRCELLとすると、N16とN17に流れる電流の和は、IBREF+IRCELLである。前述の通り、N16に流れる電流は、IAREFであるから、N17に流れる電流は、IBREF+IRCELL−IAREFである。また、NI7とN18で形成する電流ミラー回路により、N17とN18に流れる電流は等しい。従って、N18に流れる電流もIBREF+IRCELL−IAREFである。
P17とNI8は直列に接続しており、P17とN18に流れる電流は等しい。また、P17とP18で形成する電流ミラー回路により、P17とP18に流れる電流も等しい。従って、REF端子から流出する電流をIREFとすると、IREF=IBREF+IRCELL−IAREFである。
次に、参照用メモリセルアレイ112及びセル電流ミラー120で構成される回路の動作について説明する。
図4に示すように、BL端子を介してMC11からN12に流人するメモリセル電流をICELLとする。また、VREFPノードを介してP13からN14に流入する電流をIREFPとする。また、VBIASP電源は、P11とP12が飽和領域で動作するように適切な電圧値に設定されている。
まず、(P11、N11、N12)に着目する。P11、N11は飽和領域で動作しているとする。この場合、ICELLの増減に合わせてBL端子の電圧は僅かに増減する。N11はゲート接地増幅回路として働き、ICELLの増減に合わせてVINMノードの電圧はBL端子の電圧より大きく増減する。なお、本実施形態において、BL端子の電圧は、一例として0.1[V]程度である。
次に、(P12、N13、N14)に着目する。P12、N13は飽和領域で動作しているとする。この場合、IREFPの増減に合わせてVREFPノードの電圧は僅かに増減する。N13はゲート接地増幅回路として働き、IREFPの増減に合わせてVINNノードの電圧はVREFPノードの電圧より大きく増減する。
OP11は、NMOSゲート入力とされ、動作条件としてはVINM>VTN、VINN>VTNが必須となる。なお、VTNはNMOSトランジスタの閾値電圧である。そのため、NMOSトランジスタN12、N14のゲート端子にそれぞれVINM、VINNを接続することで、VINM>VTN、VINN>VTNが保障される。また、このように接続することにより、VINMノード、VINNノードからBL端子、VREFP端子へのフィードバック効果があり、回路動作の安定化が図られる。
OP11の−端子と+端子の電圧を等しくする作用により、VINMノードとVINNノードは同電圧となる。従って、(Pll、N11、N12)と(P12、N13、N14)は動作条件が完全に一致し、ICELL=IREFPとなる。また、RCELL端子から流出する電流をIRCELLとすると、P13とP14で形成する電流ミラー回路により、IRCELL∝IREFPとなる。従って、IRCELL∝ICELLである。
なお、NMOSトランジスタN11が飽和領域で動作するためのVINMノードの入力電圧の条件は、次式で表わされる。
VINM>VREF+VTN ・・・(1)
ここで、VREFはBL端子の電圧である。
また、NMOSトランジスタN12がオンするためのVINMノードの入力電圧VINMの条件は、次式で表わされる。
VINM>VTN ・・・(2)
また、PMOSトランジスタP11が飽和領域で動作するためのVINMノードの入力電圧の条件は、次式で表わされる。
VINM<VBIASP+|VTP| ・・・(3)
ただし、セル電流ミラー120では、NMOSトランジスタN11のドレイン端子とゲート端子を短絡して、上記(1)、(2)式を常に満たすように保障しているが、上記(1)式によりVREFの電圧が高いとVINMの電圧も高くなるため、上記(3)式を満たすようにする必要がある。
このように、セル電流ミラー120は、NMOSトランジスタN12のドレイン端子に流入するICELLが、NMOSトランジスタN12が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
また、N11とN13のゲートを短絡しているため、これらのゲートにバイアス電圧Vを供給する必要がないため、回路構成を簡略化することができる。また、VREFの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。
次に、定電流源131、132の動作について説明する。
図5に示すOP12の−端子と+端子の電圧を等しくする作用により、P15とR11に流れる電流はVREF/R11である。また、REF端子から流出する電流をIREFとすると、P15とP16で形成する電流ミラー回路により、IREF∝VREF/Rllである。
この定電流源を用いれば、R11をトリミング回路等で調整することにより、精度良くIREFを調整することが可能である。
セル電流ミラー120から参照電流源130に流入するIRCELLは、MC11のメモリセル電流に比例する。MC11は読み出しの対象となるメモリセルと同一の条件で使用するため、バイアス電圧や温度等の使用条件による特性変動も読み出し対象のメモリセルと一致する。従って、IRCELLは読み出し対象のメモリセルの特性変動を反映した電流値を示す。この特性変動に伴うIRCELLの変化分をΔIRCELLとする。
定電流源131、132もバイアス電圧や温度等の使用条件により特性が変動する。この特性変動に伴うIAREFとIBREFの変化分をそれぞれΔIAREF、ΔIBREFとする。ただし、読み出し対象のメモリセルとは回路構成が異なるため、特性変動は一致しない。
参照電流源130のREF端子から流出する電流はIREF=IBREF+IRCELL−IAREFであるから、特性変動による変化分はΔIREF=ΔIBREF+ΔIRCELL−ΔIAREFである。ここで、IAREFとIBREFを同程度の電流値に設定すると、ΔIAREFとΔIBEEFも同程度の値となる。従って、ΔIBREF+ΔIRCELL−ΔIAREF≒ΔIRCELLである。
IRCELLはメモリセル電流のミラー電流であるから、メモリセルの特性ばらつきの影響で、ある程度のばらつきを持って分布する。このばらつきによるIRCELLの目標値からのズレをΔIMCとする。ΔIMCを相殺するために、トリミング回路等でIBREFやIAREFを調整すれば、IBREF−IAREF=−ΔIMCとすることができる。
例えば、IRCELLの目標値、すなわちIREFの目標値が10[μA]の場合、IAREF及びIBREFを共に10[μA]とするのが理想である。しかしながら、IRCELLは目標値からずれる場合があるので、まずIAREFが10[μA]となるように、定電流源131の抵抗R11の抵抗値を調整しておく。また、実際のIRCELLを測定し、その測定値が例えば11[μA]であった場合、目標値から1[μA]ずれているので、IBREFが(10−1)[μA]=9[μA]となるように、定電流源132のR11の抵抗値を調整する。これにより、IREFを目標値とすることができる。
以上から、特性変動やメモリセルの特性ばらつきを考慮すると、参照電流源130のREF端子から流出する電流はIREF=IBREF+IRCELL−IAREF+ΔIBREF+ΔIRCELL−ΔIAREF+ΔIMCである。ここで、ΔIBREF+ΔIRCELL−ΔIAREF≒ΔIRCELL、IBREF−IAREF=−ΔIMCであるから、IREF≒IRCELL+ΔIRCELLである。すなわち、参照電流源130のIREFにより、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流を実現できる。
図6(a)には、参照電流源130のIREFにより、参照電流を精度よく設定できる様子を図示した。同図(a)に示すように、参照電流が電流ウィンドウのほぼ中央に設定されているのが判る。また、同図(b)には、論理レベル“0”と“1”のメモリセル電流の分布が特性変動で移動するのに合わせて、参照電流も移動する様子を図示した。これにより、論理レベル“0”と“1”のメモリセル電流の分布が特性変動で移動しても、参照電流は電流ウィンドウのほぼ中央を維持するので、論理レベル“0”と“1”の判定精度を向上させることができる。
(第2実施形態)
次に、本発明の第2実施形態について説明する。なお、第1実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図7には、本実施形態に係る読み出し回路200の概略構成を示すブロック図を示した。同図に示すように、読み出し回路200は、第1実施形態で説明した読み出し回路100の参照電流源130に代えて、参照電流源230を用いると共に、読み出し回路100の定電流源131、132に代えて、定電流源231、232を用いたものである。
読み出し回路200は、メモリセルアレイ110、セル電流ミラー120、参照電流源230、定電流源231、232、センスアンプ140、及び出力バッファ150を含んで構成されている。
図8は、参照電流源230の回路図である。
P23のドレイン端子はAREF端子を介して定電流源231のREF端子に接続している。また、P23のゲート端子はドレイン端子と接続しており、ソース端子はVCC電源に接続している。
P24のドレイン端子はBREF端子を介して定電流源232のREF端子に接続すると共に、N24とP25のドレイン端子にも接続している。また、P24のゲート端子はP23のゲート端子と接続しており、ソース端子はVCC電源に接続している。P23とP24は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
N23のドレイン端子はRCELL端子を介してセル電流ミラー120のRCELL端子に接続している。また、N23のゲート端子はドレイン端子と接続しており、ソース端子は接地している。
N24のドレイン端子はBREF端子を介して定電流源232のREF端子に接続すると共に、P24とP25のドレイン端子と接続している。また、N24のゲート端子はN23のゲート端子と接続しており、ソース端子は接地している。N23とN24は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
P25のドレイン端子はBREF端子を介して定電流源232のREF端子に接続すると共に、P24とN24のドレイン端子と接続している。また、P25のゲート端子はドレイン端子と接続し、ソース端子はVCC電源に接続している。
P26のドレイン端子はREF端子を介してセンスアンプ140に接続している。また、P26のゲート端子はP25のゲート端子と接続しており、ソース端子はVCC電源に接続している。P25とP26は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
図9は、定電流源231、232を実現する回路の一例である。
OP21の−端子はVREF電源に接続している。ここで、VREF電源は予め定めた電圧を供給する定電圧源である。OP21の+端子はP21のドレイン端子に接続すると共に、R21を介して接地している。また、OP21の出力端子はP21とP22のゲート端子に接続している。
P21とP22のソース端子はVCC電源に接続し、ゲート端子はOP21の出力端子に接続している。また、P21のドレイン端子はOP21の+端子に接続すると共に、R21を介して接地している。P22のドレイン端子はN21のドレイン端子に接続している。P21とP22は電流ミラー回路を形成している。
N21のドレイン端子はP22のドレイン端子と接続している。また、N21のゲート端子はドレイン端子と接続し、ソース端子は接地している。
N22のドレイン端子はREF端子に接続している。また、N22のゲート端子はN21のゲート端子と接続し、ソース端子は接地している。N21とN22は電流ミラー回路を形成している。
その他の回路構成は、読み出し回路100を構成する回路と同一のため、説明を省略する。
次に、本実施形態の作用として、読み出し回路200の動作について説明する。
ここでは、参照電流源230から定電流源231、232に流出する電流をそれぞれIAREF、IBREFとする。
まず、参照電流源230の動作について説明する。
図8に示すP23とP24で形成する電流ミラー回路により、P23とP24に流れる電流は等しい。従って、AREF端子から流出する電流をIAREFとすると、P24に流れる電流もIAREFである。
N23とN24で形成する電流ミラー回路により、N23とN24に流れる電流は等しい。従って、RCELL端子から流入する電流をIRCELLとすると、N24に流れる電流もIRCELLである。
BREF端子から流出する電流をIBREFとすると、P24とP25に流れる電流の和は、IBREF+IRCELLである。前述の通り、P24に流れる電流は、IAREFであるから、P25に流れる電流は、IBREF+IRCELL−IAREFである。また、P25とP26で形成する電流ミラー回路により、P25とP26に流れる電流も等しい。従って、REF端子から流出する電流をIREFとすると、IREF=IBREF+IRCELL−IAREFである。
次に、定電流源231、232の動作について説明する。
図9に示すOP21の−端子と+端子の電圧を等しくする作用により、P21とR21に流れる電流はVREF/R21である。また、REF端子から流入する電流をIREFとすると、P21とP22、N21とN22で形成する電流ミラー回路により、IREF∝VREF/R21である。
この定電流源を用いれば、R21をトリミング回路等で調整することにより、精度良くIREFを調整することが可能である。
なお、その他の動作については、読み出し回路100の動作と同一のため、説明を省略する。
定電流源231、232の特性変動に伴うIAREFとIBREFの変化分をそれぞれΔIAREF、ΔIBREFとした場合における参照電流IREFの変動等についての説明は、第1実施形態と同一のため省略するが、読み出し回路200も第1実施形態で説明した読み出し回路100と同様の効果を有する。すなわち、参照電流源230のIREFにより、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流を実現できる。
(第3実施形態)
次に、本発明の第3実施形態について説明する。なお、上記実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図10には、本実施形態に係る読み出し回路300の概略構成を示すブロック図を示した。同図に示すように、読み出し回路300は、メモリセルアレイ110、セル電流ミラー320、参照電流源330、定電流源231、232、センスアンプ340、出力バッファ150を含んで構成されている。
図11は、参照電流源330の回路図である。
P41のドレイン端子はAREF端子を介して定電流源231のREF端子に接続している。また、P41のゲート端子はドレイン端子と接続しており、ソース端子はVCC電源に接続している。
P42のドレイン端子はBREF端子を介して定電流源232のREF端子に接続すると共に、RCELL端子を介してセル電流ミラー320のRCELL端子にも接続している。また、P42のゲート端子はP41のゲート端子と接続しており、ソース端子はVCC電源に接続している。P41とP42は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
P43のドレイン端子はP42のドレイン端子と同様に、定電流源232とセル電流ミラー320に接続している。また、P43のゲート端子はドレイン端子と接続しており、ソース端子はVCC電源に接続している。
P44のドレイン端子はN41のドレイン端子と接続している。また、P44のゲート端子はP43のゲート端子と接続しており、ソース端子はVCC電源に接続している。P43とP44は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
N41のドレイン端子はP44のドレイン端子と接続している。また、N41のゲート端子はドレイン端子と接続し、ソース端子は接地している。
N42のドレイン端子はREF端子を介してセンスアンプ340に接続している。また、N42のゲート端子はN41のゲート端子と接続しており、ソース端子は接地している。N41と、N42は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
図12は、メモリセルアレイ110とセル電流ミラー320の構成を示すブロック図である。メモリセルアレイ110はメモリセルアレイ111と参照用メモリセルアレイ112を含んで構成されている。セル電流ミラー320はバイアス321とセル電流ミラー322を含んで構成されている。
図13は、参照用メモリセルアレイ112とバイアス321とセル電流ミラー322で構成する回路の一例である。ただし、参照用メモリセルアレイ112は1個の参照用メモリセルMC11のみ図示している。
参照用メモリセルアレイ112に含まれるMC11のゲート端子とソース端子は、メモリセルアレイ111の図示しない読み出しの対象となるメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
P31のドレイン端子はP32のソース端子と接続すると共に、BLI端子に接続している。また、P31のゲート端子はVINMノードに接続し、ソース端子はVCC電源に接続している。
P32のドレイン端子とゲート端子はVINMノードに接続している。また、P32のソース端子はP31のドレイン端子と接続すると共に、BLI端子に接続している。
N31とN32のゲート端子はVBIASN電源に接続し、ソース端子は接地している。また、N31のドレイン端子はVINMノードに接続し、N32のドレイン端子はVINNノードに接続している。
P33のドレイン端子はP34のソース端子と接続すると共に、VREFNノードを介してN33のドレイン端子と接続している。また、P33のゲート端子はVINNノードに接続し、ソース端子はVCC電源に接続している。
P34のドレイン端子はVINNノードに接続し、ゲート端子はVINMノードに接続している。また、P34のソース端子はP33のドレイン端子と接続すると共に、VREFNノードを介してN33のドレイン端子と接続している。
OP31の+端子はVINNノードに接続し、−端子はVINMノードに接続している。また、OP31の出力端子はN33とN34のゲート端子に接続している。
N33とN34のゲート端子はOP31の出力端子に接続し、ソース端子は接地している。また、N33のドレイン端子はVREFNノードに接続し、N34のドレイン端子はRCELL端子に接続している。
P35のドレイン端子はOP32の+端子に接続すると共に、MC11のドレイン端子に接続している。また、P35のゲート端子はOP32の出力端子に接続し、ソース端子はBLI端子に接続している。
OP32の−端子はVBL電源に接続し、+端子はP35のドレイン端子に接続すると共に、BL端子を介してMC11のドレイン端子に接続している。OP32の出力端子はP35のゲート端子に接続している。VBL電源は、読み出しの対象となるメモリセルのドレイン端子に印加する予め定めた電圧を用いる。
なお、その他の回路構成は、読み出し回路100や読み出し回路200を構成する回路と同一のため、説明を省略する。
次に、本実施形態の作用として、読み出し回路300の動作について説明する。
ここでは、センスアンプ340からメモリセルアレイ110に流出する電流をIDATA−CELLとする。また、IDATA−CELLは読み出しの対象となるメモリセルのメモリセル電流である。
また、セル電流ミラー320のBL端子からメモリセルアレイ110に流出するメモリセル電流をICELLとする。参照電流源330のRCELL端子からセル電流ミラー320に流出する電流をIRCELLとする。参照電流源330のAREF端子、BREF端子から定電流源231、232に流出する電流をそれぞれIAREF、IBREFとする。センスアンプ340から参照電流源330のREF端子に流出する電流をIREFとする。参照電流源330はIRCELL、IAREF、IBREFからIREFを生成する。IREFは参照電流として使用される。
センスアンプ340は電流ソース型であり、流出するIDATA−CELLとIREFを比較することで、読み出すデータの論理レベル“0”若しくは“1”を判定する。センスアンプ340の判定結果は出力バッファ150を介して出力信号DOUTとして出力される。
次に、参照電流源330の動作について説明する。
図11に示すP41とP42で形成する電流ミラー回路により、P41とP42に流れる電流は等しい。従って、AREF端子から流出する電流をIAREFとすると、P42に流れる電流もIAREFである。
BREF端子から流出する電流をIBREFとし、RCELL端子から流出する電流をIRCELLとすると、P42とP43に流れる電流の和は、IBREF+IRCELLである。前述の通り、P42に流れる電流は、IAREFであるから、P43に流れる電流は、IBREF+IRCELL−IAREFである。また、P43とP44で形成する電流ミラー回路により、P43とP44に流れる電流は等しい。従って、P44に流れる電流もIBREF+IRCELL−IAREFである。
N41とP44は直列に接続しており、N41とP44に流れる電流は等しい。また、N41とN42で形成する電流ミラー回路により、N41とN42に流れる電流も等しい。従って、REF端子から流入する電流をIREFとすると、IREF=IBREF+IRCELL−IAREFである。
次に、参照用メモリセルアレイ112とバイアス321とセル電流ミラー322で構成する回路の動作について説明する。
ここでは、図13に示すP31からBLI端子に流出するメモリセル電流をICELLとする。このICELLは、P35を介してMC11に流出するメモリセル電流である。また、VREFNノードを介してP33からN33に流出する電流をIREFNとする。
VBIASN電源は、N31とN32が飽和領域で動作するように、予め定めた電圧値の電圧を出力する電源である。
まず、(P31、P32、N31)に着目する。P32、N31は飽和領域で動作しているとする。この場合、ICELLの増減に合わせてBLI端子の電圧は僅かに増減する。P32はゲート接地増幅回路として働き、ICELLの増減に合わせてVINMノードの電圧はBL端子の電圧より大きく増減する。なお、本実施形態において、BLI端子の電圧は、一例として2.0[V]程度である。
次に、(P33、P34、N32)に着目する。P34、N32は飽和領域で動作しているとする。この場合、IREFNの増減に合わせてVREFNノードの電圧は僅かに増減する。P34はゲート接地増幅回路として働き、IREFNの増減に合わせてVINNノードの電圧はVREFNノードの電圧より大きく増減する。
OP31は、PMOSゲート入力とされ、動作条件としてはVCC−VINM>|VTP|、VCC−VINN>|VTP|が必須となる。そのため、PMOSトランジスタP31、P33のゲート端子にそれぞれVINM、VINNを接続することで、VCC−VINM>|VTP|、VCC−VINN>|VTP|が保障される。また、このように接続することにより、VINMノード、VINNノードからBLI端子、VREFN端子へのフィードバック効果があり、回路動作の安定化が図られる。
OP31の−端子と+端子の電圧を等しくする作用により、VINMノードとVINNノードは同電圧となる。従って、(P31、P32、N31)と(P33、P34、N32)は動作条件が完全に一致し、ICELL=IREFNとなる。また、RCELL端子から流入する電流をIRCELLとすると、N33とN34で形成する電流ミラー回路により、IRCELL∝IREFNとなる。従って、IRCELL∝ICELLである。
なお、PMOSトランジスタP31がオンするためのVINMノードの入力電圧の条件は、次式で表される。
VCC−VINM>|VTP| ・・・(4)
また、PMOSトランジスタP32がオンするためのVINMノードの入力電圧VINMの条件は、次式で表わされる。
VINM<VREF−|VTP| ・・・(5)
ここで、VREFは、BLI端子の電圧である。
また、NMOSトランジスタN31が飽和領域で動作するためのVINMノードの入力電圧の条件は、次式で表わされる。
VINM>VBIASN−VTN ・・・(6)
ただし、セル電流ミラー322では、PMOSトランジスタP32のドレイン端子とゲート端子を短絡して、上記(4)、(5)式を常に満たすように保障しているが、上記(5)式によりVREFの電圧が低いとVINMの電圧も低くなるため、上記(6)式を満たすようにする必要がある。
このように、セル電流ミラー322は、PMOSトランジスタP31のドレイン端子から流出するICELLが、PMOSトランジスタP31が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
また、P32、P34のゲートを短絡しているため、これらのゲートにバイアス電圧を供給する必要がないため、回路構成を簡略化することができる。また、VREFの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。
定電流源231、232の動作は、第2実施形態で説明した動作と同一であるため、説明を省略するが、R21をトリミング回路等で調整することにより、精度良くIREFを調整することが可能である。
参照電流源330からセル電流ミラー320に流出するIRCELLは、MC11のメモリセル電流に比例する。MC11は読み出しの対象となるメモリセルと同一の条件で使用するため、バイアス電圧や温度等の使用条件による特性変動も読み出し対象のメモリセルと一致する。従って、IRCELLは読み出し対象のメモリセルの特性変動を反映した電流値を示す。この特性変動に伴うIRCELLの変化分をΔIRCELLとする。
参照電流源330のREF端子から流入する電流はIREF=IBREF+IRCELL−IAREFである。
また、センスアンプ340は電流ソース型である。その他については、上記各実施形態で説明したのと同一であるため省略するが、本実施形態で説明したように、センスアンプに電流ソース型を使用する場合でも、参照電流源330のIREFにより、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流源を実現できる。
なお、図14に示したセル電流ミラー322Aのように、P32とP34のゲートを短絡せず、VBIASP電源を接続するようにしてもよい。このVBIASP電源は、P32とP34が飽和領域で動作するように適切な電圧値に設定されている。
この場合、PMOSトランジスタP31がオンするための反転入力端子VINMの入力電圧の条件は、上記(4)式で表わされる。
また、PMOSトランジスタP32が飽和条件で動作するためのVINMノードの入力電圧VINMの条件は、次式で表わされる。
VINM<VBIASP+|VTP| ・・・(7)
従って、VBIASP>VCC−2×|VTP|の場合は、上記(4)式、VBIASP<VCC−2×|VTP|の場合は上記(7)式でVINMの条件が制限を受ける。
また、NMOSトランジスタN31が飽和領域で動作するためのVINMノードの入力電圧の条件は、上記(6)式で表わされる。
上記(6)、(7)式により、バイアス電圧の条件は、なるべく電圧が高い方が好ましいことから、VBIASP>VCC−2×|VTP|とすることが好ましい。
また、PMOSトランジスタP32がオンするためのBLI端子の電圧VREFの条件は、次式で表わされる。
VREF>VBIASP+|VTP| ・・・(8)
なお、PMOSトランジスタP31に関しては基本的に制限はない。上記(8)式により、電圧VREFが低い場合にはバイアス電圧VBIASPの電圧も低くする必要があるが、VINMノードの電圧条件である上記(6)、(7)式を満たすようにバイアス電圧VBIASPを設定する。
セル電流ミラー322Aでは、ICELLが流出するBLI端子の必要電圧条件は上記(7)式、(8)式より、VREF>VBIASP+|VTP|>VINMである。この電圧条件は、当然にVREF≧VINM+|VTP|を含んでいる。換言すれば、ICELLが流出するPMOSトランジスタP31のドレイン端子の電圧条件は、VSDP≦VSGP−|VTP|を許容する。なお、VSDPはPMOSトランジスタのソース端子−ドレイン端子間電圧、VSGPはPMOSトランジスタのソース端子−ゲート端子間電圧である。すなわち、PMOSトランジスタP31が線形領域で動作することを許容する。
このように、セル電流ミラー322Aは、PMOSトランジスタP31のドレイン端子から流出するICELLが、PMOSトランジスタP31が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
なお、セル電流ミラー322Aは、ICELLに応じたIRCELLが出力される端子をNMOSトランジスタのドレイン端子としたい場合に有用である。
(第4実施形態)
次に、本発明の第4実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図15には、本実施形態に係る読み出し回路400の概略構成を示すブロック図を示した。同図に示すように、読み出し回路400は、第3実施形態で説明した読み出し回路300の参照電流源330に代えて、参照電流源430を用いると共に、定電流源231、232に代えて、読み出し回路100の定電流源131、132を用いたものである。
図15に示すように、読み出し回路400は、メモリセルアレイ110、セル電流ミラー320、参照電流源430、定電流源131、132、センスアンプ340、出力バッファ150を含んで構成されている。
図16は、参照電流源430の回路図である。
N35のドレイン端子はAREF端子を介して定電流源131のREF端子に接続している。また、N35のゲート端子はドレイン端子と接続しており、ソース端子は接地している。
N36のドレイン端子はBREF端子を介して定電流源132のREF端子に接続すると共に、P37とN37のドレイン端子にも接続している。また、N36のゲート端子はN35のゲート端子と接続しており、ソース端子は接地している。N35とN36は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
P36のドレイン端子はRCELL端子を介してセル電流ミラー320のRCELL端子に接続している。また、P36のゲート端子はドレイン端子と接続しており、ソース端子はVCC電源に接続している。
P37のドレイン端子はBREF端子を介して定電流源132のREF端子に接続すると共に、N36とN37のドレイン端子と接続している。また、P37のゲート端子はP36のゲート端子と接続しており、ソース端子はVCC電源に接続している。P36とP37は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
N37のドレイン端子はBREF端子を介して定電流源132のREF端子に接続すると共に、N36とP37のドレイン端子と接続している。また、N37のゲート端子はドレイン端子と接続し、ソース端子は接地している。
N38のドレイン端子はREF端子を介してセンスアンプ340に接続している。また、N38のゲート端子はN37のゲート端子と接続しており、ソース端子は接地している。N37とN38は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
その他の回路構成は、読み出し回路100や読み出し回路300を構成する回路と同
一のため、説明を省略する。
次に、本実施形態の作用として、読み出し回路400の動作について説明する。
ここでは、定電流源131、132から参照電流源430に流入する電流をそれぞれIAREF、IBREFとする。
まず、参照電流源430の動作について説明する。
図16に示すN35とN36で形成する電流ミラー回路により、N35とN36に流れる電流は等しい。従って、AREF端子から流入する電流をIAREFとすると、N36に流れる電流もIAREFである。
P36とP37で形成する電流ミラー回路により、P36とP37に流れる電流は等しい。従って、RCELL端子から流出する電流をIRCELLとすると、P37に流れる電流もIRCELLである。
BREF端子から流入する電流をIBREFとすると、N36とN37に流れる電流の和は、IBREF+IRCELLである。前述の通り、N36に流れる電流は、IAREFであるから、N37に流れる電流は、IBREF+IRCELL−IAREFである。また、N37とN38で形成する電流ミラー回路により、N37とN38に流れる電流も等しい。従って、REF端子から流出する電流をIREFとすると、IREF=IBREF+IRCELL−IAREFである。
その他の動作については、読み出し回路100や読み出し回路300の動作と同一のため、説明を省略する。
また、定電流源131、132の特性変動に伴うIAREFとIBREFの変化分をそれぞれΔIAREF、ΔIBREFとした場合における参照電流IREFの変動等についての説明は、上記実施形態と同一のため省略するが、読み出し回路400も上記実施形態で説明した読み出し回路と同様の効果を有する。すなわち、参照電流源430のIREFにより、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流を実現できる。
(第5実施形態)
次に、本発明の第5実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図17(a)は、本実施形態に係る参照用メモリセルアレイ113の回路図である。ただし、2個の参照用メモリセルMC31、MC32のみを図示している。同図(b)は、本実施形態に係る参照用メモリセルアレイ114の回路図である。ただし、2個の参照用メモリセルMC33、MC34のみを図示している。
まず、参照用メモリセルアレイ113について説明する。
MC31、MC32は、お互いのドレイン端子を接続している。ゲート端子、ソース端子も同様に、それぞれ接続している。
参照用メモリセルアレイ113は、上記各実施形態で説明した参照用メモリセルアレイ112と置換して使用できる。参照用メモリセルアレイ112のMC11と同様に、MC31とMC32のソース端子若しくはドレイン端子をセル電流ミラー120若しくは320のBL端子に接続する。それ以外の端子は、メモリセルアレイ111の図示しない読み出しの対象となるメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
次に、参照用メモリセルアレイ114について説明する。
MC33、M34は、お互いのドレイン端子を接続している。ソース端子も同様に接続している。
参照用メモリセルアレイ114は、上記各実施形態で説明した参照用メモリセルアレイ112と置換して使用できる。参照用メモリセルアレイ112のMC11と同様に、MC33とMC34のソース端子若しくはドレイン端子をセル電流ミラー120若しくは320のBL端子に接続する。それ以外の端子は、メモリセルアレイ111の図示しない読み出しの対象となるメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
次に、参照用メモリセルアレイ113の動作について説明する。
参照用メモリセルアレイ113は、参照用メモリセルアレイ111と異なり、複数個の参照用メモリセルをBL端子に接続する。従って、MC31、MC32のメモリセル電流の和がBL端子を介してセル電流ミラーに流れる。
次に、参照用メモリセルアレイ114の動作について説明する。
参照用メモリセルアレイ114は、参照用メモリセルアレイ111と異なり、複数個の参照用メモリセルをBL端子に接続する。従って、MC33、MC34のメモリセル電流の和がBL端子を介してセル電流ミラーに流れる。
このような参照用メモリセルアレイ113や参照用メモリセルアレイ114を使用することにより、複数個の参照用メモリセル電流が使用できる。これにより、例えば論理レベル“0”と“1”のメモリセルや、書き込み時の参照電流と消去時の参照電流に調整したメモリセルが使用できる。また、単一のメモリセル電流値に調整した場合でも、複数個のメモリセルで平均化するため、参照電流値を安定させることができる。
なお、本実施形態では2個の参照用メモリセルを使用する場合を示したが、より多くの参照用メモリセルを使用しても構わない。また、参照用メモリセルの接続方法は、参照用メモリセルアレイ113や参照用メモリセルアレイ114以外の回路構成であっても構わない。
(第6実施形態)
次に、本発明の第6実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図18は、本実施形態に係る読み出し回路500の構成を示すブロック図である。同図に示すように、読み出し回路500は、メモリセルアレイ510、セル電流ミラー120、121、参照電流源130、133、定電流源131、132、134、135、センスアンプ540、出力バッファ150を含んで構成されている。メモリセルアレイ510を構成するメモリセルは多値のメモリセルである。多値のメモリセルは、図26(b)に図示するように複数の電流ウィンドウを有しており、電流ウィンドウ毎に参照電流が必要となる。
図19(a)は、メモリセルアレイ510とセル電流ミラー120、121で構成する回路のブロック図である。図19(b)は、参照用メモリセルアレイ512の回路図である。ただし、参照用メモリセルMC51、MC52のみを図示している。
MC51のソース端子は、BL1端子を介してセル電流ミラー120のBL端子に接続している。MC52のソース端子は、BL2端子を介してセル電流ミラー121のBL端子に接続している。それ以外の端子は、メモリセルアレイ111の図示しない読み出しの対象となるメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
セル電流ミラー121は、セル電流ミラー120と同等の回路構成である。参照電流源133は、参照電流源130と同等の回路構成である。定電流源134、135は、定電流源131と同等の回路構成である。
参照電流源130のRCELL端子は、セル電流ミラー120のRCELL端子に接続している。参照電流源130のAREF端子、BREF端子は、定電流源131、132のREF端子にそれぞれ接続している。参照電流源130のREF端子はセンスアンプ540に接続している。
参照電流源133のRCELL端子は、セル電流ミラー121のRCELL端子に接続している。参照電流源133のAREF端子、BREF端子は、定電流源134、135のREF端子にそれぞれ接続している。参照電流源133のREF端子はセンスアンプ540に接続している。
その他の回路構成は読み出し回路100を構成する回路と同一のため、説明を省略する。
ここで、メモリセルアレイ510からセンスアンプ540に流入する電流をIDATA−CELLとする。IDATA−CELLは読み出しの対象となるメモリセルのメモリセル電流である。
また、メモリセルアレイ510からセル電流ミラー120のBL端子に流入するメモリセル電流をICELL1とする。セル電流ミラー120からRCELL端子を介して参照電流源130に流入する電流をIRCELL1とする。定電流源131、132からREF端子を介して参照電流源130のAREF端子、BREF端子に流入する電流をそれぞれIAREF1、IBREF1とする。参照電流源130からREF端子を介してセンスアンプ540に流入する電流をIREF1とする。参照電流源130はIRCELL1、IAREF1、IBREF1からIREF1を生成する。IREF1は論理レベル“0”と“1”を判定する参照電流として使用する。
メモリセルアレイ510からセル電流ミラー121のBL端子に流入するメモリセル電流をICELL2とする。セル電流ミラー121からRCELL端子を介して参照電流源133に流入する電流をIRCELL2とする。定電流源134、135からREF端子を介して参照電流源133のAREF端子、BREF端子に流入する電流をそれぞれIAREF2、IBREF2とする。参照電流源133からREF端子を介してセンスアンプ540に流入する電流をIREF2とする。参照電流源133はIRCELL2、IAREF2、IBREF2からIREF2を生成する。IREF2は論理レベル“1”と“2”を判定する参照電流として使用する。
センスアンプ540は電流シンク型であり、流入するIDATA−CELLとIREF1、IREF2を比較することで、読み出すデータの論理レベルを判定する。センスアンプ540の判定結果は出力バッファ150を介して出力する。
参照電流源130の動作は読み出し回路100の場合と同様である。従って、REF端子から流出する電流をIREF1とすると、IREF1=IBREF1+IRCELL1−IAREF1である。参照電流源133の動作も同様であり、IREF2=IBREF2+IRCELL2−IAREF2である。
その他の回路動作は、読み出し回路100と同等のため、説明を省略する。
参照電流源130の動作は読み出し回路100の場合と同様である。従って、特性変動に伴うIRCELL1の変化分をΔIRCELL1とすると、IREF1≒IRCBLL1+ΔIRCELL1である。参照電流源131の動作も同様であり、特性変動に伴うIRCELL2の変化分をΔIRCELL2とすると、IREF2≒IRCELL2+ΔIRCELL2である。
その他の説明は第1実施形態と同一のため省略するが、読み出し回路500の効果は第1実施形態の読み出し回路100と同様である。すなわち読み出し回路500によれば、多値のメモリセルを使用する場合でも、参照電流源130、131のIREF1、IREF2により、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流源を実現できる。また、IREF1、IREF2を生成するのに別々の参照用メモリセルMC51、MC52を用いるので、精度良くIREF1及びIREF2を生成することができる。
なお、本実施形態では、3値のメモリセルについて説明したが、4値以上の多値メモリについても同様に、セル電流ミラー、参照電流源、2個の定電流源を追加して参照電流を増やすことにより対応できる。
(第7実施形態)
次に、本発明の第7実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図20は、本実施形態に係る読み出し回路600の構成を示すブロック図である。読み出し回路600は、メモリセルアレイ110、セル電流ミラー620、参照電流源130、133、定電流源131、132、134、135、センスアンプ540、出力バッファ150を含んで構成されている。メモリセルアレイ110を構成するメモリセルは多値のメモリセルである。
図21は、参照用メモリセルアレイ112とセル電流ミラー620で構成する回路の一例である。ただし、参照用メモリセルアレイ112は1個の参照用メモリセルMC11のみ図示している。
P14とP61を除く回路の構成については、参照用メモリセルアレイ112とセル電流ミラー120で構成する回路(図4参照)と同一のため、説明を省略する。P14とP61のゲート端子はOP11の出力端子に接続し、ソース端子はVCC電源に接続している。また、P14のドレイン端子はRCELL1端子に接続している。P61のドレイン端子はRCELL2端子に接続している。P13とP14は電流ミラー回路を形成している。P13とP61も電流ミラー回路を形成している。
ここで、メモリセルアレイ110からセンスアンプ540に流入する電流をIDATA−CELLとする。IDATA−CELLは読み出しの対象となるメモリセル電流である。
また、メモリセルアレイ110からセル電流ミラー620のBL端子に流入するメモリセル電流をICELLとする。セル電流ミラー620からRCELL1端子を介して参照電流源130のRCELL端子に流入する電流をIRCELL1とする。セル電流ミラー620からRCELL2端子を介して参照電流源133のRCELL端子に流入する電流をIRCELL2とする。
参照用メモリセルアレイ112とセル電流ミラー620で構成する回路の動作について説明する。
P14とP61を除く回路の動作については、参照用メモリセルアレイ112とセル電流ミラー120で構成する回路(図4参照)と同一のため、説明を省略する。RCELL1端子から流出する電流をIRCELL1とすると、P13とP14で形成する電流ミラー回路により、IRCELL1∝IREFPとなる。従って、IRCELL1∝ICELLである。同様に、RCELL2端子から流出する電流をIRCELL2とすると、IRCELL2∝ICELLである。IRCELL1とIRCELL2はミラー比が異なるだけで、共にICELLのミラー電流である。
その他の回路動作については、読み出し回路500と同一のため、説明を省略する。
本実施形態では、IRCELL1とIRCELL2の生成に同一のメモリセル電流を使用しているので、セル電流ミラーの回路規模を小さくすることができる。IRCELL1とIRCELL2は、共にメモリセル電流のミラー電流であるから、メモリセル電流に一致する特性変動を示す。従って、読み出し回路500は、回路規模を縮小しつつ第6実施形態と同等の効果を実現できる。
(第8実施形態)
次に、本発明の第8実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図22は、本実施形態に係る読み出し回路700の構成を示すブロック図である。読み出し回路700は、メモリセルアレイ110、セル電流ミラー620、参照電流源130、133、定電流源731、132、135、センスアンプ540、出力バッファ150を含んで構成されている。メモリセルアレイ110を構成するメモリセルは多値のメモリセルとする。
図23は、定電流源731を実現する回路の一例である。P16とP71(定電流生成手段)を除く回路の構成については、定電流源131(図5参照)と同一のため、説明を省略する。P16とP71のゲート端子はOP12の出力端子に接続し、ソース端子はVCC電源に接続している。また、P16のドレイン端子はREF1端子に接続している。P71のドレイン端子はREF2端子に接続している。P15とP16は電流ミラー回路を形成している。P15とP71も電流ミラー回路を形成している。
定電流源731からREF1端子を介して参照電流源130のAREF端子に流入する電流をIAREF1とする。定電流源731からREF2端子を介して参照電流源133のAREF端子に流入する電流をIAREF2とする。
次に、定電流源731の動作について説明する。
P16とP71を除く回路の動作については、定電流源131(図5参照)と同一のため、説明を省略する。REF1端子から流出する電流をIREF1とすると、P15とP16で形成する電流ミラー回路により、IREF1∝VREF/R11である。同様にREF2端子から流出する電流をIREF2とすると、IREF2∝VREF/R11である。IREF1とIREF2はミラー比が異なるだけで、共にVREF/R11のミラー電流である。従って、この定電流源を用いれば、R11をトリミング回路等で調整することにより、精度良くIREF1とIREF2を調整することが可能である。
その他の回路動作については、読み出し回路600と同一のため、説明を省略する。
本実施形態では、IAREF1とIAREF2の生成に定電流源731を使用するので、定電流源の回路規模を小さくすることができる。従って、読み出し回路600は、回路規模を縮小しつつ第7実施形態と同等の効果を実現できる。
(第9実施形態)
次に、本発明の第9実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図24は、本実施形態に係る読み出し回路800の構成を示すブロック図である。読み出し回路800は、メモリセルアレイ110、セル電流ミラー120、参照電流源830、定電流源131、132、センスアンプ540、出力バッファ150を含んで構成されている。メモリセルアレイ110を構成するメモリセルは多値のメモリセルである。
図25は、参照電流源830の回路図である。
P18とP81(参照電流生成手段)を除く回路の構成については、参照電流源130(図2参照)と同一のため、説明を省略する。P18とP81のゲート端子はP17のゲート端子に接続し、ソース端子はVCC電源に接続している。また、P18のドレイン端子はREF1端子に接続している。P81のドレイン端子はREF2端子に接続している。P17とP18は電流ミラー回路を形成している。P17とP81も電流ミラー回路を形成している。
ここで、メモリセルアレイ110からセル電流ミラー120のBL端子に流入するメモリセル電流をICELLとする。セル電流ミラー120からRCELL端子を介して参照電流源830に流入する電流をIRCELLとする。定電流源131、132からREF端子を介して参照電流源830のAREF端子、BREF端子に流入する電流をそれぞれIAREF、IBREFとする。参照電流源830からREF1端子、REF2端子を介してセンスアンプに流入する電流をそれぞれIREF1、IREF2とする。
次に、定電流源830の動作について説明する。
P18とP81を除く回路の動作については、参照電流源130(図2参照)と同一のため、説明を省略する。REF1端子から流出する電流をIREF1とすると、P17とP18で形成する電流ミラー回路により、IREF1∝IBREF+IRCELL−IAREFである。同様にREF2端子から流出する電流をIREF2とすると、IREF2∝IBREF+IRCELL−IAREFである。
なお、P81のトランジスタサイズはP18のトランジスタサイズと異なっており、そのためIREF1とIREF2はミラー比が異なるが、共にIBREF+IRCELL−IAREFのミラー電流である。この場合、IREF1の方が、トランジスタサイズの異なるP81を追加したことにより生成されるIREF2よりも精度が高いので、電流ウィンドウが狭い方に精度の高いIREF1を参照電流として用いることが好ましい。
その他の回路動作については、読み出し回路600と同一のため、説明を省略する。
セル電流ミラー120から参照電流源830に流入するIRCELLは、MC11のメモリセル電流に比例する。MC11は読み出しの対象となるメモリセルと同一の条件で使用するため、バイアス電圧や温度等の使用条件による特性変動も読み出し対象のメモリセルと一致する。従って、IRCELLは読み出し対象のメモリセルの特性変動を反映した電流値を示す。この特性変動に伴うIRCELLの変化分をΔIRCELLとする。
定電流源131、132もバイアス電圧や温度等の使用条件により特性が変動する。この特性変動に伴うIAREFとIBREFの変化分をそれぞれΔIAREF、ΔIBREFとする。ただし、読み出し対象のメモリセルとは回路構成が異なるため、特性変動は一致しない。
参照電流源830のREF1端子から流出する電流はIREFl∝IBREF+IRCELL−IAREFであるから、特性変動による変化分はΔIREF1∝ΔIBREF+ΔIRCELL−ΔIAREFである。ここで、IAREFとIBREFを同程度の電流値に設定すると、ΔIAREFとΔIBREFも同程度の値となる。従って、ΔIBREF十ΔIRCELL−ΔIAREF≒ΔIRCELLである。
IRCELLはメモリセル電流のミラー電流であるから、メモリセルの特性ばらつきの影響で、ある程度のばらつきを持って分布する。このばらつきによるIRCELLの目標値からのズレをΔIMCとする。ΔIMCを相殺するために、トリミング回路等でIBREFやIAREFを調整すれば、IBREF−IAREF=−ΔIMCである。
以上から、特性変動やメモリセルの特性ばらつきを考慮すると、参照電流源830のREF1端子から流出する電流はIREF1∝IBREF+IRCELL−IAREF+ΔIBREF+ΔIRCELL−ΔIAREF+ΔIMCである。ここで、ΔIBREF+ΔIRCELL−ΔIAREF≒ΔIRCELL、IBREF−IAREF=−ΔIMCであるから、IREF1∝IRCELL+ΔIRCELLである。同様に、IREF2∝IRCELL+ΔIRCELLである。すなわち、参照電流源830のIREF1とIREF2により、回路規模を縮小しつつ第5実施形態と同等の効果を実現できる。
なお、上記第1〜第9実施形態に記載の読み出し回路は、不揮発性半導体記憶装置、例えばROM(Read Only Memory)に好適であるが、ROMに限られるものではなく、フラッシュROMにも適用可能である。
また、第6〜第9実施形態に記載した読み出し回路は、第1、第2実施形態で説明した読み出し回路を多値のメモリセル向けに応用したものである。
また、第3〜第5実施形態に記載の読み出し回路についても、同様に多値のメモリセル向けに応用することができる。