JP7320385B2 - 半導体装置およびメモリのテスト方法 - Google Patents
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《半導体装置の概略》
図1は、本発明の実施の形態1による半導体装置の概略構成例を示すブロック図である。実施の形態1の半導体装置は、例えば、1個の半導体チップで構成され、少なくともフラッシュメモリ等の不揮発性メモリを備えるマイクロコントローラ、SoC(System on Chip)、または、単体の不揮発性メモリ装置等である。その一例として、図1の半導体装置DEVは、互いにバスBSで接続されるCPU(Central Processing Unit)、RAM(Random Access Memory)、ROM(Read Only Memory)、フラッシュメモリ(不揮発性メモリ)FMEM、アナログディジタル変換器ADC、ディジタルアナログ変換器DAC、シリアル通信インタフェースSCI等を備える。
図2は、図1におけるフラッシュメモリの主要部の概略構成例を示す回路ブロック図である。図2に示すフラッシュメモリFMEMは、メモリアレイMARYと、列選択スイッチCSWと、行デコーダRDECと、列デコーダCDECと、センスアンプSAと、pMOSトランジスタMP10と、nMOSトランジスタMN1,MN10と、リファレンス電流生成回路REFGと、外部電流入力端子VPPTSとを備える。
図12は、不揮発性メモリで行われる製品出荷前テストの一例を説明するための概念図である。フラッシュメモリ等の不揮発性メモリでは、一般的に、メモリセルMCのデータ書換えを繰り返すことによって、消去後のメモリセル電流Icelが低下し、製品寿命(エンデュランス)が生じる。図12には、チップ内に含まれる消去後の各メモリセルMCのメモリセル電流Icelに関して、エンデュランス前のばらつき特性SPe1と、エンデュランス後のばらつき特性SPe2とが示される。エンデュランス後では、エンデュランス前に比べて、メモリセル電流Icelの電流低下分ΔIonが生じる。
図3は、図2におけるリファレンス電流生成回路の構成例を示す回路図である。図3に示すリファレンス電流生成回路REFGa(REFG)は、内部電流生成回路ICGと、外部電流入力回路ECIFaとを備える。内部電流生成回路ICGは、メモリセルMCの読出し時またはベリファイ時に用いる各種リファレンス電流を生成する。その一つとして図3の例では、内部電流生成回路ICGは、メモリセルMCの消去後のベリファイ時に用いる消去ベリファイ用リファレンス電流Iref_EVを生成する。
図4は、図3の内部電流生成回路によって生成される各種リファレンス電流を説明する図である。図4には、各種リファレンス電流と、消去後のチップ内におけるメモリセル電流Icelのばらつき特性SPe1と、書込み後のチップ内におけるメモリセル電流Icelのばらつき特性SPp1との関係が示される。読出し用リファレンス電流Iref_RDを基準として、ばらつき特性(消去)SPe1は、メモリセル電流Icelが高くなる方に分布し、ばらつき特性(書込み)SPp1は、メモリセル電流Icelが低くなる方に分布する。
図5および図6は、図3のリファレンス電流生成回路を用いた製品出荷前テストの一例を説明するための概念図である。図5には、図12の場合と同様に、チップ内に含まれる消去後の各メモリセルMCのメモリセル電流Icelに関して、エンデュランス前のばらつき特性SPe1と、エンデュランス後のばらつき特性SPe2とが示される。エンデュランス後では、エンデュランス前に比べて、メモリセル電流Icelの電流低下分ΔIonが生じる。
図13は、本発明の第1の比較例となる半導体装置におけるリファレンス電流生成回路の構成例を示す回路図であり、図14は、本発明の第2の比較例となる半導体装置におけるリファレンス電流生成回路の構成例を示す回路図である。図13に示すリファレンス電流生成回路REFG’aでは、図3の場合と同様の内部電流生成回路ICGが設けられるが、外部電流入力回路は設けられない。この場合、内部電流生成回路ICGのトリミングコードSWN[k:0],SWP[n:0]を適宜調整することで、調整後リファレンス電流Iref_T’が生成される。
以上、実施の形態1の半導体装置を用いることで、代表的には、小さい回路規模で高精度なテストが実現可能になる。具体的には、図13および図14の方式と比較して、以下のような効果が得られる。
《リファレンス電流生成回路の構成》
図7は、本発明の実施の形態2による半導体装置において、図2のリファレンス電流生成回路の構成例を示す回路図である。図7に示すリファレンス電流生成回路REFGb(REFG)は、図3の構成例と比較して、外部電流入力回路ECIFbの構成が異なっている。図7の外部電流入力回路ECIFbは、外部電流入力端子VPPTSに印加される調整電流ΔIrefをリファレンス電流(ここでは消去ベリファイ用リファレンス電流Iref_EV)から減算することで調整後リファレンス電流Iref_T2(=Iref_EV-ΔIref)を生成する。
図8は、図7のリファレンス電流生成回路を用いた製品出荷前テストの一例を説明するための概念図である。一般的に、メモリセルMCにデータを書込む際、図2の各線(WL,CGL,SL,BL)に印加される電圧によって、書込み対象のメモリセルMCを除く消去状態のメモリセルMCにおけるメモリセル電流Icelが減少する。同様に、メモリセルMCのデータを読出す際、図2の各線に印加される電圧によって、消去状態のメモリセルMCにおけるメモリセル電流Icelが減少する。このような現象は、ディスターブと呼ばれる。
以上、実施の形態2の半導体装置を用いることで、実施の形態1で述べた各種効果に加えて、さらに、消去ベリファイ用リファレンス電流Iref_EVから外部テスト装置で調整可能な調整電流ΔIrefを減算した電流を用いてメモリセル電流Icelを判定することが可能になる。これにより、補正後リファレンス電流Iref_T2の調整範囲をマイナス側に広げることが可能になる。
《リファレンス電流生成回路の構成》
図9は、本発明の実施の形態3による半導体装置において、図2のリファレンス電流生成回路の構成例を示す回路図である。図9に示すリファレンス電流生成回路REFGc(REFG)は、図3の構成例と比較して、外部電流入力回路ECIFcの構成が異なっている。外部電流入力回路ECIFcは、図3に示した構成例に対して、さらに、図7に示したnMOSトランジスタMN5と、新たにpMOSトランジスタMP7とを備えることで、調整電流ΔIrefの加算または減算を選択可能な構成となっている。
図10は、本発明の実施の形態3による半導体装置において、図9のリファレンス電流生成回路を用いたメモリのテスト方法の一例を示すフロー図である。図10には、出荷前テストにおける一部のフローが示される。図10に示す出荷前テストは、消去テストS10と、ディスターブテストS11とを含む。
図11は、図9のリファレンス電流生成回路を用いた製品出荷前テストの他の一例を説明するための概念図である。図10では、調整後リファレンス電流Iref_Txとして、消去ベリファイ用リファレンス電流Iref_EVに対して調整電流ΔIrefを加算した電流、または、減算した電流を用いた。一方、調整後リファレンス電流Iref_Txは、このように消去ベリファイ用リファレンス電流Iref_EVに対して加減算される電流に限らず、図11に示されるように、書込みベリファイ用リファレンス電流Iref_PVまたは読出し用リファレンス電流Iref_RDに対して加減算される電流であってもよい。
以上、実施の形態3の半導体装置を用いることで、実施の形態1および実施の形態2で述べた各種効果を、様々なテストで得ることが可能になる。
ECIF 外部電流入力回路
FMEM フラッシュメモリ
ICG 内部電流生成回路
Icel メモリセル電流
Iref リファレンス電流
Iref_EV 消去ベリファイ用リファレンス電流
Iref_T 調整後リファレンス電流
Iref_i 内部リファレンス電流
ΔIref 調整電流
MC メモリセル
MN nMOSトランジスタ
MP pMOSトランジスタ
N ノード
R1~Rj 抵抗素子(分圧抵抗)
REFG リファレンス電流生成回路
SA センスアンプ
TRM トリミング回路
VDD2 メモリセル用電源
VPPTS 外部電流入力端子
WLT リファレンストランジスタ
Claims (7)
- 不揮発性のメモリセルと、
前記メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する内部電流生成回路と、
外部電流入力端子と、
前記外部電流入力端子に印加される調整電流を前記リファレンス電流に付加することで調整後リファレンス電流を生成する外部電流入力回路と、
前記メモリセルから読出されたメモリセル電流と、前記調整後リファレンス電流との差分を増幅するセンスアンプと、
を有し、
前記外部電流入力回路は、前記調整電流を前記リファレンス電流から減算する第2のカレントミラー回路を有し、
前記リファレンス電流は、前記メモリセルの消去後のベリファイに用いる消去ベリファイ用リファレンス電流であり、
前記調整後リファレンス電流は、前記調整電流を前記リファレンス電流から減算した電流であり、消去状態の前記メモリセルに対して所定のディスターブ動作を行った後のベリファイ時に用いられる電流である、
半導体装置。 - 不揮発性のメモリセルと、
前記メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する内部電流生成回路と、
外部電流入力端子と、
前記外部電流入力端子に印加される調整電流を前記リファレンス電流に付加することで調整後リファレンス電流を生成する外部電流入力回路と、
前記メモリセルから読出されたメモリセル電流と、前記調整後リファレンス電流との差分を増幅するセンスアンプと、
を有し、
前記外部電流入力回路は、
前記調整電流を前記リファレンス電流に加算する第1のカレントミラー回路と、
前記第1のカレントミラー回路の有効・無効を切り替える第1の選択スイッチと、
前記調整電流を前記リファレンス電流から減算する第2のカレントミラー回路と、
前記第2のカレントミラー回路の有効・無効を切り替える第2の選択スイッチと、
を有する、
半導体装置。 - 不揮発性のメモリセルと、
前記メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する内部電流生成回路と、
外部電流入力端子と、
前記外部電流入力端子に印加される調整電流を前記リファレンス電流に付加することで調整後リファレンス電流を生成する外部電流入力回路と、
前記メモリセルから読出されたメモリセル電流と、前記調整後リファレンス電流との差分を増幅するセンスアンプと、
を有し、
前記内部電流生成回路は、
電流源となるリファレンストランジスタと、
前記リファレンストランジスタの制御電圧を可変設定する第1のトリミング回路と、
前記リファレンストランジスタに流れる内部リファレンス電流を第1のノードに転写することで前記第1のノードに前記リファレンス電流を流す第3のカレントミラー回路を含み、前記第3のカレントミラー回路のカレントミラー比を可変設定する第2のトリミング回路と、
を有し、
前記外部電流入力回路は、前記第1のノードに接続される、
半導体装置。 - 請求項3記載の半導体装置において、
前記メモリセルのアクセス時に前記メモリセルへ電圧を供給するメモリセル用電源を有し、
前記第1のトリミング回路は、
前記メモリセル用電源の電圧を分圧することで前記制御電圧を生成する分圧抵抗と、
前記分圧抵抗の分圧比を定めるトリミング用スイッチと、
を有する、
半導体装置。 - 請求項1~3のいずれか1項に記載の半導体装置において、
前記メモリセルは、フラッシュメモリセルである、
半導体装置。 - 不揮発性のメモリセルと、内部電流生成回路と、外部電流入力端子と、外部電流入力回路と、センスアンプとを有するメモリのテスト方法であって、
前記内部電流生成回路が、前記メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する第1の工程と、
外部テスト装置が、前記外部電流入力端子に調整電流を印加する第2の工程と、
前記外部電流入力回路が、前記第2の工程で印加された前記調整電流を前記第1の工程で生成された前記リファレンス電流に付加することで調整後リファレンス電流を生成する第3の工程と、
前記センスアンプが、前記メモリセルから読出されたメモリセル電流と、前記第3の工程で生成された前記調整後リファレンス電流との差分を増幅することで前記メモリセルの良否を判定する第4の工程と、
前記第4の工程の前に行われ、消去後の前記メモリセルに対してディスターブ動作を行う第5の工程、
とを有し、
前記第1の工程では、前記内部電流生成回路が、前記メモリセルの消去後のベリファイ時に用いる消去ベリファイ用リファレンス電流を生成し、
前記第3の工程では、前記外部電流入力回路が、前記調整電流を前記消去ベリファイ用リファレンス電流から減算することで前記調整後リファレンス電流を生成し、
前記第4の工程では、前記センスアンプが、前記第3の工程で生成された前記調整後リファレンス電流を用いて前記ディスターブ動作後の前記メモリセルの良否を判定する、
メモリのテスト方法。 - 請求項6記載のメモリのテスト方法において、
前記メモリセルは、フラッシュメモリセルである、
メモリのテスト方法。
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