JP2007042193A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】基準メモリセルの閾値電圧の調整時間を短縮することが困難であった。
【解決手段】メモリセルＭＣと、基準メモリセルＲＭＣと、センスアンプＳＡ１０と、センスアンプに接続されたカレントミラー型の負荷回路と、センスアンプの第２の入力端に一端が接続された第１のトランジスタＮ２３と、第１のトランジスタの他端に接続された基準電流源２５と、センスアンプの第２の入力端に一端が接続され、他端に選択されたメモリセルＭＣが接続される第２のトランジスタＮ２１を具備し、基準メモリセルの閾値電圧の調整時は、第１のトランジスタをオン、第２のトランジスタをオフとし、メモリセルに対する書込み／消去のベリファイ時におけるメモリセルの閾値電圧の調整時は、第１のトランジスタをオフ、第２のトランジスタをオンとする。
【選択図】 図１

Description

本発明は、基準メモリセルと本体メモリセルのセル電流をセンスアンプで比較する不揮発性半導体記憶装置に係り、基準メモリセル及び本体メモリセルの閾値電圧の調整が行われる不揮発性半導体記憶装置に関する。

例えばＥＥＰＲＯＭセルにより構成され、電気的に一括消去可能な不揮発性半導体記憶装置（以下、フラッシュメモリと称す）が種々開発されている。例えばＮＯＲ型のフラッシュメモリの読み出し及びベリファイ動作は、選択されたメモリセルと基準メモリセルに流れる電流をセンスアンプにより比較することにより実行される（例えば特許文献１、非特許文献１）。この方式は、電流比較型センス方式と呼ばれている。

電流比較型センス方式としては、基準電流Ｉｒｅｆをセンスアンプの入力端に直接供給するＩｒｅｆ直結方式と、基準電流Ｉｒｅｆをカレントミラー回路を介してセンスアンプの入力端に供給するＩｒｅｆミラー方式の２種類が知られている。

Ｉｒｅｆ直結方式では複数の基準メモリセルが使用される。各基準メモリセルの閾値電圧は一定ではなく、ばらつきを有している。基準メモリセルの閾値電圧がばらつくと、それに伴い、本体メモリセルの閾値電圧もばらつくという問題がある。
特開２００４−１０３２１１号公報 B. Pathank et al., A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference

本発明は、基準メモリセルの閾値電圧のばらつきに起因する本体メモリセルの閾値電圧のばらつきが抑制できる不揮発性半導体記憶装置を提供しようとするものである。

本発明の不揮発性半導体記憶装置は、閾値電圧が調整可能な不揮発性トランジスタからなる本体メモリセルと、閾値電圧が調整可能な不揮発性トランジスタからなる基準メモリセルと、第１、第２の入力端を有し、第１の入力端に前記基準メモリセルが接続されたセンスアンプと、前記センスアンプの前記第１、第２の入力端に接続されたカレントミラー型の負荷回路と、前記センスアンプの前記第２の入力端に一端が接続された第１のトランジスタと、前記第１のトランジスタの他端に接続された基準電流源と、前記センスアンプの前記第２の入力端に一端が接続され、他端に選択された前記本体メモリセルが接続される第２のトランジスタを具備し、前記基準メモリセルの閾値電圧の調整時は、前記第１のトランジスタをオン、前記第２のトランジスタをオフとし、前記本体メモリセルに対する書込み／消去のベリファイ時における本体メモリセルの閾値電圧の調整時は、前記第１のトランジスタをオフ、前記第２のトランジスタをオンとすることを特徴とする。

本発明によれば、基準メモリセルの閾値電圧のばらつきに起因する本体メモリセルの閾値電圧のばらつきが抑制できる不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

先ず、図２、図３、図４を参照して、第１の実施形態に適用される多値データを記憶するフラッシュメモリの概略構成について説明する。図２に示すように、メモリセルアレイ（ＭＣＡ）１は、ｎ個のブロックＢ０〜Ｂｎ−１を有している。各ブロックＢ０〜Ｂｎ−１は、データ消去の最小単位である。メモリセルアレイ１は、メモリセルを選択するデコード回路２、ベリファイ用センスアンプ（Ｓ／Ａ）３Ａ、読み出し用センスアンプ（Ｓ／Ａ）３Ｂ、データデコーダ４を有している。また、メモリセルアレイ１の各ブロックＢ０〜Ｂｎ−１に対して共通にデータ線５が配置されている。

デコード回路２は、アドレスバス線６に接続され、コントローラ１０から供給されるアドレス信号に応じてワード線（行線）、ビット線（列線）を選択してメモリセルを選択する。

ベリファイ用センスアンプ３Ａ及び読み出し用センスアンプ３Ｂの入力端は、データ線５に接続される。ベリファイ用センスアンプ３Ａ及び読み出し用センスアンプ３Ｂは、メモリセルに例えば４値、２ビットのデータを記憶する場合に、３つの基準電流を生成するため、少なくとも１つの基準メモリセルを用いた基準電流生成回路を有している。これらセンスアンプ３Ａ、３Ｂは、基準電流生成回路から供給される基準電流と、選択されたメモリセルに流れる電流とを比較する。

ベリファイ用センスアンプ３Ａの出力端はデータバス線７に接続されている。ベリファイ用センスアンプ３Ａは、データの書き込み時、又は消去時に、メモリセルから読み出された信号を検出し、コントローラ１０に供給する。読み出し用センスアンプ３Ｂの出力端は、データデコーダ４に接続されている。データデコーダ４は、読み出し用センスアンプ３Ｂから供給された信号をデコードし、出力信号を生成する。データデコーダ４の出力端は、入出力部（Ｉ／Ｏ）１１に接続され、データの読み出し時にデータデコーダ４から出力された信号は、入出力部１１を介して外部に出力される。

アドレスバス線６及びデータバス線７は、コントローラ１０に接続されている。コントローラ１０には、入出力部１１、ＣＵＩ（Command User Interface）１２、ＲＯＭ１３、第１、第２の電圧生成回路８、９が接続されている。入出力部１１は、外部から供給されるコマンドＣＭＤをＣＵＩ１２に供給し、メモリセルの書き込みデータをコントローラ１０に供給する。さらに、入出力部１１は、読み出し用センスアンプ４から供給される読み出しデータを外部に出力する。

ＣＵＩ１２は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥなどの制御信号及びアドレス信号Ａｄｄを受け取り、これらを処理してコントローラ１０に供給する。ＲＯＭ１３には、コントローラ１０の動作を制御するための各種プログラムが格納されている。コントローラ１０は、コマンドＣＭＤ及びプログラムに応じてフラッシュメモリ全体の動作を制御する。すなわち、アドレス信号をアドレスバス線６に供給し、書き込みデータをデータバス線７に供給する。さらに、コントローラ１０は、データの書き込み時、ベリファイ時、読み出し時、及び消去時に第１、第２の電圧生成回路８、９を制御し、所定の電圧を生成させる。第１の電圧生成回路８は、データの書き込み時、ベリファイ時、及び読み出し時に、メモリセルの制御ゲートに供給される電圧、すなわち、ワード線電圧を生成する。このワード線電圧はデコード回路２内の行メインデコーダ、行プリデコーダを介してワード線に供給される。また、第２の電圧生成回路９は、データの書き込み時にメモリセルのドレインに供給されるドレイン電圧を生成する。このドレイン電圧はデコード回路２の列プリデコーダ、カラムゲートを介してメモリセルのドレインに供給される。

図３は、メモリセルアレイ１の構成を示している。ブロックＢ０〜Ｂｎ−１の配列の端部にワード線ＷＬを選択する行メインデコーダ７０１が配置され、各ブロックの間にブロックを選択する行サブデコーダ７０２が配置される。列デコーダは、各ブロックＢ０〜Ｂｎ−１のビット線ＢＬの端部に配置され、ビット線ＢＬを選択するカラムゲート７０４と列プリデコーダ７０３とから構成されている。カラムゲート７０４は、データ線５に接続されている。行メインデコーダ７０１及び列プリデコーダ７０３は、図２に示すデコード回路２に配置されている。

図４は、各ブロックＢ０〜Ｂｎ−１の構成を示している。図４に示すように、このフラッシュメモリは、例えばＮＯＲ型のフラッシュメモリであり、複数本ずつのビット線ＢＬとワード線ＷＬが交差して配設され、ビット線ＢＬとワード線ＷＬの交差部にメモリセルＭＣが配置される。メモリセルＭＣは、例えばＥＥＰＲＯＭセルにより構成されている。各列に配置されたメモリセルＭＣのドレインは対応するビット線ＢＬに接続され、各行に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬに接続され、ソースはそれぞれ共通ソース線に接続されている。

（比較例）
図５は、本発明者が提案した特願２００５−１１４７４７に係る出願に記載されているフラッシュメモリのセンスアンプ近傍の構成を抽出して示す回路図である。図５のセンスアンプはＩｒｅｆ直結方式のセンスアンプであり、センスアンプを用いて基準メモリセルの閾値電圧の調整を可能にしたものである。

Ｉｒｅｆ直結方式では、１つのセンスアンプに接続される基準メモリセルの数が増加する。このため、基準メモリセルの調整時間を短縮し、且つ閾値電圧のばらつきを圧縮する必要がある。

ところで、フラッシュメモリは、データの書き込み、消去において、メモリセルに対して印加電圧を複雑に制御する必要がある。このため、フラッシュメモリはコントローラを有し、このコントローラにより複雑な電圧制御を行なっている。このため、外部からフラッシュメモリにコマンドとデータのみを供給することにより、所要の書き込み又は消去動作が実行される。一般にこのような動作をオート実行と称している。

オート実行の際、データの書き込み、消去時に、センスアンプを用いて、選択された本体メモリセルに流れる電流が基準メモリセルに流れる電流と比較され、本体メモリセルの閾値電圧がベリファイされる。オート実行の場合、外部から制御する必要がないため、高速動作が可能となる。

図５の回路では、オート実行を基準メモリセルの閾値電圧の調整に適用することで調整時間の大幅な短縮を可能としている。

図５に示すように、ＮチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳと称す）ＮＭＯＳＮ１０と不揮発性トランジスタからなり閾値電圧が調整可能なメモリセル（本体メモリセル）ＭＣとの間にＮＭＯＳＮ２１が接続され、ＮＭＯＳＮ１１と不揮発性トランジスタからなり閾値電圧が調整可能な基準メモリセルＲＭＣとの間にＮＭＯＳ２２が接続されている。さらに、ＮＭＯＳＮ１０及びＮＭＯＳＮ２１の接続ノードと、ＮＭＯＳＮ２２及び基準メモリセルＲＭＣの接続ノードとの間にはＮＭＯＳＮ２３が接続されている。また、ＮＭＯＳＮ１１とＮ２２の接続ノードにはＮＭＯＳＮ２４の一端が接続され、このＮＭＯＳＮ２４の他端には定電流源２５が接続されている。

センスアンプＳＡ１０は２つの入力端を有し、この２つの入力端には２個のＰチャネルのＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｐ１０、Ｐ１１からなるカレントミラー型の負荷回路が接続されている。ＰＭＯＳＰ１０のソース、ドレイン間の電流通路は電源電圧Ｖｄｄが供給されるノードとセンスアンプＳＡ１０の信号入力側の入力端ＳＩＮとの間に接続されている。ＰＭＯＳＰ１１のソース、ドレイン間の電流通路は電源電圧Ｖｄｄが供給されるノードとセンスアンプＳＡ１０の基準側の入力端ＲＩＮとの間に接続されている。ＰＭＯＳＰ１１のゲートはＰＭＯＳＰ１０のゲートに共通に接続されるとともにドレインに接続されている。なお、ＮＭＯＳＮ１０の一端はセンスアンプＳＡ１０の一方の入力端ＳＩＮに接続され、ＮＭＯＳＮ１１の一端はセンスアンプＳＡ１０の他方の入力端ＲＩＮに接続されている。

ＮＭＯＳＮ２１、Ｎ２２のゲートには制御信号φが供給され、ＮＭＯＳＮ２３、Ｎ２４のゲートには反転された制御信号／φが供給される。制御信号φ、／φはコントローラ１０で生成されるものであり、通常動作時はハイレベルにされ、基準メモリセルＲＭＣの閾値電圧の調整時はローレベルにされる。また、基準メモリセルＲＭＣの閾値電圧の調整時、センスアンプＳＡ１０の出力信号は、コントローラ１０に供給される。なお、説明を簡単化するため、基準メモリセルは１つのみ示している。

図５中のＮＭＯＳＮ１０、ＮＭＯＳＮ１１は、閾値電圧が例えば０Ｖに設定されたトランジスタであり、それぞれのゲートにはＮＭＯＳＮ１０、ＮＭＯＳＮ１１をオンさせる一定のバイアス電圧が供給される。このＮＭＯＳＮ１０及びＮＭＯＳＮ１１を設けることで、電源電圧ＶｄｄがメモリセルＭＣ及び基準メモリセルＲＭＣに印加されることを避けることができる。

上記構成において、外部より基準メモリセルＲＭＣを調整するためのコマンド及び閾値電圧を設定するためのデータがＩ／Ｏ１１を介してコントローラ１０に供給されると、コントローラ１０は、調整モードに設定される。すると、コントローラ１０は制御信号φをローレベルに設定し、制御信号／φをハイレベルに設定する。このとき、ＮＭＯＳＮ２１、Ｎ２２がオフし、ＮＭＯＳＮ２３、Ｎ２４がオンする。この状態において、基準メモリセルＲＭＣがデータに応じて書き込まれる。この書き込み動作は、メモリセルＭＣに対する書き込み動作と同様である。次いで、センスアンプＳＡ１０により、基準メモリセルＲＭＣに流れる電流と定電流源２５に流れる電流とが比較される。センスアンプＳＡ１０の出力信号はコントローラ１０に供給され、基準メモリセルＲＭＣの閾値電圧がベリファイされる。この結果、所要の閾値電圧に達していない場合、追加書き込みが実行される。このような調整動作が、所定の閾値電圧に達するまで繰り返される。そして、このような動作がセンスアンプＳＡ１０に接続された基準メモリセルの全てについて実行される。

ところで、カレントミラー型の負荷回路を構成する２個のＰＭＯＳＰ１０、Ｐ１１では、閾値電圧のばらつきを抑制するために、レイアウト的、あるいはプロセス的に種々の工夫がなされている。しかながら、このような工夫がなされたとしても、実際の素子では閾値電圧にばらつきが発生する。

図６は、基準メモリセルＲＭＣの閾値電圧のベリファイ時における図５の等価回路を示している。ＮＭＯＳＮ１０及びＮＭＯＳＮ１１のゲートには一定バイアス電圧Ｖｂｉａｓが供給されている。

図７は、図６の等価回路において、２個のＰＭＯＳＰ１０、Ｐ１１の閾値電圧にばらつきが無い理想状態におけるＰＭＯＳＰ１０、ＰＭＯＳＰ１１及びＮＭＯＳＮ１１の電圧−電流特性と、基準メモリセルＲＭＣ及び定電流源２５に流れる電流ＩＲＭＣ、Ｉｒｅｆの変化を示している。なお、図７中、ＶｔｈｐはＰＭＯＳＰ１０、Ｐ１１の閾値電圧（負電圧）の絶対値を表している。

ベリファイ動作時は、基準メモリセルＲＭＣに接続されたワード線ＷＬの電位を変化させて基準メモリセルＲＭＣの閾値電圧がベリファイされる。つまり、ベリファイ動作時のデータ書込み後に、基準メモリセルＲＭＣに流れる電流ＩＲＭＣが定電流源２５に流れる電流Ｉｒｅｆと比較される。そして、ＩＲＭＣ及びＩｒｅｆの値が等しくなったときに、センスアンプＳＡ１０の一対の入力端ＳＩＮ、ＲＩＮの電圧ＶＳＩＮ、ＶＲＩＮの値が一致し、センスアンプＳＡ１０の出力が反転し、調整が終わったことが検知される。

図８は、図６の等価回路において、２個のＰＭＯＳＰ１０、Ｐ１１の閾値電圧にばらつきが発生し、例えばＰＭＯＳＰ１１に比べてＰＭＯＳＰ１０の閾値電圧の絶対値が低くなった場合、つまりＰＭＯＳＰ１０の閾値が浅くなった場合におけるＰＭＯＳＰ１０、ＰＭＯＳＰ１１及びＮＭＯＳＮ１１の電圧−電流特性と、基準メモリセルＲＭＣ及び定電流源２５に流れる電流ＩＲＭＣ、Ｉｒｅｆの変化を示している。

ＰＭＯＳＰ１０の閾値が浅くなると、ＰＭＯＳＰ１１に比べてＰＭＯＳＰ１０により多くの電流が流れるため、ＩＲＭＣがＩｒｅｆよりも大きい状態のときに、センスアンプＳＡ１０の一対の入力端ＳＩＮ、ＲＩＮの電圧ＶＳＩＮ、ＶＲＩＮの値が一致し、センスアンプＳＡ１０の出力が反転し、調整が終わったことが検知される。

図５の回路において、メモリセルＭＣの閾値電圧を調整する際はＮＭＯＳＮ２１、Ｎ２２がオンする。

図９は、メモリセルＭＣの閾値電圧のベリファイ時における図５の等価回路を示し、図１０は同ベリファイ時におけるＰＭＯＳＰ１０、ＰＭＯＳＰ１１及びＮＭＯＳＮ１１の電圧−電流特性と、基準メモリセルＲＭＣ及びメモリセルＭＣに流れる電流ＩＲＭＣ、ＩＭＣの変化を示している。なお、図１０では、基準メモリセルの閾値電圧のベリファイ時に、定電流源２５に流れる電流Ｉｒｅｆも合わせて示している。

ＰＭＯＳＰ１１に比べてＰＭＯＳＰ１０の閾値が浅いので、メモリセルＭＣの閾値電圧のベリファイ時にも、ＰＭＯＳＰ１１と比べてＰＭＯＳＰ１０により多くの電流が流れ、ＩＭＣがＩＲＭＣよりも大きい状態のときに、センスアンプＳＡ１０の一対の入力端ＳＩＮ、ＲＩＮの電圧ＶＳＩＮ、ＶＲＩＮの値が一致し、センスアンプＳＡ１０の出力が反転し、調整が終わったことが検知される。

つまり、カレントミラー型の負荷回路を構成する２個のＰＭＯＳＰ１０、Ｐ１１に閾値電圧のばらつきが発生し、ＰＭＯＳＰ１０の閾値が浅くなると、基準メモリセルＲＭＣの閾値電圧の調整時では、定電流源２５に流れる電流Ｉｒｅｆに対して基準メモリセルＲＭＣに流れる電流ＩＲＭＣが多い状態で調整が行われ、さらにメモリセルＭＣの閾値電圧の調整時では、基準メモリセルＲＭＣに流れる電流ＩＲＭＣに対してメモリセルＭＣに流れる電流ＩＭＣが多い状態で調整が行われる。

上記とは逆に、ＰＭＯＳＰ１０の閾値が深くなると、基準メモリセルＲＭＣの閾値電圧の調整時では、定電流源２５に流れる電流Ｉｒｅｆに対して基準メモリセルＲＭＣに流れる電流ＩＲＭＣが少ない状態で調整が行われ、さらにメモリセルＭＣの閾値電圧の調整時では、基準メモリセルＲＭＣに流れる電流ＩＲＭＣに対してメモリセルＭＣに流れる電流ＩＭＣが少ない状態で調整が行われる。

つまり、基準メモリセルの閾値電圧を定電流源の電流Ｉｒｅｆに基いて調整する際に、カレントミラー型の負荷回路を構成する２個のＰＭＯＳに閾値電圧のばらつきに起因して基準メモリセルの閾値電圧にばらつきが発生する。また、そのばらついた基準メモリセルの閾値電圧に基いてメモリセルの閾値電圧を調整すると、メモリセルの閾値電圧のばらつきが非常に大きくなる。

負荷回路を構成する２個のＰＭＯＳに発生する閾値電圧のばらつきはセンスアンプ毎に異なるため、例えば最小消去単位であるブロック消去を行う際は、ＰＭＯＳＰ１０の閾値が浅いカレントミラー型の負荷回路が接続されているセンスアンプでベリファイがパスするまで消去動作が実行され、過消去メモリセルの書き戻しを行う際は、ＰＭＯＳＰ１０の閾値が深いカレントミラー型の負荷回路が接続されているセンスアンプでベリファイがパスするまで書込み動作が実行される。

つまり、２個のＰＭＯＳに発生する閾値電圧のばらつきの影響を消去側で２回、書き戻し側で２回の合計４回受けるので、その分、消去後の閾値電圧の分布幅が狭くなり、消去時間が延びてしまう。

なお、上記したように、基準メモリセルの閾値電圧の調整の際に、センスアンプの一対の入力端に接続されているカレントミラー型の負荷回路を接続する構成する２個のＰＭＯＳの閾値電圧のばらつきに応じて基準メモリセルの閾値電圧がばらつく問題は、センスアンプの内部に２個のＰＭＯＳからなるカレントミラー型の負荷回路を設けた場合でも同様に発生する。

（第１の実施の形態）
第１の実施の形態に係るフラッシュメモリは、比較例で説明したカレントミラー型の負荷回路を構成する２個のＰＭＯＳの閾値電圧のばらつきに起因する基準メモリセルの閾値電圧のばらつきを抑制して、メモリセルの閾値電圧のばらつきを抑制するようにしたものである。図１は、本発明の第１の実施の形態に係るフラッシュメモリのセンスアンプ近傍の構成を抽出して示す回路図である。なお、図５に示す回路と対応する個所には同じ符号を付してその説明は省略し、図５と異なる個所のみを以下に説明する。

図１に示すように、基準メモリセルＲＭＣはＮＭＯＳＮ１１に直接接続されている。また、ゲートに制御信号／φが供給されるＮＭＯＳ２３は、ＮＭＯＳＮ１０及びＮＭＯＳＮ２１の接続ノードと定電流源２５との間に接続されている。

さらに、センスアンプＳＡ１０の出力端とコントローラ１０との間には、制御信号／φがハイレベルのときに動作するクロックドインバータ３１と、インバータ３２及び制御信号φがハイレベルのときに動作するクロックドインバータ３３からなる直列回路とが並列に接続されている。

基準メモリセルＲＭＣの閾値電圧の調整時は、コントローラ１０で生成される制御信号φ、／φに基いて、ＮＭＯＳＮ２３がオンし、ＮＭＯＳＮ２１がオフする。メモリセルＭＣの閾値電圧の調整時は、コントローラ１０で生成される制御信号φ、／φに基いて、ＮＭＯＳＮ２３がオフし、ＮＭＯＳＮ２１がオンする。

つまり、図１に示す回路は、閾値電圧が調整可能な不揮発性トランジスタからなるメモリセルＭＣと、閾値電圧が調整可能な不揮発性トランジスタからなる基準メモリセルＲＭＣと、第１、第２の入力端（ＲＩＮ，ＳＩＮ）を有し、第１の入力端（ＲＩＮ）に基準メモリセルＲＭＣが接続されたセンスアンプＳＡ１０と、センスアンプの第１、第２の入力端に接続されたカレントミラー型の負荷回路と、センスアンプＳＡ１０の第２の入力端（ＳＩＮ）に一端が接続された第１のトランジスタＮ２３と、第１のトランジスタＮ２３の他端に接続された基準電流源２５と、センスアンプの第２の入力端（ＳＩＮ）に一端が接続され、他端に選択されたメモリセルＭＣが接続される第２のトランジスタＮ２１を具備し、基準メモリセルＲＭＣの閾値電圧の調整時は、第１のトランジスタＮ２３をオン、第２のトランジスタＮ２１をオフとし、メモリセルＭＣに対する書込み／消去のベリファイ時におけるメモリセルの閾値電圧の調整時は、第１のトランジスタＮ２３をオフ、第２のトランジスタＮ２１をオンとする不揮発性半導体記憶装置である。

上記構成において、外部より基準メモリセルＲＭＣを調整するためのコマンド及び閾値電圧を設定するためのデータがＩ／Ｏ１１を介してコントローラ１０に供給されると、コントローラ１０は、調整モードに設定される。すると、コントローラ１０は制御信号φをローレベルに反転させ、制御信号／φをハイレベルに反転させる。このとき、ＮＭＯＳＮ２１がオフし、ＮＭＯＳＮ２３がオンする。この状態において、基準メモリセルＲＭＣがデータに応じて書き込まれる。次いで、センスアンプＳＡ１０により、基準メモリセルＲＭＣに流れる電流と定電流源２５に流れる電流とが比較される。センスアンプＳＡ１０の出力信号はコントローラ１０に供給され、基準メモリセルＲＭＣの閾値電圧がベリファイされる。この結果、所要の閾値電圧に達していない場合、追加書き込みが実行される。このような調整動作が、所定の閾値電圧に達するまで繰り返される。そして、このような動作がセンスアンプＳＡ１０に接続された基準メモリセルの全てについて実行される。

図１１は、基準メモリセルＲＭＣの閾値電圧のベリファイ時における図１の等価回路を示している。ＮＭＯＳＮ１０及びＮＭＯＳＮ１１のゲートには一定バイアス電圧Ｖｂｉａｓが供給されている。

ベリファイ動作時は、基準メモリセルＲＭＣに接続されたワード線ＷＬの電位を変化させて基準メモリセルＲＭＣの閾値電圧がベリファイされる。つまり、ベリファイ動作時のデータ書込み後に、基準メモリセルＲＭＣに流れる電流ＩＲＭＣが定電流源２５に流れる電流Ｉｒｅｆと比較される。そして、ＩＲＭＣ及びＩｒｅｆの値が等しくなったときに、センスアンプＳＡ１０の一対の入力端ＳＩＮ、ＲＩＮの電圧ＶＳＩＮ、ＶＲＩＮの値が一致し、センスアンプＳＡ１０の出力が反転し、調整が終わったことが検知される。

図１２は、図１１の等価回路において、２個のＰＭＯＳＰ１０、Ｐ１１の閾値電圧にばらつきが発生し、例えばＰＭＯＳＰ１１に比べてＰＭＯＳＰ１０の閾値電圧の絶対値が低くなった場合、つまりＰＭＯＳＰ１０の閾値が浅くなった場合におけるＰＭＯＳＰ１０、ＰＭＯＳＰ１１及びＮＭＯＳＮ１１の電圧−電流特性と、基準メモリセルＲＭＣ及び定電流源２５に流れる電流ＩＲＭＣ、Ｉｒｅｆの変化を示している。

ＰＭＯＳＰ１０の閾値が浅くなると、ＰＭＯＳＰ１１に比べてＰＭＯＳＰ１０により多くの電流が流れるため、ＩＲＭＣがＩｒｅｆに対して、ＰＭＯＳＰ１０、Ｐ１１の閾値電圧のばらつきの分だけ小さくなった状態のときに、センスアンプＳＡ１０の一対の入力端ＳＩＮ、ＲＩＮの電圧ＶＳＩＮ、ＶＲＩＮの値が一致し、センスアンプＳＡ１０の出力が反転し、調整が終わったことが検知される。

次に、メモリセルＭＣの閾値電圧を調整するために、図１中のＮＭＯＳＮ２１がオンし、Ｎ２３がオフする。

図１３は、メモリセルＭＣの閾値電圧のベリファイ時における図１の等価回路を示し、図１４は同ベリファイ時におけるＰＭＯＳＰ１０、ＰＭＯＳＰ１１及びＮＭＯＳＮ１１の電圧−電流特性と、基準メモリセルＲＭＣ及びメモリセルＭＣに流れる電流ＩＲＭＣ、ＩＭＣの変化を示している。なお、図１４では、基準メモリセルＲＭＣの閾値電圧の調整時に、定電流源２５に流れる電流Ｉｒｅｆも合わせて示している。

ＰＭＯＳＰ１１に比べてＰＭＯＳＰ１０の閾値が浅いので、メモリセルＭＣの閾値電圧のベリファイ時には、ＰＭＯＳＰ１１と比べてＰＭＯＳＰ１０により多くの電流が流れ、ＩＭＣがＩＲＭＣよりも大きい状態のときに、センスアンプＳＡ１０の一対の入力端ＳＩＮ、ＲＩＮの電圧ＶＳＩＮ、ＶＲＩＮの値が一致し、センスアンプＳＡ１０の出力が反転し、調整が終わったことが検知される。

つまり、カレントミラー型の負荷回路を構成する２個のＰＭＯＳＰ１０、Ｐ１１に閾値電圧のばらつきが発生し、ＰＭＯＳＰ１０の閾値が浅くなると、基準メモリセルＲＭＣの閾値電圧の調整時では、定電流源２５に流れる電流Ｉｒｅｆに対して基準メモリセルＲＭＣに流れる電流ＩＲＭＣが少ない状態で調整が行われ、メモリセルＭＣの閾値電圧の調整時では、基準メモリセルＲＭＣに流れる電流ＩＲＭＣに対してメモリセルＭＣに流れる電流ＩＭＣが多い状態で調整が行われる。

上記とは逆に、ＰＭＯＳＰ１０の閾値が深くなると、基準メモリセルＲＭＣの閾値電圧の調整時では、定電流源２５に流れる電流Ｉｒｅｆに対して基準メモリセルＲＭＣに流れる電流ＩＲＭＣが多い状態で調整が行われ、さらにメモリセルＭＣの閾値電圧の調整時では、基準メモリセルＲＭＣに流れる電流ＩＲＭＣに対してメモリセルＭＣに流れる電流ＩＭＣが少ない状態で調整が行われる。

つまり、基準メモリセルＲＭＣの閾値電圧を調整する際に、カレントミラー型の負荷回路を構成する２個のＰＭＯＳに閾値電圧のばらつきに応じた分だけ、電流Ｉｒｅｆに対して基準メモリセルＲＭＣに流れる電流ＩＲＭＣとの間に電流差が出るように基準メモリセルＲＭＣの閾値電圧が調整される。

そして、メモリセルＭＣの閾値電圧を調整する際は、カレントミラー型の負荷回路を構成する２個のＰＭＯＳに閾値電圧のばらつきに応じた分で、かつ上記電流差を打ち消す方向で、ＩＲＭＣに対してメモリセルＭＣに流れる電流ＩＭＣとの間に電流差が出るようにメモリセルＭＣの閾値電圧が調整される。

この結果、メモリセルＭＣに流れる電流ＩＭＣが定電流源２５に流れる電流Ｉｒｅｆと一致するようにメモリセルＭＣの閾値電圧の調整が行われ、センスアンプ毎に自己整合的にＰＭＯＳＰ１０、Ｐ１１の閾値電圧のばらつきに基くメモリセルＭＣの閾値電圧が補正される。

なお、基準メモリセルＲＭＣの閾値電圧を調整する際、センスアンプＳＡ１０に対する基準メモリセルＲＭＣ及び定電流源２５の接続関係が図５の場合とは逆になり、センスアンプの出力期待値が図５の場合とは反対レベルとなる。このため、図１の回路では、基準メモリセルＲＭＣの閾値電圧を調整する際は、クロックドインバータ３１を動作させて、センスアンプＳＡ１０の出力を反転した状態でコントローラ１０に供給するようにしている。メモリセルＭＣの閾値電圧を調整する際は、センスアンプＳＡ１０に対する基準メモリセルＲＭＣ及びメモリセルＭＣの接続関係が図５の場合と同じになるので、この場合にはクロックドインバータ３３を動作させて、センスアンプＳＡ１０の出力を２回反転させてコントローラ１０に供給するようにしている。

このように第１の実施の形態によれば、フラッシュメモリのオート実行を基準メモリセルの調整に適用している。このため、基準メモリセルの閾値電圧を調整に要する時間を大幅に短縮することが可能である。したがって、Ｉｒｅｆ直結方式のセンスアンプを多値のフラッシュメモリに適用する場合において、基準メモリセルの数が増加した場合においても、基準メモリセルの調整時間を大幅に短縮できる。

さらに、第１の実施形態によれば、メモリセルのデータを検出するセンスアンプを、基準メモリセルの閾値電圧の調整に利用することができる。このため、基準メモリセルの閾値電圧を調整するための専用のセンスアンプを設ける必要がない。したがって、エリアペナルティを抑制できる。

しかも、第１の実施形態によれば、カレントミラー型の負荷回路を構成する一対のトランジスタの閾値電圧にばらつきが発生しても、この閾値電圧のばらつきに起因する基準メモリセル及びメモリセルの閾値電圧のばらつきを、センスアンプ毎に自己整合的に補正することが可能である。

図１５は、図１中に示す定電流源２５の具体的な構成例を示している。定電流源２５は、異なる抵抗値を有する抵抗Ｒ１、Ｒ２、Ｒ３と、これら抵抗Ｒ１、Ｒ２、Ｒ３を選択するＮＭＯＳＮ２５、Ｎ２６、Ｎ２７により構成されている。これらＮＭＯＳＮ２５、Ｎ２６、Ｎ２７のゲートには、信号φ１、φ２、φ３が供給されている。抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値は、基準メモリセルＲＭＣに設定する閾値電圧、換言すると、基準メモリセルＲＭＣに流す電流値に応じて設定される。

このような構成において、基準メモリセルＲＭＣに設定する閾値電圧に応じて信号φ１、φ２、φ３のいずれか１つがハイレベルとされ、対応するＮＭＯＳＮ２５、Ｎ２６、Ｎ２７の１つがオンとされる。この状態において、基準メモリセルＲＭＣに流れる電流と選択された抵抗に流れる電流とがセンスアンプＳＡ１０により検出される。この検出出力信号に応じて追加書き込みが制御され、基準メモリセルＲＭＣに所定の閾値電圧が設定される。なお、本例ではＮＭＯＳＮ２５、Ｎ２６、Ｎ２７それぞれに対してＮＭＯＳＮ２３が直列に接続される場合を示しているが、ＮＭＯＳＮ２３を省略し、ＮＭＯＳＮ２３の機能をＮＭＯＳＮ２５、Ｎ２６、Ｎ２７それぞれに持たせるようにしてもよい。具体的には、制御信号φと、制御信号φ１，φ２，φ３それぞれの論理を取った信号をＮＭＯＳＮ２５、Ｎ２６、Ｎ２７のゲートに供給すればよい。

なお、第１の実施形態では、センスアンプの一対の入力端に２個のＰＭＯＳからなるカレントミラー型の負荷回路を接続する場合を説明したが、センスアンプの内部に２個のＰＭＯＳからなるカレントミラー型の負荷回路を設けた場合にも適用することができる。

（第２の実施形態）
図１６は、第２の実施形態を示すものであり、図１５と同一部分には同一符号を付す。

フラッシュメモリは複数のセンスアンプを有している。このため、図１５に示すように、センスアンプ毎に複数の抵抗を設けるとエリアペナルティが非常に大きくなる。そこで、第２の実施形態は、フラッシュメモリ内の１箇所に基準電流生成回路２２を設け、この基準電流生成回路２２から各センスアンプに基準電流を供給する。

図１６に示すように、基準電流生成回路２２は、複数の抵抗Ｒ１、Ｒ２、Ｒ３と、これら抵抗Ｒ１、Ｒ２、Ｒ３を選択するＮＭＯＳＮ２５、Ｎ２６、Ｎ２７、及びＰＭＯＳＰ３０、Ｐ３１により構成されたカレントミラー回路、及びＮＭＯＳＮ３１により構成されている。基準電流生成回路２２により生成された各基準メモリセルに流れる基準電流に相当する電流は、ＮＭＯＳＮ３１とＰＭＯＳＰ３０の接続ノードから出力される。この電流は、ＮＭＯＳＮ３２のゲートに供給される。このＮＭＯＳＮ３２はＮＭＯＳＮ２３を介してセンスアンプＳＡ１０に接続されている。この場合、ＮＭＯＳＮ３２は定電流源として動作する。

上記構成において、テストコマンドに応じて、基準メモリセルＲＭＣの閾値電圧調整モードになると、制御信号φがローレベルとなり、制御信号／φがハイレベルとなる。このため、センスアンプＳＡ１０の信号入力側の入力端ＳＩＮには、ＮＭＯＳＮ２３を介してＮＭＯＳＮ３２が接続される。基準側の入力端ＲＩＮには基準メモリセルＲＭＣが接続されている。

また、基準メモリセルＲＭＣに設定する閾値電圧に応じてＮＭＯＳＮ２５、Ｎ２６、Ｎ２７のいずれか１つがオンとされ、抵抗Ｒ１、Ｒ２、Ｒ３のいずれか１つが選択される。この状態において、基準メモリセルＲＭＣに書き込みが行なわれ、基準メモリセルＲＭＣに流れる電流と、選択された抵抗に流れる電流とがセンスアンプＳＡ１０により検出される。この動作が、基準メモリセルＲＭＣに流れる電流と、選択された抵抗に流れる電流とが等しくなるまで繰り返される。

第２の実施形態によれば、フラッシュメモリに対して１つの基準電流生成回路２２を設け、この基準電流生成回路２２により生成された電流を各センスアンプに供給している。このため、センスアンプ毎に複数の抵抗を接続する場合に比べて、格段にエリアペナルティを抑制することができる。

なお、カレントミラー方式を用いた基準電流生成回路２２は、温度や電圧のばらつきにより、電流マージンが変化することがある。しかし、基準メモリセルＲＭＣの調整はテスト工程において実行するため、温度や電圧のばらつきを管理することが可能であり、電流マージンを確保することが可能である。

（第３の実施形態）
上記第２の実施形態において、十分高精度に設定された抵抗を使用したとしても、各抵抗値にばらつきが生じる。このため、抵抗により必ずしも所望の電流値が発生するとは限らない。

図１７は、図１６に示すセンスアンプＳＡ１０に供給する電圧と、基準電流の関係を示している。

図１５に示す回路において、電源電圧Ｖｄｄが供給されるノードと、抵抗Ｒ１、Ｒ２、Ｒ３の間には、ゲートにバイアス電圧Ｖｂｉａｓが供給されたＮＭＯＳＮ１０が接続されている。このため、電源電圧Ｖｄｄを制御しても、抵抗Ｒ１、Ｒ２、Ｒ３に印加される電圧ＶＤは、バイアス電圧Ｖｂｉａｓがゲートに供給されたＮＭＯＳにより決まってしまう。したがって、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値がずれている場合に、外部から基準電流を調整することは困難である。

そこで、第３の実施形態は、図１８に示すように、基準電流発生回路２２の電源電圧を、センスアンプＳＡ１０を含む周辺回路で使用する電源電圧Ｖｄｄと分離されたＶｄｄｅｘとする。

上記構成において、基準電流発生回路２２に流れている電流を測定し、仮に抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値のばらつきに起因して基準電流値がずれている場合、電源電圧Ｖｄｄｅｘを外部から制御する。このような構成とすることにより、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値のばらつきが生じている場合においても、基準電流値を所望の電流値に設定することができる。

図１９は、第３の実施形態の変形例を示すものであり、図１８と同一部分には同一符号を付している。

この変形例は、電源電圧Ｖｄｄｅｘをテスト信号供給用のテストパッド４１、４２から供給する場合を示している。また、ＮＭＯＳＮ２３とＮ３２の接続ノードはテストパッド４３に接続されている。

この構成によれば、基準メモリセルＲＭＣの調整時に、テストパッド４３に接続された制御回路４４により、選択された抵抗に電源電圧Ｖｄｄｅｘに応じて、どの程度の電流が流れているかを外部からモニタすることができる。制御回路４４は、モニタした電流値に応じて電源電圧Ｖｄｄｅｘを制御する。したがって、抵抗値にばらつきが有る場合においても、高精度に基準メモリセルＲＭＣの閾値電圧を制御することができる。

また、電源電圧Ｖｄｄｅｘをテストパッド４１、４２から供給することにより、パッドの数を削減することができる。

なお、本発明は、上記第１乃至第３の実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

第１の実施形態に係るフラッシュメモリの一部の構成を示す回路図。 第１の実施形態に適用される多値データを記憶するフラッシュメモリを示す概略構成図。 図２に示すメモリセルアレイを示す構成図。 図２に示す各ブロックの構成を示す回路図。 比較例に係るフラッシュメモリの一部の構成を示す回路図。 基準メモリセルの閾値電圧調整時における図５の等価回路図。 図６の等価回路において２個のＰＭＯＳの閾値電圧にばらつきが無い理想状態におけるＰＭＯＳ及びＮＭＯＳの電圧−電流特性と基準メモリセル及び定電流源に流れる電流の変化を示す特性図。 図６の等価回路において２個のＰＭＯＳの閾値電圧にばらつきが発生した状態におけるＰＭＯＳ及びＮＭＯＳの電圧−電流特性と基準メモリセル及び定電流源に流れる電流の変化を示す特性図。 メモリセルの閾値電圧調整時における図５の等価回路図。 図６の等価回路において２個のＰＭＯＳの閾値電圧にばらつきが発生した状態におけるＰＭＯＳ及びＮＭＯＳの電圧−電流特性とメモリセル及び基準メモリセルに流れる電流の変化を示す特性図。 基準メモリセルの閾値電圧調整時における図１の等価回路図。 図１１の等価回路において２個のＰＭＯＳの閾値電圧にばらつきが発生した状態におけるＰＭＯＳ及びＮＭＯＳの電圧−電流特性と基準メモリセル及び定電流源に流れる電流の変化を示す特性図。 メモリセルの閾値電圧調整時における図１の等価回路図。 図１３の等価回路において２個のＰＭＯＳの閾値電圧にばらつきが発生した状態におけるＰＭＯＳ及びＮＭＯＳの電圧−電流特性とメモリセル及び基準メモリセルに流れる電流の変化を示す特性図。 図１中の定電流源を具体化した回路図。 第２の実施形態に係るフラッシュメモリの一部の構成を示す回路図。 図１６に示すセンスアンプに供給する電圧と基準電流の関係を示す特性図。 第３の実施形態に係るフラッシュメモリの一部の構成を示す回路図。 第３の実施形態の変形例に係るフラッシュメモリの一部の構成を示す回路図。

符号の説明

１…メモリセルアレイ、８…第１の電圧生成回路、１０…コントローラ、ＳＡ１−ＳＡ３，ＳＡ１０…センスアンプ、ＭＣ…メモリセル、ＲＭＣ…基準メモリセル、ＣＭＣ１−ＣＭＣ３…カレントミラー回路、ＤＦＡ１−ＤＦＡ３…差動増幅器、２２、２２Ａ、２２Ｂ…基準電流生成回路、Ｒ１−Ｒ３…抵抗、４１、４２、４３…テストパッド、４４…制御回路。

Claims (5)

1. 閾値電圧が調整可能な不揮発性トランジスタからなる本体メモリセルと、
   閾値電圧が調整可能な不揮発性トランジスタからなる基準メモリセルと、
   第１、第２の入力端を有し、第１の入力端に前記基準メモリセルが接続されたセンスアンプと、
   前記センスアンプの前記第１、第２の入力端に接続されたカレントミラー型の負荷回路と、
   前記センスアンプの前記第２の入力端に一端が接続された第１のトランジスタと、
   前記第１のトランジスタの他端に接続された基準電流源と、
   前記センスアンプの前記第２の入力端に一端が接続され、他端に選択された前記本体メモリセルが接続される第２のトランジスタを具備し、
   前記基準メモリセルの閾値電圧の調整時は、前記第１のトランジスタをオン、前記第２のトランジスタをオフとし、前記本体メモリセルに対する書込み／消去のベリファイ時における本体メモリセルの閾値電圧の調整時は、前記第１のトランジスタをオフ、前記第２のトランジスタをオンとすることを特徴とする不揮発性半導体記憶装置。
2. 閾値電圧が調整可能な不揮発性トランジスタからなる本体メモリセルと、
   閾値電圧が調整可能な不揮発性トランジスタからなる基準メモリセルと、
   第１、第２の入力端を有し、第１の入力端に前記基準メモリセルが接続され、カレントミラー型の負荷回路を有するセンスアンプと、
   前記センスアンプの前記第２の入力端に一端が接続された第１のトランジスタと、
   前記第１のトランジスタの他端に接続された基準電流源と、
   前記センスアンプの前記第２の入力端に一端が接続され、他端に選択された前記本体メモリセルが接続される第２のトランジスタを具備し、
   前記基準メモリセルの閾値電圧の調整時は、前記第１のトランジスタをオン、前記第２のトランジスタをオフとし、前記本体メモリセルに対する書込み／消去のベリファイ時における本体メモリセルの閾値電圧の調整時は、前記第１のトランジスタをオフ、前記第２のトランジスタをオンとすることを特徴とする不揮発性半導体記憶装置。
3. 前記基準メモリセルの閾値電圧の調整時に、前記センスアンプの出力データを反転して出力する反転回路をさらに具備したことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
4. 前記基準電流源は、抵抗値が異なる複数の抵抗と、
   これら複数の抵抗の内から１つを選択する選択回路を含むことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
5. 前記センスアンプでセンスされたデータが供給され、このデータに応じて前記基準メモリセル及び本体メモリセルの閾値電圧の調整動作を制御する制御回路をさらに具備し、
   前記制御回路は、前記基準メモリセル及び前記本体メモリセルの閾値電圧の調整時及び前記本体メモリセルのデータ読み出し時に、前記第１及び第２のトランジスタのオン／オフ動作を制御することを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。

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