JP2007042193A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】基準メモリセルの閾値電圧の調整時間を短縮することが困難であった。
【解決手段】メモリセルMCと、基準メモリセルRMCと、センスアンプSA10と、センスアンプに接続されたカレントミラー型の負荷回路と、センスアンプの第2の入力端に一端が接続された第1のトランジスタN23と、第1のトランジスタの他端に接続された基準電流源25と、センスアンプの第2の入力端に一端が接続され、他端に選択されたメモリセルMCが接続される第2のトランジスタN21を具備し、基準メモリセルの閾値電圧の調整時は、第1のトランジスタをオン、第2のトランジスタをオフとし、メモリセルに対する書込み/消去のベリファイ時におけるメモリセルの閾値電圧の調整時は、第1のトランジスタをオフ、第2のトランジスタをオンとする。
【選択図】 図1
【解決手段】メモリセルMCと、基準メモリセルRMCと、センスアンプSA10と、センスアンプに接続されたカレントミラー型の負荷回路と、センスアンプの第2の入力端に一端が接続された第1のトランジスタN23と、第1のトランジスタの他端に接続された基準電流源25と、センスアンプの第2の入力端に一端が接続され、他端に選択されたメモリセルMCが接続される第2のトランジスタN21を具備し、基準メモリセルの閾値電圧の調整時は、第1のトランジスタをオン、第2のトランジスタをオフとし、メモリセルに対する書込み/消去のベリファイ時におけるメモリセルの閾値電圧の調整時は、第1のトランジスタをオフ、第2のトランジスタをオンとする。
【選択図】 図1
Description
本発明は、基準メモリセルと本体メモリセルのセル電流をセンスアンプで比較する不揮発性半導体記憶装置に係り、基準メモリセル及び本体メモリセルの閾値電圧の調整が行われる不揮発性半導体記憶装置に関する。
例えばEEPROMセルにより構成され、電気的に一括消去可能な不揮発性半導体記憶装置(以下、フラッシュメモリと称す)が種々開発されている。例えばNOR型のフラッシュメモリの読み出し及びベリファイ動作は、選択されたメモリセルと基準メモリセルに流れる電流をセンスアンプにより比較することにより実行される(例えば特許文献1、非特許文献1)。この方式は、電流比較型センス方式と呼ばれている。
電流比較型センス方式としては、基準電流Irefをセンスアンプの入力端に直接供給するIref直結方式と、基準電流Irefをカレントミラー回路を介してセンスアンプの入力端に供給するIrefミラー方式の2種類が知られている。
Iref直結方式では複数の基準メモリセルが使用される。各基準メモリセルの閾値電圧は一定ではなく、ばらつきを有している。基準メモリセルの閾値電圧がばらつくと、それに伴い、本体メモリセルの閾値電圧もばらつくという問題がある。
特開2004−103211号公報
B. Pathank et al., A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference
本発明は、基準メモリセルの閾値電圧のばらつきに起因する本体メモリセルの閾値電圧のばらつきが抑制できる不揮発性半導体記憶装置を提供しようとするものである。
本発明の不揮発性半導体記憶装置は、閾値電圧が調整可能な不揮発性トランジスタからなる本体メモリセルと、閾値電圧が調整可能な不揮発性トランジスタからなる基準メモリセルと、第1、第2の入力端を有し、第1の入力端に前記基準メモリセルが接続されたセンスアンプと、前記センスアンプの前記第1、第2の入力端に接続されたカレントミラー型の負荷回路と、前記センスアンプの前記第2の入力端に一端が接続された第1のトランジスタと、前記第1のトランジスタの他端に接続された基準電流源と、前記センスアンプの前記第2の入力端に一端が接続され、他端に選択された前記本体メモリセルが接続される第2のトランジスタを具備し、前記基準メモリセルの閾値電圧の調整時は、前記第1のトランジスタをオン、前記第2のトランジスタをオフとし、前記本体メモリセルに対する書込み/消去のベリファイ時における本体メモリセルの閾値電圧の調整時は、前記第1のトランジスタをオフ、前記第2のトランジスタをオンとすることを特徴とする。
本発明によれば、基準メモリセルの閾値電圧のばらつきに起因する本体メモリセルの閾値電圧のばらつきが抑制できる不揮発性半導体記憶装置を提供できる。
以下、本発明の実施の形態について、図面を参照して説明する。
先ず、図2、図3、図4を参照して、第1の実施形態に適用される多値データを記憶するフラッシュメモリの概略構成について説明する。図2に示すように、メモリセルアレイ(MCA)1は、n個のブロックB0〜Bn−1を有している。各ブロックB0〜Bn−1は、データ消去の最小単位である。メモリセルアレイ1は、メモリセルを選択するデコード回路2、ベリファイ用センスアンプ(S/A)3A、読み出し用センスアンプ(S/A)3B、データデコーダ4を有している。また、メモリセルアレイ1の各ブロックB0〜Bn−1に対して共通にデータ線5が配置されている。
デコード回路2は、アドレスバス線6に接続され、コントローラ10から供給されるアドレス信号に応じてワード線(行線)、ビット線(列線)を選択してメモリセルを選択する。
ベリファイ用センスアンプ3A及び読み出し用センスアンプ3Bの入力端は、データ線5に接続される。ベリファイ用センスアンプ3A及び読み出し用センスアンプ3Bは、メモリセルに例えば4値、2ビットのデータを記憶する場合に、3つの基準電流を生成するため、少なくとも1つの基準メモリセルを用いた基準電流生成回路を有している。これらセンスアンプ3A、3Bは、基準電流生成回路から供給される基準電流と、選択されたメモリセルに流れる電流とを比較する。
ベリファイ用センスアンプ3Aの出力端はデータバス線7に接続されている。ベリファイ用センスアンプ3Aは、データの書き込み時、又は消去時に、メモリセルから読み出された信号を検出し、コントローラ10に供給する。読み出し用センスアンプ3Bの出力端は、データデコーダ4に接続されている。データデコーダ4は、読み出し用センスアンプ3Bから供給された信号をデコードし、出力信号を生成する。データデコーダ4の出力端は、入出力部(I/O)11に接続され、データの読み出し時にデータデコーダ4から出力された信号は、入出力部11を介して外部に出力される。
アドレスバス線6及びデータバス線7は、コントローラ10に接続されている。コントローラ10には、入出力部11、CUI(Command User Interface)12、ROM13、第1、第2の電圧生成回路8、9が接続されている。入出力部11は、外部から供給されるコマンドCMDをCUI12に供給し、メモリセルの書き込みデータをコントローラ10に供給する。さらに、入出力部11は、読み出し用センスアンプ4から供給される読み出しデータを外部に出力する。
CUI12は、外部から入力されるチップイネーブル信号CE、ライトイネーブル信号WEなどの制御信号及びアドレス信号Addを受け取り、これらを処理してコントローラ10に供給する。ROM13には、コントローラ10の動作を制御するための各種プログラムが格納されている。コントローラ10は、コマンドCMD及びプログラムに応じてフラッシュメモリ全体の動作を制御する。すなわち、アドレス信号をアドレスバス線6に供給し、書き込みデータをデータバス線7に供給する。さらに、コントローラ10は、データの書き込み時、ベリファイ時、読み出し時、及び消去時に第1、第2の電圧生成回路8、9を制御し、所定の電圧を生成させる。第1の電圧生成回路8は、データの書き込み時、ベリファイ時、及び読み出し時に、メモリセルの制御ゲートに供給される電圧、すなわち、ワード線電圧を生成する。このワード線電圧はデコード回路2内の行メインデコーダ、行プリデコーダを介してワード線に供給される。また、第2の電圧生成回路9は、データの書き込み時にメモリセルのドレインに供給されるドレイン電圧を生成する。このドレイン電圧はデコード回路2の列プリデコーダ、カラムゲートを介してメモリセルのドレインに供給される。
図3は、メモリセルアレイ1の構成を示している。ブロックB0〜Bn−1の配列の端部にワード線WLを選択する行メインデコーダ701が配置され、各ブロックの間にブロックを選択する行サブデコーダ702が配置される。列デコーダは、各ブロックB0〜Bn−1のビット線BLの端部に配置され、ビット線BLを選択するカラムゲート704と列プリデコーダ703とから構成されている。カラムゲート704は、データ線5に接続されている。行メインデコーダ701及び列プリデコーダ703は、図2に示すデコード回路2に配置されている。
図4は、各ブロックB0〜Bn−1の構成を示している。図4に示すように、このフラッシュメモリは、例えばNOR型のフラッシュメモリであり、複数本ずつのビット線BLとワード線WLが交差して配設され、ビット線BLとワード線WLの交差部にメモリセルMCが配置される。メモリセルMCは、例えばEEPROMセルにより構成されている。各列に配置されたメモリセルMCのドレインは対応するビット線BLに接続され、各行に配置されたメモリセルMCの制御ゲートはワード線WLに接続され、ソースはそれぞれ共通ソース線に接続されている。
(比較例)
図5は、本発明者が提案した特願2005−114747に係る出願に記載されているフラッシュメモリのセンスアンプ近傍の構成を抽出して示す回路図である。図5のセンスアンプはIref直結方式のセンスアンプであり、センスアンプを用いて基準メモリセルの閾値電圧の調整を可能にしたものである。
図5は、本発明者が提案した特願2005−114747に係る出願に記載されているフラッシュメモリのセンスアンプ近傍の構成を抽出して示す回路図である。図5のセンスアンプはIref直結方式のセンスアンプであり、センスアンプを用いて基準メモリセルの閾値電圧の調整を可能にしたものである。
Iref直結方式では、1つのセンスアンプに接続される基準メモリセルの数が増加する。このため、基準メモリセルの調整時間を短縮し、且つ閾値電圧のばらつきを圧縮する必要がある。
ところで、フラッシュメモリは、データの書き込み、消去において、メモリセルに対して印加電圧を複雑に制御する必要がある。このため、フラッシュメモリはコントローラを有し、このコントローラにより複雑な電圧制御を行なっている。このため、外部からフラッシュメモリにコマンドとデータのみを供給することにより、所要の書き込み又は消去動作が実行される。一般にこのような動作をオート実行と称している。
オート実行の際、データの書き込み、消去時に、センスアンプを用いて、選択された本体メモリセルに流れる電流が基準メモリセルに流れる電流と比較され、本体メモリセルの閾値電圧がベリファイされる。オート実行の場合、外部から制御する必要がないため、高速動作が可能となる。
図5の回路では、オート実行を基準メモリセルの閾値電圧の調整に適用することで調整時間の大幅な短縮を可能としている。
図5に示すように、NチャネルのMOSトランジスタ(以下、NMOSと称す)NMOSN10と不揮発性トランジスタからなり閾値電圧が調整可能なメモリセル(本体メモリセル)MCとの間にNMOSN21が接続され、NMOSN11と不揮発性トランジスタからなり閾値電圧が調整可能な基準メモリセルRMCとの間にNMOS22が接続されている。さらに、NMOSN10及びNMOSN21の接続ノードと、NMOSN22及び基準メモリセルRMCの接続ノードとの間にはNMOSN23が接続されている。また、NMOSN11とN22の接続ノードにはNMOSN24の一端が接続され、このNMOSN24の他端には定電流源25が接続されている。
センスアンプSA10は2つの入力端を有し、この2つの入力端には2個のPチャネルのMOSトランジスタ(以下、PMOSと称す)P10、P11からなるカレントミラー型の負荷回路が接続されている。PMOSP10のソース、ドレイン間の電流通路は電源電圧Vddが供給されるノードとセンスアンプSA10の信号入力側の入力端SINとの間に接続されている。PMOSP11のソース、ドレイン間の電流通路は電源電圧Vddが供給されるノードとセンスアンプSA10の基準側の入力端RINとの間に接続されている。PMOSP11のゲートはPMOSP10のゲートに共通に接続されるとともにドレインに接続されている。なお、NMOSN10の一端はセンスアンプSA10の一方の入力端SINに接続され、NMOSN11の一端はセンスアンプSA10の他方の入力端RINに接続されている。
NMOSN21、N22のゲートには制御信号φが供給され、NMOSN23、N24のゲートには反転された制御信号/φが供給される。制御信号φ、/φはコントローラ10で生成されるものであり、通常動作時はハイレベルにされ、基準メモリセルRMCの閾値電圧の調整時はローレベルにされる。また、基準メモリセルRMCの閾値電圧の調整時、センスアンプSA10の出力信号は、コントローラ10に供給される。なお、説明を簡単化するため、基準メモリセルは1つのみ示している。
図5中のNMOSN10、NMOSN11は、閾値電圧が例えば0Vに設定されたトランジスタであり、それぞれのゲートにはNMOSN10、NMOSN11をオンさせる一定のバイアス電圧が供給される。このNMOSN10及びNMOSN11を設けることで、電源電圧VddがメモリセルMC及び基準メモリセルRMCに印加されることを避けることができる。
上記構成において、外部より基準メモリセルRMCを調整するためのコマンド及び閾値電圧を設定するためのデータがI/O11を介してコントローラ10に供給されると、コントローラ10は、調整モードに設定される。すると、コントローラ10は制御信号φをローレベルに設定し、制御信号/φをハイレベルに設定する。このとき、NMOSN21、N22がオフし、NMOSN23、N24がオンする。この状態において、基準メモリセルRMCがデータに応じて書き込まれる。この書き込み動作は、メモリセルMCに対する書き込み動作と同様である。次いで、センスアンプSA10により、基準メモリセルRMCに流れる電流と定電流源25に流れる電流とが比較される。センスアンプSA10の出力信号はコントローラ10に供給され、基準メモリセルRMCの閾値電圧がベリファイされる。この結果、所要の閾値電圧に達していない場合、追加書き込みが実行される。このような調整動作が、所定の閾値電圧に達するまで繰り返される。そして、このような動作がセンスアンプSA10に接続された基準メモリセルの全てについて実行される。
ところで、カレントミラー型の負荷回路を構成する2個のPMOSP10、P11では、閾値電圧のばらつきを抑制するために、レイアウト的、あるいはプロセス的に種々の工夫がなされている。しかながら、このような工夫がなされたとしても、実際の素子では閾値電圧にばらつきが発生する。
図6は、基準メモリセルRMCの閾値電圧のベリファイ時における図5の等価回路を示している。NMOSN10及びNMOSN11のゲートには一定バイアス電圧Vbiasが供給されている。
図7は、図6の等価回路において、2個のPMOSP10、P11の閾値電圧にばらつきが無い理想状態におけるPMOSP10、PMOSP11及びNMOSN11の電圧−電流特性と、基準メモリセルRMC及び定電流源25に流れる電流IRMC、Irefの変化を示している。なお、図7中、VthpはPMOSP10、P11の閾値電圧(負電圧)の絶対値を表している。
ベリファイ動作時は、基準メモリセルRMCに接続されたワード線WLの電位を変化させて基準メモリセルRMCの閾値電圧がベリファイされる。つまり、ベリファイ動作時のデータ書込み後に、基準メモリセルRMCに流れる電流IRMCが定電流源25に流れる電流Irefと比較される。そして、IRMC及びIrefの値が等しくなったときに、センスアンプSA10の一対の入力端SIN、RINの電圧VSIN、VRINの値が一致し、センスアンプSA10の出力が反転し、調整が終わったことが検知される。
図8は、図6の等価回路において、2個のPMOSP10、P11の閾値電圧にばらつきが発生し、例えばPMOSP11に比べてPMOSP10の閾値電圧の絶対値が低くなった場合、つまりPMOSP10の閾値が浅くなった場合におけるPMOSP10、PMOSP11及びNMOSN11の電圧−電流特性と、基準メモリセルRMC及び定電流源25に流れる電流IRMC、Irefの変化を示している。
PMOSP10の閾値が浅くなると、PMOSP11に比べてPMOSP10により多くの電流が流れるため、IRMCがIrefよりも大きい状態のときに、センスアンプSA10の一対の入力端SIN、RINの電圧VSIN、VRINの値が一致し、センスアンプSA10の出力が反転し、調整が終わったことが検知される。
図5の回路において、メモリセルMCの閾値電圧を調整する際はNMOSN21、N22がオンする。
図9は、メモリセルMCの閾値電圧のベリファイ時における図5の等価回路を示し、図10は同ベリファイ時におけるPMOSP10、PMOSP11及びNMOSN11の電圧−電流特性と、基準メモリセルRMC及びメモリセルMCに流れる電流IRMC、IMCの変化を示している。なお、図10では、基準メモリセルの閾値電圧のベリファイ時に、定電流源25に流れる電流Irefも合わせて示している。
PMOSP11に比べてPMOSP10の閾値が浅いので、メモリセルMCの閾値電圧のベリファイ時にも、PMOSP11と比べてPMOSP10により多くの電流が流れ、IMCがIRMCよりも大きい状態のときに、センスアンプSA10の一対の入力端SIN、RINの電圧VSIN、VRINの値が一致し、センスアンプSA10の出力が反転し、調整が終わったことが検知される。
つまり、カレントミラー型の負荷回路を構成する2個のPMOSP10、P11に閾値電圧のばらつきが発生し、PMOSP10の閾値が浅くなると、基準メモリセルRMCの閾値電圧の調整時では、定電流源25に流れる電流Irefに対して基準メモリセルRMCに流れる電流IRMCが多い状態で調整が行われ、さらにメモリセルMCの閾値電圧の調整時では、基準メモリセルRMCに流れる電流IRMCに対してメモリセルMCに流れる電流IMCが多い状態で調整が行われる。
上記とは逆に、PMOSP10の閾値が深くなると、基準メモリセルRMCの閾値電圧の調整時では、定電流源25に流れる電流Irefに対して基準メモリセルRMCに流れる電流IRMCが少ない状態で調整が行われ、さらにメモリセルMCの閾値電圧の調整時では、基準メモリセルRMCに流れる電流IRMCに対してメモリセルMCに流れる電流IMCが少ない状態で調整が行われる。
つまり、基準メモリセルの閾値電圧を定電流源の電流Irefに基いて調整する際に、カレントミラー型の負荷回路を構成する2個のPMOSに閾値電圧のばらつきに起因して基準メモリセルの閾値電圧にばらつきが発生する。また、そのばらついた基準メモリセルの閾値電圧に基いてメモリセルの閾値電圧を調整すると、メモリセルの閾値電圧のばらつきが非常に大きくなる。
負荷回路を構成する2個のPMOSに発生する閾値電圧のばらつきはセンスアンプ毎に異なるため、例えば最小消去単位であるブロック消去を行う際は、PMOSP10の閾値が浅いカレントミラー型の負荷回路が接続されているセンスアンプでベリファイがパスするまで消去動作が実行され、過消去メモリセルの書き戻しを行う際は、PMOSP10の閾値が深いカレントミラー型の負荷回路が接続されているセンスアンプでベリファイがパスするまで書込み動作が実行される。
つまり、2個のPMOSに発生する閾値電圧のばらつきの影響を消去側で2回、書き戻し側で2回の合計4回受けるので、その分、消去後の閾値電圧の分布幅が狭くなり、消去時間が延びてしまう。
なお、上記したように、基準メモリセルの閾値電圧の調整の際に、センスアンプの一対の入力端に接続されているカレントミラー型の負荷回路を接続する構成する2個のPMOSの閾値電圧のばらつきに応じて基準メモリセルの閾値電圧がばらつく問題は、センスアンプの内部に2個のPMOSからなるカレントミラー型の負荷回路を設けた場合でも同様に発生する。
(第1の実施の形態)
第1の実施の形態に係るフラッシュメモリは、比較例で説明したカレントミラー型の負荷回路を構成する2個のPMOSの閾値電圧のばらつきに起因する基準メモリセルの閾値電圧のばらつきを抑制して、メモリセルの閾値電圧のばらつきを抑制するようにしたものである。図1は、本発明の第1の実施の形態に係るフラッシュメモリのセンスアンプ近傍の構成を抽出して示す回路図である。なお、図5に示す回路と対応する個所には同じ符号を付してその説明は省略し、図5と異なる個所のみを以下に説明する。
第1の実施の形態に係るフラッシュメモリは、比較例で説明したカレントミラー型の負荷回路を構成する2個のPMOSの閾値電圧のばらつきに起因する基準メモリセルの閾値電圧のばらつきを抑制して、メモリセルの閾値電圧のばらつきを抑制するようにしたものである。図1は、本発明の第1の実施の形態に係るフラッシュメモリのセンスアンプ近傍の構成を抽出して示す回路図である。なお、図5に示す回路と対応する個所には同じ符号を付してその説明は省略し、図5と異なる個所のみを以下に説明する。
図1に示すように、基準メモリセルRMCはNMOSN11に直接接続されている。また、ゲートに制御信号/φが供給されるNMOS23は、NMOSN10及びNMOSN21の接続ノードと定電流源25との間に接続されている。
さらに、センスアンプSA10の出力端とコントローラ10との間には、制御信号/φがハイレベルのときに動作するクロックドインバータ31と、インバータ32及び制御信号φがハイレベルのときに動作するクロックドインバータ33からなる直列回路とが並列に接続されている。
基準メモリセルRMCの閾値電圧の調整時は、コントローラ10で生成される制御信号φ、/φに基いて、NMOSN23がオンし、NMOSN21がオフする。メモリセルMCの閾値電圧の調整時は、コントローラ10で生成される制御信号φ、/φに基いて、NMOSN23がオフし、NMOSN21がオンする。
つまり、図1に示す回路は、閾値電圧が調整可能な不揮発性トランジスタからなるメモリセルMCと、閾値電圧が調整可能な不揮発性トランジスタからなる基準メモリセルRMCと、第1、第2の入力端(RIN,SIN)を有し、第1の入力端(RIN)に基準メモリセルRMCが接続されたセンスアンプSA10と、センスアンプの第1、第2の入力端に接続されたカレントミラー型の負荷回路と、センスアンプSA10の第2の入力端(SIN)に一端が接続された第1のトランジスタN23と、第1のトランジスタN23の他端に接続された基準電流源25と、センスアンプの第2の入力端(SIN)に一端が接続され、他端に選択されたメモリセルMCが接続される第2のトランジスタN21を具備し、基準メモリセルRMCの閾値電圧の調整時は、第1のトランジスタN23をオン、第2のトランジスタN21をオフとし、メモリセルMCに対する書込み/消去のベリファイ時におけるメモリセルの閾値電圧の調整時は、第1のトランジスタN23をオフ、第2のトランジスタN21をオンとする不揮発性半導体記憶装置である。
上記構成において、外部より基準メモリセルRMCを調整するためのコマンド及び閾値電圧を設定するためのデータがI/O11を介してコントローラ10に供給されると、コントローラ10は、調整モードに設定される。すると、コントローラ10は制御信号φをローレベルに反転させ、制御信号/φをハイレベルに反転させる。このとき、NMOSN21がオフし、NMOSN23がオンする。この状態において、基準メモリセルRMCがデータに応じて書き込まれる。次いで、センスアンプSA10により、基準メモリセルRMCに流れる電流と定電流源25に流れる電流とが比較される。センスアンプSA10の出力信号はコントローラ10に供給され、基準メモリセルRMCの閾値電圧がベリファイされる。この結果、所要の閾値電圧に達していない場合、追加書き込みが実行される。このような調整動作が、所定の閾値電圧に達するまで繰り返される。そして、このような動作がセンスアンプSA10に接続された基準メモリセルの全てについて実行される。
図11は、基準メモリセルRMCの閾値電圧のベリファイ時における図1の等価回路を示している。NMOSN10及びNMOSN11のゲートには一定バイアス電圧Vbiasが供給されている。
ベリファイ動作時は、基準メモリセルRMCに接続されたワード線WLの電位を変化させて基準メモリセルRMCの閾値電圧がベリファイされる。つまり、ベリファイ動作時のデータ書込み後に、基準メモリセルRMCに流れる電流IRMCが定電流源25に流れる電流Irefと比較される。そして、IRMC及びIrefの値が等しくなったときに、センスアンプSA10の一対の入力端SIN、RINの電圧VSIN、VRINの値が一致し、センスアンプSA10の出力が反転し、調整が終わったことが検知される。
図12は、図11の等価回路において、2個のPMOSP10、P11の閾値電圧にばらつきが発生し、例えばPMOSP11に比べてPMOSP10の閾値電圧の絶対値が低くなった場合、つまりPMOSP10の閾値が浅くなった場合におけるPMOSP10、PMOSP11及びNMOSN11の電圧−電流特性と、基準メモリセルRMC及び定電流源25に流れる電流IRMC、Irefの変化を示している。
PMOSP10の閾値が浅くなると、PMOSP11に比べてPMOSP10により多くの電流が流れるため、IRMCがIrefに対して、PMOSP10、P11の閾値電圧のばらつきの分だけ小さくなった状態のときに、センスアンプSA10の一対の入力端SIN、RINの電圧VSIN、VRINの値が一致し、センスアンプSA10の出力が反転し、調整が終わったことが検知される。
次に、メモリセルMCの閾値電圧を調整するために、図1中のNMOSN21がオンし、N23がオフする。
図13は、メモリセルMCの閾値電圧のベリファイ時における図1の等価回路を示し、図14は同ベリファイ時におけるPMOSP10、PMOSP11及びNMOSN11の電圧−電流特性と、基準メモリセルRMC及びメモリセルMCに流れる電流IRMC、IMCの変化を示している。なお、図14では、基準メモリセルRMCの閾値電圧の調整時に、定電流源25に流れる電流Irefも合わせて示している。
PMOSP11に比べてPMOSP10の閾値が浅いので、メモリセルMCの閾値電圧のベリファイ時には、PMOSP11と比べてPMOSP10により多くの電流が流れ、IMCがIRMCよりも大きい状態のときに、センスアンプSA10の一対の入力端SIN、RINの電圧VSIN、VRINの値が一致し、センスアンプSA10の出力が反転し、調整が終わったことが検知される。
つまり、カレントミラー型の負荷回路を構成する2個のPMOSP10、P11に閾値電圧のばらつきが発生し、PMOSP10の閾値が浅くなると、基準メモリセルRMCの閾値電圧の調整時では、定電流源25に流れる電流Irefに対して基準メモリセルRMCに流れる電流IRMCが少ない状態で調整が行われ、メモリセルMCの閾値電圧の調整時では、基準メモリセルRMCに流れる電流IRMCに対してメモリセルMCに流れる電流IMCが多い状態で調整が行われる。
上記とは逆に、PMOSP10の閾値が深くなると、基準メモリセルRMCの閾値電圧の調整時では、定電流源25に流れる電流Irefに対して基準メモリセルRMCに流れる電流IRMCが多い状態で調整が行われ、さらにメモリセルMCの閾値電圧の調整時では、基準メモリセルRMCに流れる電流IRMCに対してメモリセルMCに流れる電流IMCが少ない状態で調整が行われる。
つまり、基準メモリセルRMCの閾値電圧を調整する際に、カレントミラー型の負荷回路を構成する2個のPMOSに閾値電圧のばらつきに応じた分だけ、電流Irefに対して基準メモリセルRMCに流れる電流IRMCとの間に電流差が出るように基準メモリセルRMCの閾値電圧が調整される。
そして、メモリセルMCの閾値電圧を調整する際は、カレントミラー型の負荷回路を構成する2個のPMOSに閾値電圧のばらつきに応じた分で、かつ上記電流差を打ち消す方向で、IRMCに対してメモリセルMCに流れる電流IMCとの間に電流差が出るようにメモリセルMCの閾値電圧が調整される。
この結果、メモリセルMCに流れる電流IMCが定電流源25に流れる電流Irefと一致するようにメモリセルMCの閾値電圧の調整が行われ、センスアンプ毎に自己整合的にPMOSP10、P11の閾値電圧のばらつきに基くメモリセルMCの閾値電圧が補正される。
なお、基準メモリセルRMCの閾値電圧を調整する際、センスアンプSA10に対する基準メモリセルRMC及び定電流源25の接続関係が図5の場合とは逆になり、センスアンプの出力期待値が図5の場合とは反対レベルとなる。このため、図1の回路では、基準メモリセルRMCの閾値電圧を調整する際は、クロックドインバータ31を動作させて、センスアンプSA10の出力を反転した状態でコントローラ10に供給するようにしている。メモリセルMCの閾値電圧を調整する際は、センスアンプSA10に対する基準メモリセルRMC及びメモリセルMCの接続関係が図5の場合と同じになるので、この場合にはクロックドインバータ33を動作させて、センスアンプSA10の出力を2回反転させてコントローラ10に供給するようにしている。
このように第1の実施の形態によれば、フラッシュメモリのオート実行を基準メモリセルの調整に適用している。このため、基準メモリセルの閾値電圧を調整に要する時間を大幅に短縮することが可能である。したがって、Iref直結方式のセンスアンプを多値のフラッシュメモリに適用する場合において、基準メモリセルの数が増加した場合においても、基準メモリセルの調整時間を大幅に短縮できる。
さらに、第1の実施形態によれば、メモリセルのデータを検出するセンスアンプを、基準メモリセルの閾値電圧の調整に利用することができる。このため、基準メモリセルの閾値電圧を調整するための専用のセンスアンプを設ける必要がない。したがって、エリアペナルティを抑制できる。
しかも、第1の実施形態によれば、カレントミラー型の負荷回路を構成する一対のトランジスタの閾値電圧にばらつきが発生しても、この閾値電圧のばらつきに起因する基準メモリセル及びメモリセルの閾値電圧のばらつきを、センスアンプ毎に自己整合的に補正することが可能である。
図15は、図1中に示す定電流源25の具体的な構成例を示している。定電流源25は、異なる抵抗値を有する抵抗R1、R2、R3と、これら抵抗R1、R2、R3を選択するNMOSN25、N26、N27により構成されている。これらNMOSN25、N26、N27のゲートには、信号φ1、φ2、φ3が供給されている。抵抗R1、R2、R3の抵抗値は、基準メモリセルRMCに設定する閾値電圧、換言すると、基準メモリセルRMCに流す電流値に応じて設定される。
このような構成において、基準メモリセルRMCに設定する閾値電圧に応じて信号φ1、φ2、φ3のいずれか1つがハイレベルとされ、対応するNMOSN25、N26、N27の1つがオンとされる。この状態において、基準メモリセルRMCに流れる電流と選択された抵抗に流れる電流とがセンスアンプSA10により検出される。この検出出力信号に応じて追加書き込みが制御され、基準メモリセルRMCに所定の閾値電圧が設定される。なお、本例ではNMOSN25、N26、N27それぞれに対してNMOSN23が直列に接続される場合を示しているが、NMOSN23を省略し、NMOSN23の機能をNMOSN25、N26、N27それぞれに持たせるようにしてもよい。具体的には、制御信号φと、制御信号φ1,φ2,φ3それぞれの論理を取った信号をNMOSN25、N26、N27のゲートに供給すればよい。
なお、第1の実施形態では、センスアンプの一対の入力端に2個のPMOSからなるカレントミラー型の負荷回路を接続する場合を説明したが、センスアンプの内部に2個のPMOSからなるカレントミラー型の負荷回路を設けた場合にも適用することができる。
(第2の実施形態)
図16は、第2の実施形態を示すものであり、図15と同一部分には同一符号を付す。
図16は、第2の実施形態を示すものであり、図15と同一部分には同一符号を付す。
フラッシュメモリは複数のセンスアンプを有している。このため、図15に示すように、センスアンプ毎に複数の抵抗を設けるとエリアペナルティが非常に大きくなる。そこで、第2の実施形態は、フラッシュメモリ内の1箇所に基準電流生成回路22を設け、この基準電流生成回路22から各センスアンプに基準電流を供給する。
図16に示すように、基準電流生成回路22は、複数の抵抗R1、R2、R3と、これら抵抗R1、R2、R3を選択するNMOSN25、N26、N27、及びPMOSP30、P31により構成されたカレントミラー回路、及びNMOSN31により構成されている。基準電流生成回路22により生成された各基準メモリセルに流れる基準電流に相当する電流は、NMOSN31とPMOSP30の接続ノードから出力される。この電流は、NMOSN32のゲートに供給される。このNMOSN32はNMOSN23を介してセンスアンプSA10に接続されている。この場合、NMOSN32は定電流源として動作する。
上記構成において、テストコマンドに応じて、基準メモリセルRMCの閾値電圧調整モードになると、制御信号φがローレベルとなり、制御信号/φがハイレベルとなる。このため、センスアンプSA10の信号入力側の入力端SINには、NMOSN23を介してNMOSN32が接続される。基準側の入力端RINには基準メモリセルRMCが接続されている。
また、基準メモリセルRMCに設定する閾値電圧に応じてNMOSN25、N26、N27のいずれか1つがオンとされ、抵抗R1、R2、R3のいずれか1つが選択される。この状態において、基準メモリセルRMCに書き込みが行なわれ、基準メモリセルRMCに流れる電流と、選択された抵抗に流れる電流とがセンスアンプSA10により検出される。この動作が、基準メモリセルRMCに流れる電流と、選択された抵抗に流れる電流とが等しくなるまで繰り返される。
第2の実施形態によれば、フラッシュメモリに対して1つの基準電流生成回路22を設け、この基準電流生成回路22により生成された電流を各センスアンプに供給している。このため、センスアンプ毎に複数の抵抗を接続する場合に比べて、格段にエリアペナルティを抑制することができる。
なお、カレントミラー方式を用いた基準電流生成回路22は、温度や電圧のばらつきにより、電流マージンが変化することがある。しかし、基準メモリセルRMCの調整はテスト工程において実行するため、温度や電圧のばらつきを管理することが可能であり、電流マージンを確保することが可能である。
(第3の実施形態)
上記第2の実施形態において、十分高精度に設定された抵抗を使用したとしても、各抵抗値にばらつきが生じる。このため、抵抗により必ずしも所望の電流値が発生するとは限らない。
上記第2の実施形態において、十分高精度に設定された抵抗を使用したとしても、各抵抗値にばらつきが生じる。このため、抵抗により必ずしも所望の電流値が発生するとは限らない。
図17は、図16に示すセンスアンプSA10に供給する電圧と、基準電流の関係を示している。
図15に示す回路において、電源電圧Vddが供給されるノードと、抵抗R1、R2、R3の間には、ゲートにバイアス電圧Vbiasが供給されたNMOSN10が接続されている。このため、電源電圧Vddを制御しても、抵抗R1、R2、R3に印加される電圧VDは、バイアス電圧Vbiasがゲートに供給されたNMOSにより決まってしまう。したがって、抵抗R1、R2、R3の抵抗値がずれている場合に、外部から基準電流を調整することは困難である。
そこで、第3の実施形態は、図18に示すように、基準電流発生回路22の電源電圧を、センスアンプSA10を含む周辺回路で使用する電源電圧Vddと分離されたVddexとする。
上記構成において、基準電流発生回路22に流れている電流を測定し、仮に抵抗R1、R2、R3の抵抗値のばらつきに起因して基準電流値がずれている場合、電源電圧Vddexを外部から制御する。このような構成とすることにより、抵抗R1、R2、R3の抵抗値のばらつきが生じている場合においても、基準電流値を所望の電流値に設定することができる。
図19は、第3の実施形態の変形例を示すものであり、図18と同一部分には同一符号を付している。
この変形例は、電源電圧Vddexをテスト信号供給用のテストパッド41、42から供給する場合を示している。また、NMOSN23とN32の接続ノードはテストパッド43に接続されている。
この構成によれば、基準メモリセルRMCの調整時に、テストパッド43に接続された制御回路44により、選択された抵抗に電源電圧Vddexに応じて、どの程度の電流が流れているかを外部からモニタすることができる。制御回路44は、モニタした電流値に応じて電源電圧Vddexを制御する。したがって、抵抗値にばらつきが有る場合においても、高精度に基準メモリセルRMCの閾値電圧を制御することができる。
また、電源電圧Vddexをテストパッド41、42から供給することにより、パッドの数を削減することができる。
なお、本発明は、上記第1乃至第3の実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
1…メモリセルアレイ、8…第1の電圧生成回路、10…コントローラ、SA1−SA3,SA10…センスアンプ、MC…メモリセル、RMC…基準メモリセル、CMC1−CMC3…カレントミラー回路、DFA1−DFA3…差動増幅器、22、22A、22B…基準電流生成回路、R1−R3…抵抗、41、42、43…テストパッド、44…制御回路。
Claims (5)
- 閾値電圧が調整可能な不揮発性トランジスタからなる本体メモリセルと、
閾値電圧が調整可能な不揮発性トランジスタからなる基準メモリセルと、
第1、第2の入力端を有し、第1の入力端に前記基準メモリセルが接続されたセンスアンプと、
前記センスアンプの前記第1、第2の入力端に接続されたカレントミラー型の負荷回路と、
前記センスアンプの前記第2の入力端に一端が接続された第1のトランジスタと、
前記第1のトランジスタの他端に接続された基準電流源と、
前記センスアンプの前記第2の入力端に一端が接続され、他端に選択された前記本体メモリセルが接続される第2のトランジスタを具備し、
前記基準メモリセルの閾値電圧の調整時は、前記第1のトランジスタをオン、前記第2のトランジスタをオフとし、前記本体メモリセルに対する書込み/消去のベリファイ時における本体メモリセルの閾値電圧の調整時は、前記第1のトランジスタをオフ、前記第2のトランジスタをオンとすることを特徴とする不揮発性半導体記憶装置。 - 閾値電圧が調整可能な不揮発性トランジスタからなる本体メモリセルと、
閾値電圧が調整可能な不揮発性トランジスタからなる基準メモリセルと、
第1、第2の入力端を有し、第1の入力端に前記基準メモリセルが接続され、カレントミラー型の負荷回路を有するセンスアンプと、
前記センスアンプの前記第2の入力端に一端が接続された第1のトランジスタと、
前記第1のトランジスタの他端に接続された基準電流源と、
前記センスアンプの前記第2の入力端に一端が接続され、他端に選択された前記本体メモリセルが接続される第2のトランジスタを具備し、
前記基準メモリセルの閾値電圧の調整時は、前記第1のトランジスタをオン、前記第2のトランジスタをオフとし、前記本体メモリセルに対する書込み/消去のベリファイ時における本体メモリセルの閾値電圧の調整時は、前記第1のトランジスタをオフ、前記第2のトランジスタをオンとすることを特徴とする不揮発性半導体記憶装置。 - 前記基準メモリセルの閾値電圧の調整時に、前記センスアンプの出力データを反転して出力する反転回路をさらに具備したことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
- 前記基準電流源は、抵抗値が異なる複数の抵抗と、
これら複数の抵抗の内から1つを選択する選択回路を含むことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記センスアンプでセンスされたデータが供給され、このデータに応じて前記基準メモリセル及び本体メモリセルの閾値電圧の調整動作を制御する制御回路をさらに具備し、
前記制御回路は、前記基準メモリセル及び前記本体メモリセルの閾値電圧の調整時及び前記本体メモリセルのデータ読み出し時に、前記第1及び第2のトランジスタのオン/オフ動作を制御することを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
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