JP3611497B2 - 電流センスアンプ - Google Patents
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Description
【発明の属する技術分野】
本発明は、電流センスアンプに関し、特に不揮発性半導体メモリ装置のメモリセルの電流を検知するための電流センスアンプに関するものである。
【0002】
【従来の技術】
図7は、従来の電流センスアンプの一構成例を示す図である。
図7において、M1はN型MOSトランジスタであり、ソースを接地電位に接続し、ゲートを回路の入力端N1に接続している。M2はP型MOSトランジスタであり、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインをN型MOSトランジスタM1のドレインに接続している。M3はN型MOSトランジスタであり、ソースを回路の入力端N1に接続し、ゲートをP型MOSトランジスタM2のドレインに接続している。M4はP型MOSトランジスタであり、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインをN型MOSトランジスタM3のドレインに接続している。X1は第1のインバータであり、その入力をP型MOSトランジスタM4のドレインに接続し、出力を回路の出力端N2としている。M5はフローティングゲート型MOSトランジスタのメモリセルであり、その閾値電圧を操作することにより、電流を流す状態と流さない状態の2つの状態を用いることで記憶を実現している。M6はビット線選択ゲートトランジスタである。
【0003】
ここで、N型MOSトランジスタM1とP型MOSトランジスタM2は、入力を回路の入力端N1に接続し、出力をN型MOSトランジスタM3のゲートに接続した第2のインバータX2を構成している。
【0004】
上記構成の従来の電流センスアンプでは、入力端N1の電位に応じて、インバータX2の出力がN型MOSトランジスタM3を制御し、それにより入力端N1の電位が制御される。即ち、入力端N1の電位がインバータX2の閾値電位より低い場合、インバータX2は「H」レベルを出力し、N型MOSトランジスタM3がオンされ、入力端N1はチャージされる。また、入力端N1の電位がインバータX2の閾値電位より高い場合、インバータX2は「L]レベルを出力し、N型MOSトランジスタM3がオフされ、チャージを停止する。従って、インバータX2は、入力端N1の電位をインバータX2の閾値電圧にクランプする役割を持っている。
【0005】
上記の働きにより入力端N1の電位が保持されると、メモリセルが電流を流す状態に記録されている場合、メモリセルの電流は、P型MOSトランジスタM4より、N型トランジスタM3を通して流れ、このときP型MOSトランジスタM4のドレイン電流とソース−ドレイン間電圧の特性に従って、P型MOSトランジスタのドレインの電位は電源電位より低くなり、インバータX1により回路の出力端N2には「H]レベルが出力される。また、メモリセルが電流を流さない状態に記録されている場合、P型MOSトランジスタのドレインの電位は電源電位であり、インバータX1によって回路の出力端には「L」レベルが出力される。
【0006】
【発明が解決しようとする課題】
従来の電流センスアンプでは、検知する電流量はP型MOSトランジスタM4の特性に依存し、その特性はメモリセルの消去状態と書き込み状態の特性と交差しているため動作電源電圧に制限が生じていた。
また、従来の電流センスアンプでは、メモリセルの電流が所定の電流量を越えているかどうかの2状態を検出するもので、仮にP型MOSトランジスタM4の負荷を変えて多状態に記録されたメモリセルを読み出す場合、動作電源電圧範囲を確保することが難しい。そのため多状態(3状態以上)に記録されたメモリセルの読み出しには対応していない。
【0007】
本発明は、上記の問題点を解消するためになされたもので、広い動作電源電圧範囲が得られ、また、多状態(3状態以上)に記録されたメモリセルの読み出しに対応できる電流センスアンプを提供することを目的とする。
【0008】
【課題を解決するための手段】
上記電源電圧に関する動作範囲の制限に関する課題を解決するために、本発明の電流センスアンプは、参照電流発生回路と電流比較回路を備え、メモリセルの特性に沿った参照電流とメモリセル電流とを電流比較回路により比較することで、電源電圧等に関して広い動作範囲が得られる。
【0009】
上記多状態に記録されたメモリセルの電流検出を可能とするために、本発明の電流センスアンプは、参照電流発生回路と電流比較回路の組を複数設置し、参照電流発生回路はメモリセルが取る状態に対応したそれぞれ異なった電流量の参照電流を発生し、メモリセル電流との比較を行う。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態について、図1から図6を用いて説明する。
実施の形態1.
図1は本発明の実施の形態1による電流センスアンプの構成を示す回路図である。図1において、M7,M10,M11,M13,M15はN型MOSトランジスタであり、M8,M9,M12,M14はP型MOSトランジスタである。また、M5はFG型メモリセル(フローティングゲート型メモリセル)、M6はカラムゲート(選択トランジスタ)、X1は第1のインバータ回路、X2はN型MOSトランジスタM13とP型MOSトランジスタM14から成る第2のインバータ回路、X3は参照電流発生部である。
【0011】
ここで、FG型メモリセルM5は、アレイ状に配置されたメモリセルの内で選択された1つのメモリセルを示しており、行を選択するワード線がそのコントロールゲートに接続されている。カラムゲートM6はメモリセルM5の列を選択するように接続されており、列を選択するカラム選択線がゲートに接続され、ドレインは入力ノードN1に接続されている。
【0012】
N型MOSトランジスタM7(第1のN型MOSトランジスタ)は、ソースを入力ノードN1に接続し、ゲートをN型MOSトランジスタM13のドレインに接続し、ドレインをP型MOSトランジスタM8(第1のP型MOSトランジスタ)のドレインに接続する。
【0013】
N型MOSトランジスタM13は、ソースを接地電位に接続し、ゲートを入力ノードN1に接続する。
N型MOSトランジスタM15は、ソースを接地電位に接続し、ゲートを入力端N3に接続し、ドレインをN型MOSトランジスタM7のゲートに接続している。
【0014】
P型MOSトランジスタM14は、ソースを電源電位に接続し、ゲートを入力端N3に接続し、ドレインをN型MOSトランジスタM7のゲートに接続している。
P型MOSトランジスタM8(第1のP型MOSトランジスタ)は、ソースを電源電位に接続し、ゲートとドレインをN型MOSトランジスタM7(第1のN型MOSトランジスタ)のドレインに接続している。
【0015】
P型MOSトランジスタM9(第2のP型MOSトランジスタ)は、ソースを電源電位に接続し、ゲートをP型MOSトランジスタM8(第1のP型MOSトランジスタ)のドレインに接続し、ドレインはノードN4に接続される。
N型MOSトランジスタM10(第2のN型MOSトランジスタ)は、ソースを接地電位に接続し、ドレインをノードN4に接続している。
【0016】
N型MOSトランジスタM11(第3のN型MOSトランジスタ)は、ソースを接地電位に接続し、ゲートとドレインをN型MOSトランジスタM10(第2のN型MOSトランジスタ)のゲートに接続している。
P型MOSトランジスタM12(第3のP型MOSトランジスタ)は、ソースを電源電位に接続し、ゲートをノードN5に接続し、ドレインをN型MOSトランジスタM11(第3のN型MOSトランジスタ)のドレインに接続している。
【0017】
インバータ回路X1は、その入力をノードN4に接続し、出力を出力ノードN2に接続している。
参照電流発生部X3はノードN5に接続されている。
ここで、参照電流発生部X3は、P型MOSトランジスタM12(第3のP型MOSトランジスタ)のドレイン電流量が所定の参照電流値となるようにP型MOSトランジスタM12のゲートに電圧を与える。
【0018】
以上のように構成された電流センスアンプについて、以下、その動作を説明する。
動作時に選択されたカラムゲートM6のカラム選択線には正の電圧が加えられ、選択されたFG型メモリセルM5のワード線には正の電圧が加えられる。FG型メモリセルは、記録されたデータによりセル電流が流れる状態(以後、この状態を「0」状態と呼ぶ。)と流れない状態(以後、この状態を「1」状態と呼ぶ)のいずれかにある。
【0019】
入力ノードN3に入力されるSAE信号(センスアンプイネーブル信号)が「H」の時、N型MOSトランジスタM13とP型MOSトランジスタM14から成るインバータ回路X2は、ノードN1の電位によりN型MOSトランジスタM7(第1のN型MOSトランジスタ)を制御しノードN1の電位をインバータ回路X2の論理反転電圧にクランプする働きをもち、入力ノードN1の電位を一定に保つ。この時、メモリセルM5を流れるセル電流はN型MOSトランジスタM7を通してP型MOSトランジスタM8(第1のP型MOSトランジスタ)より供給される。P型MOSトランジスタM8(第1のP型MOSトランジスタ)、及びM9(第2のP型MOSトランジスタ)から成るカレントミラー回路は、セル電流と同じ、或いは比例する値の電流をP型MOSトランジスタM9(第2のP型MOSトランジスタ)に流すように働く。
【0020】
一方、参照電流発生回路X3は、所定の参照電流値の電流がP型MOSトランジスタM12(第3のP型MOSトランジスタ)に流れるように動作し、N型MOSトランジスタM10(第2のN型MOSトランジスタ)、及びM11(第3のN型MOSトランジスタ)から成るカレントミラー回路は、N型MOSトランジスタM10(第2のN型MOSトランジスタ)が参照電流値の電流を流すように働く。
ノードN4の電位はP型MOSトランジスタM9(第2のP型MOSトランジスタ)の流そうとする電流と、N型MOSトランジスタM10(第2のN型MOSトランジスタ)の流そうとする電流の電流値の大小により定まる。
【0021】
セル電流値が参照電流値より大きい場合、即ちメモリセルが「0」状態の場合、ノードN4は「H」を示し、セル電流値が参照電流値より小さい場合、即ちメモリセルが「1」状態の場合、ノードN4は「L」を示す。この読み出されたデータはインバータ回路X1を通して出力ノードN2より出力される。
ここで、参照電流発生回路の参照電流値は、「0」状態のメモリセルと「1」状態のメモリセルのセル電流−電源電圧特性の間を通るように設定されることにより動作電源電圧範囲の広いセンスアンプ回路が得られる。
【0022】
参照電流発生回路としては図2(a),(b),(c)に示すような、回路を例としてあげることができる。
図2(a)は、参照電流発生回路の一例であり、M16,M17はN型MOSトランジスタ(第5のN型MOSトランジスタ,第6のN型MOSトランジスタ)であり、M18はP型MOSトランジスタ(第5のP型MOSトランジスタ)であり、X4はインバータである。
ここで、N型MOSトランジスタM16は、参照用のFG型メモリセルであってもよい。
【0023】
N型MOSトランジスタM16は、ソースを接地電位に接続され、そのゲートには動作時に電源電位、或いは選択ワード線と同じ電圧が加えられる。N型MOSトランジスタM17はソースをN型MOSトランジスタM16のドレインに接続している。インバータ回路X4は、入力をN型MOSトランジスタM16のドレインに接続し、出力をN型MOSトランジスタM17のゲートに接続している。P型MOSトランジスタM18は、ソースを電源電位に接続し、ゲートとソースをN型MOSトランジスタM17のドレインに接続し、このノードを出力ノードN5としている。
【0024】
図2(b)は、参照電流発生回路の別の一例である。M19,M21はN型MOSトランジスタ(第8のN型MOSトランジスタ,第7のN型MOSトランジスタ)であり、M20,M22はP型MOSトランジスタ(第6のP型MOSトランジスタ,第7のP型MOSトランジスタ)であり、R1は抵抗である。
【0025】
P型MOSトランジスタM20のソースは電源電位に接続され、ゲートとドレインは出力ノードN5に接続されている。N型MOSトランジスタM19はドレインをP型MOSトランジスタM20のドレインに接続されている。抵抗R1の一端は接地電位に接続され、他端はN型MOSトランジスタM19のソースに接続されている。N型MOSトランジスタM21はソースを接地電位に接続され、ゲートとドレインをN型MOSトランジスタM19のゲートに接続される。P型MOSトランジスタM22はソースを電源電位に接続され、ゲートをP型MOSトランジスタM20のドレインに接続され、ドレインをN型MOSトランジスタM21のドレインに接続される。
【0026】
上記構成の回路は定電流回路を構成し、電源電圧に依存しない所定の一定電流を流す。この時の電流値は抵抗R1の抵抗値と、N型MOSトランジスタM19,M21のサイズ比により定まる。
【0027】
図2(c)は、参照電流発生回路の別の一例である。M23,M25はN型MOSトランジスタ(第10のN型MOSトランジスタ,第9のN型MOSトランジスタ)であり、M24,M26はP型MOSトランジスタ(第8のP型MOSトランジスタ,第9のP型MOSトランジスタ)であり、R2は抵抗である。
【0028】
P型MOSトランジスタM24はソースを電源電位に接続し、ゲートとドレインは出力ノードN5に接続している。N型MOSトランジスタM23はソースを接地電位に接続し、ドレインをP型MOSトランジスタM24のドレインに接続している。N型MOSトランジスタM25はソースを接地電位に接続し、ゲートとドレインをN型MOSトランジスタM23のゲートに接続している。P型MOSトランジスタM26はゲートをP型MOSトランジスタM24のドレインに接続し、ドレインをN型MOSトランジスタM25のドレインに接続している。抵抗R2は一端を電源電位に接続し、他端をP型MOSトランジスタM26のソースに接続している。
【0029】
上記構成の回路は図2(b)の回路と同様に定電流回路を構成し、電源電圧に依存しない所定の一定電流を流す。この時の電流値は抵抗R2の抵抗値と、N型MOSトランジスタM23,M25のサイズ比により定まる。
【0030】
実施の形態2.
図3は本発明の実施の形態2による電流センスアンプ回路の構成を示す回路図である。
図3において、図1と同一符号は同一または相当部分である。また、M27はN型MOSトランジスタ(第4のN型MOSトランジスタ)、M28はP型MOSトランジスタ(第4のP型MOSトランジスタ)、X5はコンパレータである。
【0031】
本実施の形態2による電流センスアンプ回路が図1に示す実施の形態1による電流センスアンプ回路と異なる点は、インバータX1による出力回路を、N型MOSトランジスタM27(第4のN型MOSトランジスタ)とP型MOSトランジスタM28(第4のP型MOSトランジスタ)とコンパレータX5から成る出力回路に置き換えている点である。以下、この異なる部分について説明する。
【0032】
N型NOSトランジスタM27(第4のN型MOSトランジスタ)は、ゲートを制御信号EQに接続し、ソース、ドレインの一方をN型MOSトランジスタM10(第2のN型MOSトランジスタ)のドレインに接続し、他方をN型MOSトランジスタM11(第3のN型MOSトランジスタ)のドレインに接続している。P型MOSトランジスタM28(第4のP型MOSトランジスタ)は、ゲートを制御信号EQの反転信号に接続し、ソース、ドレインの一方をN型MOSトランジスタM10(第2のN型MOSトランジスタ)のドレインに接続し、他方をN型MOSトランジスタM11(第3のN型MOSトランジスタ)のドレインに接続している。コンパレータX5は、一方の入力をノードN4に接続し、他方をノードN6に接続し、出力を出力ノードN2に接続している。
【0033】
次に、上記の様に構成された電流センスアンプ回路の動作を説明する。制御信号EQは、センス動作開始前には「H」状態にあり、N型MOSトランジスタM27(第4のN型MOSトランジスタ)とP型MOSトランジスタM28(第4のP型MOSトランジスタ)がオンさせられ、ノードN4とノードN6が同電位であるように働く。次にセンス動作に入ると制御信号EQは「L」になり、N型MOSトランジスタM27(第4のN型MOSトランジスタ)とP型MOSトランジスタM28(第4のP型MOSトランジスタ)をオフにする。これによりノードN4とノードN6の間にメモリセル電流値に従った電位差が生じ、この電位差をコンパレータX5が検知しデータを出力する。これにより、センス動作の高速化が計れる。
【0034】
実施の形態3.
図4は本発明の実施の形態3による電流センスアンプ回路の構成を示す回路図である。
図4において、図1と同一符号は同一または相当部分である。また、M29,M30はN型MOSトランジスタであり、M31,M32はP型MOSトランジスタであり、X6は参照電圧回路である。
【0035】
本実施の形態3による電流センスアンプ回路が図1に示す実施の形態1による電流センスアンプ回路と異なる点は、インバータX2が、MOSトランジスタM13,M14,M31,M29,M30から成る差動増幅回路に置き換えられている点である。以下、この異なる部分について説明する。
【0036】
P型MOSトランジスタM31はソースを電源電位に接続し、ゲートとドレインをP型MOSトランジスタM14のゲートに接続している。P型MOSトランジスタM32はソースを電源電位に接続し、ゲートをイネーブル信号SAEに接続し、ドレインをP型MOSトランジスタM31のドレインに接続している。N型MOSトランジスタM30は、ゲートをイネーブル信号SAEに接続し、ドレインをP型MOSトランジスタM31のドレインに接続している。N型MOSトランジスタM29はソースを接地電位に接続し、ドレインをN型MOSトランジスタM30のソースに接続している。参照電圧回路X6は出力をN型MOSトランジスタM29のゲートに接続されている。
【0037】
次に、以上の様に構成された電流センスアンプ回路の動作を説明する。イネーブル信号SAEが「H」で動作状態にあるとき、P型MOSトランジスタM14,M31とN型MOSトランジスタM13,M30,M29はN型MOSトランジスタM13とM29のゲートを入力とした差動増幅回路X10を構成しており、参照電圧回路X6の参照電圧とノードN1の電位差を増幅しN型MOSトランジスタM7のゲートに出力する。この出力によりN型MOSトランジスタM7が制御され、ノードN1の電位は参照電圧と同じになるように動作する。
これにより、FG型メモリセルのドレイン電圧は電源電圧に依らず一定であり、ワード線電圧がレギュレートされている場合、電源電圧に依らない一定のセル電流が得られる。
【0038】
なお、この実施の形態3では、上記実施の形態1と同様、インバータX1を用いた出力回路を備えたものとしたが、上記実施の形態2のように、ゲートにイコライズ信号が入力されるN型MOSトランジスタとゲートにイコライズ信号の反転信号が入力されるP型MOSトランジスタとコンパレータから成る出力回路を備えたものとしてもよい。
【0039】
実施の形態4.
図5は本発明の実施の形態4による電流センスアンプ回路の構成を示す回路図である。
図5において、図1と同一符号は同一または相当部分である。また、M10(1)〜M10(3)、M11(1)〜M11(3)はN型MOSトランジスタであり、M9(1)〜M9(3)、M12(1)〜M12(3)はP型MOSトランジスタであり、X1(1)〜X1(3)はインバータであり、X3(1)〜X3(3)は参照電流発生回路であり、X7は排他的論理和であり、X8(1)〜X8(3)は電流比較部であり、X9はデータ出力部である。
【0040】
本実施の形態4による電流センスアンプ回路が図1に示す実施の形態1による電流センスアンプ回路と異なる点は、N型MOSトランジスタM10,M11、P型MOSトランジスタM9,M12、インバータX1、参照電流発生回路X3から成る電流比較部X8を複数、この場合は3個有し、データ出力部X9が各電流比較部の出力を受けデータ出力を行う点である。以下、この異なる部分について説明する。
【0041】
P型MOSトランジスタM9(1)はソースを電源電位に接続し、ゲートをP型MOSトランジスタM8のドレインに接続し、ドレインはノードN4(1)に接続される。N型MOSトランジスタM10(1)は、ソースを接地電位に接続し、ドレインをノードN4(1)に接続している。N型MOSトランジスタM11(1)はソースを接地電位に接続し、ゲートとドレインをN型MOSトランジスタM10(1)のゲートに接続している。P型MOSトランジスタM12(1)はソースを電源電位に接続し、ゲートをノードN5(1)に接続し、ドレインをN型MOSトランジスタM11(1)のドレインに接続している。インバータX1(1)は、その入力をノードN4(1)に接続し、出力を出力ノードN2(1)に接続している。参照電流発生回路X3(1)はノードN5(1)に接続されている。
【0042】
P型MOSトランジスタM9(1),P型MOSトランジスタM12(1),N型MOSトランジスタM10(1),N型MOSトランジスタM11(1),インバータX1(1),参照電流発生回路X3(1)は、一つの電流比較部X8(1)を構成する。
【0043】
以下同様に、P型MOSトランジスタM9(2),N型MOSトランジスタM10(2),N型MOSトランジスタM11(2),P型MOSトランジスタM12(2),インバータX1(2),および参照電流発生回路X3(2)は、電流比較部X8(2)を構成し、P型MOSトランジスタM9(3),N型MOSトランジスタM10(3),N型MOSトランジスタM11(3),P型MOSトランジスタM12(3),インバータX1(3),および参照電流発生回路X3(3)は、電流比較部X8(3)を構成している。データ出力部X9は、排他的論理和X7から成り、ノードN2(1)〜N2(3)を入力とし、ノードN7,N8を出力とする。
【0044】
次に、以上の様に構成された電流センスアンプ回路の動作を説明する。参照電流発生回路X3(1)〜X3(3)は、参照電流発生回路X3(1)の参照電流をI1とし、参照電流発生回路X3(2)の参照電流をI2とし、参照電流発生回路X3(3)の参照電流をI3とすると、I1<I2<I3の関係で各々異なる参照電流値を発生させる。
【0045】
この各々異なる参照電流に従って、電流比較部X3(1)〜X3(3)は、実施の形態1で説明した様にそれぞれ、参照電流とセル電流の比較を行い各出力ノードN2(1)〜N2(3)にデータが出力される。これにより電流センスアンプ回路は、メモリセルの電流量Iに従って、0≦I<I1(状態「3」)、I1≦I<I2(状態「2」)、I2≦I<I3(状態「1」)、I3≦I(状態「0」)の4状態を検知することができる。
【0046】
ここで、ノードN2(1)〜N2(3)の値(N2(1),N2(2),N2(3))と各検知される状態との対応は、状態「3」は(H,H,H)、状態「2」は(L,H,H)、状態「1」は(L,L,H)、状態「0」は(L,L,L)である。
【0047】
データ出力部X9は、上記4状態を2ビットのデータに変化して出力する役割を果たし、ノードN7,N8の値(N8,N7)として、状態「3」は(1,0)、状態「2」は(1,1)、状態「1」は(0,1)、状態「0」は(0,0)を出力する。データ出力部X9は、データをグレイコードで出力するため、例えば、メモリセル電流値が参照電流値に近いために電流比較動作において出力が1状態ずれた場合においてもノードN7,N8の出力データは1ビットのみの誤りとなり、誤り訂正を導入する場合との親和性がある。
【0048】
なお、この実施の形態4では、上記実施の形態1と同様、インバータX2を用いた入力回路を備えたものとしたが、上記実施の形態3のような差動増幅回路を用いた入力回路を備えたものとしてもよい。
【0049】
実施の形態5.
図6は本発明の実施の形態5による電流センスアンプ回路の構成を示す回路図である。
図6において、図5と同一符号は同一または相当部分である。また、M27(1)〜M27(3)はN型MOSトランジスタであり、M28(1)〜M28(3)はP型MOSトランジスタであり、X5(1)〜X5(3)はインバータである。
【0050】
本実施の形態5による電流センスアンプ回路が図5に示す実施の形態4による電流センスアンプ回路と異なる点は、インバータX1(1)〜X1(3)による出力回路をN型MOSトランジスタM27(1)〜M27(3)とP型MOSトランジスタM28(1)〜M28(3)とコンパレータX5(1)〜X5(3)から成る出力回路に置き換えている点である。以下、この異なる部分について説明する。
【0051】
電流比較部X8(1)について、N型MOSトランジスタM27(1)は、ゲートを制御信号EQに接続し、ソース,ドレインの一方をN型MOSトランジスタM10(1)のドレイン、即ちノードN4(1)に接続し、他方をN型MOSトランジスタM11(1)のドレイン、即ちノードN6(1)に接続している。P型MOSトランジスタM28(1)は、ゲートを制御信号EQの反転信号に接続し、ソース,ドレインの一方をノードN4(1)に接続し、他方をノードN6(1)に接続している。コンパレータX5(1)は一方の入力をノードN4(1)に接続し、他方をノードN6(1)に接続し、出力をノードN2(1)に接続している。他の電流比較部X8(2),X8(3)についても上記電流比較部X8(1)と同様の構成を有する。
【0052】
次に、以上の様に構成された電流センスアンプ回路の動作を説明する。制御信号EQは、センス動作開始前には「H」状態にあり、N型MOSトランジスタM27(1)〜M27(3)とP型MOSトランジスタM28(1)〜M28(3)はオン状態にあり、ノードN4(1)〜N4(3)とノードN6(1)〜N6(3)が各々同電位であるように働く。次にセンス動作に入ると制御信号EQは「L」になり、N型MOSトランジスタM27(1)〜M27(3)とP型MOSトランジスタM28(1)〜M28(3)をオフにする。これによりノードN4(1)〜N4(3)とノードN6(1)〜N6(3)の間に夫々メモリセル電流値に従った電位差が生じ、この電位差を各コンパレータX5(1)〜X5(3)が検知しデータを出力する。これにより、センス動作の高速化が計れる。
【0053】
なお、この実施の形態5では、上記実施の形態1と同様、インバータX2を用いた入力回路を備えたものとしたが、上記実施の形態3のような差動増幅回路を用いた入力回路を備えたものとしてもよい。
【0054】
【発明の効果】
以上のように、本発明によれば、電流センスアンプ回路において、参照電流発生回路と電流比較回路を備え、メモリセルの特性に沿った参照電流とメモリセル電流とを電流比較回路により比較する構成としたから、電源電圧等に関して広い動作範囲が得られる効果がある。
【0055】
また、本発明によれば、電流センスアンプ回路において、参照電流発生回路と電流比較回路の組を複数設置し、参照電流発生回路はメモリセルが取る状態に対応したそれぞれ異なった電流量の参照電流を発生し、メモリセル電流との比較を行う構成としたから、多状態に記録されたメモリセルの電流検出を可能とでき、メモリセルの記録密度を高くできる効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態1による電流センスアンプを示す回路図。
【図2】本発明の実施の形態による電流センスアンプの参照電流回路の構成例を示す回路図。
【図3】本発明の実施の形態2による電流センスアンプを示す回路図。
【図4】本発明の実施の形態3による電流センスアンプを示す回路図。
【図5】本発明の実施の形態4による電流センスアンプを示す回路図。
【図6】本発明の実施の形態5による電流センスアンプを示す回路図。
【図7】従来の電流センスアンプを示す回路図。
【符号の説明】
M1,M3 N型MOSトランジスタ
M2,M4 P型MOSトランジスタ
M5 FG型メモリセル
M6 選択ゲート
M7,M10,M11,M13,M15 N型MOSトランジスタ
M8,M9,M12,M14 P型MOSトランジスタ
M16,M17,M19,M21,M23,M25 N型MOSトランジスタ
M18,M20,M22,M24,M26 P型MOSトランジスタ
M27,M29,M30 N型MOSトランジスタ
M28,M31,M32 P型MOSトランジスタ
M10(1)〜M10(3),M11(1)〜M11(3),M27(1)〜M27(3) N型MOSトランジスタ
M9(1)〜M9(3),M12(1)〜M12(3),M28(1)〜M28(3) P型MOSトランジスタ
X1,X1(1)〜X1(3),X2 インバータ
X3,X3(1)〜X3(3) 参照電流回路
X4 インバータ
X5,X5(1)〜X5(3) コンパレータ
X6 参照電圧回路
X7 排他的論理和
X8(1)〜X8(3) 電流比較部
X9 データ出力部
R1,R2 抵抗体
N1,N3,N5,N5(1)〜N5(3) 回路の入力ノード
N4,N4(1)〜N4(3),N6,N6(1)〜N6(3) 回路のノード
N2,N2(1)〜N2(3),N7,N8 回路の出力ノード
Claims (6)
- メモリセルアレイのビット線が、選択トランジスタを介して結合されるデータ線に接続された電流センスアンプ回路において、
参照電圧発生部と、
負の入力端を前記データ線に接続し、正の入力端に前記参照電圧発生部の参照電圧を受ける差動増幅回路と、
前記差動増幅回路の出力をゲートに接続し、ソースを前記データ線に接続した第1のN型MOSトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを結合し、前記第1のN型MOSトランジスタのドレインに接続した第1のP型MOSトランジスタと、
ソースを電源電位に接続し、ゲートを前記第1のP型MOSトランジスタのゲートに接続した第2のP型MOSトランジスタと、
ソースを接地電位に接続し、ドレインを前記第2のP型MOSトランジスタのドレインに接続した第2のN型MOSトランジスタと、
ソースを接地電位に接続し、ゲートとドレインを前記第2のN型MOSトランジスタのゲートに接続した第3のN型MOSトランジスタと、
ソースを電源電位に接続し、ドレインを前記第3のN型MOSトランジスタのドレインに接続した第3のP型MOSトランジスタと、
入力端を前記第2のN型MOSトランジスタのドレインに接続し、出力端を回路の出力端としたインバータ回路と、
前記第3のP型MOSトランジスタのドレイン電流が所定の参照電流量となるように前記第3のP型MOSトランジスタのゲートに電圧を与える参照電流発生部とを備え、
前記参照電流量と前記データ線の電流量を比較することで前記データ線を流れるメモリセルの電流を検知する、
ことを特徴とする電流センスアンプ回路。 - メモリセルアレイのビット線が、選択トランジスタを介して結合されるデータ線に接続された電流センスアンプ回路において、
参照電圧発生部と、
負の入力端を前記データ線に接続し、正の入力端に前記参照電圧発生部の参照電圧を受ける差動増幅回路と、
前記差動増幅回路の出力をゲートに接続し、ソースを前記データ線に接続した第1のN型MOSトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを結合し、前記第1のN型MOSトランジスタのドレインに接続した第1のP型MOSトランジスタと、
ソースを電源電位に接続し、ゲートを前記第1のP型MOSトランジスタのゲートに接続した第2のP型MOSトランジスタと、
ソースを接地電位に接続し、ドレインを前記第2のP型MOSトランジスタのドレインに接続した第2のN型MOSトランジスタと、
ソースを接地電位に接続し、ゲートとドレインを前記第2のN型MOSトランジスタのゲートに接続した第3のN型MOSトランジスタと、
ソースを電源電位に接続し、ドレインを前記第3のN型MOSトランジスタのドレインに接続した第3のP型MOSトランジスタと、
ソースまたはドレインのいずれか一方を前記第2のP型MOSトランジスタのドレインに接続し、他方を前記第3のP型MOSトランジスタのドレインに接続し、ゲートをイコライズ信号が入力される第1の入力端に接続した第4のN型MOSトランジスタと、
ソースまたはドレインのいずれか一方を前記第2のP型MOSトランジスタのドレインに接続し、他方を前記第3のP型MOSトランジスタのドレインに接続し、ゲートをイコライズ信号の反転信号が入力される第2の入力端に接続した第4のP型MOSトランジスタと、
正の入力端を前記第3のP型MOSトランジスタのドレインに接続し、負の入力端を前記第2のP型MOSトランジスタのドレインに接続し、出力端を回路の出力端としたコンパレータ回路と、
前記第3のP型MOSトランジスタのドレイン電流が所定の参照電流量となるように前記第3のP型MOSトランジスタのゲートに電圧を与える参照電流発生部とを備え、
前記参照電流量と前記データ線の電流量を比較することで前記データ線を流れるメモリセルの電流を検知する、
ことを特徴とする電流センスアンプ回路。 - メモリセルアレイのビット線が、選択トランジスタを介して結合されるデータ線に接続された電流センスアンプ回路において、
参照電圧発生部と、
負の入力端を前記データ線に接続し、正の入力端に前記参照電圧発生部の参照電圧を受ける差動増幅回路と、
前記差動増幅回路の出力をゲートに接続し、ソースを前記データ線に接続した第1のN型MOSトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを結合し、前記第1のN型MOSトランジスタのドレインに接続した第1のP型MOSトランジスタと、
前記第1のP型MOSトランジスタのドレインに接続されたn個(nは2以上の整数)の電流比較部とを備え、
各電流比較部について、
ソースを電源電位に接続し、ゲートを前記第1のP型MOSトランジスタのドレインに接続した第2のP型MOSトランジスタと、
ソースを接地電位に接続し、ドレインを前記第2のP型MOSトランジスタのドレインに接続した第2のN型MOSトランジスタと、
ソースを接地電位に接続し、ゲートとドレインを前記第2のN型MOSトランジスタのゲートに接続した第3のN型MOSトランジスタと、
ソースを電源電位に接続し、ドレインを前記第3のN型MOSトランジスタのドレインに接続した第3のP型MOSトランジスタと、
入力端を前記第2のN型MOSトランジスタのドレインに接続し、出力端を回路の出力端としたインバータ回路と、
前記第3のP型MOSトランジスタのドレイン電流が所定の参照電流量となるように前記第3のP型MOSトランジスタのゲートに電圧を与える参照電流発生部とを備え、
前記n個の電流比較部に属するn個の前記参照電流発生部は所定のそれぞれ異なる参照電流量に基づいた電圧を前記第3のP型MOSトランジスタに与え、各前記電流比較部が前記参照電流量と前記データ線の電流量とを比較することで前記データ線を流れるメモリセルの電流量を検知する、
ことを特徴とする電流センスアンプ回路。 - メモリセルアレイのビット線が、選択トランジスタを介して結合されるデータ線に接続された電流センスアンプ回路において、
参照電圧発生部と、
負の入力端を前記データ線に接続し、正の入力端に前記参照電圧発生部の参照電圧を受ける差動増幅回路と、
前記差動増幅回路の出力をゲートに接続し、ソースを前記データ線に接続した第1のN型MOSトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを結合し、前記第1のN型MOSトランジスタのドレインに接続した第1のP型MOSトランジスタと、
前記第1のP型MOSトランジスタのドレインに接続されたn個(nは2以上の整数)の電流比較部とを備え、
各電流比較部について、
ソースを電源電位に接続し、ゲートを前記第1のP型MOSトランジスタのゲートに接続した第2のP型MOSトランジスタと、
ソースを接地電位に接続し、ドレインを前記第2のP型MOSトランジスタのドレインに接続した第2のN型MOSトランジスタと、
ソースを接地電位に接続し、ゲートとドレインを前記第2のN型MOSトランジスタのゲートに接続した第3のN型MOSトランジスタと、
ソースを電源電位に接続し、ドレインを前記第3のN型MOSトランジスタのドレインに接続した第3のP型MOSトランジスタと、
ソースまたはドレインのいずれか一方を前記第2のP型MOSトランジスタのドレインに接続し、他方を前記第3のP型MOSトランジスタのドレインに接続し、ゲートをイコライズ信号が入力される第1の入力端に接続した第4のN型MOSトランジスタと、
ソースまたはドレインのいずれか一方を前記第2のP型MOSトランジスタのドレインに接続し、他方を前記第3のP型MOSトランジスタのドレインに接続し、ゲートをイコライズ信号の反転信号が入力される第2の入力端に接続した第4のP型MOSトランジスタと、
正の入力端を前記第3のP型MOSトランジスタのドレインに接続し、負の入力端を前記第2のP型MOSトランジスタのドレインに接続し、出力端を回路の出力端としたコンパレータ回路と、
前記第3のP型MOSトランジスタのドレイン電流が所定の参照電流量となるように前記第3のP型MOSトランジスタのゲートに電圧を与える参照電流発生部とを備え、
前記n個の電流比較部に属するn個の前記参照電流発生部は所定のそれぞれ異なる参照電流量に基づいた電圧を前記第3のP型MOSトランジスタに与え、各前記電流比較部が前記参照電流量と前記データ線の電流量とを比較することで前記データ線を流れるメモリセルの電流量を検知する、
ことを特徴とする電流センスアンプ回路。 - 請求項3または請求項4に記載の電流センスアンプ回路において、
n個の前記電流比較部の出力端からの出力値が示すn+1通りの状態を持つ読み出しデータに対して、前記データ線の検知される電流量の大きさの順に従ってグレイ符号を対応付けしたデータ出力を行うデータ変換部を備えた、
ことを特徴とする電流センスアンプ回路。 - 請求項5記載の電流センスアンプ回路において、
n=3の場合において、データ変換部として排他的論理和回路(EOR回路)を備え、1番目の前記電流比較部の出力と3番目の前記電流比較部の出力とを前記排他的論理和回路の入力に接続し、前記排他的論理和回路の出力をデータ変換部の第1の出力ビットとし、2番目の前記電流比較部の出力をデータ変換部の第2の出力ビットとした構成により、n個の前記電流比較部の出力が示す読み出しデータを2ビットのグレイ符号に変換して出力する、
ことを特徴とする電流センスアンプ回路。
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