KR100757126B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

기준 메모리의 임계값 전압의 조정 시간을 단축하는 것이 곤란하였다. 메모리 셀 MC와, 기준 메모리 셀 RAC와, 센스 앰프 SA10와, 센스 앰프에 접속된 커런트 미러형의 부하 회로와, 센스 앰프의 제2 입력단에 일단이 접속된 제1 트랜지스터 N23과, 제1 트랜지스터의 타단에 접속된 기준 전류원(25)과, 센스 앰프의 제2 입력단에 일단이 접속되며, 타단에 선택된 메모리 셀 MC가 접속되는 제2 트랜지스터 N21을 구비하고, 기준 메모리 셀의 임계값 전압의 조정 시에는, 제1 트랜지스터를 온, 제2 트랜지스터를 오프로 하고, 메모리 셀에 대한 기입/소거의 베리파이 시에서의 메모리 셀의 임계값 전압의 조정 시에는, 제1 트랜지스터를 오프, 제2 트랜지스터를 온으로 한다.
임계값 전압, 메모리 셀, 센스 앰프, 부하 회로, 불휘발성 트랜지스터, 기준 전류원, 반전 회로

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUTCOT MEMORY DEVICE}
도 1은 제1 실시예에 따른 플래시 메모리의 일부의 구성을 도시하는 회로도.
도 2는 제1 실시예에 적용되는 다치 데이터를 기억하는 플래시 메모리를 도시하는 개략 구성도.
도 3은 도 2에 도시하는 메모리 셀 어레이를 도시하는 구성도.
도 4는 도 2에 도시하는 각 블록의 구성을 도시하는 회로도.
도 5는 비교예에 따른 플래시 메모리의 일부의 구성을 도시하는 회로도.
도 6은 기준 메모리 셀의 임계값 전압 조정 시에서의 도 5의 등가 회로도.
도 7은 도 6의 등가 회로에서 2개의 PMOS의 임계값 전압에 변동이 없는 이상 상태에서의 PMOS 및 NMOS의 전압-전류 특성과 기준 메모리 셀 및 정전류원에 흐르는 전류의 변화를 도시하는 특성도.
도 8은 도 6의 등가 회로에서 2개의 PMOS의 임계값 전압에 변동이 발생한 상태에서의 PMOS 및 NMOS의 전압-전류 특성과 기준 메모리 셀 및 정전류원에 흐르는 전류의 변화를 도시하는 특성도.
도 9는 메모리 셀의 임계값 전압 조정 시에서의 도 5의 등가 회로도.
도 10은 도 6의 등가 회로에서 2개의 PMOS의 임계값 전압에 변동이 발생한 상태에서의 PMOS 및 NMOS의 전압-전류 특성과 메모리 셀 및 기준 메모리 셀에 흐르 는 전류의 변화를 도시하는 특성도.
도 11은 기준 메모리 셀의 임계값 전압 조정 시에서의 도 1의 등가 회로도.
도 12는 도 11의 등가 회로에서 2개의 PMOS의 임계값 전압에 변동이 발생한 상태에서의 PMOS 및 NMOS의 전압-전류 특성과 기준 메모리 셀 및 정전류원에 흐르는 전류의 변화를 도시하는 특성도.
도 13은 메모리 셀의 임계값 전압 조정 시에 있어서의 도 1의 등가 회로도.
도 14는 도 13의 등가 회로에서 2개의 PMOS의 임계값 전압에 변동이 발생한 상태에서의 PMOS 및 NMOS의 전압-전류 특성과 메모리 셀 및 기준 메모리 셀에 흐르는 전류의 변화를 도시하는 특성도.
도 15는 도 1에서의 정전류원을 구체화한 회로도.
도 16은 제2 실시예에 따른 플래시 메모리의 일부의 구성을 도시하는 회로도.
도 17은 도 16에 도시하는 센스 앰프에 공급하는 전압과 기준 전류의 관계를 도시하는 특성도.
도 18은 제3 실시예에 따른 플래시 메모리의 일부의 구성을 도시하는 회로도.
도 19는 제3 실시예의 변형예에 따른 플래시 메모리의 일부의 구성을 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
8 : 제1 전압 생성 회로
10 : 컨트롤러
SA1∼SA3, SA10 : 센스 앰프
MC : 메모리 셀
RMC : 기준 메모리 셀
CMC1∼CMC3 : 커런트 미러 회로
DFA1∼DFA3 : 차동 증폭기
22, 22A, 22B : 기준 전류 생성 회로
R1∼R3 : 저항
41, 42, 43 : 테스트 패드
44 : 제어 회로
[특허 문헌 1] 일본 특개 2004-103211호 공보
[특허 문헌 2] 일본 특원 2005-114747
[비특허 문헌 1]　B. Pathank et al., A 1.8V 64Mb 100㎒ Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference
본 발명은 기준 메모리 셀과 본체 메모리 셀의 셀 전류를 센스 앰프에서 비교하는 불휘발성 반도체 기억 장치에 관한 것으로, 기준 메모리 셀 및 본체 메모리 셀의 임계값 전압의 조정이 행해지는 불휘발성 반도체 기억 장치에 관한 것이다.
예를 들면 EEPROM셀에 의해 구성되며, 전기적으로 일괄 소거 가능한 불휘발성 반도체 기억 장치(이하, 플래시 메모리라고 함)가 다양하게 개발되어 있다. 예를 들면 NOR형의 플래시 메모리의 판독 및 베리파이 동작은 선택된 메모리 셀과 기준 메모리 셀에 흐르는 전류를 센스 앰프에 의해 비교함으로써 실행된다(예를 들면 특허 문헌 1, 비특허 문헌 1). 이 방식은 전류 비교형 센스 방식으로 불리고 있다.
전류 비교형 센스 방식으로서는, 기준 전류 Iref를 센스 앰프의 입력단에 직접 공급하는 Iref 직결 방식과, 기준 전류 Iref를 커런트 미러 회로를 통해서 센스 앰프의 입력단에 공급하는 Iref 미러 방식의 2종류가 알려져 있다.
Iref 직결 방식에서는 복수의 기준 메모리 셀이 사용된다. 각 기준 메모리 셀의 임계값 전압은 일정하지 않고 변동을 갖고 있다. 기준 메모리 셀의 임계값 전압이 변동되면, 그것에 수반하여, 본체 메모리 셀의 임계값 전압도 변동되게 된다고 하는 문제가 있다.
본 발명은 기준 메모리 셀의 임계값 전압의 변동에 기인하는 본체 메모리 셀의 임계값 전압의 변동을 억제할 수 있는 불휘발성 반도체 기억 장치를 제공하자고 하는 것이다.
본 발명의 불휘발성 반도체 기억 장치는, 임계값 전압이 조정 가능한 불휘발성 트랜지스터로 이루어지는 본체 메모리 셀과, 임계값 전압이 조정 가능한 불휘발성 트랜지스터로 이루어지는 기준 메모리 셀과, 제1, 제2 입력단을 갖고, 제1 입력단에 상기 기준 메모리 셀이 접속된 센스 앰프와, 상기 센스 앰프의 상기 제1, 제2 입력단에 접속된 커런트 미러형의 부하 회로와, 상기 센스 앰프의 상기 제2 입력단에 일단이 접속된 제1 트랜지스터와, 상기 제1 트랜지스터의 타단에 접속된 기준 전류원과, 상기 센스 앰프의 상기 제2 입력단에 일단이 접속되고, 타단에 선택된 상기 본체 메모리 셀이 접속되는 제2 트랜지스터를 구비하고, 상기 기준 메모리 셀의 임계값 전압의 조정 시에는, 상기 제1 트랜지스터를 온, 상기 제2 트랜지스터를 오프로 하고, 상기 본체 메모리 셀에 대한 기입/소거의 베리파이 시에서의 본체 메모리 셀의 임계값 전압의 조정 시에는, 상기 제1 트랜지스터를 오프, 상기 제2 트랜지스터를 온으로 하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다.
우선, 도 2, 도 3, 도 4를 참조하여 제1 실시예에 적용되는 다치 데이터를 기억하는 플래시 메모리의 개략 구성에 대해서 설명한다. 도 2에 도시한 바와 같이, 메모리 셀 어레이(MCA)(1)는 n개의 블록 B0∼Bn-1을 갖고 있다. 각 블록 B0∼Bn-1은 데이터 소거의 최소 단위이다. 메모리 셀 어레이(1)는 메모리 셀을 선택하는 디코드 회로(2), 베리파이용 센스 앰프(S/A)(3A), 판독용 센스 앰프(S/A)(3B), 데이터 디코더(4)를 갖고 있다. 또한 메모리 셀 어레이(1)의 각 블록 B0∼Bn-1에 대해서 공통으로 데이터선(5)이 배치되어 있다.
디코드 회로(2)는 어드레스 버스선(6)에 접속되고, 컨트롤러(10)로부터 공급되는 어드레스 신호에 따라 워드선(행선), 비트선(열선)을 선택하여 메모리 셀을 선택한다.
베리파이용 센스 앰프(3A) 및 판독용 센스 앰프(3B)의 입력단은 데이터선(5)에 접속된다. 베리파이용 센스 앰프(3A) 및 판독용 센스 앰프(3B)는, 메모리 셀에 예를 들면 4치, 2비트의 데이터를 기억하는 경우에, 3개의 기준 전류를 생성하기 위해, 적어도 1개의 기준 메모리 셀을 이용한 기준 전류 생성 회로를 갖고 있다. 이들 센스 앰프(3A, 3B)는 기준 전류 생성 회로로부터 공급되는 기준 전류와, 선택된 메모리 셀에 흐르는 전류를 비교한다.
베리파이용 센스 앰프(3A)의 출력단은 데이터 버스선(7)에 접속되어 있다. 베리파이용 센스 앰프(3A)는 데이터의 기입 시, 또는 소거 시에, 메모리 셀로부터 판독된 신호를 검출하여 컨트롤러(10)에 공급한다. 판독용 센스 앰프(3B)의 출력단은 데이터 디코더(4)에 접속되어 있다. 데이터 디코더(4)는 판독용 센스 앰프(3B)로부터 공급된 신호를 디코드하여, 출력 신호를 생성한다. 데이터 디코더(4)의 출력단은 입출력부(I/O)(11)에 접속되며, 데이터의 판독 시에 데이터 디코더(4)로부터 출력된 신호는 입출력부(11)를 통해서 외부에 출력된다.
어드레스 버스선(6) 및 데이터 버스선(7)은 컨트롤러(10)에 접속되어 있다. 컨트롤러(10)에는 입출력부(11), CUI(Command　User　Interface)(12), ROM(13), 제1, 제2 전압 생성 회로(8, 9)가 접속되어 있다. 입출력부(11)는 외부로부터 공급 되는 커맨드 CMD를 CUI(12)에 공급하고, 메모리 셀의 기입 데이터를 컨트롤러(10)에 공급한다. 또한 입출력부(11)는 판독용 센스 앰프(4)로부터 공급되는 판독 데이터를 외부에 출력한다.
CUI(12)는 외부로부터 입력되는 칩 인에이블 신호 CE, 라이트 인에이블 신호 WE 등의 제어 신호 및 어드레스 신호 Add를 수취하고, 이들을 처리하여 컨트롤러(10)에 공급한다. ROM(13)에는 컨트롤러(10)의 동작을 제어하기 위한 각종 프로그램이 저장되어 있다. 컨트롤러(10)는 커맨드 CMD 및 프로그램에 따라 플래시 메모리 전체의 동작을 제어한다. 즉, 어드레스 신호를 어드레스 버스선(6)에 공급하고, 기입 데이터를 데이터 버스선(7)에 공급한다. 또한 컨트롤러(10)는 데이터의 기입 시, 베리파이 시, 판독 시, 및 소거 시에 제1, 제2 전압 생성 회로(8, 9)를 제어하여, 소정의 전압을 생성시킨다. 제1 전압 생성 회로(8)는 데이터의 기입 시, 베리파이 시, 및 판독 시에, 메모리 셀의 제어 게이트에 공급되는 전압, 즉, 워드선 전압을 생성한다. 이 워드선 전압은 디코드 회로(2) 내의 행 메인 디코더, 행 프리디코더를 통해서 워드선에 공급된다. 또한 제2 전압 생성 회로(9)는 데이터의 기입 시에 메모리 셀의 드레인에 공급되는 드레인 전압을 생성한다. 이 드레인 전압은 디코드 회로(2)의 열 프리디코더, 컬럼 게이트를 통해서 메모리 셀의 드레인에 공급된다.
도 3은 메모리 셀 어레이(1)의 구성을 도시하고 있다. 블록 B0∼Bn-1의 배열의 단부에 워드선 WL을 선택하는 행 메인 디코더(701)가 배치되고, 각 블록 사이에 블록을 선택하는 행 서브디코더(702)가 배치된다. 열 디코더는, 각 블록 B0∼ Bn-1의 비트선 BL의 단부에 배치되고, 비트선 BL을 선택하는 컬럼 게이트(704)와 열 프리디코더(703)로 구성되어 있다. 컬럼 게이트(704)는 데이터선(5)에 접속되어 있다. 행 메인 디코더(701) 및 열 프리디코더(703)는 도 2에 도시하는 디코드 회로(2)에 배치되어 있다.
도 4는 각 블록 B0∼Bn-1의 구성을 도시하고 있다. 도 4에 도시한 바와 같이, 이 플래시 메모리는 예를 들면 NOR형의 플래시 메모리로서, 복수개씩의 비트선 BL과 워드선 WL이 교차하여 배치되고, 비트선 BL과 워드선 WL의 교차부에 메모리 셀 MC가 배치된다. 메모리 셀 MC는 예를 들면 EEPROM 셀에 의해 구성되어 있다. 각 열에 배치된 메모리 셀 MC의 드레인은 대응하는 비트선 BL에 접속되고, 각 행에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL에 접속되고, 소스는 각각 공통 소스 선에 접속되어 있다.
(비교예)
도 5는 본 발명자가 제안한 특허 문헌 2에 관련되는 출원에 기재되어 있는 플래시 메모리의 센스 앰프 근방의 구성을 추출하여 도시하는 회로도이다. 도 5의 센스 앰프는 Iref 직결 방식의 센스 앰프이며, 센스 앰프를 이용하여 기준 메모리 셀의 임계값 전압의 조정을 가능하게 한 것이다.
Iref 직결 방식에서는 1개의 센스 앰프에 접속되는 기준 메모리 셀의 수가 증가한다. 이 때문에 기준 메모리 셀의 조정 시간을 단축하고, 또한 임계값 전압의 변동을 압축할 필요가 있다.
그런데, 플래시 메모리는, 데이터의 기입, 소거에서, 메모리 셀에 대해서 인 가 전압을 복잡하게 제어할 필요가 있다. 이 때문에 플래시 메모리는 컨트롤러를 갖고, 이 컨트롤러에 의해 복잡한 전압 제어를 행하고 있다. 이 때문에 외부로부터 플래시 메모리에 커맨드와 데이터만을 공급함으로써, 소요의 기입 또는 소거 동작이 실행된다. 일반적으로 이러한 동작을 오토 실행이라고 칭하고 있다.
오토 실행 시에, 데이터의 기입, 소거 시에, 센스 앰프를 이용하여, 선택된 본체 메모리 셀에 흐르는 전류가 기준 메모리 셀에 흐르는 전류와 비교되어, 본체 메모리 셀의 임계값 전압이 베리파이된다. 오토 실행의 경우, 외부로부터 제어할 필요가 없기 때문에, 고속 동작이 가능하게 된다.
도 5의 회로에서는, 오토 실행을 기준 메모리 셀의 임계값 전압의 조정에 적용함으로써, 조정 시간의 대폭적인 단축을 가능하게 하고 있다.
도 5에 도시한 바와 같이, N채널의 MOS 트랜지스터(이하, NMOS라고 칭함) NMOS N10과 불휘발성 트랜지스터로 이루어지며 임계값 전압이 조정 가능한 메모리 셀(본체 메모리 셀) MC 사이에 NMOS N21이 접속되고, NMOS N11과 불휘발성 트랜지스터로 이루어지며 임계값 전압이 조정 가능한 기준 메모리 셀 RMC 사이에 NMOS N22가 접속되어 있다. 또한 NMOS N10 및 NMOS N21의 접속 노드와, NMOS N22 및 기준 메모리 셀 RMC의 접속 노드 사이에는 NMOS N23이 접속되어 있다. 또한 NMOS N11과 N22의 접속 노드에는 NMOS N24의 일단이 접속되고, 이 NMOS N24의 타단에는 정전류원(25)이 접속되어 있다.
센스 앰프 SA10은 2개의 입력단을 갖고, 이 2개의 입력단에는 2개의 P채널의 MOS 트랜지스터(이하, PMOS라고 함) P10, P11로 이루어지는 커런트 미러형의 부하 회로가 접속되어 있다. PMOS P10의 소스, 드레인 사이의 전류 통로는 전원 전압 Vdd가 공급되는 노드와 센스 앰프 SA10의 신호 입력측의 입력단 SIN 사이에 접속되어 있다. PMOS P11의 소스, 드레인 사이의 전류 통로는 전원 전압 Vdd가 공급되는 노드와 센스 앰프 SA10의 기준측의 입력단 RIN 사이에 접속되어 있다. PMOS P11의 게이트는 PMOS P10의 게이트에 공통으로 접속됨과 함께 드레인에 접속되어 있다. 또한 NMOS N10의 일단은 센스 앰프 SA10의 한쪽의 입력단 SIN에 접속되고, NMOS N11의 일단은 센스 앰프 SA10의 다른쪽의 입력단 RIN에 접속되어 있다.
NMOS N21, N22의 게이트에는 제어 신호 φ가 공급되고, NMOS N23, N24의 게이트에는 반전된 제어 신호 /φ가 공급된다. 제어 신호 φ, /φ는 컨트롤러(10)에서 생성되는 것으로, 통상 동작 시에는 하이 레벨로 되고, 기준 메모리 셀 RMC의 임계값 전압의 조정 시에는, 로우 레벨로 된다. 또한 기준 메모리 셀 RMC의 임계값 전압의 조정 시, 센스 앰프 SA10의 출력 신호는 컨트롤러(10)에 공급된다. 또한 설명을 간단화하기 위해서 기준 메모리 셀은 1개만 도시하고 있다.
도 5에서의 NMOS N10, NMOS N11은, 임계값 전압이 예를 들면 0V로 설정된 트랜지스터이며, 각각의 게이트에는 NMOS N10, NMOS N11을 온 시키는 일정한 바이어스 전압이 공급된다. 이 NMOS N10 및 NMOS N11을 설치함으로써, 전원 전압 Vdd가 메모리 셀 MC 및 기준 메모리 셀 RMC에 인가되는 것을 피할 수 있다.
상기 구성에서, 외부로부터 기준 메모리 셀 RMC를 조정하기 위한 커맨드 및 임계값 전압을 설정하기 위한 데이터가 I/O(11)를 통해서 컨트롤러(10)에 공급되면, 컨트롤러(10)는 조정 모드로 설정된다. 그렇게 되면, 컨트롤러(10)는 제어 신 호 φ를 로우 레벨로 설정하고, 제어 신호 /φ를 하이 레벨로 설정한다. 이 때, NMOS N21, N22가 오프하고, NMOS N23, N24가 온한다. 이 상태에서, 기준 메모리 셀 RMC가 데이터에 따라 기입된다. 이 기입 동작은 메모리 셀 MC에 대한 기입 동작과 마찬가지이다. 다음으로, 센스 앰프 SA10에 의해, 기준 메모리 셀 RMC에 흐르는 전류와 정전류원(25)에 흐르는 전류가 비교된다. 센스 앰프 SA10의 출력 신호는 컨트롤러(10)에 공급되어, 기준 메모리 셀 RMC의 임계값 전압이 베리파이된다. 이 결과, 소요의 임계값 전압에 도달하지 않은 경우, 추가 기입이 실행된다. 이러한 조정 동작이 소정의 임계값 전압에 도달할 때까지 반복된다. 그리고 이러한 동작이 센스 앰프 SA10에 접속된 기준 메모리 셀 전부에 대해서 실행된다.
그런데 커런트 미러형의 부하 회로를 구성하는 2개의 PMOS P10, P11에서는 임계값 전압의 변동을 억제하기 위해 레이아웃적, 혹은 프로세스적으로 다양하게 연구가 이루어져 있다. 그러나 이러한 연구가 이루어졌다고 해도 실제의 소자에서는 임계값 전압에 변동이 발생한다.
도 6은 기준 메모리 셀 RMC의 임계값 전압의 베리파이 시에서의 도 5의 등가 회로를 도시하고 있다. NMOS N10 및 NMOS N11의 게이트에는 일정 바이어스 전압 Vbias가 공급되어 있다.
도 7은 도 6의 등가 회로에서, 2개의 PMOS P10, P11의 임계값 전압에 변동이 없는 이상 상태에서의 PMOS P10, PMOS P11 및 NMOS N11의 전압-전류 특성과, 기준 메모리 셀 RMC 및 정전류원(25)에 흐르는 전류 IRMC, Iref의 변화를 도시하고 있다. 또한 도 7에서, Vthp는 PMOS P10, P11의 임계값 전압(부전압)의 절대값을 나 타내고 있다.
베리파이 동작 시에는, 기준 메모리 셀 RMC에 접속된 워드선 WL의 전위를 변화시켜 기준 메모리 셀 RMC의 임계값 전압이 베리파이된다. 즉, 베리파이 동작 시의 데이터 기입 후에, 기준 메모리 셀 RMC에 흐르는 전류 IRMC가 정전류원(25)에 흐르는 전류 Iref와 비교된다. 그리고 IRMC 및 Iref의 값이 동일하게 되었을 때에 센스 앰프 SA10의 한 쌍의 입력단 SIN, RIN의 전압 VSIN, VRIN의 값이 일치하고, 센스 앰프 SA10의 출력이 반전되며, 조정이 끝난 것이 검지된다.
도 8은, 도 6의 등가 회로에서, 2개의 PMOS P10, P11의 임계값 전압에 변동이 발생하여, 예를 들면 PMOS P11에 비해서 PMOS P10의 임계값 전압의 절대값이 낮아졌을 경우, 즉 PMOS P10의 임계값이 얕아진 경우에서의 PMOS P10, PMOS P11 및 NMOS N11의 전압-전류 특성과, 기준 메모리 셀 RMC 및 정전류원(25)에 흐르는 전류 IRMC, Iref의 변화를 도시하고 있다.
PMOS P10의 임계값이 얕아지면, PMOS P11에 비해서 PMOS P10에 보다 많은 전류가 흐르기 때문에, IRMC가 Iref보다도 큰 상태일 때에, 센스 앰프 SA10의 한 쌍의 입력단 SIN, RIN의 전압 VSIN, VRIN의 값이 일치하고, 센스 앰프 SA10의 출력이 반전되며, 조정이 끝난 것이 검지된다.
도 5의 회로에서, 메모리 셀 MC의 임계값 전압을 조정할 때에는 NMOS N21, N22가 온한다.
도 9는 메모리 셀 MC의 임계값 전압의 베리파이 시에서의 도 5의 등가 회로를 도시하고, 도 10은 동 베리파이 시에서의 PMOS P10, PMOS P11 및 NMOS N11의 전 압-전류 특성과, 기준 메모리 셀 RMC 및 메모리 셀 MC에 흐르는 전류 IRMC, IMC의 변화를 도시하고 있다. 또한 도 10에서는 기준 메모리 셀의 임계값 전압의 베리파이 시에 정전류원(25)에 흐르는 전류 Iref도 아울러 도시하고 있다.
PMOS P11에 비해서 PMOS P10의 임계값이 얕으므로, 메모리 셀 MC의 임계값 전압의 베리파이 시에도, PMOS P11과 비교해서 PMOS P10에 보다 많은 전류가 흘러, IMC가 IRMC보다도 큰 상태일 때에 센스 앰프 SA10의 한 쌍의 입력단 SIN, RIN의 전압 VSIN, VRIN의 값이 일치하고, 센스 앰프 SA10의 출력이 반전되며, 조정이 끝난 것이 검지된다.
즉, 커런트 미러형의 부하 회로를 구성하는 2개의 PMOS P10, P11에 임계값 전압의 변동이 발생하고, PMOS P10의 임계값이 얕아지면, 기준 메모리 셀 RMC의 임계값 전압의 조정 시에서는 정전류원(25)에 흐르는 전류 Iref에 대해서 기준 메모리 셀 RMC에 흐르는 전류 IRMC가 많은 상태에서 조정이 행해지고, 또한 메모리 셀 MC의 임계값 전압의 조정 시에서는, 기준 메모리 셀 RMC에 흐르는 전류 IRMC에 대해서 메모리 셀 MC에 흐르는 전류 IMC가 많은 상태에서 조정이 행해진다.
상기와는 반대로, PMOS P10의 임계값이 깊어지면, 기준 메모리 셀 RMC의 임계값 전압의 조정 시에서는, 정전류원(25)에 흐르는 전류 Iref에 대해서 기준 메모리 셀 RMC에 흐르는 전류 IRMC가 적은 상태에서 조정이 행해지고, 또한 메모리 셀 MC의 임계값 전압의 조정 시에서는, 기준 메모리 셀 RMC에 흐르는 전류 IRMC에 대해서 메모리 셀 MC에 흐르는 전류 IMC가 적은 상태에서 조정이 행해진다.
즉, 기준 메모리 셀의 임계값 전압을 정전류원의 전류 Iref에 기초하여 조정 할 때에, 커런트 미러형의 부하 회로를 구성하는 2개의 PMOS에 임계값 전압의 변동에 기인하여 기준 메모리 셀의 임계값 전압에 변동이 발생한다. 또한 그 변동된 기준 메모리 셀의 임계값 전압에 기초하여 메모리 셀의 임계값 전압을 조정하면, 메모리 셀의 임계값 전압의 변동이 매우 커진다.
부하 회로를 구성하는 2개의 PMOS에 발생하는 임계값 전압의 변동은 센스 앰프마다 서로 다르기 때문에, 예를 들면 최소 소거 단위인 블록 소거를 행할 때에는, PMOS P10의 임계값이 얕은 커런트 미러형의 부하 회로가 접속되어 있는 센스 앰프에서 베리파이가 패스될 때까지 소거 동작이 실행되고, 과소거 메모리 셀의 재기입을 행할 때에는, PMOS P10의 임계값이 깊은 커런트 미러형의 부하 회로가 접속되어 있는 센스 앰프에서 베리파이가 패스될 때까지 기입 동작이 실행된다.
즉, 2개의 PMOS에 발생하는 임계값 전압의 변동의 영향을 소거측에서 2회, 재기입측에서 2회의 합계 4회 받으므로, 그만큼 소거 후의 임계값 전압의 분포 폭이 좁아져, 소거 시간이 연장되게 된다.
또한 상기한 바와 같이 기준 메모리 셀의 임계값 전압의 조정 시에, 센스 앰프의 한 쌍의 입력단에 접속되어 있는 커런트 미러형의 부하 회로를 구성하는 2개의 PMOS의 임계값 전압의 변동에 따라 기준 메모리 셀의 임계값 전압이 변동되는 문제는 센스 앰프의 내부에 2개의 PMOS로 이루어지는 커런트 미러형의 부하 회로를 설치한 경우라도 마찬가지로 발생한다.
(제1 실시예)
제1 실시예에 따른 플래시 메모리는, 비교예에서 설명한 커런트 미러형의 부 하 회로를 구성하는 2개의 PMOS의 임계값 전압의 변동에 기인하는 기준 메모리 셀의 임계값 전압의 변동을 억제하여, 메모리 셀의 임계값 전압의 변동을 억제하도록 한 것이다. 도 1은 본 발명의 제1 실시예에 따른 플래시 메모리의 센스 앰프 근방의 구성을 추출해서 도시하는 회로도이다. 또한 도 5에 도시하는 회로와 대응하는 개소에는 동일한 부호를 붙이고 그 설명은 생략하며, 도 5와 다른 개소만을 이하에 설명한다.
도 1에 도시한 바와 같이, 기준 메모리 셀 RMC는 NMOS N11에 직접 접속되어 있다. 또한 게이트에 제어 신호 /φ가 공급되는 NMOS N23은 NMOS N10 및 NMOS N21의 접속 노드와 정전류원(25) 사이에 접속되어 있다.
또한 센스 앰프 SA10의 출력단과 컨트롤러(10) 사이에는, 제어 신호 /φ가 하이 레벨일 때에 동작하는 클럭드 인버터(31)와, 인버터(32) 및 제어 신호 φ가 하이 레벨일 때에 동작하는 클럭드 인버터(33)로 이루어지는 직렬 회로가 병렬로 접속되어 있다.
기준 메모리 셀 RMC의 임계값 전압의 조정 시에는, 컨트롤러(10)에서 생성되는 제어 신호 φ, /φ에 기초하여 NMOS N23이 온하고, NMOS N21이 오프한다. 메모리 셀 MC의 임계값 전압의 조정 시에는, 컨트롤러(10)에서 생성되는 제어 신호 φ, /φ에 기초하여 NMOS N23이 오프하고, NMOS N21이 온한다.
즉, 도 1에 도시하는 회로는, 임계값 전압이 조정 가능한 불휘발성 트랜지스터로 이루어지는 메모리 셀 MC와, 임계값 전압이 조정 가능한 불휘발성 트랜지스터로 이루어지는 기준 메모리 셀 RMC와, 제1, 제2 입력단 RIN, SIN을 갖고, 제1 입력 단 RIN에 기준 메모리 셀 RMC가 접속된 센스 앰프 SA10과, 센스 앰프의 제1, 제2 입력단에 접속된 커런트 미러형의 부하 회로와, 센스 앰프 SA10의 제2 입력단 SIN에 일단이 접속된 제1 트랜지스터 N23과, 제1 트랜지스터 N23의 타단에 접속된 기준 전류원(25)과, 센스 앰프의 제2 입력단 SIN에 일단이 접속되고, 타단에 선택된 메모리 셀 MC가 접속되는 제2 트랜지스터 N21을 구비하고, 기준 메모리 셀 RMC의 임계값 전압의 조정 시에는, 제1 트랜지스터 N23을 온, 제2 트랜지스터 N21을 오프로 하고, 메모리 셀 MC에 대한 기입/소거의 베리파이 시에서의 메모리 셀의 임계값 전압의 조정 시에는, 제1 트랜지스터 N23을 오프, 제2 트랜지스터 N21을 온으로 하는 불휘발성 반도체 기억 장치이다.
상기 구성에서, 외부로부터 기준 메모리 셀 RMC를 조정하기 위한 커맨드 및 임계값 전압을 설정하기 위한 데이터가 I/O(11)를 통해서 컨트롤러(10)에 공급되면, 컨트롤러(10)는 조정 모드로 설정된다. 그렇게 하면, 컨트롤러(10)는 제어 신호 φ를 로우 레벨로 반전시키고, 제어 신호 /φ를 하이 레벨로 반전시킨다. 이 때, NMOS N21이 오프하고, NMOS N23이 온한다. 이 상태에서, 기준 메모리 셀 RMC가 데이터에 따라 기입된다. 다음으로, 센스 앰프 SA10에 의해 기준 메모리 셀 RMC에 흐르는 전류와 정전류원(25)에 흐르는 전류가 비교된다. 센스 앰프 SA10의 출력 신호는 컨트롤러(10)에 공급되어, 기준 메모리 셀 RMC의 임계값 전압이 베리파이된다. 이 결과, 소요의 임계값 전압에 도달하지 않은 경우, 추가 기입이 실행된다. 이러한 조정 동작이 소정의 임계값 전압에 도달할 때까지 반복된다. 그리고 이러한 동작이 센스 앰프 SA10에 접속된 기준 메모리 셀 전부에 대해서 실행된 다.
도 11은 기준 메모리 셀 RMC의 임계값 전압의 베리파이 시에서의 도 1의 등가 회로를 도시하고 있다. NMOS N10 및 NMOS N11의 게이트에는 일정 바이어스 전압 Vbias가 공급되어 있다.
베리파이 동작 시에는, 기준 메모리 셀 RMC에 접속된 워드선 WL의 전위를 변화시켜 기준 메모리 셀 RMC의 임계값 전압이 베리파이된다. 즉, 베리파이 동작 시의 데이터 기입 후에, 기준 메모리 셀 RMC에 흐르는 전류 IRMC가 정전류원(25)에 흐르는 전류 Iref와 비교된다. 그리고 IRMC 및 Iref의 값이 동일하게 되었을 때에 센스 앰프 SA10의 한 쌍의 입력단 SIN, RIN의 전압 VSIN, VRIN의 값이 일치하고, 센스 앰프 SA10의 출력이 반전되며, 조정이 끝난 것이 검지된다.
도 12는 도 11의 등가 회로에서, 2개의 PMOS P10, P11의 임계값 전압에 변동이 발생하여, 예를 들면 PMOS P11에 비해서 PMOS P10의 임계값 전압의 절대값이 낮아졌을 경우, 즉 PMOS P10의 임계값이 얕아진 경우에서의 PMOS P10, PMOS P11 및 NMOS N11의 전압-전류 특성과, 기준 메모리 셀 RMC 및 정전류원(25)에 흐르는 전류 IRMC, Iref의 변화를 도시하고 있다.
PMOS P10의 임계값이 얕아지면, PMOS P11에 비해서 PMOS P10에 보다 많은 전류가 흐르기 때문에, IRMC가 Iref에 대해서, PMOS P10, P11의 임계값 전압의 변동분만큼 작아진 상태일 때에, 센스 앰프 SA10의 한 쌍의 입력단 SIN, RIN의 전압 VSIN, VRIN의 값이 일치하고, 센스 앰프 SA10의 출력이 반전되며, 조정이 끝난 것이 검지된다.
다음으로 메모리 셀 MC의 임계값 전압을 조정하기 위해 도 1에서의 NMOS N21이 온하고, N23이 오프한다.
도 13은 메모리 셀 MC의 임계값 전압의 베리파이 시에서의 도 1의 등가 회로를 도시하고, 도 14는 동 베리파이 시에서의 PMOS P10, PMOS P11 및 NMOS N11의 전압-전류 특성과, 기준 메모리 셀 RMC 및 메모리 셀 MC에 흐르는 전류 IRMC, IMC의 변화를 도시하고 있다. 또한 도 14에서는 기준 메모리 셀 RMC의 임계값 전압의 조정 시에 정전류원(25)에 흐르는 전류 Iref도 아울러 도시하고 있다.
PMOS P11에 비해서 PMOS P10의 임계값이 얕으므로, 메모리 셀 MC의 임계값 전압의 베리파이 시에는, PMOS P11과 비교해서 PMOS P10에 보다 많은 전류가 흘러, IMC가 IRMC보다도 큰 상태일 때에 센스 앰프 SA10의 한 쌍의 입력단 SIN, RIN의 전압 VSIN, VRIN의 값이 일치하고, 센스 앰프 SA10의 출력이 반전되며, 조정이 끝난 것이 검지된다.
즉, 커런트 미러형의 부하 회로를 구성하는 2개의 PMOS P10, P11에 임계값 전압의 변동이 발생하고, PMOS P10의 임계값이 얕아지면, 기준 메모리 셀 RMC의 임계값 전압의 조정 시에서는, 정전류원(25)에 흐르는 전류 Iref에 대해서 기준 메모리 셀 RMC에 흐르는 전류 IRMC가 적은 상태에서 조정이 행해지고, 메모리 셀 MC의 임계값 전압의 조정 시에는, 기준 메모리 셀 RMC에 흐르는 전류 IRMC에 대해서 메모리 셀 MC에 흐르는 전류 IMC가 많은 상태에서 조정이 행해진다.
상기와는 반대로, PMOS P10의 임계값이 깊어지면, 기준 메모리 셀 RMC의 임계값 전압의 조정 시에서는, 정전류원(25)에 흐르는 전류 Iref에 대해서 기준 메모 리 셀 RMC에 흐르는 전류 IRMC가 많은 상태에서 조정이 행해지고, 또한 메모리 셀 MC의 임계값 전압의 조정 시에서는, 기준 메모리 셀 RMC에 흐르는 전류 IRMC에 대해서 메모리 셀 MC에 흐르는 전류 IMC가 적은 상태에서 조정이 행해진다.
즉, 기준 메모리 셀 RMC의 임계값 전압을 조정할 때에, 커런트 미러형의 부하 회로를 구성하는 2개의 PMOS에 임계값 전압의 변동에 따른 분만큼, 전류 Iref에 대해서 기준 메모리 셀 RMC에 흐르는 전류 IRMC와의 사이에 전류차가 생기도록 기준 메모리 셀 RMC의 임계값 전압이 조정된다.
그리고 메모리 셀 MC의 임계값 전압을 조정할 때에는, 커런트 미러형의 부하 회로를 구성하는 2개의 PMOS에 임계값 전압의 변동에 따른 분만큼, 또한 상기 전류차를 상쇄하는 방향으로, IRMC에 대해서 메모리 셀 MC에 흐르는 전류 IMC와의 사이에 전류차가 생기도록 메모리 셀 MC의 임계값 전압이 조정된다.
이 결과, 메모리 셀 MC에 흐르는 전류 IMC가 정전류원(25)에 흐르는 전류 Iref와 일치하도록 메모리 셀 MC의 임계값 전압의 조정이 행해지고, 센스 앰프마다 자기 정합적으로 PMOS P10, P11의 임계값 전압의 변동에 기초하는 메모리 셀 MC의 임계값 전압이 보정된다.
또한 기준 메모리 셀 RMC의 임계값 전압을 조정할 때, 센스 앰프 SA10에 대한 기준 메모리 셀 RMC 및 정전류원(25)의 접속 관계가 도 5의 경우와는 반대로 되고, 센스 앰프의 출력 기대값이 도 5의 경우와는 반대 레벨로 된다. 이 때문에, 도 1의 회로에서는 기준 메모리 셀 RMC의 임계값 전압을 조정할 때에는, 클럭드 인버터(31)를 동작시켜, 센스 앰프 SA10의 출력을 반전한 상태에서 컨트롤러(10)에 공급하도록 하고 있다. 메모리 셀 MC의 임계값 전압을 조정할 때에는, 센스 앰프 SA10에 대한 기준 메모리 셀 RMC 및 메모리 셀 MC의 접속 관계가 도 5의 경우와 동일하게 되므로, 이 경우에는 클럭드 인버터(33)를 동작시켜, 센스 앰프 SA10의 출력을 2회 반전시켜 컨트롤러(10)에 공급하도록 하고 있다.
이와 같이 제1 실시예에 따르면, 플래시 메모리의 오토 실행을 기준 메모리 셀의 조정에 적용하고 있다. 이 때문에 기준 메모리 셀의 임계값 전압의 조정에 필요로 하는 시간을 대폭 단축하는 것이 가능하다. 따라서 Iref 직결 방식의 센스 앰프를 다치의 플래시 메모리에 적용하는 경우에서, 기준 메모리 셀의 수가 증가한 경우에도, 기준 메모리 셀의 조정 시간을 대폭 단축할 수 있다.
또한 제1 실시예에 따르면, 메모리 셀의 데이터를 검출하는 센스 앰프를, 기준 메모리 셀의 임계값 전압의 조정에 이용할 수 있다. 이 때문에 기준 메모리 셀의 임계값 전압을 조정하기 위한 전용의 센스 앰프를 설치할 필요가 없다. 따라서 에리어 패널티를 억제할 수 있다.
또한 제1 실시예에 따르면, 커런트 미러형의 부하 회로를 구성하는 한 쌍의 트랜지스터의 임계값 전압에 변동이 발생하더라도, 이 임계값 전압의 변동에 기인하는 기준 메모리 셀 및 메모리 셀의 임계값 전압의 변동을, 센스 앰프마다 자기 정합적으로 보정하는 것이 가능하다.
도 15는 도 1에서 도시하는 정전류원(25)의 구체적인 구성예를 도시하고 있다. 정전류원(25)은 서로 다른 저항값을 갖는 저항 R1, R2, R3과, 이들 저항 R1, R2, R3을 선택하는 NMOS N25, N26, N27에 의해 구성되어 있다. 이들 NMOS N25, N26, N27의 게이트에는 신호 φ1, φ2, φ3이 공급되어 있다. 저항 R1, R2, R3의 저항값은 기준 메모리 셀 RMC에 설정하는 임계값 전압, 환언하면 기준 메모리 셀 RMC에 흘리는 전류값에 따라 설정된다.
이러한 구성에서, 기준 메모리 셀 RMC에 설정하는 임계값 전압에 따라 신호 φ1, φ2, φ3 중 어느 하나가 하이 레벨로 되어, 대응하는 NMOS N25, N26, N27 중 하나가 온으로 된다. 이 상태에서 기준 메모리 셀 RMC에 흐르는 전류와 선택된 저항에 흐르는 전류가 센스 앰프 SA10에 의해 검출된다. 이 검출 출력 신호에 따라 추가 기입이 제어되어, 기준 메모리 셀 RMC에 소정의 임계값 전압이 설정된다. 또한 본 예에서는 NMOS N25, N26, N27 각각에 대해서 NMOS N23이 직렬로 접속되는 경우를 나타내고 있지만, NMOS N23을 생략하고, NMOS N23의 기능을 NMOS N25, N26, N27 각각에 갖게 하도록 해도 된다. 구체적으로는 제어 신호 φ와, 제어 신호 φ1, φ2, φ3 각각의 논리를 취한 신호를 NMOS N25, N26, N27의 게이트에 공급할 수 있다.
또한 제1 실시예에서는 센스 앰프의 한 쌍의 입력단에 2개의 PMOS로 이루어지는 커런트 미러형의 부하 회로를 접속하는 경우를 설명했지만, 센스 앰프의 내부에 2개의 PMOS로 이루어지는 커런트 미러형의 부하 회로를 설치한 경우에도 적용할 수 있다.
(제2 실시예)
도 16은 제2 실시예를 도시하는 것으로서, 도 15와 동일 부분에는 동일 부호를 붙인다.
플래시 메모리는 복수의 센스 앰프를 갖고 있다. 이 때문에, 도 15에 도시한 바와 같이, 센스 앰프마다 복수의 저항을 설치하면 에리어 패널티가 매우 커진다. 따라서 제2 실시예는 플래시 메모리 내의 1개소에 기준 전류 생성 회로(22)를 설치하고, 이 기준 전류 생성 회로(22)로부터 각 센스 앰프에 기준 전류를 공급한다.
도 16에 도시한 바와 같이, 기준 전류 생성 회로(22)는 복수의 저항 R1, R2, R3과, 이들 저항 R1, R2, R3을 선택하는 NMOS N25, N26, N27, 및 PMOS P30, P31에 의해 구성된 커런트 미러 회로, 및 NMOS N31에 의해 구성되어 있다. 기준 전류 생성 회로(22)에 의해 생성된 각 기준 메모리 셀에 흐르는 기준 전류에 상당하는 전류는 NMOS N31과 PMOS P30의 접속 노드로부터 출력된다. 이 전류는 NMOS N32의 게이트에 공급된다. 이 NMOS N32는 NMOS N23을 통해서 센스 앰프 SA10에 접속되어 있다. 이 경우, NMOS N32는 정전류원으로서 동작한다.
상기 구성에서, 테스트 커맨드에 따라 기준 메모리 셀 RMC의 임계값 전압 조정 모드로 되면, 제어 신호 φ가 로우 레벨로 되고, 제어 신호 /φ가 하이 레벨로 된다. 이 때문에 센스 앰프 SA10의 신호 입력측의 입력단 SIN에는, NMOS N23를 통해서 NMOS N32가 접속된다. 기준측의 입력단 RIN에는 기준 메모리 셀 RMC가 접속되어 있다.
또한 기준 메모리 셀 RMC에 설정하는 임계값 전압에 따라 NMOS N25, N26, N27 중 어느 하나가 온으로 되고, 저항 R1, R2, R3 중 어느 하나가 선택된다. 이 상태에서 기준 메모리 셀 RMC에 기입이 행해지고, 기준 메모리 셀 RMC에 흐르는 전 류와, 선택된 저항에 흐르는 전류가 센스 앰프 SA10에 의해 검출된다. 이 동작이 기준 메모리 셀 RMC에 흐르는 전류와, 선택된 저항에 흐르는 전류가 동일하게 될 때까지 반복된다.
제2 실시예에 따르면, 플래시 메모리에 대해서 1개의 기준 전류 생성 회로(22)를 설치하고, 이 기준 전류 생성 회로(22)에 의해 생성된 전류를 각 센스 앰프에 공급하고 있다. 이 때문에 센스 앰프마다 복수의 저항을 접속하는 경우에 비해 현격하게 에어리어 패널티를 억제할 수 있다.
또한 커런트 미러 방식을 이용한 기준 전류 생성 회로(22)는 온도나 전압의 변동에 따라 전류 마진이 변화되는 경우가 있다. 그러나 기준 메모리 셀 RMC의 조정은 테스트 공정에서 실행하기 때문에, 온도나 전압의 변동을 관리하는 것이 가능하여, 전류 마진을 확보하는 것이 가능하다.
(제3 실시예)
상기 제2 실시예에서, 충분히 고정밀도로 설정된 저항을 사용했다고 해도 각 저항값에 변동이 발생한다. 이 때문에 저항에 의해 반드시 원하는 전류값이 발생한다고는 할 수 없다.
도 17은 도 16에 도시하는 센스 앰프 SA10에 공급하는 전압과, 기준 전류의 관계를 도시하고 있다.
도 15에 도시하는 회로에서, 전원 전압 Vdd가 공급되는 노드와, 저항 R1, R2, R3 사이에는, 게이트에 바이어스 전압 Vbias가 공급된 NMOS N10이 접속되어 있다. 이 때문에, 전원 전압 Vdd를 제어해도, 저항 R1, R2, R3에 인가되는 전압 VD 는, 바이어스 전압 Vbias가 게이트에 공급된 NMOS에 의해 결정되게 된다. 따라서 저항 R1, R2, R3의 저항값이 어긋나 있는 경우에, 외부로부터 기준 전류를 조정하는 것은 곤란하다.
따라서, 제3 실시예는, 도 18에 도시한 바와 같이, 기준 전류 발생 회로(22)의 전원 전압을, 센스 앰프 SA10을 포함하는 주변 회로에서 사용하는 전원 전압 Vdd와 분리된 Vddex라고 한다.
상기 구성에서, 기준 전류 발생 회로(22)에 흐르고 있는 전류를 측정하여, 만약 저항 R1, R2, R3의 저항값의 변동에 기인해서 기준 전류값이 어긋나 있는 경우, 전원 전압 Vddex를 외부로부터 제어한다. 이러한 구성으로 함으로써, 저항 R1, R2, R3의 저항값의 변동이 발생하고 있는 경우에도, 기준 전류값을 원하는 전류값으로 설정할 수 있다.
도 19는 제3 실시예의 변형예를 도시하는 것으로서, 도 18과 동일 부분에는 동일 부호를 붙이고 있다.
이 변형예는 전원 전압 Vddex를 테스트 신호 공급용의 테스트 패드(41, 42)로부터 공급하는 경우를 나타내고 있다. 또한 NMOS N23과 N32의 접속 노드는 테스트 패드(43)에 접속되어 있다.
이 구성에 따르면, 기준 메모리 셀 RMC의 조정 시에, 테스트 패드(43)에 접속된 제어 회로(44)에 의해, 선택된 저항에 전원 전압 Vddex에 따라, 어느 정도의 전류가 흐르고 있는지를 외부로부터 모니터할 수 있다. 제어 회로(44)는 모니터한 전류값에 따라 전원 전압 Vddex를 제어한다. 따라서 저항값에 변동이 있는 경우에 도, 고정밀도로 기준 메모리 셀 RMC의 임계값 전압을 제어할 수 있다.
또한 전원 전압 Vddex를 테스트 패드(41, 42)로부터 공급함으로써, 패드의 수를 삭감할 수 있다.
또한 본 발명은, 상기 제1 내지 제3 실시예에 한정되는 것이 아니라, 발명의 요지를 변화시키지 않는 범위에서 다양하게 변형 실시 가능한 것은 물론이다.
본 발명에 따르면, 기준 메모리 셀의 임계값 전압의 변동에 기인하는 본체 메모리 셀의 임계값 전압의 변동을 억제할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (5)

  1. 임계값 전압이 조정 가능한 불휘발성 트랜지스터로 이루어지는 본체 메모리 셀과,
    임계값 전압이 조정 가능한 불휘발성 트랜지스터로 이루어지는 기준 메모리 셀과,
    제1, 제2 입력단을 갖고, 제1 입력단에 상기 기준 메모리 셀이 접속된 센스 앰프와,
    상기 센스 앰프의 상기 제1, 제2 입력단에 접속된 커런트 미러형의 부하 회로와,
    상기 센스 앰프의 상기 제2 입력단에 일단이 접속된 제1 트랜지스터와,
    상기 제1 트랜지스터의 타단에 접속된 기준 전류원과,
    상기 센스 앰프의 상기 제2 입력단에 일단이 접속되고, 타단에 선택된 상기 본체 메모리 셀이 접속되는 제2 트랜지스터를 구비하고,
    상기 기준 메모리 셀의 임계값 전압의 조정 시에는, 상기 제1 트랜지스터를 온, 상기 제2 트랜지스터를 오프로 하고, 상기 본체 메모리 셀에 대한 기입/소거의 베리파이 시에서의 본체 메모리 셀의 임계값 전압의 조정 시에는, 상기 제1 트랜지스터를 오프, 상기 제2 트랜지스터를 온으로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 임계값 전압이 조정 가능한 불휘발성 트랜지스터로 이루어지는 본체 메모리 셀과,
    임계값 전압이 조정 가능한 불휘발성 트랜지스터로 이루어지는 기준 메모리 셀과,
    제1, 제2 입력단을 갖고, 제1 입력단에 상기 기준 메모리 셀이 접속되며, 커런트 미러형의 부하 회로를 갖는 센스 앰프와,
    상기 센스 앰프의 상기 제2 입력단에 일단이 접속된 제1 트랜지스터와,
    상기 제1 트랜지스터의 타단에 접속된 기준 전류원과,
    상기 센스 앰프의 상기 제2 입력단에 일단이 접속되고, 타단에 선택된 상기 본체 메모리 셀이 접속되는 제2 트랜지스터를 구비하고,
    상기 기준 메모리 셀의 임계값 전압의 조정 시에는, 상기 제1 트랜지스터를 온, 상기 제2 트랜지스터를 오프로 하고, 상기 본체 메모리 셀에 대한 기입/소거의 베리파이 시에서의 본체 메모리 셀의 임계값 전압의 조정 시에는, 상기 제1 트랜지스터를 오프, 상기 제2 트랜지스터를 온으로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 기준 메모리 셀의 임계값 전압의 조정 시에, 상기 센스 앰프의 출력 데이터를 반전하여 출력하는 반전 회로를 더 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 기준 전류원은 저항값이 서로 다른 복수의 저항과,
    이들 복수의 저항 중에서 하나를 선택하는 선택 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 센스 앰프에서 센스된 데이터가 공급되고, 이 데이터에 따라 상기 기준 메모리 셀 및 본체 메모리 셀의 임계값 전압의 조정 동작을 제어하는 제어 회로를 더 구비하고,
    상기 제어 회로는, 상기 기준 메모리 셀 및 상기 본체 메모리 셀의 임계값 전압의 조정 시 및 상기 본체 메모리 셀의 데이터 판독 시에, 상기 제1 및 제2 트랜지스터의 온/오프 동작을 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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