JP5292918B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。

このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。

これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。

強誘電体キャパシタの下部電極と上部電極としては、貴金属膜や酸化貴金属膜が用いられることが多い。これは、これらの膜の配向の作用によって強誘電体膜の配向が揃えられ、強誘電体膜の強誘電体特性、例えば残留分極電荷量等を高めることができるからである。

ただし、貴金属膜と酸化貴金属膜は化学反応性に乏しいため、これらの膜をドライエッチングして電極形状にパターニングするときに導電性のエッチング生成物が発生する。そのエッチング生成物がキャパシタ誘電体膜の側面に付着すると、上部電極と下部電極とのリークパスが該側面に形成され、強誘電体キャパシタが不良になってしまう。

このような不都合を回避する方法として、レジストパターンが後退するエッチング条件で電極をパターニングすることにより、強誘電体キャパシタの側面をテーパー状に傾斜させ、該側面へのエッチング生成物の付着を防ぐ方法がある（特許文献１）。

この方法では、エッチング条件が変動すると所定のテーパー形状が得られなくなり、キャパシタ側面にエッチング生成物が付着する危険性が高まるので、エッチング条件を高精度に制御することが求められる。

しかしながら、エッチング条件を制御しようとしても、エッチング装置に取り付けられた圧力計やマスフローメータ等の測定機器の校正が不十分な場合には、測定数値が実際の値から乖離してしまい、目標とするエッチング条件でのエッチングが困難となる。この場合、エッチング前に各測定器の校正を行っていたのでは、エッチング装置の停止時間が長くなり、FeRAMの量産が非効率的になってしまう。

また、上記の測定機器の動作保証範囲の上限若しくは下限付近でエッチング条件を制御する場合にも、測定数値と実際の値との間に乖離が生じ易くなる。これを回避するため、測定機器を高精度なものに交換することも考えられるが、エッチング装置との互換性によっては交換できない場合もある。

よって、この方法では、エッチングを終了した後に強誘電体キャパシタを実際に観察してみないと、その側面にエッチング生成物が付着していないとの確証が持てない。

なお、本願に関連する技術が特許文献２〜３にも開示されている。
特開２００２−３２４８５２号公報 特開２００５−７７１９２号公報 特開２００４−２０７６１１号公報 特開２００６−１７３５７９号公報

半導体装置の製造方法において、エッチング生成物を直接観察することなくその有無を判断することを目的とする。

以下の開示の一観点によれば、半導体基板の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜を順に形成する工程と、前記第２の導電膜をパターニングして上部電極にする工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、前記上部電極の上にレジストパターンを形成する工程と、前記レジストパターンをマスクにして、前記レジストパターンの側面を後退させながら、前記第１の導電膜をエッチングし、下部電極を形成する工程と、前記上部電極の上面のうち、前記レジストパターンの後退を反映して他の領域よりも高位となった段差面の幅を測定する工程と、前記段差面の幅に基づいて、前記エッチングのときに前記キャパシタ誘電体膜の側面に付着したエッチング生成物の有無を判断する工程と、前記エッチング生成物が無であると判断された場合に、前記上部電極、前記キャパシタ誘電体膜、及び前記下部電極を第２の絶縁膜で被覆する工程とを有する半導体装置の製造方法。

上部電極に形成される段差面の幅は、第１の導電膜をエッチングするときのガス流量比等のプロセスパラメータに依存するので、段差面の幅を測定することによりプロセスパラメータの値を推定できる。更に、エッチングの際にキャパシタ誘電体膜の側面にエッチング生成物が付着するか否かは、ガス流量比等のプロセスパラメータから把握することができる。したがって、上記のように段差面の幅に基づいて推定されたプロセスパラメータの値から、エッチング生成物の有無を判断することができる。

これによれば、キャパシタ誘電体膜の側面を直接観察することなく、エッチング生成物の有無を判断でき、半導体装置の製造工程の簡略化を図ることができる。

以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

図１〜図２４は、本実施形態に係る半導体装置の製造途中の断面図である。これらのうち、図１〜図１４はワード線方向に直交する方向の断面図であり、図１５〜図２４は、ワード線方向の断面図である。

また、図２５〜図２８は、この半導体装置の製造途中の平面図である。

この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。

最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。

まず、n型又はp型のシリコン（半導体基板）１に素子分離溝を形成し、その中に酸化シリコン膜等の絶縁膜を素子分離絶縁膜２として埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれる。これに代えて、LOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。

次いで、シリコン基板１のメモリセル領域にpウェル３を形成する。

その後、シリコン基板１の活性領域表面を熱酸化し、ゲート絶縁膜４となる熱酸化膜を形成する。更に、シリコン基板１の上側全面に多結晶シリコン膜を形成し、これをパターニングしてゲート電極５を形成する。メモリセル領域における一つのpウェル３上には、ワード線の一部となる二つのゲート電極５がほぼ平行に配置される。

続いて、ゲート電極５の両側のpウェル３内にn型不純物をイオン注入してn型ソース／ドレインエクステンション６ａ、６ｂを形成する。そして、シリコン基板１の上側全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えば、CVD法により酸化シリコン（SiO₂）膜を形成する。

更に、ゲート電極５と絶縁性サイドウォール７とをマスクに使用して、pウェル３にn型不純物を再びイオン注入することにより、ゲート電極５の横のシリコン基板１にn型ソース／ドレイン領域８ａ、８ｂを形成する。

なお、二つのゲート電極５に挟まれるn型ソース／ドレイン領域８ｂはビット線の一部として機能し、また、pウェル３の両側の二つのn型ソース／ドレイン領域８ａは後述するキャパシタの上部電極に電気的に接続される。

次いで、シリコン基板１の上側全面にコバルト層等の高融点金属層をスパッタ法により形成する。そして、その高融点金属層をアニールしてシリコンと反応させ、n型ソース／ドレイン領域８ａ、８ｂの表層に高融点金属シリサイド層９を形成する。その後に、素子分離絶縁膜２等の上で未反応となっている高融点金属層をウエットエッチングにより除去する。

ここまでの工程により、pウェル３の上に、ゲート電極５とn型ソース／ドレイン領域８ａ、８ｂ等を備えたn型MOSトランジスタの基本構造が完成する。

図２５（ａ）はこの工程を終了した後の平面図である。なお、同図では、絶縁性サイドウォール７と高融点金属シリサイド層９を省略してある。また、先の図１（ａ）は、図２５（ａ）のＡ１−Ａ１線に沿う断面図に相当する。

次に、図１（ｂ）に示すように、シリコン基板１の上側全面にCVD法によりカバー絶縁膜１４を形成する。そのカバー絶縁膜１４は、下から順に、厚さ約２０nmの酸化シリコン膜と厚さ約８０nmの窒化シリコン（SiN）膜とをこの順に積層してなる。

更に、このカバー絶縁膜１４の上に、TEOSガスを使用するプラズマCVD法により第１の層間絶縁膜１５として酸化シリコン膜を形成した後、その第１の層間絶縁膜１５の上面をCMP法により研磨して平坦化する。そのような研磨の結果、第１の層間絶縁膜１５の厚さは、シリコン基板１の平坦面上で約７００nmとなる。

そして、これらカバー絶縁膜１４と第１の層間絶縁膜１５とをフォトリソグラフィーとエッチングによりパターニングして、n型ソース／ドレイン領域８ａ、８ｂにコンタクトホール１２ａ、１２ｂを形成する。

続いて、コンタクトホール１２ａ、１２ｂの内面と第１の層間絶縁膜１５の上面にスパッタ法によりグルー膜を形成した後、そのグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホール１２ａ、１２ｂを完全に埋め込む。なお、グルー膜としては、例えば厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜がこの順に形成される。

そして、第１の層間絶縁膜１５の上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール１２ａ、１２ｂ内にのみ第１の導電性プラグ１３ａ、１３ｂとして残す。

第１の導電性プラグ１３ａ、１３ｂの直径は特に限定されない。本実施形態ではその直径を約０．２５μmとする。

このようにして形成された第１の導電性プラグ１３ａ、１３ｂは、酸化され易いタングステンを主成分とするため、酸素含有雰囲気において容易に酸化してコンタクト不良を起こし易い。

そこで、次の工程では、図２（ａ）に示すように、第１の導電性プラグ１３ａ、１３ｂと第１の層間絶縁膜の１５の上に、プラグの酸化を防ぐ酸化防止絶縁膜１６として、酸窒化シリコン（SiON）膜をCVD法により１００nmの厚さに形成する。

次いで、この酸化防止絶縁膜１６の上に絶縁性密着膜１７としてCVD法により酸化シリコン膜を厚さ約１３０nmに形成する。

更に、この絶縁性密着層１７の上にスパッタ法でアルミナ膜を厚さ約２０nmに形成し、それを下地絶縁膜１８とする。

次に、図２（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、下地絶縁膜１８の上に、スパッタ法により第１の導電膜１９としてプラチナ膜を形成する。第１の導電膜１９は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５０nmである。

また、第１の導電膜１９はプラチナ膜に限定されない。プラチナに代えて、イリジウム等の貴金属、あるいは酸化プラチナや酸化イリジウム(IrO₂)等の酸化貴金属を第１の導電膜１９の材料として採用してもよい。

更に、第１の導電膜１９の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZrTiO₃)膜を約１４０nmの厚さに形成して、このPZT膜を強誘電体膜２０とする。

なお、強誘電体膜２０の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。

強誘電体膜２０の材料はPZTに限定されない。その材料としては、SrBi₂Ta₂O₉、SrBi₂(Ta_xNb_1-x)₂O₉、Bi₄Ti₂O₁₂等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb_1-xLa_xZr_1-yTi_yO₃)、或いはその他の金属酸化物強誘電体を採用し得る。

ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２０のPZTを結晶化させるための結晶化アニールとして、酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２０を形成する場合は、この結晶化アニールは不要である。

また、上記のように下地絶縁膜１８の上に第１の導電膜１９を形成したことで、下地絶縁膜１８を省く場合と比較して第１の導電膜１９中のプラチナの配向性が良好となっている。そして、このような第１の導電膜１９の配向の作用によって、強誘電体膜２０中のPZTの配向が揃えられ、強誘電体膜２０の強誘電体特性が向上する。

更に、上記の強誘電体膜２０の上に、スパッタ法で酸化イリジウム膜を厚さ約２５０nmに形成し、この酸化イリジウム膜を第２の導電膜２１とする。

第２の導電膜２１は酸化イリジウム膜に限定されず、ルテニウム、ロジウム、オスミウム、レニウム、及びパラジウム等の酸化貴金属膜を第２の導電膜２１として形成してもよい。

続いて、図３（ａ）及び図１５（ａ）に示すように、第２の導電膜２１の上に、マスク材料膜２２としてスパッタ法により窒化チタン膜を約２０nmの厚さに形成する。なお、マスク材料膜２２は、レジストよりもエッチレートが低い膜であれば特に限定されない。例えば、窒化チタン膜に代えて窒化チタンアルミニウム（TiNAl）膜をマスク材料膜２２として形成してもよい。

更に、このマスク材料膜２２の上にフォトレジストを塗布し、それを露光、現像して、キャパシタ上部電極形状の第１のレジストパターン２３を形成する。

そして、図３（ｂ）及び図１５（ｂ）に示すように、第１のレジストパターン２３をマスクにしてマスク材料膜２２をドライエッチングすることにより、上部電極形状のハードマスク２２ａを形成する。このドライエッチングは、ICP(Inductively Coupled Plasma)エッチング装置を用いて行われ、塩素ガスとアルゴンガスとの混合ガスがエッチングガスとして使用される。

次に、図４（ａ）及び図１６（ａ）に示すように、上記のICPエッチング装置を引き続き用いて、ハードマスク２２ａと第１のレジストパターン２３とをマスクにして第２の導電膜２１ａをドライエッチングすることにより、上部電極２１ａを形成する。

このドライエッチングにおけるエッチングガスは特に限定されないが、本実施形態では塩素とアルゴンとの混合ガスが使用される。

このようなエッチング雰囲気に曝された第１のレジストパターン２３はダメージを受けその側面が後退するが、上部電極２１ａの上面はハードマスク２２ａによって保護されているので、上部電極２１ａの上面にエッチングが及ぶことはない。

図２５（ｂ）はこの工程を終了した後の平面図である。先の図４（ａ）は、図２５（ｂ）のＡ２−Ａ２線に沿う断面図に相当する。また、図１６（ａ）は、図２５（ｂ）のＢ１−Ｂ１線に沿う断面図に相当する。

この後に、過酸化水素水（H₂O₂）と水酸化アンモニウム(NH₄OH)溶液との混合溶液よりなるエッチング液にシリコン基板１を浸すことにより、ハードマスク２２ａをウエットエッチングして除去する。

続いて、図４（ｂ）及び図１６（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して、上部電極２１ａの上に第２のレジストパターン２７を形成する。

図２６（ａ）は、本工程を終了後の平面図である。なお、先の図４（ｂ）は、図２６（ａ）のＡ３−Ａ３線に沿う断面図に相当する。また、図１６（ｂ）は、図２６（ａ）のＢ２−Ｂ２線に沿う断面図に相当する。

図２６（ａ）に示されるように、第２のレジストパターン２７の平面形状は、ワード線方向、すなわちゲート電極５の延在方向に延びるストライプ状であって、上部電極２１ａの各々がその第２のレジストパターン２７によって覆われる。

次に、図５（ａ）及び図１７（ａ）に示すように、第２のレジストパターン２７をマスクにして強誘電体膜２０をドライエッチングし、キャパシタ誘電体膜２０ａを形成する。このドライエッチングも、第２の導電膜２１のエッチング（図４（ａ））と同様に、ICPエッチング装置を用いて行われ、そのエッチングガスとして塩素とアルゴンとの混合ガスが使用される。

この後に、第２のレジストパターン２７は除去される。

図２６（ｂ）は、第２のレジストパターン２７を除去した後の平面図であって、先の図５（ａ）は図２６（ｂ）のＡ４−Ａ４線に沿う断面図に相当し、図１７（ａ）は図２６（ｂ）のＢ３−Ｂ３線に沿う断面図に相当する。

図２６（ｂ）に示されるように、キャパシタ誘電体膜２０ａは、島状の複数の上部電極２１ａに共通のストライプ状の平面形状を有する。

ここで、強誘電体膜２０をパターニングして強誘電体膜２０ａにしたとき、強誘電体膜２０ａがダメージを受け、その強誘電体特性が劣化しているおそれがある。そのダメージは酸素雰囲気中でのアニールにより回復される。このようなアニールは、回復アニールとも呼ばれ、例えば基板温度６５０℃の条件下で行われる。

続いて、図５（ｂ）、図１７（ｂ）に示すように、第１の導電膜１９、キャパシタ誘電体膜２０ａ、及び上部電極２１ａの上に、第１の水素バリア絶縁膜２８としてスパッタ法によりアルミナ膜を厚さ約５０nmに形成する。

第１の水素バリア絶縁膜２８は、還元され易いキャパシタ誘電体膜２０ａを水素等の還元性物質から保護するために形成され、アルミナ膜の他、PZT膜、PLZT膜、及び酸化チタン膜のいずれかであってもよい。

次に、図６（ａ）及び図１８（ａ）に示すように、第１の水素バリア絶縁膜２８の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン３０とする。

図２７（ａ）は、この工程を終了後の平面図である。そして、先の図６（ａ）は図２７（ａ）のＡ５−Ａ５線に沿う断面図に相当し、図１８（ａ）は図２７（ａ）のＢ４−Ｂ４線に沿う断面図に相当する。

図２７（ａ）に示されるように、第３のレジストパターン３０の平面形状は、キャパシタ誘電体膜２０ａを覆うストライプ状である。

次に、図６（ｂ）及び図１８（ｂ）に示す断面構造を得るまでの工程について説明する。

図２９は、本工程で使用されるICPエッチング装置１００の構成図である。

このICPエッチング装置１００は、チャンバ１０６の側壁１０２が石英（SiO₂）よりなり、その側壁１０２の周囲には、チャンバ１０６内にプラズマを発生させるためのアンテナコイル１０３が巻かれている。このアンテナコイル１０３には、周波数が例えば１３．５６MHzの第１の高周波電源１０４が接続される。

一方、チャンバ１０６の下部には、シリコン基板１を載置するための基板載置台１０１が設けられ、チャンバ１０６内のイオン種をシリコン基板１側に引き付けるバイアス用の第２の高周波電源１０５が基板載置台１０１に高周波的に接続される。この第２の高周波電源１０５の周波数は特に限定されないが、本実施形態では４６０kHzとする。

更に、チャンバ１０６には、エッチングガスを導入するためのガス導入口１０６ａと、ガスを排気してチャンバ１０６内を所定の圧力に減圧するためのガス排出口１０６ｂとが設けられる。

図６（ｂ）及び図１８（ｂ）の工程では、このようなICPエッチング装置１００を用い、塩素とアルゴンとの混合ガスをエッチングガスにしながら、以下のようにして２ステップのドライエッチングを行う。

最初の第１のステップでは、第３のレジストパターン３０をマスクにして、第１の導電膜１９の途中の深さまでドライエッチングする。なお、本ステップの初期の段階では、第３のレジストパターン３０で覆われていない部分の第１の水素バリア絶縁膜２８もエッチングされる。

本ステップにおける塩素とアルゴンの流量比は４５：５５（＝Cl₂：Ar）に設定され、第１の高周波電源１０４のパワーは１８００W、第２の高周波電源１０５のパワーは１０００Wとされる。また、基板温度は２５℃、チャンバ１０６内の圧力は０．９Paとする。

このようなエッチング条件では、エッチングが基板の横方向にも進むようになるので、第１の導電膜１９に由来する導電性のエッチング生成物がキャパシタ誘電体膜２１ａの側面に付着し難くなると共に、第３のレジストパターン３０の側面が後退するようになる。

そして、次の第２のステップでは、第３のレジストパターン３０と第１の導電膜１９とのエッチング選択比が第１のステップよりも低下するようにエッチング条件を変更し、第１の導電膜１９のエッチングを完了する。

エッチング選択比は、塩素ガスとアルゴンガスとの流量比、第１の高周波電源１０４のパワー、第２の高周波電源１０５のパワー、チャンバ１０６内の圧力、及び基板温度等のプロセスパラメータにより制御し得る。

例えば、エッチングガス中の塩素流量を第１のステップよりも増大させることにより、第３のレジストパターン３０と第１の導電膜１９とのエッチング選択比が第１のステップよりも低下する。本実施形態では、塩素とアルゴンの流量比を６０：４０（＝Cl₂：Ar）とする。

このような条件を採用することで、第１のステップよりも第３のレジストパターン３０の側面の後退が更に加速するので、キャパシタ誘電体膜２０ａの側面へのエッチング生成物の付着が一層抑制される。

このように選択比を変更しながら複数ステップに分けてエッチングをすることで、下部電極１９ａの側面の過度の傾斜によって下部電極１９ａの寸法が設計値よりも小さくなるのを防ぎつつ、エッチング生成物の付着を抑制できる。

なお、下部電極１９ａの寸法精度を優先させたい場合には、上記の第１のステップのみで第１の導電膜１９をエッチングするようにしてもよい。また、エッチング生成物の抑制を優先させたい場合には、上記の第２のステップのみで第１の導電膜１９をエッチングするようにしてもよい。

エッチングをこのように複数回に分けて行うか否かによらず、上記のように第３のレジストパターン３０の側面は後退する。そのため、エッチングの途中において、第３のレジストパターン３０の側方の上部電極２１ａと第１の水素バリア絶縁膜２８とが露出し、エッチングされるようになる。

これにより、図６（ｂ）の点線円内に示すように、上部電極２１ａの上面には、第３のレジストパターン３０の後退を反映して他の領域よりも高位となった段差面２１ｘと、段差部分２１ｙとが形成される。

ここまでの工程により、下部電極１９ａ、キャパシタ誘電体膜２０ａ、及び上部電極２１ａを順に積層してなる強誘電体キャパシタQが形成された。

この後に、第３のレジストパターン３０は除去される。

図２７（ｂ）は、このように第３のレジストパターン３０を除去した後の平面図である。そして、先の図６（ｂ）は図２７（ｂ）のＡ６−Ａ６線に沿う断面図に相当し、図１８（ｂ）は図２７（ｂ）のＢ５−Ｂ５線に沿う断面図に相当する。

図２７（ｂ）に示されるように、上記の段差部２１ｙは、後退した第３のレジスト３０の側面を反映して、複数の上部電極２１ａに共通の仮想直線L上に沿って形成される。

次いで、図７及び図１９に示されるように、水素等の還元性物質からキャパシタ誘電体膜２０ａを保護する第２の水素バリア絶縁膜３２として、厚さが約２０nmのアルミナ膜をシリコン基板１の上側全面にスパッタ法で形成する。なお、アルミナ膜に代えて、PZT膜、PLZT膜、及び酸化チタン膜のいずれかを形成してもよい。

キャパシタQの側面はテーパー状となっているので、その側面に第２の水素バリア絶縁膜３２が良好なカバレッジで形成される。そのため、キャパシタQの側面の第２の水素バリア絶縁膜３２に局所的に膜厚が薄い部分が形成され難く、該側面での水素ブロック性を維持することができる。

そして、この第２の水素バリア絶縁膜３２の上に第２の層間絶縁膜３３としてCVD法により酸化シリコン膜を形成した後、その表面をCMP法により研磨して平坦化する。

このCMPを終了した後に、第２の層間絶縁膜３３を脱水するためのアニールを行ってもよい。そのような脱水アニールは、例えばN₂Oプラズマ雰囲気中で行われる。

更に、第２の層間絶縁膜３３の上にスパッタ法によりアルミナ膜を厚さ約５０nmに形成し、そのアルミナ膜を第３の水素バリア絶縁膜３４とする。第３の水素バリア絶縁膜３４は、第１及び第２の水素バリア絶縁膜２８、３２と同様に、水素等の還元性物質からキャパシタ誘電体膜２０ａを保護する役割を担う。そのような機能を有する膜には、アルミナ膜の他に、PZT膜、PLZT膜、及び酸化チタン膜もある。

そして、この第３の水素バリア絶縁膜３４の上にCVD法で酸化シリコン膜を厚さ約３００nmに形成し、その酸化シリコン膜をキャップ絶縁膜３５とする。

次いで、図８及び図２０に示すように、キャップ絶縁膜３５の上にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３６を形成する。

そして、第４のレジストパターン３６の窓３６ａを通じてドライエッチングを行うことにより、上部電極２１ａの上の各絶縁膜２８、３２〜３５に第１のホール３３ａを形成する。このドライエッチングは、例えば、C₄F₈、Ar、O₂、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われる。

また、図２０に示されるように、このエッチングによって下部電極１９ａのコンタクト領域CRの上の各絶縁膜２８、３２〜３５には第２のホール３３ｂが形成される。

この後に、第４のレジストパターン３６は除去される。

次に、図９及び図２１に示すように、ここまでの工程でキャパシタ誘電体膜２０ａが受けたダメージを回復させるため、酸素含有雰囲気中において回復アニールを行う。

このとき、第１導電性プラグ１３ａ、１３ｂは、酸化防止絶縁膜１６により酸化が防止される。

次いで、図１０及び図２２に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第５のレジストパターン３９を形成する。

そして、第５のレジストパターン３９が備える窓３９ａを通じてドライエッチングを行い、第１の導電性プラグ１３ａの上方の各絶縁膜１７、３２〜３５に第３のホール３３ｃを形成する。

このドライエッチングは、C₄F₈、Ar、O₂、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸窒化シリコンよりなる酸化防止絶縁膜１６がこのエッチングにおけるストッパとなる。

この後に、第５のレジストパターン３９は除去される。

続いて、図１１及び図２３に示すように、CHF₃、Ar、及びO₂の混合ガスをエッチングガスとして用い、平行平板型エッチング装置において第３のホール３３ｃの下の酸化防止絶縁膜１６をエッチングする。

これにより、第３のホール３３ｃ内に第１の導電性プラグ１３ａ、１３ｂが露出すると共に、第１及び第２のホール３３ａ、３３ｂ内の異物が除去されて、これらのホール３３ａ、３３ｂから露出する上部電極２１ａと下部電極１９ａの上面が清浄化される。

次に、図１２及び図２４に示す断面構造を得るまでの工程について説明する。

まず、第１〜第３ホール３３ａ〜３３ｃの内面とキャップ絶縁膜３５の上面に、グルー膜として窒化チタン膜をスパッタ法で約１００nm程度の厚さに形成する。そして、グルー膜の上にCVD法でタングステン膜を形成し、このタングステン膜で各ホール３３ａ〜３３ｃを完全に埋め込む。その後に、キャップ絶縁膜３５の上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール３３ａ〜３３ｃ内にのみ第２の導電性プラグ３７として残す。

図２８は、この工程を終了した後の平面図である。なお、先の図１２は図２８のＡ７−Ａ７線に沿う断面図に相当し、図２４は図２８のＢ６−Ｂ６線に沿う断面図に相当する。

次いで、図１３に示すように、キャップ絶縁膜３５と第２の導電性プラグ３７のそれぞれの上面にスパッタ法により金属積層膜を形成し、それをパターニングして一層目金属配線４０とする。

このパターニングでは、キャップ絶縁膜３５上に金属積層膜のエッチング残渣が残らないようにオーバーエッチングが行われる。このようにオーバーエッチングを行っても、キャップ絶縁膜３５によって第３の水素バリア絶縁膜３４が保護されているので、第３の水素バリア絶縁膜３４までエッチングは及ばず、第３の水素バリア絶縁膜３４の膜厚と水素バリア性とを維持することができる。

なお、金属積層膜としては、例えば、厚さ約６０nmのチタン膜、厚さ約３０nmの窒化チタン膜、厚さ約３６０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約７０nmの窒化チタン膜をこの順に形成する。

また、パターニングの前に、この金属積層膜の上に反射防止膜として酸窒化シリコン膜を形成してもよい。

この後は、図１４に示すように、金属配線と層間絶縁膜とを複数積層し、多層配線構造を得る。

この例では、二層目〜五層目金属配線４１〜４４と第３〜第６の層間絶縁膜４５〜４８を交互に複数積層する。これらのうち、金属配線４１〜４４は、一層目金属配線４０と同様に、アルミニウム膜を含む金属積層膜をパターニングして得られる。また、第３〜第６の層間絶縁膜４５〜４８としては、例えばCVD法により酸化シリコン膜を形成し得る。

そして、最上層の五層目金属配線４４の上には、酸化シリコンよりなる第１のパッシベーション膜４９と、水分ブロック性に優れた窒化シリコンよりなる第２のパッシベーション膜５０とがCVD法によりこの順に積層される。

以上により、本実施形態に係る半導体装置の基本構造が完成した。

この半導体装置の製造方法では、図６（ｂ）を参照して説明したように、第３のレジストパターン３０の側面が後退するようなエッチング条件を用いて第１の導電膜１９をエッチングし、下部電極１９ａを形成した。

既述のように、このようにレジストが後退する条件を採用することで、キャパシタ誘電体膜２０ａの側面に第１の導電膜１９に由来する導電性のエッチング生成物が付着するのを抑制できる。これにより、キャパシタ誘電体膜２０ａの側面において、エッチング生成物によって上部電極２１ａと下部電極１９ａとが電気的に短絡し難くなり、強誘電体キャパシタQが不良になるのを防止できる。

図３０（ａ）〜（ｃ）は、強誘電体キャパシタQのサンプルのSEM(Scanning Electron Microscope)像を基にして描いた図である。各々のサンプルでは、上記のように２ステップで第１の導電膜１９をエッチングするときに、第１のステップにおけるエッチングガス中の塩素の流量比（＝１００×Cl₂流量/(Cl₂流量+Ar流量)）を変えている。

図３０（ａ）に示されるように、エッチングガス中における塩素流量が３５％の場合は、キャパシタ誘電体膜２０ａの側面に、エッチング生成物９０がフェンス状に付着している。これは、第３のレジストパターン３０（図６（ｂ）参照）と第１の導電膜１９とのエッチング選択比が他の二つの場合よりも大きく、第３のレジストパターン３０の後退量が不足し、キャパシタ誘電体膜２０ａの側面においてエッチングが十分に行われないためと推測される。

一方、図３０（ｂ）、図３０（ｃ）のように、エッチングガス中における塩素流量が４５％と５５％の場合では、上記のようなエッチング生成物９０は発生してない。

本願発明者の調査によると、エッチング生成物９０が出現し始めるのは、塩素流量が約３７％を下回った場合である。よって、エッチング生成物９０が発生するのを抑制するには、塩素流量を３７％以上にコントロールするのが有効である。

但し、本願発明者が行った別の調査によると、エッチングガス中における塩素流量が大きすぎると、キャパシタ誘電体膜２０ａのスイッチング電荷量Qsw等の強誘電体特性が劣化することが明らかとなった。これは、塩素流量が大きすぎると、第３のレジストパターン３０の後退が過度となってキャパシタ誘電体膜２０ａの側面のエッチング量が多くなり、キャパシタ誘電体膜２０ａの平面サイズが縮小することが原因であると推測される。

このような強誘電体特性の劣化が顕著になるのは、エッチングガス中における塩素流量が５２％を超えた場合である。

したがって、塩素流量比を３７％以上５２％以下の範囲で制御することにより、キャパシタ誘電体膜２０ａの強誘電体特性を維持しながら、エッチング生成物の発生を抑制することができる。

但し、ICPエッチング装置１００（図２９参照）に設けられた塩素用のマスフローメータの精度が不十分であったりすると、上記の範囲内で塩素ガスをコントロールしているつもりでも、実際にはその範囲から外れることがある。例えば、アナログマスフローメータの動作保証範囲の上限付近で流量を制御しようとする場合、流量の誤差は±５％程度となる。したがって、塩素用のマスフローメータとアルゴン用のマスフローメータのそれぞれの誤差を合わせると±１０％程度にもなってしまい、塩素流量比を正確に制御するのが難しい。

塩素流量比が制御できているか否かを半導体装置の製造途中に把握するのは困難で、半導体装置の完成後に目視観察によりエッチング生成物を発見することで始めて明らかになる場合がある。しかしながら、これでは半導体装置の不良を完成後まで見つけることができず、極めて非効率的である。

そこで、本実施形態では、塩素流量が上記の範囲内で制御されているかどうかを判断する目安として、上部電極２１ａの上面に形成された段差面２１ｘ（図６（ｂ）参照）の幅c₁を以下のように利用する。

図３１は、塩素とアルゴンとの混合ガスで第１の導電膜１９をエッチングするときの塩素流量比（＝１００×Cl₂流量/(Cl₂流量+Ar流量)）と、強誘電体キャパシタQの各幅g、b、c₁との関係を調査して得られたグラフである。

このグラフの横軸は、２ステップで第１の導電膜１９をエッチングする際における、第１ステップの塩素流量比を示す。第２ステップの塩素流量比はこの調査では固定している。

また、各グラフの右側の式はそれぞれのグラフの近似式を表す。その近似式の下の係数R²は、近似式の決定係数と呼ばれ、この値が１に近いほど近似の精度が高いことを示す。

更に、同図の下側の断面図と平面図に示されるように、各幅のうちgは下部電極１９ａの下面の幅を示す。また、bは上部電極２１ａの下面の幅を示し、c₁は上部電極２１ａに形成された段差面２１ｘの幅を示す。

上記のように、キャパシタ誘電体膜２０ａの強誘電体特性を維持しながらエッチング生成物の発生を抑制するには、塩素流量比を３７％以上５２％以下の範囲で制御するのが好ましい。図３１では、このような範囲を塩素流量比についての許容範囲ΔGとして示している。

また、図３１に示されるように、塩素流量比の増大と共に各幅g、b、c₁が縮小する。

これは、塩素流量比が増大すると、第３のレジストパターン３０と第１の導電膜１９とのエッチング選択比が低下し、第３のレジストパターン３０の側面の後退量が大きくなってキャパシタQの側面のエッチング量が多くなるためと推測される。

更に、各幅g、b、c₁は塩素流量比にほぼ線形に依存しており、各幅g、b、c₁と塩素流量比とは概ね一対一に対応している。したがって、各幅g、b、c₁を測定することで、塩素流量比の凡その値を推定することができることになる。

例えば、塩素流量比の許容範囲ΔGに対応する幅c₁の許容幅ΔZを求め、該幅c₁の測定値がこの許容幅ΔZ内に収まっていれば、塩素流量比も許容範囲ΔGに収まっていると推定できる。

但し、グラフの傾きが緩やかだと、各幅g、b、c₁の測定誤差によって塩素流量比の推定値に誤差が大きく生じ、推定精度が悪くなってしまう。

したがって、各幅g、b、c₁のうちグラフの傾きの絶対値が最も大きい段差面２１ｘの幅c₁を測定し、その測定値に基づいて、他の幅g、bを利用する場合よりも高い精度で塩素流量比を推定するのが好ましい。

なお、既述のように、図３１の横軸は、第１の導電膜１９を２ステップでエッチングするときの第１ステップでの塩素流量比を示している。したがって、上記により推定される塩素流量比は第１ステップにおける値となる。

第２ステップのエッチングでは、既述のように第３のレジストパターン３０と第１の導電膜１９とのエッチング選択比を第１のステップよりも低くし、第３レジストパターン３０の後退を加速させるので、そもそもエッチング生成物が発生し難い。したがって、エッチング生成物の発生を抑制するために、塩素流量比の高精度な制御が求められるのは、第２ステップよりも第１ステップである。

但し、第２ステップでも塩素流量比を高精度に制御することが求められる場合には、第２ステップにおける塩素流量比について図３１と同じ調査を行い、上記と同様にしてその塩素流量比を推定してもよい。これについては、単一のステップのみで第１導電膜１９をエッチングする場合でも同様である。

ところで、塩素流量比については、上記のように幅c₁のみから推定を行ってもよいし、幅c₁と他の幅とを組み合わせて推定を行ってもよい。

例えば、上部電極２１ａの上面の幅c₀（図４（ａ）参照）と段差面２１ｘの幅c₁とを組み合わせ、これらの差（c₀−c₁）を利用して塩素流量比の推定を行ってもよい。

図３２は、塩素流量比と差（c₀−c₁）との関係を模式的に示すグラフである。

この場合も、図３１と同様に、塩素流量比の許容範囲ΔGに対応する差（c₀−c₁）の許容幅ΔZを求め、該差（c₀−c₁）の測定値がこの許容幅ΔZ内に収まっていれば、塩素流量比も許容範囲ΔGに収まっていると推定できる。

特に、差（c₀−c₁）は、上部電極２１ａ上での第３のレジストパターン３０の後退量に相当する量であり、上部電極２１ａの設計寸法には依存しない量である。したがって、図３２のグラフは、上部電極２１ａの設計寸法が異なる品種でもほぼ同じ傾向を呈するので、図３２を利用することで全ての品種について塩素流量比を推定することができる。

以下に、その推定方法について詳細に説明する。

図３３〜図３５は、本実施形態に係る半導体装置の製造方法を示すフローチャートである。

図３３に示すように、最初のステップＳ１では、図３（ａ）で説明した第１のレジストパターン２３を形成する。

次いで、ステップＳ２に移り、CD-SEM装置等の線幅測定装置を用いて、その第１のレジストパターン２３の下面の幅a（図３（ａ）参照）を自動的に測定する。

その幅aが、設計上許容される範囲の外にあると、第１のレジストパターン２３をマスクにするエッチングで形成される上部電極２１ａの幅が設計値から外れることになる。

そこで、次のステップＳ３では、幅aが設計上許される許容範囲内にあるか否かが判定される。

そして、許容範囲内にない（ＮＯ）と判断された場合には、ステップＳ９に移って第１のレジストパターン２３を剥離した後、その第１のレジストパターン２３を再形成して、ステップＳ２からやり直す。

一方、ステップＳ３において許容範囲内にある（ＹＥＳ）と判断された場合には、ステップＳ４に移り、図４（ａ）で説明した第２導電膜２１のドライエッチングを行い、上部電極２１ａを形成する。

続いて、ステップＳ５に移り、図４（ａ）の図中に示すような上部電極２１ａの下面の幅bと、上部電極２１ａの上面の幅c₀とを測定する。この測定は、ハードマスク２１ａを除去した後に、例えばCD-SEM装置等の線幅測定装置を用いて自動的に行う。

このように幅b、c₀を実際に測定することにより、上部電極２１ａが設計通りの幅で加工されているかどうかを把握することができる。

次に、ステップＳ６に移り、図４（ｂ）で説明した第２のレジストパターン２７を形成する。

そして、ステップＳ７に移り、CD-SEM装置等を用いて、第２のレジストパターン２７の下面の幅d（図４（ｂ）参照）を測定する。

第２のレジストパターン２７は、強誘電体膜２０のエッチングマスクとなるものであり、その幅が設計上の許容範囲からずれていると、強誘電体膜２０をエッチングして得られるキャパシタ誘電体膜２０ａの幅が設計値からずれてしまう。

そこで、次のステップＳ７では、上記の幅dが、設計上許される許容範囲にあるか否かが判断される。

そして、許容範囲にない（ＮＯ）と判断された場合には、ステップＳ１０に移り、第２のレジストパターン２７を剥離した後、再び第２のレジストパターン２７を形成し、ステップＳ７からやり直す。

一方、ステップＳ７において許容範囲にある（ＹＥＳ）と判断された場合には、図３４のステップＳ１１に移る。

そのステップＳ１１では、図５（ａ）で説明したように、第２のレジストパターン２７をマスクにして強誘電体膜２０をドライエッチングし、キャパシタ誘電体膜２０ａを形成する。

次いで、ステップＳ１２に移り、このキャパシタ誘電体膜２０ａの下面の幅e（図５（ａ）参照）を測定する。その測定は、例えばCD-SEM装置を用いて行われる。このように幅eを実際に測定することで、キャパシタ誘電体膜２０ａが設計寸法の通りに加工できているかどうかを把握することができる。

続いて、ステップＳ１３に移り、図５（ｂ）で説明した第１の水素バリア絶縁膜２８を形成する。

その後、ステップＳ１４に移り、図６（ａ）で説明したような第３のレジストパターン３０を形成する。

そして、ステップＳ１５に移り、CD-SEM装置等を用いて、第３のレジストパターン３０の下面の幅fを自動的に測定する。

第３のレジストパターン３０は、第１の導電膜１９のエッチングのマスクとして使用するものである。したがって、第３のレジストパターン３０の幅が設計上の許容範囲からずれていると、第１の導電膜１９をエッチングして得られる下部電極１９ａの幅が設計値からずれることになる。

このような不都合を回避するため、次のステップＳ１６では、上記で測定した第３のレジストパターン３０の下面の幅fが、設計上の許容範囲内にあるか否かが判断される。

そして、許容範囲内にない（ＮＯ）と判断された場合には、ステップＳ２０に移って第３のレジストパターン３０を剥離する。そして、第３のレジストパターン３０を再び形成した後、ステップＳ１５からやり直す。

これに対し、ステップＳ１６において許容範囲内にある（ＹＥＳ）と判断された場合にはステップＳ１７に移る。

そのステップＳ１７では、図６（ｂ）で説明したように、第３のレジストパターン３０をマスクにして第１の導電膜１９をドライエッチングし、下部電極１９ａを形成する。

このドライエッチングでは、第３のレジストパターン３０の側面が後退したことで、上部電極２１ａの上面に既述のような段差面２１ｘ（図６（ｂ）参照）が形成される。

図３１と図３２を参照して説明したように、その段差面２１ｘの幅c₁は、このドライエッチングで使用されるエッチングガス中の塩素流量比を推定するのに利用できる。

次のステップＳ１８では、段差面２１ｘの幅c₁と下部電極１９ａの幅g（図６（ｂ）参照）を、CD-SEM等の測長装置により自動的に測定する。

次いで、ステップＳ１９に移り、ステップＳ５で測定した上部電極２１ａの上面の幅c₀と、ステップＳ１８で測定した段差面２１ｘの幅c₁との差（c₀−c₁）を算出する。

そして、図３５の次のステップＳ２１に移り、差（c₀−c₁）が図３２の許容範囲ΔZ内にあるか否かを判断する。

ここで、許容範囲ΔZ内にある（ＹＥＳ）と判断された場合には、塩素流量比が許容範囲ΔG（図３２参照）内にあると推定される。この場合は、キャパシタQの側面にエッチング生成物が付着しておらず、かつキャパシタ誘電体膜２０ａも劣化していないと推定されるので、キャパシタQが不良になるおそれはなく、キャパシタQの形成を終了する。

これに対し、許容範囲ΔZ内にない（ＮＯ）と判断された場合には、塩素流量比が許容範囲ΔG（図３２参照）から外れていると推定されるので、キャパシタQの側面にエッチング生成物がフェンス状に付着している可能性がある。

そこで、この場合はステップＳ２２に移り、SEM等によって実際にキャパシタQを観察することにより、フェンスの有無を確認する。

そして、エッチング生成物がない（ＮＯ）と判断された場合には、キャパシタQが不良になるおそれがないので、キャパシタQの形成を終了する。

一方、エッチング生成物がある（ＹＥＳ）と判断された場合には、一度付いたエッチング生成物を除去することはできないので、ステップＳ２３に移り、そのキャパシタQが属する１ロット（２５枚）のシリコン基板１を廃棄する。

そして、ステップＳ２４に移ってICPエッチング装置１００（図２９参照）の稼動を停止した後、ステップＳ２５においてエッチング装置の１００の状態を確認する。本ステップでは、例えば、塩素流量を測定するためのマスフローメータの校正が正しくなされているかどうか等の確認作業が行われる。

以上により、本実施形態における基本ステップが完了する。

このように、本実施形態では、上部電極２１ａの段差面２１ｘの幅c₁が、第１の導電膜１９のエッチング時の塩素流量比に依存することを利用するので、キャパシタQを実際に観察しなくてもその側面にエッチング生成物があるかどうかを判断することができる。そのため、エッチング生成物があると判断された場合にのみ、確認のためにキャパシタQを観察すればよく、製造工程の簡略化が図られる。また、エッチング生成物があると判断された場合には、エッチング装置の稼動を停止する等して、後続の製品ロットにもエッチング生成物が発生するのを未然に防ぐことが可能となる。

特に、図３１に示したように、段差面２１ｘの幅c₁は他の幅g、bと比較して塩素流量の変動に敏感に反応する。したがって、差（c₀−c₁）も塩素流量の変動に対して敏感に反応するので、差（c₀−c₁）を利用することで塩素流量が許容範囲にあるかどうかを精度良く推定できる。

これに対し、特許文献１では、（b−g）／２に相当する量を「広がりΔW」とし、この「広がりΔW」と塩素流量比との関係が開示されている。但し、上記のように、幅g、bは塩素流量比の変動に対する反応が鈍いので、「広がりΔW」を用いたのでは本実施形態のように高精度に塩素流量比を推定するのは困難である。

ところで、上記では、第１の導電膜１９をエッチングするときのエッチング条件のうち塩素流量比に着目したが、第３のレジストパターン３０の後退量は、塩素流量比だけでなく、第１及び第２の高周波電源１０４、１０５（図２９参照）のパワー、チャンバ１０６内の圧力、基板温度等のプロセスパラメータにも依存する。

したがって、これらのプロセスパラメータの各々について、図３１の類似のグラフを作成することによっても、上記と同様にしてエッチング生成物の有無を判断することができる。

図３６は、そのようなグラフを模式的に示す図である。

図３６の横軸は、第１及び第２の高周波電源１０４、１０５のパワー、チャンバ１０６内の圧力、及び基板温度のうちのいずれか一のプロセスパラメータP_Eを示す。一方、縦軸は、図３１と同様に段差面２１ｘの幅c₁を示す。

この場合、プロセスパラメータP_Eを様々に変化させて予め実験を行うことで、エッチング生成物が発生せず、かつ、キャパシタ誘電体膜２０ａのスイッチング電荷量が低下しないようなプロセスパラメータP_Eの許容範囲ΔGを予め求めておく。

そして、既述の図３３〜図３５のフローチャートに従い、幅c₁の測定値が許容範囲ΔGに対応する範囲ΔZに収まっている場合には、エッチング生成物が発生しておらず、かつ、キャパシタ誘電体膜２０ａのスイッチング電荷量が低下していないと判断できる。

以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記では、図１３の工程において第２の導電性プラグ３７を介して上部電極２１ａと一層目金属配線４０とを電気的に接続しているが、第２の導電性プラグ３７を省いて、第１のホール３３ａに一層目金属配線４０を直接埋め込むようにしてもよい。

更に、アルミニウム膜を含む各配線４０〜４４に代えて、銅配線を形成してもよい。

以下に、本発明の諸態様を付記にまとめる。

（付記１） 半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜を順に形成する工程と、
前記第２の導電膜をパターニングして上部電極にする工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記上部電極の上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして、該レジストパターンの側面を後退させながら、前記第１の導電膜をエッチングし、下部電極を形成する工程と、
前記上部電極の上面のうち、前記レジストパターンの後退を反映して他の領域よりも高位となった段差面の幅を測定する工程と、
前記段差面の幅に基づいて、前記エッチングのときに前記キャパシタ誘電体膜の側面に付着したエッチング生成物の有無を判断する工程と、
前記エッチング生成物が無であると判断された場合に、前記上部電極、前記キャパシタ誘電体膜、及び前記下部電極を第２の絶縁膜で被覆する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２） 前記上部電極の幅を測定する工程と、
前記上部電極の幅と前記段差面の幅との差を求める工程とを更に有し、
前記エッチング生成物の有無の判断を、前記差に基づいて行うことを特徴とする付記１に記載の半導体装置の製造方法。

（付記３） 前記エッチング生成物の有無の判断において、前記エッチング生成物を発生させないための前記差の許容範囲を予め求めておき、前記差が前記許容範囲から外れているときに、前記エッチング生成物が発生していると判断することを特徴とする付記２に記載の半導体装置の製造方法。

（付記４） 前記差の前記許容範囲として、前記エッチング生成物を発生させず、かつ、前記キャパシタ誘電体膜の強誘電体特性を劣化させない範囲を採用することを特徴とする付記３に記載の半導体装置の製造方法。

（付記５） 前記上部電極の前記幅は、該上部電極の上面の幅であることを特徴とする付記１〜付記４のいずれかに記載の半導体装置の製造方法。

（付記６） 前記第１の導電膜のエッチングは、前記レジストパターンと前記第１の導電膜とのエッチング選択比を変更して、複数のステップに分けて行われることを特徴とする付記１〜５のいずれかに記載の半導体装置の製造方法。

（付記７） 前記第１の導電膜のエッチングは、塩素とアルゴンガスとを含むプラズマ雰囲気中において行われ、
前記エッチング選択比の変更は、塩素とアルゴンガスとの流量比、前記プラズマ雰囲気の圧力、前記プラズマを発生させるための高周波電力のパワー、及び基板温度のいずれかの変更により行われることを特徴とする付記６に記載の半導体装置の製造方法。

（付記８） 前記第１の導電膜と前記第２の導電膜のうち、少なくとも一方として、貴金属膜又は酸化貴金属膜を形成することを特徴とする付記１〜付記７のいずれかに記載の半導体装置の製造方法。

（付記９） 半導体基板と、
前記半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えた強誘電体キャパシタとを有し、
前記上部電極の上面に段差部が形成されたことを特徴とする半導体装置。

（付記１０） 前記下部電極はストライプ状に形成され、
前記上部電極は前記下部電極の上方に複数形成され、
前記段差部は、前記複数の上部電極に共通の仮想直線上に沿って形成されたことを特徴とする付記９に記載の半導体装置。

図１（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その１）である。 図２（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その２）である。 図３（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その３）である。 図４（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その４）である。 図５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その５）である。 図６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その６）である。 図７は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その７）である。 図８は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その８）である。 図９は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その９）である。 図１０は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その１０）である。 図１１は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その１１）である。 図１２は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その１２）である。 図１３は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その１３）である。 図１４は、本実施形態に係る半導体装置の製造途中におけるワード線方向に直交する方向の断面図（その１４）である。 図１５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その１）である。 図１６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その２）である。 図１７（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その３）である。 図１８（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その４）である。 図１９は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その５）である。 図２０は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その６）である。 図２１は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その７）である。 図２２は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その８）である。 図２３は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その９）である。 図２４は、本実施形態に係る半導体装置の製造途中におけるワード線方向の断面図（その１０）である。 図２５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中における平面図（その１）である。 図２６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中における平面図（その２）である。 図２７（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中における平面図（その３）である。 図２８は、本実施形態に係る半導体装置の製造途中における平面図（その４）である。 図２９は、本発明の実施の形態で使用されるICPエッチング装置の構成図である。 図３０（ａ）〜（ｃ）は、強誘電体キャパシタQのサンプルのSEM像を基にして描いた図である。 図３１は、塩素とアルゴンとの混合ガスで第１の導電膜をエッチングするときの塩素流量比と、強誘電体キャパシタの各幅g、b、c₁との関係を調査して得られたグラフである。 図３２は、塩素流量比と差（c₀−c₁）との関係を模式的に示すグラフである。 図３３は、本発明の実施形態に係る半導体装置の製造方法を示すフローチャート（その１）である。 図３４は、本発明の実施形態に係る半導体装置の製造方法を示すフローチャート（その２）である。 図３５は、本発明の実施形態に係る半導体装置の製造方法を示すフローチャート（その３）である。 図３６は、第１の導電膜をエッチングするときのプロセスパラメータと、上部電極の段差面の幅との関係を示すグラフである。

符号の説明

１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…n型ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…n型ソース／ドレイン領域、９…高融点金属シリサイド層、１２ａ、１２ｂ…コンタクトホール、１３ａ、１３ｂ…第１の導電性プラグ、１４…カバー絶縁膜、１５…第１の層間絶縁膜、１６…酸化防止絶縁膜、１７…絶縁性密着膜、１８…下地絶縁膜、１９…第１の導電膜、１９ａ…下部電極、２０…強誘電体膜、２０ａ…キャパシタ誘電体膜、２１…第２の導電膜、２１ａ…上部電極、２２…マスク材料膜、２２ａ…ハードマスク、２３…第１のレジストパターン、２７…第２のレジストパターン、２８…第１の水素バリア絶縁膜、３０…第３のレジストパターン、３２…第２の水素バリア絶縁膜、３３…第２の層間絶縁膜、３３ａ〜３３ｃ…第１〜第３のホール、３４…第３の水素バリア絶縁膜、３５…キャップ絶縁膜、３６…第４のレジストパターン、３６ａ…窓、３７…第２の導電性プラグ、３９…第５のレジストパターン、３９ａ…窓、４０…一層目金属配線、４１〜４４…二層目〜五層目金属配線、４５〜４８…第３〜第６の層間絶縁膜、４９…第１のパッシベーション膜、５０…第２のパッシベーション膜。

Claims (5)

1. 半導体基板の上方に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜を順に形成する工程と、
   前記第２の導電膜をパターニングして上部電極にする工程と、
   前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
   前記上部電極の上にレジストパターンを形成する工程と、
   前記レジストパターンをマスクにして、前記レジストパターンの側面を後退させながら、前記第１の導電膜をエッチングし、下部電極を形成する工程と、
   前記上部電極の上面のうち、前記レジストパターンの後退を反映して他の領域よりも高位となった段差面の幅を測定する工程と、
   前記段差面の幅に基づいて、前記エッチングのときに前記キャパシタ誘電体膜の側面に付着したエッチング生成物の有無を判断する工程と、
   前記エッチング生成物が無であると判断された場合に、前記上部電極、前記キャパシタ誘電体膜、及び前記下部電極を第２の絶縁膜で被覆する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記上部電極の幅を測定する工程と、
   前記上部電極の幅と前記段差面の幅との差を求める工程とを更に有し、
   前記エッチング生成物の有無の判断を、前記差に基づいて行うことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記エッチング生成物の有無の判断において、前記エッチング生成物を発生させないための前記差の許容範囲を予め求めておき、前記差が前記許容範囲から外れているときに、前記エッチング生成物が発生していると判断することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記差の前記許容範囲として、前記エッチング生成物を発生させず、かつ、前記キャパシタ誘電体膜の強誘電体特性を劣化させない範囲を採用することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第１の導電膜のエッチングは、前記レジストパターンと前記第１の導電膜とのエッチング選択比を変更して、複数のステップに分けて行われることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。

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