KR101184013B1 - 커패시터를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

커패시터를 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 커패시터가 대면적화함에 의한 TDDB의 저하를 방지할 수 있는 반도체 장치를 제공하는 것을 과제로 한다.
반도체 기판 상에 커패시터가 형성되어 있다. 커패서터는 하부 전극, 커패시터 유전체막, 및 상부 전극이 이 순서로 적층된 구조를 갖는다. 하부 전극과 상부 전극이 유전체막을 통하여 대향하는 커패시터 영역의 면적을 S, 커패시터 영역의 외주선의 합계의 길이를 L이라고 했을 때, 면적(S)이 1000㎛2 이상이고, L/S가 0.4㎛-1 이상이다.
Figure 112009018842804-pct00001
평활 커패시터, 플러그, 커패시터 유전체막, 상부 전극, 하부 전극

Description

커패시터를 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING CAPACITOR AND ITS MANUFACTURING METHOD}
본 발명은 커패시터를 갖는 반도체 장치에 관한 것으로서, 특히 강유전체 재료로 이루어지는 커패시터 유전체막을 사용한 평활(平滑) 커패시터에 적합한 구조의 커패시터를 갖는 반도체 장치에 관한 것이다.
하기 특허문헌 1에 개시된 강유전체 메모리(FRAM)에서, 반도체 소자의 전원 회로용 평활 커패시터로서, 강유전체 커패시터가 사용된다. 평활 커패시터는 강유전체 메모리의 각 메모리 셀 내의 커패시터(셀 커패시터)와 동시에 형성되기 때문에, 평활 커패시터 형성을 위한 새로운 공정을 추가할 필요가 없다. 또한, 커패시터 유전체막으로서 강유전체 재료를 사용하기 때문에, 통상의 절연 재료를 사용하는 경우에 비하여 정전 용량을 크게 하는 것이 용이하다.
특허문헌 1: 국제공개 제2006/011196호 팸플릿
평활 커패시터는 셀 커패시터에 비하여 대용량인 것이 필요해진다. 따라서, 평활 커패시터가 차지하는 면적이 셀 커패시터가 차지하는 면적에 비하여 커진다. 본 발명자들의 평가 실험으로부터, 커패시터의 면적이 커지면, 전기적 파괴 수명(TDDB: Time Dependent Dielectric Breakdown)이 짧아지는 경향이 있음을 알 수 있었다. 따라서, 셀 커패시터가 충분한 TDDB를 갖는 경우일지라도, 평활 커패시터의 TDDB에 의해 제품 수명이 제한되게 된다.
본 발명은 커패시터가 대면적화함에 의한 TDDB의 저하를 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 관점에 의하면,
반도체 기판과,
상기 반도체 기판 상에 형성되고, 하부 전극, 커패시터 유전체막, 및 상부 전극이 이 순서로 적층되어 구성되고, 하부 전극과 상부 전극이 유전체막을 통하여 대향하는 커패시터 영역의 면적을 S, 상기 커패시터 영역의 외주선(外周線)의 합계의 길이를 L이라고 했을 때, 면적(S)이 1000㎛2 이상이고, L/S가 0.4㎛-1 이상인 커패시터
를 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면,
반도체 기판과,
상기 반도체 기판 상에 형성되고, 하부 전극, 커패시터 유전체막, 및 상부 전극이 이 순서로 적층되어 구성된 커패시터
를 갖고,
평면에서 볼 때, 상기 상부 전극이 상기 하부 전극에 내포되어 있으며, 또한 서로 이격된 복수의 패턴으로 구성되어 있는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면,
반도체 기판 상에, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막, 및 상부 전극이 이 순서로 적층되어 구성되고, 하부 전극과 상부 전극이 유전체막을 통하여 대향하는 커패시터 영역의 면적을 S, 그 커패시터 영역의 외주선의 합계의 길이를 L이라고 했을 때, 면적(S)이 1000㎛2 이상이고, L/S가 0.4㎛-1 이상인 커패시터를 형성하는 공정과,
상기 커패시터를 가열함으로써, 상기 커패시터 유전체막의 막질을 개선시키는 공정
을 갖는 반도체 장치의 제조 방법이 제공된다.
-효과-
커패시터를 상술한 구성으로 함으로써, 커패시터의 면적을 크게 해도, 그 TDDB(Time Dependent Dielectric Breakdown)의 평균 파괴 시간(MTTF: Mean Time To Failure)의 악화를 억제할 수 있다.
도 1은 제 1 실시예에 의한 반도체 장치의 등가 회로도.
도 2는 제 1 실시예에 의한 반도체 장치의 제조 도중에서의 제 1 단면도.
도 3은 제 1 실시예에 의한 반도체 장치의 제조 도중에서의 제 2 단면도.
도 4는 제 1 실시예에 의한 반도체 장치의 제조 도중에서의 제 3 단면도.
도 5는 제 1 실시예에 의한 반도체 장치의 제조 도중에서의 제 4 단면도.
도 6은 제 1 실시예에 의한 반도체 장치의 단면도.
도 7의 (a)는 제 1 실시예에 의한 반도체 장치의 평활 커패시터의 평면도이고, 도 7의 (b)는 종래의 평활 커패시터의 평면도.
도 8의 (a)는 평활 커패시터의 상부 전극 폭과 MTTF의 관계를 나타내는 그래프이고, 도 8의 (b)는 상부 전극의 면적에 대한 외주(外周) 길이의 비와 MTTF의 관계를 나타내는 그래프.
도 9의 (a)는 제 2 실시예에 의한 반도체 장치의 평활 커패시터의 평면도이고, 도 9의 (b)는 제 2 실시예의 변형예에 의한 반도체 장치의 평활 커패시터의 평면도.
도 10은 제 3 실시예에 의한 반도체 장치의 평활 커패시터의 평면도.
도 11은 제 4 실시예에 의한 반도체 장치의 단면도.
도면의 주요 부분에 대한 부호의 설명
1: 메모리 셀부 2: 전원 회로부
10: MOS 트랜지스터 11: 셀 커패시터
21: 평활 커패시터 30: 반도체 기판
31: 소자 분리 절연막 33: 금속 실리사이드막
34: 캡막 35: 웰
36: 웰 컨택트 확산층 37: 금속 실리사이드막
40: 산질화실리콘막
41, 61, 99, 101, 122, 151, 158: 층간 절연막
43～46, 81～87, 115～117, 125, 126, 160, 165, 168: 도전 플러그
50: 산질화실리콘막 51: 산화실리콘막
52: 알루미나막 53: 백금(Pt)막
54: 강유전체막 54a, 54b: 커패시터 강유전체막
55: 산화이리듐막 55a, 55b: 상부 전극
58, 60: 알루미나막 62: 수소 확산 방지막
63: 하지(下地)막 71～77: 비아 홀
91～95, 171, 172, 173: 배선 100: 커버막
121: 산화 방지막 130a: 하부 전극
131a: 유전체막 132a: 상부 전극
133a: 수소 배리어막 150: 보호막
157: 배리어막
도 1에, 제 1 실시예에 의한 반도체 장치의 등가 회로도를 나타낸다. 실시예에 의한 반도체 장치는, 메모리 셀부(1) 및 전원 회로부(2)를 포함한다.
메모리 셀부(1)에서는, 도 1의 횡 방향으로 연장되는 복수의 워드 선(WL)과, 종 방향으로 연장되는 복수의 비트 선(BL)의 교차 개소(箇所)의 각각에, 1개의 메모리 셀이 배치되어 있다. 메모리 셀의 각각은 MOS 트랜지스터(스위칭 소자)(10)와 강유전체 커패시터(11)에 의해 구성된다. 워드 선(WL)에 대응하여 플레이트 선(PL)이 배치되어 있다.
MOS 트랜지스터(10)의 게이트 전극이 워드 선(WL)에 접속되고, 소스가 비트 선(BL)에 접속되며, 드레인이 강유전체 커패시터(11)의 일방(一方)의 전극에 접속되어 있다. 강유전체 커패시터(11)의 타방(他方)의 전극은 대응하는 플레이트 선(PL)에 접속되어 있다. 워드 선(WL)에 전기 신호를 인가하여 MOS 트랜지스터(10)를 도통 상태로 하면, 비트 선(BL)과 플레이트 선(PL) 사이의 전위차에 상당하는 전압이 강유전체 커패시터(11)에 인가되고, 데이터의 기입이 행해진다. 또한, MOS 트랜지스터(10)를 도통 상태로 함으로써, 강유전체 커패시터(11)의 자발 분극의 극성에 대응하여 비트 선(BL)에 전기 신호가 출력되고, 데이터의 판독이 행해진다.
전원 회로부(2)는 전원 전압선(VDD), 접지선(GND), 및 양자(兩者)를 접속하는 평활 커패시터(21)를 포함한다. 평활 커패시터(21)의 커패시터 유전체막은 메모리 셀부의 커패시터(이하, 「셀 커패시터」라고 함)(11)의 커패시터 유전체막과 동일한 강유전체 재료로 형성되어 있다.
다음으로, 도 2～도 6을 참조하여, 제 1 실시예에 의한 반도체 장치의 제조 방법에 대해서 설명한다. 도 2～도 6에서, 좌측에 메모리 셀부(1)의 단면도를 나타내고, 우측에 전원 회로부(2)의 단면도를 나타낸다.
도 2에 나타낸 바와 같이, 실리콘으로 이루어지는 반도체 기판(30)의 표층부에, 소정의 웰을 형성한다. 쉘로우 트렌치 아이솔레이션(STI) 등에 의해, 소자 분리 절연막(31)을 형성하여, 활성 영역을 획정(劃定)한다. 메모리 셀부(1)의 활성 영역 내에, MOS 트랜지스터(10)를 형성한다. MOS 트랜지스터(10)는 게이트 절연막(10I), 게이트 전극(10G), 소스 및 드레인 확산층(10S, 10D), 측벽 스페이서(10W)를 포함하여 구성된다. 소스 및 드레인 확산층(10S, 10D)의 표면에, 코발트 실리사이드(CoSi2) 등으로 이루어지는 금속 실리사이드막(33)이 형성되어 있다. 게이트 전극(10G)의 상면에, 코발트 실리사이드 등으로 이루어지는 캡막(34)이 형성되어 있다. MOS 트랜지스터(10)는 주지의 성막, 포토리소그래피, 이온 주입, 에칭, 실리사이드화 기술 등을 이용하여 형성할 수 있다
MOS 트랜지스터(10)가 배치된 활성 영역 내에, 다른 MOS 트랜지스터가 배치되어 있다. 2개의 MOS 트랜지스터는 1개의 소스 확산층(10S)을 공유한다.
전원 회로부(2)에서는, 활성 영역 내에 p형 웰(35)이 형성되고, 그 표층부에 p형의 웰 컨택트 확산층(36)이 형성되어 있다. 웰 컨택트 확산층(36)의 표면에, 코발트 실리사이드 등으로 이루어지는 금속 실리사이드막(37)이 형성되어 있다. 웰 컨택트 확산층(36)은 동일 기판 상의 pMOS 트랜지스터의 소스 및 드레인 확산층과 동시에 형성된다. 금속 실리사이드막(37)은 MOS 트랜지스터의 소스 및 드레인 확산층의 표면에 배치되는 금속 실리사이드막(33)과 동시에 형성된다.
MOS 트랜지스터(10)를 덮도록, 기판 상에, 산질화실리콘막(40)을, CVD에 의해 형성한다. 또한, 산질화실리콘막(40) 상에, 산화실리콘으로 이루어지는 층간 절연막(41)을 CVD에 의해 형성한다. 산질화실리콘막(40)은 층간 절연막(41)을 형 성할 때, 게이트 절연막(10I) 등으로의 수분의 침입을 방지한다. 화학기계연마(CMP)에 의해, 층간 절연막(41)의 표면을 평탄화한다. 이 때, 게이트 전극(10G)의 상방에 퇴적해 있는 산질화 실리콘막(40)이 연마의 스토퍼로서 작용한다.
층간 절연막(41) 및 산질화실리콘막(40)을 관통하는 복수의 비아 홀을 형성한다. 이들 비아 홀의 내면을 TiN 등의 배리어 메탈막으로 덮고, 또한 비아 홀 내에 텅스텐(W) 등의 플러그(43～46)를 충전한다. 배리어 메탈막 및 플러그(43～46)는 공지의 TiN막의 형성, W막의 형성, 및 CMP에 의해 형성할 수 있다. 플러그(43, 44)는 각각 MOS 트랜지스터(10)의 드레인 확산층(10D) 및 소스 확산층(10S)에 접속된다. 플러그(45)는 다른 MOS 트랜지스터의 드레인 확산층에 접속된다. 플러그(46)는 전원 회로부(2)의 활성 영역 상의 웰 컨택트 확산층(36)에 접속된다.
MOS 트랜지스터(10)가 1개의 메모리 셀에 대응하고, 동일 활성 영역 내의 다른 MOS 트랜지스터가 다른 1개의 메모리 셀에 대응한다. 이하, MOS 트랜지스터(10)에 대응하는 메모리 셀에 착안하여 설명을 행하고, 다른 MOS 트랜지스터에 대응하는 메모리 셀에 대해서는 설명을 생략한다.
층간 절연막(41) 상에, 두께 130㎚의 산질화실리콘막(50)을 CVD에 의해 형성한다. 그 위에, O2와 TEOS를 사용한 CVD에 의해, 두께 130㎚의 산화실리콘막(51)을 형성한다. 산화실리콘막(51) 상에, 두께 20㎚의 알루미나(산화알루미늄)막(52)을 형성한다. 알루미나막(52)은 스퍼터링, 유기금속화학기상성장(MOCVD) 등에 의해 형성할 수 있다. 또한, 하기의 화학식으로 나타내지는 가수분해를 이용하여 알루 미나막(52)을 형성하는 것도 가능하다.
(화학식)
2AlCl3+3H2O→Al2O3+6HCl↑
알루미나막(52) 상에, 두께 150㎚의 백금(Pt)막(53)을, 스퍼터링에 의해 형성한다. Pt막(53) 상에, Pb(Zr, Ti)O3(PZT)로 이루어지는 두께 150㎚의 강유전체막(54)을 형성한다. 강유전체막(54)은 MOCVD나 스퍼터링 등에 의해 형성할 수 있다. 또한, 강유전체막(54)을, PZT 외에, (Pb, La)(Zr, Ti)O3(PLZT)나 SrBi2Ta2O9(SBT) 등의 산화물 강유전체 재료로 형성할 수도 있다.
강유전체막(54) 상에, 두께 250㎚의 산화이리듐막(55)을 형성한다. 이하, 산화이리듐막(55)의 형성 방법에 대해서 설명한다. 우선, 하기의 조건에 의해 두께 50㎚만큼 산화이리듐막을 퇴적시킨다.
타깃: 금속 Ir;
스퍼터링 가스: 산소와 아르곤의 혼합 가스;
압력: 0.8㎩;
산소 유량: 100sccm;
아르곤 유량: 100sccm;
기판 온도: 실온;
RF 파워: 1㎾
그 후 RF 파워를 2㎾로 높여 두께 200㎚만큼 산화이리듐막을 퇴적시킨다. 이에 따라, 산화이리듐막(55)의 상층 부분의 산소 농도가 하층 부분의 산소 농도보다 낮아진다.
산화이리듐막(55)의 표면의 소정의 일부의 영역을 레지스트 패턴으로 덮어 산화이리듐막(55)과 강유전체막(54)을 드라이 에칭한다.
도 3에 나타낸 바와 같이, 메모리 셀부(1)에, 산화이리듐으로 이루어지는 상부 전극(55a)과, PZT로 이루어지는 커패시터 강유전체막(54a)이 잔류하고, 전원 회로부(2)에, 산화이리듐으로 이루어지는 상부 전극(55b)과, PZT로 이루어지는 커패시터 강유전체막(54b)이 잔류한다. 메모리 셀부(1)의 상부 전극(55a)과 커패시터 강유전체막(54a)의 적층 구조는 MOS 트랜지스터(10)와 중첩되지 않는 위치에 배치되고, 전원 회로부(2)의 상부 전극(55b)과 커패시터 강유전체막(54b)의 적층 구조는 플러그(46)와 중첩되지 않는 위치에 배치된다. 전원 회로부(2)의 상부 전극(55b)의 평면 형상에 대해서, 이후에 도 7의 (a)～도 7의 (c) 및 도 8의 (a), 도 8의 (b)를 참조하여 상세하게 설명한다.
레지스트 패턴을 제거한 후, 메모리 셀부(1)의 커패시터 강유전체막(54a)과 상부 전극(55a)으로 이루어지는 적층 구조의 표면, 전원 회로부(2)의 커패시터 강유전체막(54b)과 상부 전극(55b)으로 이루어지는 적층 구조의 표면, 및 Pt막(53)의 표면을 덮도록, 두께 20㎚의 알루미나막(58)을 형성한다.
알루미나막(58)의 표면의, 상부 전극(55a)을 포함하는 영역, 및 상부 전극(55b)을 포함하는 영역을 레지스트 패턴으로 덮어 알루미나막(58), Pt막(53), 그 아래의 알루미나막(52)을 드라이 에칭한다.
도 4에 나타낸 바와 같이, 메모리 셀부(1)에, Pt로 이루어지는 하부 전극(53a)이 잔류하고, 전원 회로부(2)에, Pt로 이루어지는 하부 전극(53b)이 잔류한다. 하부 전극(53a), 커패시터 강유전체막(54a), 및 상부 전극(55a)이 셀 커패시터(11)를 구성하고, 하부 전극(53b), 커패시터 강유전체막(54b), 및 상부 전극(55b)이 평활 커패시터(21)를 구성한다. 이와 같이, 셀 커패시터(11)와 평활 커패시터(21)는 동시에 형성되고, 동일한 적층 구조를 갖는다.
하부 전극(53a, 53b)의 아래에, 각각 알루미나막(52a, 52b)이 잔류한다. 이 에칭 시에, 알루미나막(52)의 아래에 배치되어 있던 산화실리콘막(51) 중, 레지스트 패턴으로 덮여 있지 않은 영역의 상층부도 에칭된다. 예를 들어, 레지스트 패턴으로 덮여 있지 않은 영역의 산화실리콘막(51)의 두께가 40㎚까지 얇아진다. 하부 전극(53a)의 상면, 커패시터 강유전체막(54a)의 측면, 및 상부 전극(55a)의 표면 상에 알루미나막(58a)이 잔류하고, 하부 전극(53b)의 상면, 커패시터 강유전체막(54b)의 측면, 및 상부 전극(55b)의 표면 상에 알루미나막(58b)이 잔류한다.
도 5에 나타낸 바와 같이, 노출되어 있는 전체 표면을, 두께 20㎚의 알루미나막(60)으로 덮는다. 알루미나막(60) 상에, O2와 TEOS를 사용한 CVD에 의해, 산화실리콘으로 이루어지는 층간 절연막(61)을 형성한다. CMP에 의해, 층간 절연막(61)의 표면을 평탄화한다. 이 평탄화 처리에 의해, 셀 커패시터(11) 및 평활 커패시터(21)가 배치되어 있지 않은 영역에서의 층간 절연막(61)의 두께를, 예를 들어 980㎚로 한다.
층간 절연막(61)의 표면의 평탄화를 행하기 전, 또는 평탄화를 행한 후에, 층간 절연막(61)을 N2 또는 N2O 플라스마에 노출시킨다. 이 플라스마 처리에 의해, 층간 절연막 중의 수분을 감소시켜, 막질을 개선시킬 수 있다. 플라스마 처리 시의 기판 온도는 200℃～450℃로 하는 것이 바람직하다.
평탄화된 층간 절연막(61) 상에, 알루미나로 이루어지는 두께 20㎚의 수소 확산 방지막(62)을 형성한다. 또한, 그 위에, 산화실리콘으로 이루어지는 두께 300㎚의 하지막(63)을 형성한다. 하지막(63)은 층간 절연막(61)과 동일한 방법으로 형성된다.
도 6에 나타낸 바와 같이, 비아 홀(71～78)을 형성한다. 비아 홀(71)은 하지막(63)의 상면으로부터, 셀 커패시터(11)의 상부 전극(55a)의 측부를 통과하여 하부 전극(53a)의 상면까지 도달한다. 비아 홀(72)은 하지막(63)의 상면으로부터, 셀 커패시터(11)의 상부 전극(55a)의 상면까지 도달한다. 비아 홀(73)은 하지막(63)의 상면으로부터, 드레인 확산층(10D) 상의 플러그(43)의 상면까지 도달한다. 비아 홀(74)은 하지막(63)의 상면으로부터, 소스 확산층(10S) 상의 플러그(44)의 상면까지 도달한다. 비아 홀(75)은 하지막(63)의 상면으로부터, 전원 회로부(2)의 웰 컨택트 확산층(36) 상의 플러그(46)의 상면까지 도달한다. 비아 홀(76)은 하지막(63)의 상면으로부터, 평활 커패시터(21)의 상부 전극(55b)의 상면까지 도달한다. 비아 홀(77)은 하지막(63)의 상면으로부터, 평활 커패시터(21)의 상부 전극(55b)의 측부를 통과하여 하부 전극(53b)의 상면까지 도달한다.
비아 홀(71～77)의 내면을 TiN 등으로 이루어지는 배리어 메탈막으로 덮고, 비아 홀(71～77) 내에, 각각 W 등의 플러그(81～87)를 충전한다.
산소분위기, 질소분위기, 또는 이들의 혼합 분위기 중에서, 400℃～600℃의 온도로 열처리를 행한다. 이 열처리에 의해, 이제까지의 공정에서 생긴 셀 커패시터(11) 및 평활 커패시터(21)의 특성의 열화를 회복시킬 수 있다.
하지막(63) 상에, 알루미늄(Al), Al-Cu 합금 등으로 이루어지는 배선(91～95)을 형성한다. 배선(91)은 플러그(81)를 통하여 셀 커패시터(11)의 하부 전극(53a)에 접속된다. 배선(92)은 플러그(82)와 플러그(83)를 접속한다. 이에 따라, MOS 트랜지스터(10)의 드레인 확산층(10D)이 셀 커패시터(11)의 상부 전극(55a)에 접속된다. 배선(93)은 플러그(84)를 통하여 MOS 트랜지스터(10)의 소스 확산층(10S)에 접속된다. 배선(94)은 플러그(85)와 플러그(86)를 접속한다. 이에 따라, 평활 커패시터(21)의 상부 전극(55b)이 웰 컨택트 확산층(36)에 접속된다. 배선(95)은 플러그(87)를 통하여, 평활 커패시터(21)의 하부 전극(53b)에 접속된다. 하지막(63)은 배선(91～95)이 수소 확산 방지막(62)에 직접 접하는 것을 방지한다.
배선 재료와, 수소 확산 방지막(62)의 재료의 조합에 따라서는, 서로 영향을 미치는 경우가 있다. 이러한 경우에는, 수소 확산 방지막(62)과는 상이한 절연 재료로 형성된 하지막(63)을 배치하는 것이 바람직하다.
배선(91～95) 상에, 층간 절연막(99)을 형성한다. 층간 절연막(99)에 소정의 비아 홀을 형성하고, 이들의 비아 홀 내에 플러그를 충전한다. 배선(93)이 플 러그를 통하여, 도 1에 나타낸 비트 선(BL)에 접속되고, 배선(95)이 플러그를 통하여, 도 1에 나타낸 전원 전압선(VDD)에 접속된다. 비트 선(BL) 및 전원 전압선(VDD)은 층간 절연막(99)보다 위의 배선층 내에 배치된다. 배선(91)은 도 1에 나타낸 플레이트 선(PL)을 구성한다. 또한, MOS 트랜지스터(10)의 게이트 전극(10G)이 도 6의 지면(紙面)에 수직인 방향으로 연장되고, 도 1에 나타낸 워드 선(WL)을 겸한다. 배선(94)은 도 1에 나타낸 접지선(GND)을 구성하거나, 또는 상층의 접지선(GND)에 접속된다.
도 7의 (a)에, 실시예에 의한 반도체 장치의 평활 커패시터(21)의 평면도를 나타낸다. 상부 전극(55b)이 하부 전극(53b)에 내포된다. 커패시터 유전체막(54b)의 평면 형상은 상부 전극(55b)과 동일하거나 또는 그것보다 약간 크다. 상부 전극(55b) 내에, 상부 전극(55b)에 접속되는 플러그(86)가 배치되고, 하부 전극(53b) 내에서, 또한 커패시터 유전체막(54b)보다 외측에, 하부 전극(53b)에 접속되는 플러그(85)가 배치된다. 상부 전극(55b)의 평면 형상은 장방형(長方形)이다. 상부 전극(55b)의 긴 변의 길이를 L이라고 하고, 짧은 변의 길이(폭)를 W라고 한다. 상부 전극(55b)의 면적은 일례로서 2500㎛2이다.
도 7의 (b)에, 종래의 평활 커패시터의 평면도를 나타낸다. 종래의 평활 커패시터(21)의 상부 전극(55b)의 평면 형상은 대략 정방형(正方形)이다. 상부 전극(55b)의 면적을 2500㎛2로 하기를 원할 경우에는, 1변의 길이를 50㎛로 하면 된다.
도 8의 (a)에, 상부 전극(55b)의 폭(W)과, 평균 고장 시간(MTTF)의 관계를 나타낸다. 도 8의 (b)에, 상부 전극(55b)의 면적에 대한 외주 길이의 비와, MTTF의 관계를 나타낸다. 도 8의 (a)의 횡축(橫軸)은 상부 전극(55b)의 폭(W)을 단위 「㎛」로 나타내고, 도 8의 (b)의 횡축은 상부 전극(55b)의 외주 길이/면적을 단위 「㎛-1」로 나타낸다. 도 8의 (a) 및 도 8의 (b)의 종축(縱軸)은 MTTF를, MTTF가 최장인 시료의 MTTF를 1로 한 부정(不定) 단위로 나타낸다. 상부 전극(55b)의 면적은 2500㎛2로 했다.
도 8의 (a) 및 도 8의 (b)의 마름모형, 정방형, 및 삼각형은 각각 상부 전극(55b)에 접속되는 플러그(86)가 1개, 100개, 및 250개의 시료를 나타낸다. 폭(W)이 50㎛의 시료의 상부 전극(55b)의 평면 형상은, 도 7의 (b)에 나타낸 바와 같이 정방형이다. 이들 시료의 온도를 125℃로 유지하고, 커패시터에 전압 10.5V를 인가하여 MTTF의 측정을 행했다. 누설 전류가 초기값의 10배까지 증가한 상태를 고장이라고 판정했다. 전체 커패시터의 63%가 고장날 때까지의 시간이 MTTF이다.
폭(W)이 5㎛ 이하의 영역에서, 상부 전극(55b)의 폭(W)을 좁게 하면(즉, 외주 길이를 길게 하면), MTTF가 길어지는 것을 알 수 있다. 특히, 폭(W)이 2㎛ 이하가 되면, MTTF의 개선이 현저해지는 것을 알 수 있다. 이하, MTTF가 개선되는 이유에 대해서 고찰한다.
상기 실시예에 의한 제조 방법에서는, 도 6에 나타낸 플러그(81～87)를 형성 한 후, 산소분위기, 질소분위기, 또는 이들의 혼합 분위기 중에서, 400℃～600℃의 온도로 열처리를 행하고 있다. 이 열처리에 의해, 지금까지의 공정에서 생긴 셀 커패시터(11) 및 평활 커패시터(21)의 특성의 열화를 회복시킬 수 있다. 구체적으로는, 강유전체로 이루어지는 커패시터 유전체막(54a, 54b)의 열화를 회복시킬 수 있다.
이 회복 어닐링 중에, 커패시터 유전체막(54a, 54b)은 상부 전극(55a, 55b)으로 덮여 있다. 회복 어닐링에 의한 커패시터 유전체막(54a, 54b)의 막질의 개선은 상부 전극(55a, 55b)으로 덮여 있지 않은 단면으로부터 진행된다고 생각된다. 상부 전극(55a, 55b)으로 덮여 있는 부분은 회복 어닐링을 행해도 막질이 개선되기 어렵다.
도 7의 (b)에 나타낸 바와 같이, 상부 전극(55b)이 정방형일 경우에는, 상부 전극(55b)의 에지로부터 떨어진 중심 근방 영역에 위치하는 커패시터 유전체막(54b)의 막질이 개선되기 어렵다. 이에 대해, 실시예에 의한 반도체 장치에서는, 도 7의 (a)에 나타낸 바와 같이, 상부 전극(55b)이 가늘고 긴 형상을 갖고 있다. 따라서, 도 7의 (b)에 나타낸 경우에 비하여, 상부 전극(55b)의 에지로부터 중심부까지의 거리가 짧아져, 커패시터 유전체막(54b)의 거의 전역(全域)에서 막질이 개선되기 쉬워진다. 이것에 의해, 상부 전극(55b)의 폭(W)을 좁게 하면, 커패시터의 MTTF가 길어진다고 생각된다.
상기 실시예에서는, 상부 전극(55b)의 면적을 2500㎛2로 했지만, 그 외의 면 적으로 한 경우에도, 상부 전극(55b)의 폭(W)을 좁게 하는 것에 의한 MTTF 개선의 효과를 얻을 수 있다. 또한, 상부 전극(55b)의 면적이 셀 커패시터 정도의 크기인 경우에는, 그 에지로부터 중심부까지의 거리가 길어지지 않기 때문에, 반드시, 그 평면 형상을 가늘고 길게 할 필요는 없다. 평활 커패시터와 같이, 큰 면적을 필요로 할 경우에, 상부 전극(55b)을 가늘고 길게 하는 각별한 효과를 얻을 수 있다. 상부 전극(55b)과 하부 전극(53b)이 대향하는 부분의 면적을 S라고 했을 때, 면적(S)이 1000㎛2 이상인 경우에, 특히 높은 효과를 얻을 수 있다.
또한, 상기 실시예에서는, 상부 전극(55b)의 평면 형상을 장방형으로 했지만, 더 일반적으로 가늘고 긴 띠 형상으로 할 수도 있다. 면적(S)이 1000㎛2 이상인 경우에, 상부 전극(55b)의 평면 형상이 폭 5㎛ 이하의 띠 형상 부분을 포함하는 형상으로 함으로써, 이 띠 형상 부분의 커패시터 유전체막(54b)의 막질을 효율적으로 개선시킬 수 있다.
반대로, 상부 전극(55b)을 지나치게 좁게 하면, 상부 전극(55b)에 접속하기 위한 비아 홀의 위치 맞춤이 곤란해진다. 또한, 커패시터 유전체막(54b)의 막 두께(약 0.15㎛)와의 관계로부터, 상부 전극(55b)을 지나치게 좁게 하면, 전기력 선의 누설이 많아진다. 따라서, 상부 전극(55b)의 폭(W)은 1.0㎛ 이상으로 하는 것이 바람직하다.
또한, 상부 전극(55b)의 면적(S)을 일정하게 유지하여, 그 폭(W)을 좁게 하는 것은 그 외주선의 길이(L)를 길게 하는 것에 대응한다. 도 8의 (b)에 나타낸 바와 같이, 면적(S)이 1000㎛2 이상일 경우에, L/S가 0.4㎛-1 이상이 되는 평면 형상으로 하는 것이 바람직하다.
도 9의 (a)에, 제 2 실시예에 의한 반도체 장치의 평활 커패시터의 평면도를 나타낸다. 제 1 실시예에서는, 상부 전극(55b)을 1개의 연속 패턴으로 구성했지만, 제 2 실시예에서는, 상부 전극(55b) 및 커패시터 유전체막(54b)이 서로 이격된 복수의 패턴으로 구성되어 있다. 상부 전극(55b)을 복수의 패턴으로 구성하면, 1개의 정방형 패턴으로 구성하는 경우에 비하여, 각 패턴이 작아지기 때문에, 그 에지로부터 중심까지의 거리가 짧아진다. 따라서, 제 1 실시예의 경우와 마찬가지로, 커패시터의 MTTF를 길게 하는 것이 가능해진다. 예를 들어, 1.15㎛×1.8㎛의 장방형 패턴 1428개로 상부 전극(55b)을 구성하면, 상부 전극(55b)의 면적은 2955.96㎛2이 된다. 이 커패시터의 MTTF는 상부 전극(55b)을 1변의 길이가 50㎛인 정방형 패턴으로 구성한 커패시터의 약 4배였다.
제 2 실시예의 경우에는, 상부 전극(55b)을 구성하는 복수의 패턴의 각각에 대응하여 비아 홀을 배치할 필요가 있다. 도 9의 (a)는 1개의 패턴에 대하여 1개의 비아 홀을 배치한 경우를 나타낸다. 도 9의 (b)에 나타낸 바와 같이, 1개의 패턴에 대하여 2개의 비아 홀을 배치할 수도 있고, 3개 이상의 비아 홀을 배치할 수도 있다.
제 2 실시예에서는, 커패시터 유전체막(54b)의 막질 개선을 위해, 상부 전극(55b)을 구성하는 각 패턴을, 1변의 길이가 5㎛인 정방형에 내포되는 형상으로 하는 것이 바람직하다.
또한, 상부 전극(55b)을 구성하는 각 패턴을, 도 7의 (a)에 나타낸 상부 전극(55b)과 같이 띠 형상의 평면 형상으로 할 수도 있다.
도 10에, 제 3 실시예에 의한 반도체 장치의 평활 커패시터의 평면도를 나타낸다. 제 1 실시예에서는, 상부 전극(55b)이 1개의 띠 형상 부분으로 구성되어 있지만, 제 3 실시예에서는, 복수의 띠 형상 부분이 연결되어 있다. 제 3 실시예의 경우도, 띠 형상 부분의 각각의 폭을 제 1 실시예의 경우와 마찬가지로 5㎛ 이하로 함으로써, 제 1 실시예의 경우와 마찬가지로, MTTF를 길게 하는 효과를 얻을 수 있다.
다음으로, 도 11을 참조하여, 제 4 실시예에 의한 반도체 장치에 대해서 설명한다.
도 11에, 메모리 셀부(1) 및 전원 회로부(2)의 단면도를 나타낸다. 반도체 기판(30), 소자 분리 절연막(31), MOS 트랜지스터(10), p형 웰(35), 웰 컨택트 확산층(36), 금속 실리사이드막(33, 37)은 도 2에 나타낸 제 1 실시예의 반도체 장치와 동일한 구성이다.
반도체 기판(30) 상에, MOS 트랜지스터(10)를 덮도록, 산질화실리콘(SiON)으로 이루어지는 두께 200㎚의 커버 절연막(100)이 형성되어 있다. 그 위에, 산화실리콘(SiO2)으로 이루어지는 층간 절연막(101)이 형성되어 있다. 층간 절연막(101)의 표면은 평탄화되어 있고, 하지의 평탄한 영역에서의 층간 절연막(101)의 두께는 700㎚이다.
층간 절연막(101) 및 커버 절연막(100)에, 각각 MOS 트랜지스터의 드레인 영역(10D) 상의 금속 실리사이드막(33), 소스 영역(10S) 상의 금속 실리사이드막(33), 및 웰 컨택트 확산층(36) 상의 금속 실리사이드막(37)까지 도달하는 비아 홀이 형성되어 있다. 비아 홀의 직경은 0.25㎛이다. 이 비아 홀의 내면이 밀착막으로 덮이고, 비아 홀 내에, 각각 텅스텐(W)으로 이루어지는 도전 플러그(115, 116, 117)가 충전되어 있다. 도전 플러그(115)는 드레인 영역(10D)에 접속되고, 도전 플러그(116)는 소스 영역(10S)에 접속되며, 도전 플러그(117)는 웰 컨택트 확산층(36)에 접속되어 있다. 비아 홀 내의 밀착막은 두께 30㎚의 Ti막과, 두께 20㎚의 TiN막이 이 순서로 적층된 2층 구조를 갖는다.
층간 절연막(101) 상에, SiON으로 이루어지는 두께 130㎚의 산화 방지막(121)이 형성되어 있다. 그 위에, SiO2로 이루어지는 두께 300㎚의 층간 절연막(122)이 형성되어 있다. 또한, 산화 방지막(121)을, SiON 대신에 질화실리콘(SiN) 또는 알루미나(AlO)로 형성할 수도 있다.
층간 절연막(122) 및 산화 방지막(121)을 관통하여, 하층의 도전 플러그(115, 117)의 각각의 상면까지 도달하는 비아 홀이 형성되어 있다. 비아 홀의 직경은 0.25㎛이다. 이 비아 홀의 내면이 밀착막으로 덮이고, 비아 홀 내에, W로 이루어지는 도전 플러그(125, 126)가 충전되어 있다. 밀착막은 두께 30㎚의 Ti막과, 두께 20㎚의 TiN막이 이 순서로 적층된 2층 구조를 갖는다. 도전 플러그(125) 는 그 아래의 도전 플러그(115)를 통하여 드레인 영역(10D)에 접속된다. 또 하나의 도전 플러그(126)는 그 아래의 도전 플러그(117)를 통하여 웰 컨택트 확산층(36)에 접속된다.
도전 플러그(125, 126) 및 층간 절연막(122) 상에, 평면에서 볼 때 도전 플러그(125)를 내포하도록, 셀 커패시터(11)가 배치되고, 도전 플러그(126)를 내포하도록, 평활 커패시터(21)가 배치되어 있다. 셀 커패시터(11)는 하부 전극(130a), 유전체막(131a), 상부 전극(132a)이 이 순서로 적층된 구조를 갖는다. 하부 전극(130a)은 기판 측으로부터 차례로, 하지 도전막, 결정성 향상막, 산소 배리어막, 중간층, 및 상부 도전막이 적층된 5층으로 구성된다.
하지 도전막은 (111) 배향한 TiN으로 형성되고, 그 두께는 100㎚이다. 하지 도전막은 도전 플러그(125)의 상면과 층간 절연막(122)의 상면 사이의 단차를 흡수하고, 평탄화하는 기능을 갖는다.
결정성 향상막은 (111) 배향한 TiN으로 형성되고, 그 두께는 20㎚이다. 또한, 결정성 향상막은 TiN 대신에, Ti, Pt, Ir, Re, Ru, Pd, Os,또는 이들 금속의 합금으로 형성할 수도 있다. 결정성 향상막을 형성하는 도전 재료가 면심입방 구조를 가질 경우에는, (111) 배향하고 있고, 육방최밀 구조를 가질 경우에는, (002) 배향하고 있다.
산소 배리어막은 TiAlN으로 형성되고, 그 두께는 100㎚이고, 산소의 확산을 방지하여, 그 아래의 도전 플러그(125)의 산화를 방지한다. 또한 산소 배리어막은 그 아래의 결정성 향상막의 배향성을 인계하여, (111) 배향하고 있다.
상부 도전막은 Ir로 형성되고, 그 두께는 100㎚이다. 상부 도전막은 산소 배리어막의 배향성을 인계받기 때문에, (111) 배향한다. 상부 도전막을, Ir 대신에, Pt 등의 백금족의 금속, 또는 PtO, IrO, SrRuO3 등의 도전성 산화물로 형성할 수도 있다.
중간층은 산소 배리어막 중 적어도 1개의 구성 원소와, 상부 도전막 중 적어도 1개의 구성 원소를 포함하는 합금으로 형성되어 있다. 상부 도전막이 Ir 또는 IrO로 형성되어 있는 경우에는, 중간층은 IrAl 합금으로 형성된다.
유전체막(131a)은 페로브스카이트 구조 또는 비스머스 층상 구조를 갖는 강유전체로 형성되고, 그 두께는 100㎚～130㎚의 범위 내이다. 사용 가능한 강유전체 재료로서, 티탄산지르콘산납(PZT), La를 도핑한 PZT(PLZT), Ca, Sr 또는 Si를 미량 도핑한 PZT계 재료, SrBi2Ta2O9(SBT, Y1), SrBi2(Ta, Nb)2O9(SBTN, YZ), (Bi, La)4Ti3O12(BLT) 등을 들 수 있다.
상부 전극(132a)은 SrO로 형성되어 있다. 더 상세하게는, 상부 전극(132a)은 산소의 조성비가 1 이상 2 미만인 하층 부분과, 그보다 산소 조성비가 크고, 화학양론적 조성비인 2에 가까운 상층 부분으로 구성된다. 하층 부분의 두께는 50㎚이고, 상층 부분의 두께는 100㎚～300㎚의 범위 내이다.
상부 전극(132a) 상에 수소 배리어막(133a)이 배치되어 있다. 수소 배리어막(133a)은 Ir로 형성되고, 그 두께는 100㎚이다. 또한, Ir 대신에, Pt 또는 SrRuO3 등으로 형성할 수도 있다.
평활 커패시터(21)는 하부 전극(130b), 유전체막(131b), 및 상부 전극(132b)으로 구성된다. 평활 커패시터(21)의 적층 구조는 셀 커패시터(11)의 적층 구조와 동일하다. 상부 전극(132b) 상에 수소 배리어막(133b)이 형성되어 있다.
셀 커패시터(11) 및 평활 커패시터(21)를 덮도록, 층간 절연막(122) 상에 보호막(150)이 형성되어 있다. 보호막(150)은 AlO로 형성되고, 그 두께는 약 20㎚이다.
보호막(150) 상에, SiO2로 이루어지는 층간 절연막(151)이 형성되어 있다. 층간 절연막(151)의 상면은 평탄화되어 있다. 평탄화된 층간 절연막(151) 상에, AlO로 이루어지는 배리어막(157)이 형성되어 있다. 배리어막(157)의 두께는 20㎚～100㎚의 범위 내이다.
배리어막(157) 상에, SiO2로 이루어지는 두께 800㎚～1000㎚의 층간 절연막(158)이 형성되어 있다. 층간 절연막(158)을, SiO2 대신에, SiON 또는 SiN으로 형성할 수도 있다.
보호막(150)으로부터 층간 절연막(158)까지의 적층 구조를 관통하여, 셀 커패시터(11) 상의 수소 배리어막(133a)까지 도달하는 비아 홀이 형성되어 있다. 이 비아 홀의 내면이 밀착막으로 덮이고, 비아 홀 내에 W로 이루어지는 도전 플러그(160)가 충전되어 있다. 또한, 산화 방지막(121)으로부터 층간 절연막(158)까지의 적층 구조를 관통하여, 도전 플러그(116)까지 도달하는 비아 홀이 형성되어 있다. 이 비아 홀의 내면이 밀착막으로 덮이고, 비아 홀 내에 W로 이루어지는 도전 플러그(165)가 충전되어 있다. 이들 밀착막은 TiN막의 단층으로 구성할 수도 있고, Ti막과 TiN막의 2층으로 구성할 수도 있다.
전원 회로부(2)에서는, 보호막(150)으로부터 층간 절연막(158)까지의 적층 구조를 관통하여, 평활 커패시터(21) 상의 수소 배리어막(133b)까지 도달하는 비아 홀이 형성되어 있다. 이 비아 홀의 내면이 밀착막으로 덮이고, 비아 홀 내에 W로 이루어지는 도전 플러그(168)가 충전되어 있다.
층간 절연막(158) 상에, 배선(171～173)이 형성되어 있다. 배선(171～173)은 두께 60㎚의 Ti막, 두께 30㎚의 TiN막, 두께 360㎚의 AlCu 합금막, 두께 5㎚의 Ti막, 및 두께 70㎚의 TiN막이 이 순서로 적층된 5층 구조를 갖는다.
배선(171)은 그 아래의 도전 플러그(160)를 경유하여 셀 커패시터(11)의 상부 전극(132a)에 접속되어 있고, 도 1에 나타낸 플레이트 선(PL)에 상당한다. 배선(172)은 그 아래의 도전 플러그(165, 116)를 경유하여, MOS 트랜지스터(10)의 소스 영역(10S)에 접속되어 있고, 도 1에 나타낸 비트 선(BL)에 상당한다. 게이트 전극(10G)이 도 1에 나타낸 워드 선(WL)을 겸한다.
배선(173)이 그 아래의 도전 플러그(168)를 통하여 평활 커패시터(21)의 상부 전극(132b)에 접속되어 있다. 배선(173)은 도 1에 나타낸 전원 전압선(VDD)에 상당한다. 평활 커패시터(21)의 하부 전극(130b)은 그 아래의 도전 플러그(126, 117)를 통하여, 웰 컨택트 확산층(36)에 접속되어 있다. 웰 컨택트 확산층(36) 및 p형 웰(35)은 도 1에 나타낸 접지선(GND)에 접속되어 있다.
평활 커패시터(21)는 도 7의 (a)에 나타낸 제 1 실시예에 의한 반도체 장치의 평활 커패시터(21)의 상부 전극(55b)과 동일한 평면 형상을 갖는다. 또한, 도 10에 나타낸 제 3 실시예에 의한 반도체 장치의 평활 커패시터(21)의 상부 전극(55b)과 동일한 평면 형상으로 할 수도 있다. 제 4 실시예에서는, 평활 커패시터(21)의 상부 전극으로부터 하부 전극까지, 동일한 에칭 마스크를 사용하여 패터닝된다. 따라서, 평활 커패시터(21)를, 도 9의 (a) 및 도 9의 (b)에 나타낸 바와 같이, 서로 이격한 복수의 패턴으로 구성할 수 없다.
제 4 실시예와 같이, 도전 플러그 상에, 셀 커패시터(11) 및 평활 커패시터(21)의 각각을 중첩한 구조의 반도체 장치에서도, 제 1 실시예의 경우와 마찬가지로, 평활 커패시터(21)의 MTTF를 길게 할 수 있다.
상기 실시예에서는, 평활 커패시터의 상부 전극의 평면 형상에 대해서 설명했지만, 상술의 평면 형상을 채용하는 효과는 평활 커패시터에 한하지 않고, 다른 용도의 커패시터에도 적용할 수 있다. 특히, 10O0㎛2 이상의 면적을 차지하는 강유전체 커패시터에 적용함으로써, 현저한 효과를 얻을 수 있다.
이상 실시예에 따라 본 발명을 설명했지만, 본 발명은 이들에 제한되지 않는다. 예를 들어, 다양한 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.

Claims (19)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 하부 전극, 커패시터 유전체막, 및 상부 전극이 이 순서로 적층되어 구성되고, 하부 전극과 상부 전극이 유전체막을 통하여 대향하는 커패시터 영역의 면적을 S, 상기 커패시터 영역의 외주선(外周線)의 합계의 길이를 L이라고 했을 때, 면적(S)이 1000㎛2 이상이고, L/S가 0.4㎛-1 이상인 커패시터
    를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    평면에서 볼 때 상기 상부 전극이 상기 하부 전극에 내포되어 있고, 상기 상부 전극의 평면 형상이 폭 5㎛ 이하의 띠 형상 부분을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 기판 상에 형성되고, 전원 전압이 인가되는 전원선과, 접지 전압이 인가되는 접지선을 더 갖고,
    상기 하부 전극 및 상부 전극의 일방(一方)이 상기 전원선에 접속되며, 타방(他方)이 상기 접지선에 접속되어 있는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 커패시터 유전체막이 강유전체 재료로 형성되어 있는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 반도체 기판 상에 형성되고, 제 1 방향으로 연장되는 복수의 워드 선과,
    상기 반도체 기판 상에 형성되고, 상기 워드 선과 교차하는 제 2 방향으로 연장되는 복수의 비트 선과,
    상기 워드 선과 비트 선의 교차 개소에 대응하여 배치되고, 대응하는 워드 선에 인가되는 전압에 의해 제 1 단자 및 제 2 단자 사이의 도통 상태가 제어되고, 상기 제 1 단자가 대응하는 비트 선에 접속된 스위칭 소자와,
    상기 스위칭 소자를 덮도록, 상기 반도체 기판 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에, 상기 워드 선과 비트 선의 교차 개소에 대응하여 배치되고, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막, 및 상부 전극이 이 순서로 적층되어 구성되고, 하부 전극 및 상부 전극의 일방이 대응하는 스위칭 소자의 상기 제 2 단자에 접속되어 있는 셀 커패시터
    를 더 갖고,
    상기 커패시터가 상기 셀 커패시터와 동일한 상기 층간 절연막 상에 배치되어 있으며, 동일한 적층 구조를 갖는 반도체 장치.
  6. 제 1 항에 있어서,
    평면에서 볼 때, 상기 상부 전극이 상기 하부 전극에 내포되어 있으며, 또한 서로 이격된 복수의 패턴으로 구성되어 있는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 반도체 기판 상에 형성되고, 전원 전압이 인가되는 전원선과, 접지 전압이 인가되는 접지선을 더 갖고,
    상기 상부 전극을 구성하는 복수의 패턴의 각각이 상기 전원선 및 접지선의 일방에 접속되어 있으며, 상기 하부 전극이 상기 전원선 및 접지선의 타방에 접속되어 있는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 커패시터 유전체막이 강유전체 재료로 형성되어 있는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 반도체 기판 상에 형성되고, 제 1 방향으로 연장되는 복수의 워드 선과,
    상기 반도체 기판 상에 형성되고, 상기 워드 선과 교차하는 제 2 방향으로 연장되는 복수의 비트 선과,
    상기 워드 선과 비트 선의 교차 개소에 대응하여 배치되고, 대응하는 워드 선에 인가되는 전압에 의해 제 1 단자 및 제 2 단자 사이의 도통 상태가 제어되고, 상기 제 1 단자가 대응하는 비트 선에 접속된 스위칭 소자와,
    상기 스위칭 소자를 덮도록, 상기 반도체 기판 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에, 상기 워드 선과 비트 선의 교차 개소에 대응하여 배치되고, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막, 및 상부 전극이 이 순서로 적층되어 구성되고, 하부 전극 및 상부 전극의 일방이 대응하는 스위칭 소자의 상기 제 2 단자에 접속되어 있는 셀 커패시터
    를 더 갖고,
    상기 커패시터가 상기 셀 커패시터와 동일한 상기 층간 절연막 상에 배치되어 있으며, 동일한 적층 구조를 갖는 반도체 장치.
  10. 반도체 기판 상에, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막, 및 상부 전극이 이 순서로 적층되어 구성되고, 하부 전극과 상부 전극이 유전체막을 통하여 대향하는 커패시터 영역의 면적을 S, 상기 커패시터 영역의 외주선의 합계의 길이를 L이라고 했을 때, 면적(S)이 1000㎛2 이상이고, L/S가 0.4㎛-1 이상인 커패시터를 형성하는 공정과,
    상기 커패시터를 가열함으로써, 상기 커패시터 유전체막의 막질을 개선시키는 공정
    을 갖는 반도체 장치의 제조 방법.
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