JP4014501B2 - クロック復元回路およびデータ受信回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、帰還ループ型のクロック信号発生回路を用いたクロック復元回路およびデータ受信回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置や、プロセッサ、或いは、スイッチ用ＬＳＩ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＳＲＡＭやＤＲＡＭ等の記憶装置（メモリ）とプロセッサとの間（ＬＳＩ間）の速度ギャップは益々大きくなる傾向にあり、近年はこの速度ギャップがコンピュータ全体の性能向上の妨げになりつつある。また、半導体チップの高集積化並びに大型化等により、チップ内における素子や回路ブロック間での信号伝送速度がチップの性能を制限する大きな要因となって来ている。さらに、周辺機器とプロセッサ／チップセット間の信号伝送速度もシステム全体の性能を制限する要素になっている。
【０００３】
ところで、一般に、回路ブロック間やチップ間、或いは、匡体内の高速信号伝送において、データの『０』および『１』を判定するためのクロックを受信回路側で発生（復元）することが行われている。この復元したクロックは、常に正しい信号受信が行われるように、受信データに対してある位相の範囲内におさまるように回路内部のフィードバック回路で調整される。このようにクロックを復元し、この復元されたクロックを使ってデータを判定することをＣＤＲ（Clock and Data Recovery）という。このＣＤＲは、高速データ受信にとって最も重要な要素であり、様々な方式が検討されている。そして、ＣＤＲを用いた高速で正確な信号伝送が可能なデータ受信回路（クロック復元回路）の提供が強く要望されている。
【０００４】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が２．５Ｇｂｐｓを超え、１０Ｇｂｐｓ或いはそれ以上といった極めて高い値（高速の信号伝送）が要求されている。
【０００５】
例えば、ＬＳＩ間の信号伝送を高速化するには、送られてくる信号に対して受信回路がある程度正確なタイミングで動作する（データの検出および判定を行う）ことが必要である。従来、このようなタイミングのクロック（内部クロック）を発生させるために、帰還ループ型のクロック信号発生回路を用いたクロック復元回路（ＣＤＲ）を信号受信回路に設ける手法が知られている。
【０００６】
すなわち、ＣＤＲを実現するためには、データ受信を行うための内部クロックを発生させ、その内部クロックとデータの位相を比較し、位相比較結果に基づいて内部クロックの位相を調整するフィードバック回路が用いられる。
【０００７】
位相比較を行うには幾つかの方法が知られているが、その代表的なものの１つとして所謂バンバン（bang-bang）制御型の位相検出器がある。これは、データ判定に用いる判定回路（論理的にはＤ−ＦＦと等価）と同じものを使用し、データアイ（data eye）のバウンダリに相当するタイミングでデータの判定を行うものである。すなわち、データが『０』から『１』または『１』から『０』への遷移を生じた場合、そのバウンダリで判定を行う判定器の出力が遷移前のデータと一致しているか、或いは、遷移後のデータと一致しているかによって、内部クロックがデータに比べて早いか遅いか（Early/Late）を知ることができる。この判定器の出力は非線型であり、矩形の入出力関係を持っている。
【０００８】
図１および図２は従来のデータ受信回路の一例を示すブロック図であり、ＣＤＲを用いて４−ｗａｙ×２型のインターリーブ回路として構成したものである。また、図３は図１および図２のデータ受信回路における各信号のタイミングを示す図である。
【０００９】
図１および図２において、参照符号１１０〜１１３はデータ判定ユニット（データ判定用フリップフロップ：データ判定回路）、１２０〜１２３はバウンダリ検出ユニット（バウンダリ検出用フリップフロップ：バウンダリ検出回路）、そして、１３１および１３２はデータおよびバウンダリ用の変換回路を示している。また、参照符号１４１はデータ判定用クロック発生回路、１４２はバウンダリ検出用クロック発生回路、１０５は位相差デジタルコード変換回路（ＰＤＣ：Phase to Digital Converter）、そして、１０６はデジタルフィルタを示している。さらに、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ判定用クロックライン、ＢＣＬはバウンダリ検出用クロックライン、そして、ＤＦＬおよびＢＦＬはデータおよびバウンダリ用のフィードバックラインを示している。
【００１０】
図１および図２に示されるように、従来のデータ受信回路は、例えば、１０Ｇｂｐｓのデータが伝送されるデータ入力ラインＤＩＬを４つのデータ判定ユニット１１０〜１１３および４つのバウンダリ検出ユニット１２０〜１２３の入力に繋ぎ、それぞれ対応する２．５ＧＨｚのクロックで取り込むようになっている。
【００１１】
すなわち、図１〜図３に示されるように、データ判定ユニット１１０〜１１３には、データ判定用クロック発生回路１４１の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、４５°，１３５°，２２５°および３１５°の位相の）四相クロックＣＬＫd0〜ＣＬＫd3が供給され、それぞれ４５°，１３５°，２２５°および３１５°の位相タイミングで入力データを取り込んで受信データＤＴ０〜ＤＴ３を変換回路１３１に出力する。変換回路１３１は、２．５ＧＨｚのクロックに同期した４ビットの受信データＤＴ０〜ＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＤＴ［３１：０］）に変換して位相差デジタルコード変換回路１０５に出力すると共に、この受信データ（ＤＴ［３１：０］）を次段の回路（内部回路）へ出力する。さらに、変換回路１３１は、３１２．５ＭＨｚの内部基準クロックＲＣＬＫを位相差デジタルコード変換回路１０５およびデジタルフィルタ１０６に供給する。
【００１２】
バウンダリ検出ユニット１２０〜１２３には、バウンダリ検出用クロック発生回路１４２の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、０°，９０°，１８０°および２７０°の位相の）四相クロックＣＬＫb0〜ＣＬＫb3が供給され、それぞれ０°，９０°，１８０°および２７０°の位相タイミングで入力データのバウンダリを検出してバウンダリ検出データＢＤＴ０〜ＢＤＴ３を変換回路１３２に出力する。変換回路１３２は、２．５ＧＨｚのクロックに同期した４ビットのバウンダリ検出データＢＤＴ０〜ＢＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＢＤＴ［３１：０］）に変換して位相差デジタルコード変換回路１０５に出力する。ここで、データ判定用クロック発生回路１４１の出力である四相クロックＣＬＫd0〜ＣＬＫd3とバウンダリ検出用クロック発生回路１４２の出力である四相クロックＣＬＫb0〜ＣＬＫb3はそれぞれ４５°の位相差を有している。また、データ判定用クロック発生回路１４１およびバウンダリ検出用クロック発生回路１４２には、２．５ＧＨｚのクロックRef-CLKが供給されている。
【００１３】
位相差デジタルコード変換回路１０５は、入力された受信データＤＴ［３１：０］およびバウンダリ検出データＢＤＴ［３１：０］を比較処理して７ビットの位相差情報（ＰＤＣＯＤＥ［６：０］，−３２〜＋３２）をデジタルフィルタ１０６に出力する。デジタルフィルタ１０６は、フィードバックラインＤＦＬを介して６ビット精度のデータ判定用位相制御コード（ＤＣＯＤＥ［５：０］）をデータ判定用クロック発生回路１４１に帰還すると共に、フィードバックラインＢＦＬを介して６ビット精度のバウンダリ検出用位相制御コードをバウンダリ検出用クロック発生回路１４２に帰還する。なお、図３において、バウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3のデータ取り込みタイミング（立ち上がりタイミング）は入力データのバウンダリ位置となっているが、同図ではバウンダリ検出ユニット１２０〜１２３により取り込んだバウンダリ検出データＢＤＴ０〜ＢＤＴ３は、『１，１，０，１，…』と想定して描かれている。
【００１４】
デジタルフィルタ１０６は、位相差情報ＰＤＣＯＤＥ［６：０］にゲインＧ１を与えるバッファ１６０、ゲインＧ２を与えるバッファ１６１、加算器１６２，１６４，１６７、フリップフロップ１６３，１６５，１６８，１６９、および、最上位ビットから６ビットを取り出すフィルタ１６６を備えている。加算器１６２は、バッファ１６０の出力とフリップフロップ１６３の出力を加算し、その出力を該フリップフロップ１６３に供給する。加算器１６４は、バッファ１６１の出力、フリップフロップ１６３の出力、および、フリップフロップ１６５の出力を加算し、その出力を該フリップフロップ１６５に供給する。
【００１５】
フィルタ１６６は、フリップフロップ１６５の出力を受け取って上位６ビットを加算器１６７およびフリップフロップ１６９に出力する。加算器１６７はフィルタ１６６の出力とオフセットコード（ＤＯＦＦＳＥＴ［５：０］）とを加算してフリップフロップ１６８に出力する。そして、フリップフロップ１６８の出力は、フィードバックラインＤＦＬを介して６ビット精度のデータ判定用位相制御コードとしてデータ判定用クロック発生回路１４１に帰還され、また、フリップフロップ１６９の出力は、フィードバックラインＢＦＬを介して６ビット精度のバウンダリ検出用位相制御コードとしてバウンダリ検出用クロック発生回路１４２に帰還される。なお、各フリップフロップ１６３，１６５，１６８，１６９は、３１２．５ＭＨｚのクロック（内部基準クロックＲＣＬＫ）により制御されるようになっている。
【００１６】
上述したバンバン（Bang-bang）型の位相比較器（データ受信回路）はデータおよびバウンダリを検出する判定回路（データ判定ユニット１１０〜１１３およびバウンダリ検出ユニット１２０〜１２３）の出力がデジタルデータである。そのため、位相比較結果により内部クロック位相を調整するフィードバック回路はデジタル回路で構成することができる。この場合、内部クロックを発生する回路に所謂位相インターポレータ（データ判定用クロック発生回路１４１およびバウンダリ検出用クロック発生回路１４２）を用いると、デジタル回路で発生した制御コードにより直接クロックの位相を調整することができる。デジタル回路と位相インターポレータでＣＤＲのフィードバックループを構成した場合、デジタルであるため特性の制御が容易であり、また、システム要求に応じて様々な機能を追加することが容易であるといった利点がある。このような従来のデータ受信回路は、例えば、特願２００２−１１２３４７号においても従来技術として説明されている（例えば、特許文献１参照）。
【００１７】
図４および図５は、図１および図２のデータ受信回路におけるレイテンシを説明するための図である。ここで、図４は、データ判定用フリップフロップ１１０〜１１３が受信データＤＴ０〜ＤＴ３を出力してから位相差デジタルコード変換回路１０５が位相差情報ＰＤＣＯＤＥ［６：０］を生成するまでの各信号のタイミングを示し、また、図５は、図１および図２のデータ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシ（信号遅延）を示す。
【００１８】
図４において、参照符号ＣＭＰ−ＣＯＤＥ００〜ＣＭＰ−ＣＯＤＥ３１は、早いか遅いか（Early/Late）の判定結果を示す信号であり、これらの信号を纏めた信号が位相差情報ＰＤＣＯＤＥ［６：０］として９．６ｎsec.（３１２．５ＭＨｚの内部基準クロックＲＣＬＫの３周期分の時間）のレイテンシで出力される。
【００１９】
デジタルフィルタ１０６において、カットオフ周波数を決定するのは、ゲインＧ２を与えるバッファ１６１から加算器１６４、フリップフロップ１６５、フィルタ１６６、そして、フリップフロップ１６９を通る帰還経路（フィードバックループ）である。なお、各部のレイテンシ（信号遅延）には、説明を簡略化するために配線遅延等は含まれていない。
【００２０】
すなわち、図５に示されるフィードバックループにおいては、データ判定ユニット１１０〜１１３が受信データＤＴ０〜ＤＴ３を出力し、また、バウンダリ検出ユニット１２０〜１２３がバウンダリ検出データＢＤＴ０〜ＢＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３が変換回路１３１に入力されてから）位相差デジタルコード変換回路１０５が位相差情報ＰＤＣＯＤＥ［６：０］を出力するまでのレイテンシ：９．６ｎsec.だけでなく、位相差デジタルコード変換回路１０５が位相差情報ＰＤＣＯＤＥ［６：０］を出力してから（位相差情報ＰＤＣＯＤＥ［６：０］がデジタルフィルタ１０６に入力されてから）デジタルフィルタ１０６がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力するまでのレイテンシ：６．４ｎsec.、および、デジタルフィルタ１０６がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力してから（バウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］がバウンダリ検出用クロック発生回路１４２に入力されてから）バウンダリ検出用クロック発生回路１４２がバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（四相クロックＣＬＫb0〜ＣＬＫb3がバウンダリ検出ユニット１２０〜１２３に入力されるまで）のレイテンシ：３．２ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計１９．２ｎsec.となる。
【００２１】
ここで、高いカットオフ周波数は、高い周波数までクロック復元ループが追従できることを意味し、入力ジッター耐力（jitter tolerance）を高くするのに有効である。
【００２２】
【特許文献１】
特願２００２−１１２３４７号
【００２３】
【発明が解決しようとする課題】
上述したように、従来のデジタル回路によるクロック復元回路（データ受信回路）は、機能の追加および変更が容易であるという利点はあるものの、高いカットオフ周波数のフィードバック回路が作りにくいという問題がある。すなわち、フィードバック系のレイテンシ（ループのカットオフ周波数を決定する帰還経路での遅延量）が、例えば、１９．２ｎsec.といった大きな値になる。
【００２４】
すなわち、デジタル回路のクロック周波数は、例えば、作りやすさを考慮して１００ＭＨｚ〜２００ＭＨｚ程度の値であるのに対して、データ転送レートが数Ｇｂｐｓ〜数１０Ｇｂｐｓであると、クロックの数サイクル分の遅延が数１００ＵＩ（ここで、１ＵＩ（Unit Interval）は１ビットタイム）にもなる。この遅延量は、クロック復元のための帰還回路に要求されるカットオフ周波数の逆数（例えば、２０００ＵＩ〜３０００ＵＩ）に対して無視できない割合を占めることになり、その結果、ループの安定性が低下する（帰還回路の応答が振動的になる）という問題が生じる。
【００２５】
この問題は、データ転送レートが高くなるほど深刻になり、さらに、このデータ転送レートはシステムの要求に応じて益々高くなり、一方、論理回路の周波数はプロセス技術の発達に伴ってゆっくりと改善され大幅な上昇が見込めないため、ＵＩ単位で測った論理遅延が大きくなっていく傾向にある。
【００２６】
本発明は、ループのカットオフ周波数を決定する帰還経路での信号遅延を減らしてループの安定性を保ちながら高いカットオフ周波数を実現することが可能なデータ受信回路（クロック復元回路）の提供を目的とする。また、本発明は、電源投入時等の復元クロックが安定していない状態でも安定した動作が可能であり、さらに、シミュレーションを容易に行うことができるデータ受信回路（クロック復元回路）の提供も目的とする。
【００２７】
【課題を解決するための手段】
本発明の第１の形態によれば、第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、第１の信号遅延を有する第１の帰還経路と、前記第１の信号遅延よりも小さい第２の信号遅延を有する第２の帰還経路とを備え、前記第１および第２の帰還経路の出力の和により位相調整を行って前記クロックを復元することを特徴とするクロック復元回路が提供される。
【００２８】
本発明の第２の形態によれば、第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを復元する帰還経路における該復元するクロックを調整するための制御信号を生成する回路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするクロック復元回路が提供される。
【００２９】
本発明の第３の形態によれば、データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記クロック発生回路は、信号遅延の異なる複数の帰還経路を用いて前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生することを特徴とするデータ受信回路が提供される。
【００３０】
本発明の第４の形態によれば、データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするデータ受信回路が提供される。
【００３１】
【発明の実施の形態】
以下、本発明に係るデータ受信回路（クロック復元回路）の実施例を添付図面に従って詳述する。
【００３２】
図６および図７は本発明に係るデータ受信回路の第１実施例を示すブロック図であり、ＣＤＲを用いて４−ｗａｙ×２型のインターリーブ回路として構成したものである。
【００３３】
図６および図７において、参照符号１０〜１３はデータ判定ユニット（データ判定用フリップフロップ：データ判定回路）、２０〜２３はバウンダリ検出ユニット（バウンダリ検出用フリップフロップ：バウンダリ検出回路）、３１および３２はデータおよびバウンダリ用の変換回路、４１はデータ判定用クロック発生回路、４２はバウンダリ検出用クロック発生回路、５は第１の位相差デジタルコード変換回路、そして、６はデジタルフィルタを示している。また、参照符号７１は第２の位相差デジタルコード変換回路、７２は第１のデジタル・アナログ変換器（ＤＡＣ）、７３は第２のＤＡＣ、７４は加算器、７５は電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）、そして、７６はゲインＧ２を与えるバッファ（電流増幅器）を示している。さらに、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ判定用クロックライン、そして、ＢＣＬはバウンダリ検出用クロックラインを示している。
【００３４】
図６および図７に示されるように、本第１実施例のデータ受信回路は、例えば、１０Ｇｂｐｓのデータが伝送されるデータ入力ラインＤＩＬを４つのデータ判定ユニット１０〜１３および４つのバウンダリ検出ユニット２０〜２３の入力に繋ぎ、それぞれ対応する２．５ＧＨｚのクロックで取り込むようになっている。
【００３５】
すなわち、本第１実施例のデータ受信回路において、図１〜図３を参照して説明した従来のデータ受信回路と同様に、データ判定ユニット１０〜１３には、データ判定用クロック発生回路（位相シフト回路）４１の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、４５°，１３５°，２２５°および３１５°の位相の）四相クロックＣＬＫd0〜ＣＬＫd3が供給され、それぞれ４５°，１３５°，２２５°および３１５°の位相タイミングで入力データを取り込んで受信データＤＴ０〜ＤＴ３を変換回路３１および第２の位相差デジタルコード変換回路７１に出力する。ここで、第２の位相差デジタルコード変換回路７１には、データ判定用クロック発生回路４１の出力であるＣＬＫd0が比較用クロックＣＭＰ−ＣＬＫとして供給されている。
【００３６】
変換回路３１は、２．５ＧＨｚのクロックに同期した４ビットの受信データＤＴ０〜ＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＤＴ［３１：０］）に変換して第１の位相差デジタルコード変換回路５に出力すると共に、この受信データ（ＤＴ［３１：０］）を次段の回路（内部回路）へ出力する。さらに、変換回路３１は、３１２．５ＭＨｚの内部基準クロックＲＣＬＫを第１の位相差デジタルコード変換回路５およびデジタルフィルタ６に供給する。
【００３７】
バウンダリ検出ユニット２０〜２３には、バウンダリ検出用クロック発生回路（位相シフト回路）４２の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、０°，９０°，１８０°および２７０°の位相の）四相クロックＣＬＫb0〜ＣＬＫb3が供給され、それぞれ０°，９０°，１８０°および２７０°の位相タイミングで入力データのバウンダリを検出して、バウンダリ検出データＢＤＴ０〜ＢＤＴ３を変換回路３２および第２の位相差デジタルコード変換回路７１に出力する。変換回路３２は、２．５ＧＨｚのクロックに同期した４ビットのバウンダリ検出データＢＤＴ０〜ＢＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＢＤＴ［３１：０］）に変換して第１の位相差デジタルコード変換回路５に出力する。ここで、データ判定用クロック発生回路４１の出力である四相クロックＣＬＫd0〜ＣＬＫd3とバウンダリ検出用クロック発生回路４２の出力である四相クロックＣＬＫb0〜ＣＬＫb3はそれぞれ４５°の位相差を有している。
【００３８】
第１の位相差デジタルコード変換回路５は、入力された受信データＤＴ［３１：０］およびバウンダリ検出データＢＤＴ［３１：０］を比較処理して７ビットの位相差情報（ＰＤＣＯＤＥ［６：０］，−３２〜＋３２）をデジタルフィルタ６に出力する。デジタルフィルタ６は、ゲインＧ１を与えるバッファ６１、加算器６２、および、フリップフロップ６３を備える。すなわち、図６および図７と図１および図２との比較から明らかなように、本第１実施例のデータ受信回路におけるデジタルフィルタ６は、従来のデータ受信回路のデジタルフィルタ１０６におけるバッファ１６１、加算器１６２、および、フリップフロップ１６３だけで構成されている。なお、フリップフロップ６３は、３１２．５ＭＨｚのクロック（内部基準クロックＲＣＬＫ）により制御されるようになっている。
【００３９】
デジタルフィルタ６の出力は第１のＤＡＣ７２に供給され、該第１のＤＡＣ７２でデジタルコードから電流への変換が行われた信号（ｉ−ｄａｃ１）は算器７４に入力される。第２の位相差デジタルコード変換回路７１の出力（ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３）は第２のＤＡＣ７３に供給され、該第２のＤＡＣ７３でデジタルコードから電流への変換が行われた信号（ｉ−ｄａｃ２）はゲインＧ２を与えるバッファ７６を介して加算器７４に入力される。加算器７４の出力は、ＶＣＯ７５を介してデータ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２に供給され、データ判定用クロックＣＬＫd0〜ＣＬＫd3およびバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3のフィードバック制御が行われる。なお、ＶＣＯ７５は、加算器（電流加算器）７４の出力（電流）を電圧に変換し、その電圧値に従った周波数の信号を出力する。
【００４０】
上述したように、本第１実施例のデータ受信回路において、例えば、１０Ｇｂｐｓの受信データ（入力データ）は、４つのデータ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３により２．５Ｇｂｐｓの４ビットのデジタル信号（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３）に変換され、さらに、変換回路３１および３２により３２ビットの並列デジタルデータ（受信データＤＴ［３１：０］およびバウンダリ検出データＢＤＴ［３１：０］）に変換される。デジタル回路側には、受信データ（ＤＴ０〜ＤＴ３およびＤＴ［３１：０］）とバウンダリ検出データ（ＢＤＴ０〜ＢＤＴ３およびＢＤＴ［３１：０］）に基づいて位相比較を行う位相検出回路（第１の位相差デジタルコード変換回路５および第２の位相差デジタルコード変換回路７１：ＰＤＣ（Phase-to-digital converter））が設けられている。
【００４１】
第１の位相差デジタルコード変換回路５の出力（ＰＤＣＯＤＥ［６：０］）は、デジタルフィルタ６で処理され、さらに、第１のＤＡＣ７２で電流に変換されて加算器７４に入力される。また、第２の位相差デジタルコード変換回路７１の出力（ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３）は、第２のＤＡＣ７３で電流に変換され、さらに、バッファ７６を介して加算器７４に入力される。ここで、デジタルフィルタ６が行う処理は本質的には積分であり、そのため入力は加算器６２によりレジスタ（フリップフロップ６３）に数値が積算される。この第１の帰還経路（データ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３→変換回路３１および３２→第１の位相差デジタルコード変換回路５→デジタルフィルタ６→第１のＤＡＣ７２→加算器７４→ＶＣＯ７５→データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２）のもつオープンループゲインは、Ｓ空間での近似的表現ではＧ１／Ｓとなる。
【００４２】
本第１実施例（以下の各実施例も同様）では、さらに、制御ループに第２の帰還経路を設けることで低いレイテンシを実現する。低レイテンシを実現するために、この第２の帰還経路は、変換回路３１および３２等を経由せず、データ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３の出力から第２の位相差デジタルコード変換回路７１で直接位相差を求め、その値を第２のＤＡＣ７３に供給し、バッファ７６を介して加算器７４に入力する。この第２の帰還経路（データ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３→第２の位相差デジタルコード変換回路７１→第２のＤＡＣ７３→バッファ７６→加算器７４→ＶＣＯ７５→データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２）において、第２の位相差デジタルコード変換回路７１および第２のＤＡＣ７３は、例えば、第１の位相差デジタルコード変換回路５および第１のＤＡＣ７２の動作クロックＲＣＬＫ（３１２．５ＭＨｚ）よりも高速な比較用クロックＣＭＰ−ＣＬＫ（データ判定用クロックＣＬＫd0：２．５ＧＨｚ）により駆動されるため、低いレイテンシを得ることができる。この低レイテンシ経路（第２の帰還経路）のオープンループゲインへの寄与はＧ２であり、レジスタで積算が行われることを考慮すると全オープンループゲインは、
（Ｇ１／ｓ＋Ｇ２）／Ｓ＝Ｇ１／Ｓ2＋Ｇ２／ｓ
で与えられる。これは、通常の２次の位相帰還ループ特性に一致する。
【００４３】
ここで、ループのカットオフ周波数を決めているのはＧ２である。（カットオフ周波数は１／（２πＧ２）で与えられる。）従って、Ｇ２をきめる経路のレイテンシを小さくすることで安定な動作を実現することができる。一方、Ｇ１を含む経路はより低周波でカットオフするためレイテンシが大きくても安定性に問題を生じることはない。
【００４４】
このように、本第１実施例のデータ受信回路（クロック復元回路）によれば、ループのカットオフ周波数を決定する帰還経路（第２の帰還経路）での遅延量を減らすことができるためループの安定性を保ちながら高いカットオフ周波数を実現することができる。さらに、本第１実施例のデータ受信回路は、高いカットオフ周波数を持たせることができ、高い周波数までクロック復元ループを追従させて入力ジッター耐力を高くすることができる。
【００４５】
図８は図６および図７のデータ受信回路における第２の位相差デジタルコード変換回路の一例を示すブロック図である。
【００４６】
図８に示されるように、第２の位相差デジタルコード変換回路７１は、フリップフロップ７１１，７１２，７１３、および、受信データＤＴ０〜ＤＴ３とバウンダリ検出データＢＤＴ０〜ＢＤＴ３とを比較して早いか遅いか（Early/Late）を判定するタイミング判定回路７１４を備えている。なお、フリップフロップ７１１および７１３は、比較用クロックＣＭＰ−ＣＬＫ（データ判定用クロックＣＬＫd0：正論理）により制御され、また、フリップフロップ７１２は、比較用クロックＣＭＰ−ＣＬＫ（負論理）により制御される。そして、フリップフロップ７１３は、位相の進み／遅れ（Early/Late）の判定結果を示す信号ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を第２のＤＡＣ７３に出力する。
【００４７】
図９は図８に示す位相差デジタルコード変換回路（第２の位相差デジタルコード変換回路７１）に入力する受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３の生成タイミングを説明するための図であり、図１０は図８に示す位相差デジタルコード変換回路（７１）が出力する位相差情報を説明するための図である。
【００４８】
図９（ａ）は、内部クロック（比較用クロックＣＭＰ−ＣＬＫ（データ判定用クロックＣＬＫd0））によるラッチタイミング（ＢＢＴｉ）が理想的なラッチタイミング（ＢＢＴi0）よりも早い場合（ＥＡＲＬＹ）を示し、図９（ｂ）は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも遅い場合（ＬＡＴＥ）を示し、そして、図９（ｃ）は、ある時点の受信データ（ＤＴ[i-1]）とその次の受信データ（ＤＴ[i]）の間に遷移（『０』→『１』、または、『１』→『０』）が現れないとき、つまり同じデータが続くとき（NO TRANSITION）を示している。
【００４９】
図１１は図８に示す位相差デジタルコード変換回路における各信号のタイミングを示す図であり、データ判定用フリップフロップ１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから第２の位相差デジタルコード変換回路７１がコードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を出力するまでの各信号のタイミングを示すものである。
【００５０】
図９〜図１１に示されるように、例えば、受信データＤＴ[i-1], ＤＴ[i]およびバウンダリ検出データＢＤＴ[i]が［１，０，１］または［０，１，０］のとき（図９（ａ）は［１，０，１］に相当）、タイミング判定回路７１４は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも早い（ＥＡＲＬＹ）と判定し、コードＣＭＰ−ＣＯＤＥｉ［１：０］として『１，１』（すなわち、『−１』：データ判定用クロックの位相を遅らせる）を、フリップフロップ７１３を介して出力する。また、受信データＤＴ[i-1], ＤＴ[i]およびバウンダリ検出データＢＤＴ[i]が［１，０，０］または［０，１，１］のとき（図９（ｂ）は［１，０，０］に相当）、タイミング判定回路７１４は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも遅い（ＬＡＴＥ）と判定し、ＣＭＰ−ＣＯＤＥｉ［１：０］として『０，１』（すなわち、『＋１』：データ判定用クロックの位相を進める）を、フリップフロップ７１３を介して出力する。
【００５１】
なお、その他の場合、すなわち、受信データＤＴ[i-1], ＤＴ[i]およびバウンダリ検出データＢＤＴ[i]が［０，０，０］または［１，１，１］のとき（図９（ｃ）は［１，１，１］に相当）、或いは、バウンダリ検出タイミングがバウンダリ位置で受信データＤＴ[i-1], ＤＴ[i]およびバウンダリ検出データＢＤＴ[i]が［０，０，１］または［１，１，０］のとき、タイミング判定回路１７４は、コードＣＭＰ−ＣＯＤＥｉ［１：０］として『０，０』（すなわち、『０』）を、フリップフロップ７１３を介して出力する。
【００５２】
タイミング判定回路７１４は、上記の処理を全てのビット（ＤＴ［３：０］およびＢＤＴ［３：０］）に対して行い、その各ビットｋ（ここで、ｋ＝０〜３）のコードＣＭＰ−ＣＯＤＥｋ［１：０］を第２のＤＡＣ７３に供給する。そして、前述したように、第２のＤＡＣ７３は、各ビットｋのコードＣＭＰ−ＣＯＤＥｋ［１：０］を電流に変換し、さらに、バッファ７６を介して加算器７４に供給する。
【００５３】
図１１に示されるように、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３が第２の位相差デジタルコード変換回路７１に入力されてから）第２の位相差デジタルコード変換回路７１がコードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を出力するまでのレイテンシは、０．８ｎsec.となる。
【００５４】
このように、第２の位相差デジタルコード変換回路７１は、データの値が『０』→『１』または『１』→『０』に遷移をしたときのデータ判定ユニット１０〜１３の出力に応じて位相の進み／遅れ（『１』または『−１』）を出力するバイナリの位相検出器である。データ遷移が無い場合は出力が０となる。この第２の位相差デジタルコード変換回路７１の出力（ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３）は、第２のＤＡＣ７３により電流に変換される。この帰還経路（第２の帰還経路）で行われる処理は非常に簡単であり、また、第１の帰還経路のように、シリアル／パラレル変換器（変換回路３１，３２）を通過しないため低い信号遅延（レイテンシ）で結果を得ることができる。一方、低い周波数に対する帰還は、変換回路３１，３２、第１の位相差デジタルコード変換回路５およびデジタルフィルタ６を含む第１の帰還経路で実現される。
【００５５】
図１２は図６および図７のデータ受信回路における第１のデジタル・アナログ変換器の一例を示すブロック回路図であり、図１３は図６および図７のデータ受信回路における第２のデジタル・アナログ変換器の一例を示すブロック回路図である。
【００５６】
図１２と図１３との比較から明らかなように、第１のＤＡＣ７２および第２のＤＡＣ７３は同様の構成とされ、デコード回路７２ａおよび７３ａ、並びに、複数の電流源７２０ａ〜７２ｉａ，７２０ｂ〜７２ｉｂおよび７３０ａ〜７３３ａ，７３０ｂ〜７３３ｂ、そして、スイッチ素子７２０ｃ〜７２ｉｃ，７２０ｄ〜７２ｉｄおよび７３０ｃ〜７３３ｃ，７３０ｄ〜７３３ｄを備えている。デコード回路７２ａおよび７３ａは、各スイッチ素子７２０ｃ〜７２ｉｃ，７２０ｄ〜７２ｉｄおよび７３０ｃ〜７３３ｃ，７３０ｄ〜７３３ｄのオン／オフを制御し、これによりデジタルコード（デジタルフィルタ６からの位相制御コード、および、第２の位相差デジタルコード変換回路７１からの判定結果（ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３））を電流に変換して、それぞれ加算器（電流加算器７４）およびバッファ７６へ出力する。
【００５７】
ここで、例えば、第２のＤＡＣ７３における電流源７３０ａ〜７３３ａを構成するトランジスタのサイズ（ゲート幅Ｗ）、および、電流源７３０ｂ〜７３３ｂを構成するトランジスタのサイズを所定の関係に設定して直接ゲインＧ２を与えるように構成すれば、バッファ７６を取り除くことができる。また、例えば、第２のＤＡＣ７３における電流源７３０ａ〜７３３ａを構成するトランジスタを各電流源７３０ａ〜７３３ａに対して複数個設けておき、必要に応じた数のトランジスタを使用することでゲインＧ２を調整するように構成してもよい。
【００５８】
図１４は図６および図７のデータ受信回路におけるレイテンシを説明するための図であり、データ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシ（信号遅延）を示すものである。
【００５９】
図１４に示されるように、データ判定用クロックを発生するためのフィードバックループにおいては、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３が第２の位相差デジタルコード変換回路７１に入力されてから）第２の位相差デジタルコード変換回路７１がコードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を出力するまでのレイテンシ：０．８ｎsec.だけでなく、第２の位相差デジタルコード変換回路７１がコードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を出力してから（コードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３が第２のＤＡＣ７３に入力されてから）第２のＤＡＣ７３が変換された電流ｉ−ｄａｃ２がバッファ７６を介して加算器７４で第１のＤＡＣ７２で変換された電流ｉ−ｄａｃ１と加算され、その出力がＶＣＯ７５に供給され、さらに、ＶＣＯ７５の出力がデータ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２に供給されて、該データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２がデータ判定用クロックＣＬＫd0〜ＣＬＫd3およびバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（データ判定用クロックＣＬＫd0〜ＣＬＫd3およびバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3がそれぞれデータ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３に入力されるまで）のレイテンシ：約４ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計４．８ｎsec.となる。
【００６０】
このように、本第１実施例のデータ受信回路（クロック復元回路）によれば、例えば、図１および図２に示す従来のデータ受信回路における１９．２ｎsec.のレイテンシよりも十分に小さい４．８ｎsec.のレイテンシとすることができる。これにより、高いカットオフ周波数を持たせることができ、高い周波数までクロック復元ループが追従させて入力ジッター耐力を高くすることができる。また、第１実施例のデータ受信回路によれば、低周波側の帰還（第２の帰還経路）がデジタル回路で得られるため外付け容量部品等が不要という利点もある。
【００６１】
図１５および図１６は本発明に係るデータ受信回路の第２実施例を示すブロック図である。
【００６２】
図１５および図１６と図１および図２との比較から明らかなように、本第２実施例のデータ受信回路は、従来の３１２．５ＭＨｚの内部基準クロックＲＣＬＫで駆動される１つのデジタルフィルタ１０６を、第１の帰還経路（ゲインＧ１を与える低周波側の帰還経路）に関連し、３１２．５ＭＨｚの第１の内部基準クロックＲＣＬＫ−１で駆動される第１のデジタルフィルタ６０１と、第２の帰還経路（ゲインＧ２を与える高周波側の帰還経路）に関連し、６２５ＭＨｚの第２の内部基準クロックＲＣＬＫ−２で駆動される第２のデジタルフィルタ６０２との２つで構成するようになっている。
【００６３】
第１のデジタルフィルタ６０１は、位相差情報ＰＤＣＯＤＥ−１［６：０］（−３２〜＋３２）にゲインＧ１を与えるバッファ６１１、加算器６１２，６１４，６１７、フリップフロップ６１３，６１５，６１８，６１９、および、最上位ビットから６ビットを取り出すフィルタ６１６を備えている。この第１のデジタルフィルタ６０１の構成は、図１および図２に示す従来のデータ受信回路のデジタルシルタ１０６からバッファ１６１を取り除いたものに相当する。ここで、第１のデジタルフィルタ６０１における各フリップフロップ６１３，６１５，６１８，６１９は、３１２．５ＭＨｚの第１の内部基準クロックＲＣＬＫ−１により制御されている。
【００６４】
第２のデジタルフィルタ６０２は、位相差情報ＰＤＣＯＤＥ−２［５：０］にゲインＧ２を与えるバッファ６２１、加算器６２２，６２５，６２７、フリップフロップ６２３，６２６，６２８、および、最上位ビットから６ビットを取り出すフィルタ６２４を備えている。なお、第２のデジタルフィルタ６０２における加算器６２５は、第１のデジタルフィルタ６０１におけるフリップフロップ６１８の出力およびフィルタ６２４の出力を加算し、この加算器６２５の出力が、フリップフロップ６２６を介してデータ判定用位相制御コードＤＣＯＤＥ［５：０］としてデータ判定用クロック発生回路４１にフィードバックされる。また、第２のデジタルフィルタ６０２における加算器６２７は、第１のデジタルフィルタ６０１におけるフリップフロップ６１９の出力およびフィルタ６２４の出力を加算し、この加算器６２５の出力が、フリップフロップ６２８を介してバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］としてバウンダリ検出用クロック発生回路４２にフィードバックされる。ここで、第２のデジタルフィルタ６０２における各フリップフロップ６２３，６２６，６２８は、６２５ＭＨｚの第２の内部基準クロックＲＣＬＫ−２により制御されている。
【００６５】
本第２実施例のデータ受信回路では、クロック位相を調整するために、第１実施例のようなＶＣＯ７５ではなく、図１および図２の従来例と同様の位相インターポレータ（データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２）を使用している。この位相インターポレータ（４１，４２）は、例えば、位相が互いに９０°異なる四相クロック（基準クロック）の重み付き和を生成することにより任意の位相（タイミング）のクロックを発生することができ、また、重みはＤ／Ａコンバータで発生させるため位相の制御をデジタルコード（位相制御コード）で行うことができる。
【００６６】
本第２実施例のデータ受信回路においても、帰還ループは２つの経路で構成され、第１の帰還経路は、位相差デジタルコード変換回路５の出力（位相差情報ＰＤＣＯＤＥ−１［６：０］）を２回積算する。すなわち、１回目は加算回路（加算器６１２）でレジスタ（フリップフロップ６１３）に積算し、また、２回目は加算回路（加算器６１４）でレジスタ（フリップフロップ６１５）に積算する。この部分から得られるオープンループゲインは、Ｇ１／ｓ２という形で表すことができる。なお、計数付きの加算回路およびレジスタは、３１２．５ＭＨｚのクロックで動作する論理回路で構成される。
【００６７】
一方、より信号遅延の小さな帰還経路（第２の帰還経路）は、６２５ＭＨｚで動作し、上記の第１の帰還経路で得られたレジスタ内容に対して、位相差デジタルコード変換回路５の出力（位相差情報ＰＤＣＯＤＥ−２［５：０］）を処理したものを加算器６２５および６２７で加算する。ここで、第２の帰還経路に関連する第２のデジタルフィルタ６０２は、第１の帰還経路に関連する第１のデジタルフィルタ６０１よりも動作周波数が高いため、より小さい信号遅延（レイテンシ）で出力を得ることができる。
【００６８】
本第２実施例のデータ受信回路は、高周波まで安定な動作が可能という利点に加えて、位相の制御がデジタルで行われるためＶＣＯによるノイズ蓄積が発生することがなく、さらに、全デジタル制御であるため柔軟な機能追加が可能であるという利点がある。
【００６９】
図１７は図１５および図１６のデータ受信回路における位相差デジタルコード変換回路の一例を示すブロック図である。
【００７０】
図１７に示されるように、位相差デジタルコード変換回路５は、受信データＤＴ［１５：０］およびバウンダリ検出データＢＤＴ［１５：０］を比較して早いか遅いか（Early/Late）を判定するタイミング判定回路５０、フリップフロップ５１，５３，５５，５６，５７，５９、各ビットのタイミング判定結果を纏めてその１６ビット分の判定結果を加算して位相差情報として出力する位相差情報出力回路５２、加算器５４、および、インバータ５８を備えている。なお、この図１７に示す構成は、位相差デジタルコード変換回路５の一例であり、他の様々な回路構成とすることができるのはいうまでもない。
【００７１】
この図１７に示す位相差デジタルコード変換回路５により、受信データＤＴ［１５：０］、バウンダリ検出データＢＤＴ［１５：０］および第２の内部基準クロックＲＣＬＫ−２（６２５ＭＨｚ）を入力として、位相差情報ＰＤＣＯＤＥ−１［６：０］（−３２〜＋３２）、位相差情報ＰＤＣＯＤＥ−２［５：０］、第１の内部基準クロックＲＣＬＫ−１（３１２．５ＭＨｚ）、および、受信データＲＤＴ［３１：０］が出力される。
【００７２】
図１８および図１９は図１５および図１６のデータ受信回路におけるレイテンシを説明するための図である。ここで、図１８は、データ判定用フリップフロップ１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから位相差デジタルコード変換回路５が位相差情報ＰＤＣＯＤＥ−２［５：０］を生成するまでの各信号のタイミングを示し、また、図１９は、図１５および図１６のデータ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシを示す。
【００７３】
図１８において、参照符号ＣＭＰ−ＣＯＤＥ００〜ＣＭＰ−ＣＯＤＥ１５は、早いか遅いか（Early/Late）の判定結果を示す信号（図１７の位相差デジタルコード変換回路５におけるフリップフロップ５１の出力信号）であり、これらの信号を纏めた信号が位相差情報ＰＤＣＯＤＥ−２［５：０］として４．８ｎsec.（６２５ＭＨｚの内部基準クロックＲＣＬＫの３周期分の時間）のレイテンシで出力される。
【００７４】
図１９に示されるように、第２の帰還経路（フィードバックループ）においては、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力し、また、バウンダリ検出ユニット２０〜２３がバウンダリ検出データＢＤＴ０〜ＢＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３が変換回路３１に入力されてから）位相差デジタルコード変換回路５が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力するまでのレイテンシ：４．８ｎsec.だけでなく、位相差デジタルコード変換回路５が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力してから（位相差情報ＰＤＣＯＤＥ−２［５：０］が第２のデジタルフィルタ６０２に入力されてから）第２のデジタルフィルタ６０２がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力するまでのレイテンシ：３．２ｎsec.、および、第２のデジタルフィルタ６０２がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力してから（バウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］がバウンダリ検出用クロック発生回路４２に入力されてから）バウンダリ検出用クロック発生回路４２がバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（四相クロックＣＬＫb0〜ＣＬＫb3がバウンダリ検出ユニット２０〜２３に入力されるまで）のレイテンシ：３．２ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計１１．２ｎsec.となる。すなわち、本第２実施例のデータ受信回路は、前述した従来のデータ受信回路におけるレイテンシ：１９．２ｎsec.よりも十分小さくすることができる。
【００７５】
図２０および図２１は本発明に係るデータ受信回路の第３実施例を示すブロック図である。
【００７６】
図２０および図２１と、図６および図７並びに図１５および図１６との比較から明らかなように、本第３実施例のデータ受信回路は、第１実施例のデータ受信回路と第２実施例のデータ受信回路とを組み合わせたものに相当する。すなわち、図２０および図２１に示されるように、本第３実施例のデータ受信回路は、図６および図７に示す第１実施例のデータ受信回路における第２の位相差デジタルコード変換回路７１の出力（ただし、ＰＤＣＯＤＥ−２［５：０］）を、図１５および図１６に示す第２実施例のデータ受信回路における第２のデジタルフィルタ６０２に供給するようになっている。なお、第１の位相差デジタルコード変換回路（位相差デジタルコード変換回路）５の出力（ＰＤＣＯＤＥ−１［６：０］）は、第２実施例のデータ受信回路と同様の第１のデジタルフィルタ６０１に供給される。
【００７７】
ここで、前述した第１実施例における第２の位相差デジタルコード変換回路７１は、データ判定用クロックＣＬＫd0〜ＣＬＫd3、バウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3および比較用クロックＣＭＰ−ＣＬＫを受け取って、信号ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を第２のＤＡＣ７３に出力するように構成されているが、本第３実施例における第２の位相差デジタルコード変換回路７１は、データ判定用クロックＣＬＫd0〜ＣＬＫd3、バウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3および比較用クロックＣＭＰ−ＣＬＫを受け取り、信号（位相差情報）ＰＤＣＯＤＥ−２［５：０］を第２のデジタルフィルタ６０２に出力するように構成されている。
【００７８】
図２２は図２０および図２１のデータ受信回路における第２の位相差デジタルコード変換回路の一例を示すブロック図である。
【００７９】
図２２に示されるように、本第３実施例における第２の位相差デジタルコード変換回路７１は、フリップフロップ７１１０，７１２０，７１３１〜７１３４，７１７１〜７１７４、加算器７１６１〜７１６６，７１７５、クロック生成部７１５０、および、タイミング判定回路７１４０を備えている。タイミング判定回路７１４０は、各データ判定用クロックＣＬＫd0〜ＣＬＫd3により取り込まれた受信データＤＴ０〜ＤＴ３とバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3により取り込まれたデータＢＤＴ０〜ＢＤＴ３とを比較して早いか遅いか（Early/Late）を判定し、その判定結果をクロック生成部７１５０で生成されたクロックにより各フリップフロップ７１３１〜７１３４で取り込む。さらに、フリップフロップ７１３１〜７１３４の出力を、加算器７１６１〜７１６６，７１７５、クロック生成部７１５０、および、フリップフロップ７１７１〜７１７４で処理して位相差情報ＰＤＣＯＤＥ−２［５：０］を第２のデジタルフィルタ６０２に出力する。なお、クロック生成部７１５０は、６２５ＭＨｚの第２の内部基準クロックＲＣＬＫ−２も生成して第２のデジタルフィルタ６０２に出力するようになっている。
【００８０】
図２３および図２４は図２０および図２１のデータ受信回路におけるレイテンシを説明するための図である。ここで、図２３は、データ判定用フリップフロップ１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから第２位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を生成するまでの各信号のタイミングを示し、また、図２４は、図２０および図２１のフィードバックループにおけるレイテンシを示す。
【００８１】
図２３において、参照符号ＣＭＰ−ＣＯＤＥ００〜ＣＭＰ−ＣＯＤＥ１５は、早いか遅いか（Early/Late）の判定結果を示す信号であり、これらの信号を纏めた信号が位相差情報ＰＤＣＯＤＥ−２［５：０］として３．２ｎsec.（６２５ＭＨｚの内部基準クロックＲＣＬＫ−２の２周期分の時間）のレイテンシで出力される。
【００８２】
図２４に示されるように、第２の帰還経路においては、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力し、また、バウンダリ検出ユニット２０〜２３がバウンダリ検出データＢＤＴ０〜ＢＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３が第２の位相差デジタルコード変換回路７１に入力されてから）第２の位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力するまでのレイテンシ：３．２ｎsec.だけでなく、第２の位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力してから（位相差情報ＰＤＣＯＤＥ−２［５：０］が第２のデジタルフィルタ６０２に入力されてから）第２のデジタルフィルタ６０２がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力するまでのレイテンシ：３．２ｎsec.、および、第２のデジタルフィルタ６０２がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力してから（バウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］がバウンダリ検出用クロック発生回路４２に入力されてから）バウンダリ検出用クロック発生回路４２がバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（四相クロックＣＬＫb0〜ＣＬＫb3がバウンダリ検出ユニット２０〜２３に入力されるまで）のレイテンシ：３．２ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計９．６ｎsec.となる。すなわち、本第３実施例のデータ受信回路は、前述した従来のデータ受信回路におけるレイテンシ：１９．２ｎsec.よりも十分小さくすることができる。
【００８３】
本第３実施例のデータ受信回路は、第１の帰還経路および第２の帰還経路を有し、第１の帰還経路は、データ判定ユニット１０〜１３とバウンダリ検出ユニット２０〜２３の出力を変換回路３１，３２で並列データに変換し、さらに、第１の位相差デジタルコード変換回路５で位相差情報ＰＤＣＯＤＥ−１［６：０］に変換して３１２．５ＭＨｚで動作する第１のデジタルフィルタ６０１に供給し、そして、フィードバックされる経路であり、第２の帰還経路は、データ判定ユニット１０〜１３とバウンダリ検出ユニット２０〜２３の出力を第２の位相差デジタルコード変換回路７１で位相差情報ＰＤＣＯＤＥ−２［５：０］に変換して６２５ＭＨｚで動作する第２のデジタルフィルタ６０２に供給し、そして、フィードバックされる経路である。ここで、第１の帰還経路のオープンループゲインへの寄与は、線形の連続時間近似でＧ１／ｓであり、データ判定用位相制御コードＤＣＯＤＥ［５：０］（データ判定用クロック発生回路（位相インターポレータ）４１の制御コード）は、この値と第２の位相差デジタルコード変換回路７１の出力の和を積算して得られ、第２の帰還経路のゲインをＧ２とすると、全体でＧ１／Ｓ2＋Ｇ２／ｓというオープンループゲインが得られる。
【００８４】
本第３実施例のデータ受信回路では、第２の帰還経路がシリアル／パラレル変換を行う変換回路３１，３２を経ないため信号遅延（レイテンシ）が第２実施例よりもさらに小さくすることができ、高周波での安定度がより一層向上するという利点がある。
【００８５】
図２５および図２６は本発明に係るデータ受信回路の第４実施例を示すブロック図である。
【００８６】
図２５および図２６と図２０および図２１との比較から明らかなように、本第４実施例のデータ受信回路は、第３実施例における第２デジタルフィルタ６０２を、バッファ６２１、加算器６２２、フリップフロップ６２３、および、フィルタ６２４で構成するようになっている。第１のデジタルフィルタ６０１におけるフリップフロップ６１８の出力は、ＤＡＣ６３２によりアナログ信号（電流）に変換されて加算器（電流加算器）６３４に供給され、また、第１のデジタルフィルタ６０１におけるフリップフロップ６１９の出力は、ＤＡＣ６３３により（電流）に変換されて加算器（電流加算器）６３５に供給される。第２のデジタルフィルタ６０２の出力（フィルタ６２４の出力）は、ＤＡＣ６３１により電流に変換されて加算器６３４および６３５に供給され、上記ＤＡＣ６３２およびＤＡＣ６３３の出力（電流）とそれぞれ電流加算される。なお、データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２はＤＡＣを含んでおらず、これらデータ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２は、加算器６３４および６３５の出力電流を受け取って該出力電流に応じた出力位相の信号（データ判定用クロックＣＬＫd0〜ＣＬＫd3およびバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3）を発生する。
【００８７】
このように、本第４実施例のデータ受信回路は、２つの経路（第１および第２の帰還経路）で求めた制御量の和をアナログ電流加算により求めるようになっている。これは、図１に示すデータ判定用クロック発生回路１４１およびバウンダリ検出用クロック発生回路１４２の内部で行われている重み付き加算の重み制御が電流により実現されていることを利用している。すなわち、加算器６３４および６３５の出力（電流）は、データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２に対する重み制御電流となっている。
【００８８】
図２７は図２５および図２６のデータ受信回路におけるレイテンシを説明するための図である。
【００８９】
図２７に示されるように、本第４実施例のデータ受信回路の第２の帰還経路において、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力し、また、バウンダリ検出ユニット２０〜２３がバウンダリ検出データＢＤＴ０〜ＢＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３が第２の位相差デジタルコード変換回路７１に入力されてから）第２の位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力するまでのレイテンシは、前述した第３実施例のデータ受信回路と同様に、３．２ｎsec.（６２５ＭＨｚの内部基準クロックＲＣＬＫ−２の２周期分の時間）となり、さらに、第２の位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力してから（位相差情報ＰＤＣＯＤＥ−２［５：０］が第２のデジタルフィルタ６０２のバッファ６２１に入力されてから）第２のデジタルフィルタ６０２のフリップフロップ６２３が信号を取り込む（信号を出力する）までのレイテンシ：１．６ｎsec.、および、第２のデジタルフィルタ６０２のフリップフロップ６２３が信号をフィルタ６２４に出力してからバウンダリ検出用クロック発生回路４２がバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（四相クロックＣＬＫb0〜ＣＬＫb3がバウンダリ検出ユニット２０〜２３に入力されるまで）のレイテンシ：３．２ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計８ｎsec.となる。
【００９０】
このように、本第４実施例のデータ受信回路は、２つの経路（第１および第２の帰還経路）の制御量の和が高速のアナログ加算で実現されるため、デジタル演算のビット数によらず高速で低レイテンシの経路（第２の帰還経路）を構成することができる。その結果、小さな回路規模により、高周波での安定度の高いデータ受信回路（クロック復元回路）を実現することができる。
【００９１】
このように、本発明に係る第１実施例〜第４実施例によれば、高速信号を受信する回路のクロックを復元する回路において、ループが位相トラッキングを行う最高速度を決める帰還経路（第２の帰還経路）の信号遅延を小さくすることができるため、高い周波数まで安定に位相トラッキングができるクロック復元が可能となり、受信タイミングマージンの広いデータ受信回路（クロック復元回路）を提供することができる。
【００９２】
図２８および図２９は本発明に係るデータ受信回路の第５実施例を示すブロック図である。
【００９３】
図２８および図２９と図１および図２との比較から明らかなように、本第５実施例のデータ受信回路は、図１および図２に示す従来のデータ受信回路におけるデジタルフィルタ１０６（６）および位相差デジタルコード変換回路１０５（５）に対するクロックとして、変換回路１３１で生成された３１２．５ＭＨｚの内部基準クロックＲＣＬＫの代わりに、２．５ＧＨｚのクロックRef-CLKを受け取って分周（８分周）する分周器７００の出力を供給するようになっている。
【００９４】
すなわち、本第５実施例のデータ受信回路において、位相差デジタルコード変換回路５およびデジタルフィルタ６に対しては復元クロック（内部基準クロックＲＣＬＫ）ではなく位相インターポレータの基準クロック（クロックRef-CLK）を分周したもの（分周クロックＤＣＬＫ：システムの基準クロックから生成した固定のクロック）を供給して動作させるようになっている。この分周クロックＤＣＬＫは、復元クロック（内部基準クロックＲＣＬＫ）とは僅かに周波数が異なるため、データ判定回路（データ判定ユニット１０〜１３）およびバウンダリ検出回路（バウンダリ検出ユニット２０〜２３）の出力をデジタル回路（デジタルフィルタ６）に供給すると、数百から数万サイクルに１回の割合でデータの損失や重複が生じる可能性がある。しかしながら、位相差デジタルコード変換回路５およびデジタルフィルタ６は、エラーが許されないデータの受け渡し（例えば、変換回路３１の出力ＤＴ［３１：０］）を行うものではなく、データ判定用位相制御コードＤＣＯＤＥ［５：０］およびバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を生成するためだけのものであるため、多少のエラーは全く問題にならない。
【００９５】
このように、本第５実施例によれば、デジタルフィルタ６を、基準クロックを分周した固定の分周クロックＤＣＬＫで動作させるため、例えば、電源投入時等の復元クロック（内部基準クロックＲＣＬＫ）が安定していない状態でも、動作を安定させることができる。さらに、システムの設計等において、例えば、デジタルフィルタ６を固定の分周クロックＤＣＬＫで動作させることができるためシミュレーションを容易に行うことができるといった利点もある。
【００９６】
（付記１） 第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを、信号遅延の異なる複数の帰還経路を用いて復元することを特徴とするクロック復元回路。
【００９７】
（付記２） 付記１に記載のクロック復元回路において、前記複数の帰還経路は、
第１の信号遅延を有する第１の帰還経路と、
前記第１の信号遅延よりも小さい第２の信号遅延を有する第２の帰還経路とを備え、前記第１および第２の帰還経路の出力の和により位相調整を行って前記クロックを復元することを特徴とするクロック復元回路。
【００９８】
（付記３） 付記２に記載のクロック復元回路において、前記クロックは、入力信号のデータを判定するデータ判定回路に供給されるデータ判定用クロックであることを特徴とするクロック復元回路。
【００９９】
（付記４） 付記３に記載のクロック復元回路において、前記第１の信号を発生する回路および前記データ判定用クロックを発生する回路は、位相インターポレータであることを特徴とするクロック復元回路。
【０１００】
（付記５） 付記３に記載のクロック復元回路において、前記第１の帰還経路は、前記データ判定回路の出力をシリアル／パラレル変換して受信データとして出力する変換回路を含み、且つ、前記第２の帰還経路は、該変換回路を経由せずに前記第１の帰還経路よりも短い信号遅延を有することを特徴とするクロック復元回路。
【０１０１】
（付記６） 付記２に記載のクロック復元回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第２の帰還経路は前記第１の帰還経路のカットオフ周波数よりも高いことを特徴とするクロック復元回路。
【０１０２】
（付記７） 付記２に記載のクロック復元回路において、前記第１の帰還経路は、第１の利得係数を与える第１のバッファを備え、且つ、前記第２の帰還経路は、該第１の利得係数とは異なる第２の利得係数を与える第２のバッファを備えることを特徴とするクロック復元回路。
【０１０３】
（付記８） 付記７に記載のクロック復元回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第１利得係数は前記第２の利得係数よりも小さいことを特徴とするクロック復元回路。
【０１０４】
（付記９） 付記２に記載のクロック復元回路において、前記第１および第２の帰還経路の出力の和は、デジタルコードの加算により得ることを特徴とするクロック復元回路。
【０１０５】
（付記１０） 付記２に記載のクロック復元回路において、前記第１および第２の帰還経路の出力の和は、アナログ信号の加算により得ることを特徴とするクロック復元回路。
【０１０６】
（付記１１） 付記１０に記載のクロック復元回路において、前記アナログ信号の加算は電流加算であることを特徴とするクロック復元回路。
【０１０７】
（付記１２） 第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを復元する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするクロック復元回路。
【０１０８】
（付記１３） 付記１２に記載のクロック復元回路において、前記固定のクロックは、前記復元するクロックを調整するための制御信号を生成する回路に対して供給されることを特徴とするクロック復元回路。
【０１０９】
（付記１４） 付記１２に記載のクロック復元回路において、前記固定のクロックは、前記基準クロックを分周したものであることを特徴とするクロック復元回路。
【０１１０】
（付記１５） データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記クロック発生回路は、信号遅延の異なる複数の帰還経路を用いて前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生することを特徴とするデータ受信回路。
【０１１１】
（付記１６） 付記１５に記載のデータ受信回路において、前記複数の帰還経路は、
第１の信号遅延を有する第１の帰還経路と、
前記第１の信号遅延よりも小さい第２の信号遅延を有する第２の帰還経路とを備え、前記クロック発生回路は、前記第１および第２の帰還経路の出力の和により前記データ判定用クロックおよび前記バウンダリ検出用クロックの位相調整を行うことを特徴とするデータ受信回路。
【０１１２】
（付記１７） 付記１６に記載のデータ受信回路において、
前記データ判定回路は、複数のデータ判定ユニットを備え、
前記バウンダリ検出回路は、複数のバウンダリ検出ユニットを備え、
前記クロック発生回路は、前記データ判定ユニットに供給するデータ判定用クロックを発生するデータ判定用クロック発生回路と、前記バウンダリ検出ユニットに供給するバウンダリ検出用クロックを発生するバウンダリ検出用クロック発生回路とを備えることを特徴とするデータ受信回路。
【０１１３】
（付記１８） 付記１７に記載のデータ受信回路において、前記データ判定用クロック発生回路および前記バウンダリ検出用クロック発生回路は、位相インターポレータであることを特徴とするデータ受信回路。
【０１１４】
（付記１９） 付記１７に記載のデータ受信回路において、前記第１の帰還経路は、前記データ判定用クロック発生回路の出力をシリアル／パラレル変換して受信データとして出力する変換回路を含み、且つ、前記第２の帰還経路は、該変換回路を経由せずに前記第１の帰還経路よりも短い信号遅延を有することを特徴とするデータ受信回路。
【０１１５】
（付記２０） 付記１６に記載のデータ受信回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第２の帰還経路は前記第１の帰還経路のカットオフ周波数よりも高いことを特徴とするデータ受信回路。
【０１１６】
（付記２１） 付記１６に記載のデータ受信回路において、前記第１の帰還経路は、第１の利得係数を与える第１のバッファを備え、且つ、前記第２の帰還経路は、該第１の利得係数とは異なる第２の利得係数を与える第２のバッファを備えることを特徴とするデータ受信回路。
【０１１７】
（付記２２） 付記２１に記載のデータ受信回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第１利得係数は前記第２の利得係数よりも小さいことを特徴とするデータ受信回路。
【０１１８】
（付記２３） 付記１６に記載のデータ受信回路において、前記第１および第２の帰還経路の出力の和は、デジタルコードの加算により得ることを特徴とするデータ受信回路。
【０１１９】
（付記２４） 付記１６に記載のデータ受信回路において、前記第１および第２の帰還経路の出力の和は、アナログ信号の加算により得ることを特徴とするデータ受信回路。
【０１２０】
（付記２５） 付記２４に記載のデータ受信回路において、前記アナログ信号の加算は電流加算であることを特徴とするデータ受信回路。
【０１２１】
（付記２６） データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするデータ受信回路。
【０１２２】
（付記２７） 付記２６に記載のデータ受信回路において、前記固定のクロックは、前記位相制御コード出力手段に対して供給されることを特徴とするデータ受信回路。
【０１２３】
（付記２８） 付記２７に記載のデータ受信回路において、前記固定のクロックは、前記基準クロックを分周したものであることを特徴とするデータ受信回路。
【０１２４】
【発明の効果】
以上、詳述したように、本発明によれば、ループのカットオフ周波数を決定する帰還経路での信号遅延を減らしてループの安定性を保ちながら高いカットオフ周波数を実現することが可能なデータ受信回路（クロック復元回路）を提供することができる。さらに、本発明によれば、電源投入時等の復元クロックが安定していない状態でも安定した動作が可能であり、また、シミュレーションを容易に行うことができるデータ受信回路（クロック復元回路）も提供することができる。
【図面の簡単な説明】
【図１】従来のデータ受信回路の一例を示すブロック図（その１）である。
【図２】従来のデータ受信回路の一例を示すブロック図（その２）である。
【図３】図１および図２のデータ受信回路における各信号のタイミングを示す図である。
【図４】図１および図２のデータ受信回路におけるレイテンシを説明するための図（その１）である。
【図５】図１および図２のデータ受信回路におけるレイテンシを説明するための図（その２）である。
【図６】本発明に係るデータ受信回路の第１実施例を示すブロック図（その１）である。
【図７】本発明に係るデータ受信回路の第１実施例を示すブロック図（その２）である。
【図８】図６および図７のデータ受信回路における第２の位相差デジタルコード変換回路の一例を示すブロック図である。
【図９】図８に示す位相差デジタルコード変換回路に入力する受信データおよびバウンダリ検出データ生成タイミングを説明するための図である。
【図１０】図８に示す位相差デジタルコード変換回路が出力する位相差情報を説明するための図である。
【図１１】図８に示す位相差デジタルコード変換回路における各信号のタイミングを示す図である。
【図１２】図６および図７のデータ受信回路における第１のデジタル・アナログ変換器の一例を示すブロック回路図である。
【図１３】図６および図７のデータ受信回路における第２のデジタル・アナログ変換器の一例を示すブロック回路図である。
【図１４】図６および図７のデータ受信回路におけるレイテンシを説明するための図である。
【図１５】本発明に係るデータ受信回路の第２実施例を示すブロック図（その１）である。
【図１６】本発明に係るデータ受信回路の第２実施例を示すブロック図（その２）である。
【図１７】図１５および図１６のデータ受信回路における位相差デジタルコード変換回路の一例を示すブロック図である。
【図１８】図１５および図１６のデータ受信回路におけるレイテンシを説明するための図（その１）である。
【図１９】図１５および図１６のデータ受信回路におけるレイテンシを説明するための図（その２）である。
【図２０】本発明に係るデータ受信回路の第３実施例を示すブロック図（その１）である。
【図２１】本発明に係るデータ受信回路の第３実施例を示すブロック図（その２）である。
【図２２】図２０および図２１のデータ受信回路における第２の位相差デジタルコード変換回路の一例を示すブロック図である。
【図２３】図２０および図２１のデータ受信回路におけるレイテンシを説明するための図（その１）である。
【図２４】図２０および図２１のデータ受信回路におけるレイテンシを説明するための図（その２）である。
【図２５】本発明に係るデータ受信回路の第４実施例を示すブロック図（その１）である。
【図２６】本発明に係るデータ受信回路の第４実施例を示すブロック図（その２）である。
【図２７】図２５および図２６のデータ受信回路におけるレイテンシを説明するための図である。
【図２８】本発明に係るデータ受信回路の第５実施例を示すブロック図（その１）である。
【図２９】本発明に係るデータ受信回路の第５実施例を示すブロック図（その２）である。
【符号の説明】
１０〜１３…データ判定ユニット（データ判定回路）
２０〜２３…バウンダリ検出ユニット（バウンダリ検出回路）
５…第１の位相差デジタルコード変換回路（位相差デジタルコード変換回路）
６…デジタルフィルタ
３１，３２…変換回路（シリアル／パラレル変換器）
４１…データ判定用クロック発生回路
４２…バウンダリ検出用クロック発生回路
６１，６１１，６２１…バッファ
６２，６１２，６１４，６１７，６２２，６２５，６２７…加算器
７１…第２の位相差デジタルコード変換回路
７２…第１のデジタル／アナログ変換器（ＤＡＣ）
７３…第２のＤＡＣ
７４；６３４，６３５…加算器（電流加算器）
７５…電圧制御発振器（ＶＣＯ）
７６…バッファ（電流増幅器）
６０１…第１のデジタルフィルタ
６０２…第２のデジタルフィルタ
６３１〜６３３…ＤＡＣ
７００…分周器
ＣＬＫｂ；ＣＬＫb0, ＣＬＫb1, ＣＬＫb2, ＣＬＫb3…バウンダリ検出用クロック
ＣＬＫｄ；ＣＬＫd0, ＣＬＫd1, ＣＬＫd2, ＣＬＫd3…データ判定用クロック
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、帰還ループ型のクロック信号発生回路を用いたクロック復元回路およびデータ受信回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置や、プロセッサ、或いは、スイッチ用ＬＳＩ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＳＲＡＭやＤＲＡＭ等の記憶装置（メモリ）とプロセッサとの間（ＬＳＩ間）の速度ギャップは益々大きくなる傾向にあり、近年はこの速度ギャップがコンピュータ全体の性能向上の妨げになりつつある。また、半導体チップの高集積化並びに大型化等により、チップ内における素子や回路ブロック間での信号伝送速度がチップの性能を制限する大きな要因となって来ている。さらに、周辺機器とプロセッサ／チップセット間の信号伝送速度もシステム全体の性能を制限する要素になっている。
【０００３】
ところで、一般に、回路ブロック間やチップ間、或いは、匡体内の高速信号伝送において、データの『０』および『１』を判定するためのクロックを受信回路側で発生（復元）することが行われている。この復元したクロックは、常に正しい信号受信が行われるように、受信データに対してある位相の範囲内におさまるように回路内部のフィードバック回路で調整される。このようにクロックを復元し、この復元されたクロックを使ってデータを判定することをＣＤＲ（Clock and Data Recovery）という。このＣＤＲは、高速データ受信にとって最も重要な要素であり、様々な方式が検討されている。そして、ＣＤＲを用いた高速で正確な信号伝送が可能なデータ受信回路（クロック復元回路）の提供が強く要望されている。
【０００４】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が２．５Ｇｂｐｓを超え、１０Ｇｂｐｓ或いはそれ以上といった極めて高い値（高速の信号伝送）が要求されている。
【０００５】
例えば、ＬＳＩ間の信号伝送を高速化するには、送られてくる信号に対して受信回路がある程度正確なタイミングで動作する（データの検出および判定を行う）ことが必要である。従来、このようなタイミングのクロック（内部クロック）を発生させるために、帰還ループ型のクロック信号発生回路を用いたクロック復元回路（ＣＤＲ）を信号受信回路に設ける手法が知られている。
【０００６】
すなわち、ＣＤＲを実現するためには、データ受信を行うための内部クロックを発生させ、その内部クロックとデータの位相を比較し、位相比較結果に基づいて内部クロックの位相を調整するフィードバック回路が用いられる。
【０００７】
位相比較を行うには幾つかの方法が知られているが、その代表的なものの１つとして所謂バンバン（bang-bang）制御型の位相検出器がある。これは、データ判定に用いる判定回路（論理的にはＤ−ＦＦと等価）と同じものを使用し、データアイ（data eye）のバウンダリに相当するタイミングでデータの判定を行うものである。すなわち、データが『０』から『１』または『１』から『０』への遷移を生じた場合、そのバウンダリで判定を行う判定器の出力が遷移前のデータと一致しているか、或いは、遷移後のデータと一致しているかによって、内部クロックがデータに比べて早いか遅いか（Early/Late）を知ることができる。この判定器の出力は非線型であり、矩形の入出力関係を持っている。
【０００８】
図１および図２は従来のデータ受信回路の一例を示すブロック図であり、ＣＤＲを用いて４−ｗａｙ×２型のインターリーブ回路として構成したものである。また、図３は図１および図２のデータ受信回路における各信号のタイミングを示す図である。
【０００９】
図１および図２において、参照符号１１０〜１１３はデータ判定ユニット（データ判定用フリップフロップ：データ判定回路）、１２０〜１２３はバウンダリ検出ユニット（バウンダリ検出用フリップフロップ：バウンダリ検出回路）、そして、１３１および１３２はデータおよびバウンダリ用の変換回路を示している。また、参照符号１４１はデータ判定用クロック発生回路、１４２はバウンダリ検出用クロック発生回路、１０５は位相差デジタルコード変換回路（ＰＤＣ：Phase to Digital Converter）、そして、１０６はデジタルフィルタを示している。さらに、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ判定用クロックライン、ＢＣＬはバウンダリ検出用クロックライン、そして、ＤＦＬおよびＢＦＬはデータおよびバウンダリ用のフィードバックラインを示している。
【００１０】
図１および図２に示されるように、従来のデータ受信回路は、例えば、１０Ｇｂｐｓのデータが伝送されるデータ入力ラインＤＩＬを４つのデータ判定ユニット１１０〜１１３および４つのバウンダリ検出ユニット１２０〜１２３の入力に繋ぎ、それぞれ対応する２．５ＧＨｚのクロックで取り込むようになっている。
【００１１】
すなわち、図１〜図３に示されるように、データ判定ユニット１１０〜１１３には、データ判定用クロック発生回路１４１の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、４５°，１３５°，２２５°および３１５°の位相の）四相クロックＣＬＫd0〜ＣＬＫd3が供給され、それぞれ４５°，１３５°，２２５°および３１５°の位相タイミングで入力データを取り込んで受信データＤＴ０〜ＤＴ３を変換回路１３１に出力する。変換回路１３１は、２．５ＧＨｚのクロックに同期した４ビットの受信データＤＴ０〜ＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＤＴ［３１：０］）に変換して位相差デジタルコード変換回路１０５に出力すると共に、この受信データ（ＤＴ［３１：０］）を次段の回路（内部回路）へ出力する。さらに、変換回路１３１は、３１２．５ＭＨｚの内部基準クロックＲＣＬＫを位相差デジタルコード変換回路１０５およびデジタルフィルタ１０６に供給する。
【００１２】
バウンダリ検出ユニット１２０〜１２３には、バウンダリ検出用クロック発生回路１４２の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、０°，９０°，１８０°および２７０°の位相の）四相クロックＣＬＫb0〜ＣＬＫb3が供給され、それぞれ０°，９０°，１８０°および２７０°の位相タイミングで入力データのバウンダリを検出してバウンダリ検出データＢＤＴ０〜ＢＤＴ３を変換回路１３２に出力する。変換回路１３２は、２．５ＧＨｚのクロックに同期した４ビットのバウンダリ検出データＢＤＴ０〜ＢＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＢＤＴ［３１：０］）に変換して位相差デジタルコード変換回路１０５に出力する。ここで、データ判定用クロック発生回路１４１の出力である四相クロックＣＬＫd0〜ＣＬＫd3とバウンダリ検出用クロック発生回路１４２の出力である四相クロックＣＬＫb0〜ＣＬＫb3はそれぞれ４５°の位相差を有している。また、データ判定用クロック発生回路１４１およびバウンダリ検出用クロック発生回路１４２には、２．５ＧＨｚのクロックRef-CLKが供給されている。
【００１３】
位相差デジタルコード変換回路１０５は、入力された受信データＤＴ［３１：０］およびバウンダリ検出データＢＤＴ［３１：０］を比較処理して７ビットの位相差情報（ＰＤＣＯＤＥ［６：０］，−３２〜＋３２）をデジタルフィルタ１０６に出力する。デジタルフィルタ１０６は、フィードバックラインＤＦＬを介して６ビット精度のデータ判定用位相制御コード（ＤＣＯＤＥ［５：０］）をデータ判定用クロック発生回路１４１に帰還すると共に、フィードバックラインＢＦＬを介して６ビット精度のバウンダリ検出用位相制御コードをバウンダリ検出用クロック発生回路１４２に帰還する。なお、図３において、バウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3のデータ取り込みタイミング（立ち上がりタイミング）は入力データのバウンダリ位置となっているが、同図ではバウンダリ検出ユニット１２０〜１２３により取り込んだバウンダリ検出データＢＤＴ０〜ＢＤＴ３は、『１，１，０，１，…』と想定して描かれている。
【００１４】
デジタルフィルタ１０６は、位相差情報ＰＤＣＯＤＥ［６：０］にゲインＧ１を与えるバッファ１６０、ゲインＧ２を与えるバッファ１６１、加算器１６２，１６４，１６７、フリップフロップ１６３，１６５，１６８，１６９、および、最上位ビットから６ビットを取り出すフィルタ１６６を備えている。加算器１６２は、バッファ１６０の出力とフリップフロップ１６３の出力を加算し、その出力を該フリップフロップ１６３に供給する。加算器１６４は、バッファ１６１の出力、フリップフロップ１６３の出力、および、フリップフロップ１６５の出力を加算し、その出力を該フリップフロップ１６５に供給する。
【００１５】
フィルタ１６６は、フリップフロップ１６５の出力を受け取って上位６ビットを加算器１６７およびフリップフロップ１６９に出力する。加算器１６７はフィルタ１６６の出力とオフセットコード（ＤＯＦＦＳＥＴ［５：０］）とを加算してフリップフロップ１６８に出力する。そして、フリップフロップ１６８の出力は、フィードバックラインＤＦＬを介して６ビット精度のデータ判定用位相制御コードとしてデータ判定用クロック発生回路１４１に帰還され、また、フリップフロップ１６９の出力は、フィードバックラインＢＦＬを介して６ビット精度のバウンダリ検出用位相制御コードとしてバウンダリ検出用クロック発生回路１４２に帰還される。なお、各フリップフロップ１６３，１６５，１６８，１６９は、３１２．５ＭＨｚのクロック（内部基準クロックＲＣＬＫ）により制御されるようになっている。
【００１６】
上述したバンバン（Bang-bang）型の位相比較器（データ受信回路）はデータおよびバウンダリを検出する判定回路（データ判定ユニット１１０〜１１３およびバウンダリ検出ユニット１２０〜１２３）の出力がデジタルデータである。そのため、位相比較結果により内部クロック位相を調整するフィードバック回路はデジタル回路で構成することができる。この場合、内部クロックを発生する回路に所謂位相インターポレータ（データ判定用クロック発生回路１４１およびバウンダリ検出用クロック発生回路１４２）を用いると、デジタル回路で発生した制御コードにより直接クロックの位相を調整することができる。デジタル回路と位相インターポレータでＣＤＲのフィードバックループを構成した場合、デジタルであるため特性の制御が容易であり、また、システム要求に応じて様々な機能を追加することが容易であるといった利点がある。このような従来のデータ受信回路は、例えば、特願２００２−１１２３４７号においても従来技術として説明されている（例えば、特許文献１参照）。
【００１７】
図４および図５は、図１および図２のデータ受信回路におけるレイテンシを説明するための図である。ここで、図４は、データ判定用フリップフロップ１１０〜１１３が受信データＤＴ０〜ＤＴ３を出力してから位相差デジタルコード変換回路１０５が位相差情報ＰＤＣＯＤＥ［６：０］を生成するまでの各信号のタイミングを示し、また、図５は、図１および図２のデータ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシ（信号遅延）を示す。
【００１８】
図４において、参照符号ＣＭＰ−ＣＯＤＥ００〜ＣＭＰ−ＣＯＤＥ３１は、早いか遅いか（Early/Late）の判定結果を示す信号であり、これらの信号を纏めた信号が位相差情報ＰＤＣＯＤＥ［６：０］として９．６ｎsec.（３１２．５ＭＨｚの内部基準クロックＲＣＬＫの３周期分の時間）のレイテンシで出力される。
【００１９】
デジタルフィルタ１０６において、カットオフ周波数を決定するのは、ゲインＧ２を与えるバッファ１６１から加算器１６４、フリップフロップ１６５、フィルタ１６６、そして、フリップフロップ１６９を通る帰還経路（フィードバックループ）である。なお、各部のレイテンシ（信号遅延）には、説明を簡略化するために配線遅延等は含まれていない。
【００２０】
すなわち、図５に示されるフィードバックループにおいては、データ判定ユニット１１０〜１１３が受信データＤＴ０〜ＤＴ３を出力し、また、バウンダリ検出ユニット１２０〜１２３がバウンダリ検出データＢＤＴ０〜ＢＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３が変換回路１３１に入力されてから）位相差デジタルコード変換回路１０５が位相差情報ＰＤＣＯＤＥ［６：０］を出力するまでのレイテンシ：９．６ｎsec.だけでなく、位相差デジタルコード変換回路１０５が位相差情報ＰＤＣＯＤＥ［６：０］を出力してから（位相差情報ＰＤＣＯＤＥ［６：０］がデジタルフィルタ１０６に入力されてから）デジタルフィルタ１０６がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力するまでのレイテンシ：６．４ｎsec.、および、デジタルフィルタ１０６がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力してから（バウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］がバウンダリ検出用クロック発生回路１４２に入力されてから）バウンダリ検出用クロック発生回路１４２がバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（四相クロックＣＬＫb0〜ＣＬＫb3がバウンダリ検出ユニット１２０〜１２３に入力されるまで）のレイテンシ：３．２ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計１９．２ｎsec.となる。
【００２１】
ここで、高いカットオフ周波数は、高い周波数までクロック復元ループが追従できることを意味し、入力ジッター耐力（jitter tolerance）を高くするのに有効である。
【００２２】
【特許文献１】
特願２００２−１１２３４７号
【００２３】
【発明が解決しようとする課題】
上述したように、従来のデジタル回路によるクロック復元回路（データ受信回路）は、機能の追加および変更が容易であるという利点はあるものの、高いカットオフ周波数のフィードバック回路が作りにくいという問題がある。すなわち、フィードバック系のレイテンシ（ループのカットオフ周波数を決定する帰還経路での遅延量）が、例えば、１９．２ｎsec.といった大きな値になる。
【００２４】
すなわち、デジタル回路のクロック周波数は、例えば、作りやすさを考慮して１００ＭＨｚ〜２００ＭＨｚ程度の値であるのに対して、データ転送レートが数Ｇｂｐｓ〜数１０Ｇｂｐｓであると、クロックの数サイクル分の遅延が数１００ＵＩ（ここで、１ＵＩ（Unit Interval）は１ビットタイム）にもなる。この遅延量は、クロック復元のための帰還回路に要求されるカットオフ周波数の逆数（例えば、２０００ＵＩ〜３０００ＵＩ）に対して無視できない割合を占めることになり、その結果、ループの安定性が低下する（帰還回路の応答が振動的になる）という問題が生じる。
【００２５】
この問題は、データ転送レートが高くなるほど深刻になり、さらに、このデータ転送レートはシステムの要求に応じて益々高くなり、一方、論理回路の周波数はプロセス技術の発達に伴ってゆっくりと改善され大幅な上昇が見込めないため、ＵＩ単位で測った論理遅延が大きくなっていく傾向にある。
【００２６】
本発明は、ループのカットオフ周波数を決定する帰還経路での信号遅延を減らしてループの安定性を保ちながら高いカットオフ周波数を実現することが可能なデータ受信回路（クロック復元回路）の提供を目的とする。また、本発明は、電源投入時等の復元クロックが安定していない状態でも安定した動作が可能であり、さらに、シミュレーションを容易に行うことができるデータ受信回路（クロック復元回路）の提供も目的とする。
【００２７】
【課題を解決するための手段】
本発明の第１の形態によれば、第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、第１の信号遅延を有する第１の帰還経路と、前記第１の信号遅延よりも小さい第２の信号遅延を有する第２の帰還経路とを備え、前記第１および第２の帰還経路の出力の和により位相調整を行って前記クロックを復元することを特徴とするクロック復元回路が提供される。
【００２８】
本発明の第２の形態によれば、第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを復元する帰還経路における該復元するクロックを調整するための制御信号を生成する回路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするクロック復元回路が提供される。
【００２９】
本発明の第３の形態によれば、データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記クロック発生回路は、信号遅延の異なる複数の帰還経路を用いて前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生することを特徴とするデータ受信回路が提供される。
【００３０】
本発明の第４の形態によれば、データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするデータ受信回路が提供される。
【００３１】
【発明の実施の形態】
以下、本発明に係るデータ受信回路（クロック復元回路）の実施例を添付図面に従って詳述する。
【００３２】
図６および図７は本発明に係るデータ受信回路の第１実施例を示すブロック図であり、ＣＤＲを用いて４−ｗａｙ×２型のインターリーブ回路として構成したものである。
【００３３】
図６および図７において、参照符号１０〜１３はデータ判定ユニット（データ判定用フリップフロップ：データ判定回路）、２０〜２３はバウンダリ検出ユニット（バウンダリ検出用フリップフロップ：バウンダリ検出回路）、３１および３２はデータおよびバウンダリ用の変換回路、４１はデータ判定用クロック発生回路、４２はバウンダリ検出用クロック発生回路、５は第１の位相差デジタルコード変換回路、そして、６はデジタルフィルタを示している。また、参照符号７１は第２の位相差デジタルコード変換回路、７２は第１のデジタル・アナログ変換器（ＤＡＣ）、７３は第２のＤＡＣ、７４は加算器、７５は電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）、そして、７６はゲインＧ２を与えるバッファ（電流増幅器）を示している。さらに、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ判定用クロックライン、そして、ＢＣＬはバウンダリ検出用クロックラインを示している。
【００３４】
図６および図７に示されるように、本第１実施例のデータ受信回路は、例えば、１０Ｇｂｐｓのデータが伝送されるデータ入力ラインＤＩＬを４つのデータ判定ユニット１０〜１３および４つのバウンダリ検出ユニット２０〜２３の入力に繋ぎ、それぞれ対応する２．５ＧＨｚのクロックで取り込むようになっている。
【００３５】
すなわち、本第１実施例のデータ受信回路において、図１〜図３を参照して説明した従来のデータ受信回路と同様に、データ判定ユニット１０〜１３には、データ判定用クロック発生回路（位相シフト回路）４１の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、４５°，１３５°，２２５°および３１５°の位相の）四相クロックＣＬＫd0〜ＣＬＫd3が供給され、それぞれ４５°，１３５°，２２５°および３１５°の位相タイミングで入力データを取り込んで受信データＤＴ０〜ＤＴ３を変換回路３１および第２の位相差デジタルコード変換回路７１に出力する。ここで、第２の位相差デジタルコード変換回路７１には、データ判定用クロック発生回路４１の出力であるＣＬＫd0が比較用クロックＣＭＰ−ＣＬＫとして供給されている。
【００３６】
変換回路３１は、２．５ＧＨｚのクロックに同期した４ビットの受信データＤＴ０〜ＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＤＴ［３１：０］）に変換して第１の位相差デジタルコード変換回路５に出力すると共に、この受信データ（ＤＴ［３１：０］）を次段の回路（内部回路）へ出力する。さらに、変換回路３１は、３１２．５ＭＨｚの内部基準クロックＲＣＬＫを第１の位相差デジタルコード変換回路５およびデジタルフィルタ６に供給する。
【００３７】
バウンダリ検出ユニット２０〜２３には、バウンダリ検出用クロック発生回路（位相シフト回路）４２の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、０°，９０°，１８０°および２７０°の位相の）四相クロックＣＬＫb0〜ＣＬＫb3が供給され、それぞれ０°，９０°，１８０°および２７０°の位相タイミングで入力データのバウンダリを検出して、バウンダリ検出データＢＤＴ０〜ＢＤＴ３を変換回路３２および第２の位相差デジタルコード変換回路７１に出力する。変換回路３２は、２．５ＧＨｚのクロックに同期した４ビットのバウンダリ検出データＢＤＴ０〜ＢＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＢＤＴ［３１：０］）に変換して第１の位相差デジタルコード変換回路５に出力する。ここで、データ判定用クロック発生回路４１の出力である四相クロックＣＬＫd0〜ＣＬＫd3とバウンダリ検出用クロック発生回路４２の出力である四相クロックＣＬＫb0〜ＣＬＫb3はそれぞれ４５°の位相差を有している。
【００３８】
第１の位相差デジタルコード変換回路５は、入力された受信データＤＴ［３１：０］およびバウンダリ検出データＢＤＴ［３１：０］を比較処理して７ビットの位相差情報（ＰＤＣＯＤＥ［６：０］，−３２〜＋３２）をデジタルフィルタ６に出力する。デジタルフィルタ６は、ゲインＧ１を与えるバッファ６１、加算器６２、および、フリップフロップ６３を備える。すなわち、図６および図７と図１および図２との比較から明らかなように、本第１実施例のデータ受信回路におけるデジタルフィルタ６は、従来のデータ受信回路のデジタルフィルタ１０６におけるバッファ１６１、加算器１６２、および、フリップフロップ１６３だけで構成されている。なお、フリップフロップ６３は、３１２．５ＭＨｚのクロック（内部基準クロックＲＣＬＫ）により制御されるようになっている。
【００３９】
デジタルフィルタ６の出力は第１のＤＡＣ７２に供給され、該第１のＤＡＣ７２でデジタルコードから電流への変換が行われた信号（ｉ−ｄａｃ１）は算器７４に入力される。第２の位相差デジタルコード変換回路７１の出力（ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３）は第２のＤＡＣ７３に供給され、該第２のＤＡＣ７３でデジタルコードから電流への変換が行われた信号（ｉ−ｄａｃ２）はゲインＧ２を与えるバッファ７６を介して加算器７４に入力される。加算器７４の出力は、ＶＣＯ７５を介してデータ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２に供給され、データ判定用クロックＣＬＫd0〜ＣＬＫd3およびバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3のフィードバック制御が行われる。なお、ＶＣＯ７５は、加算器（電流加算器）７４の出力（電流）を電圧に変換し、その電圧値に従った周波数の信号を出力する。
【００４０】
上述したように、本第１実施例のデータ受信回路において、例えば、１０Ｇｂｐｓの受信データ（入力データ）は、４つのデータ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３により２．５Ｇｂｐｓの４ビットのデジタル信号（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３）に変換され、さらに、変換回路３１および３２により３２ビットの並列デジタルデータ（受信データＤＴ［３１：０］およびバウンダリ検出データＢＤＴ［３１：０］）に変換される。デジタル回路側には、受信データ（ＤＴ０〜ＤＴ３およびＤＴ［３１：０］）とバウンダリ検出データ（ＢＤＴ０〜ＢＤＴ３およびＢＤＴ［３１：０］）に基づいて位相比較を行う位相検出回路（第１の位相差デジタルコード変換回路５および第２の位相差デジタルコード変換回路７１：ＰＤＣ（Phase-to-digital converter））が設けられている。
【００４１】
第１の位相差デジタルコード変換回路５の出力（ＰＤＣＯＤＥ［６：０］）は、デジタルフィルタ６で処理され、さらに、第１のＤＡＣ７２で電流に変換されて加算器７４に入力される。また、第２の位相差デジタルコード変換回路７１の出力（ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３）は、第２のＤＡＣ７３で電流に変換され、さらに、バッファ７６を介して加算器７４に入力される。ここで、デジタルフィルタ６が行う処理は本質的には積分であり、そのため入力は加算器６２によりレジスタ（フリップフロップ６３）に数値が積算される。この第１の帰還経路（データ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３→変換回路３１および３２→第１の位相差デジタルコード変換回路５→デジタルフィルタ６→第１のＤＡＣ７２→加算器７４→ＶＣＯ７５→データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２）のもつオープンループゲインは、Ｓ空間での近似的表現ではＧ１／Ｓとなる。
【００４２】
本第１実施例（以下の各実施例も同様）では、さらに、制御ループに第２の帰還経路を設けることで低いレイテンシを実現する。低レイテンシを実現するために、この第２の帰還経路は、変換回路３１および３２等を経由せず、データ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３の出力から第２の位相差デジタルコード変換回路７１で直接位相差を求め、その値を第２のＤＡＣ７３に供給し、バッファ７６を介して加算器７４に入力する。この第２の帰還経路（データ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３→第２の位相差デジタルコード変換回路７１→第２のＤＡＣ７３→バッファ７６→加算器７４→ＶＣＯ７５→データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２）において、第２の位相差デジタルコード変換回路７１および第２のＤＡＣ７３は、例えば、第１の位相差デジタルコード変換回路５および第１のＤＡＣ７２の動作クロックＲＣＬＫ（３１２．５ＭＨｚ）よりも高速な比較用クロックＣＭＰ−ＣＬＫ（データ判定用クロックＣＬＫd0：２．５ＧＨｚ）により駆動されるため、低いレイテンシを得ることができる。この低レイテンシ経路（第２の帰還経路）のオープンループゲインへの寄与はＧ２であり、レジスタで積算が行われることを考慮すると全オープンループゲインは、
（Ｇ１／ｓ＋Ｇ２）／Ｓ＝Ｇ１／Ｓ2＋Ｇ２／ｓ
で与えられる。これは、通常の２次の位相帰還ループ特性に一致する。
【００４３】
ここで、ループのカットオフ周波数を決めているのはＧ２である。（カットオフ周波数は１／（２πＧ２）で与えられる。）従って、Ｇ２をきめる経路のレイテンシを小さくすることで安定な動作を実現することができる。一方、Ｇ１を含む経路はより低周波でカットオフするためレイテンシが大きくても安定性に問題を生じることはない。
【００４４】
このように、本第１実施例のデータ受信回路（クロック復元回路）によれば、ループのカットオフ周波数を決定する帰還経路（第２の帰還経路）での遅延量を減らすことができるためループの安定性を保ちながら高いカットオフ周波数を実現することができる。さらに、本第１実施例のデータ受信回路は、高いカットオフ周波数を持たせることができ、高い周波数までクロック復元ループを追従させて入力ジッター耐力を高くすることができる。
【００４５】
図８は図６および図７のデータ受信回路における第２の位相差デジタルコード変換回路の一例を示すブロック図である。
【００４６】
図８に示されるように、第２の位相差デジタルコード変換回路７１は、フリップフロップ７１１，７１２，７１３、および、受信データＤＴ０〜ＤＴ３とバウンダリ検出データＢＤＴ０〜ＢＤＴ３とを比較して早いか遅いか（Early/Late）を判定するタイミング判定回路７１４を備えている。なお、フリップフロップ７１１および７１３は、比較用クロックＣＭＰ−ＣＬＫ（データ判定用クロックＣＬＫd0：正論理）により制御され、また、フリップフロップ７１２は、比較用クロックＣＭＰ−ＣＬＫ（負論理）により制御される。そして、フリップフロップ７１３は、位相の進み／遅れ（Early/Late）の判定結果を示す信号ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を第２のＤＡＣ７３に出力する。
【００４７】
図９は図８に示す位相差デジタルコード変換回路（第２の位相差デジタルコード変換回路７１）に入力する受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３の生成タイミングを説明するための図であり、図１０は図８に示す位相差デジタルコード変換回路（７１）が出力する位相差情報を説明するための図である。
【００４８】
図９（ａ）は、内部クロック（比較用クロックＣＭＰ−ＣＬＫ（データ判定用クロックＣＬＫd0））によるラッチタイミング（ＢＢＴｉ）が理想的なラッチタイミング（ＢＢＴi0）よりも早い場合（ＥＡＲＬＹ）を示し、図９（ｂ）は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも遅い場合（ＬＡＴＥ）を示し、そして、図９（ｃ）は、ある時点の受信データ（ＤＴ[i-1]）とその次の受信データ（ＤＴ[i]）の間に遷移（『０』→『１』、または、『１』→『０』）が現れないとき、つまり同じデータが続くとき（NO TRANSITION）を示している。
【００４９】
図１１は図８に示す位相差デジタルコード変換回路における各信号のタイミングを示す図であり、データ判定用フリップフロップ１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから第２の位相差デジタルコード変換回路７１がコードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を出力するまでの各信号のタイミングを示すものである。
【００５０】
図９〜図１１に示されるように、例えば、受信データＤＴ[i-1], ＤＴ[i]およびバウンダリ検出データＢＤＴ[i]が［１，０，１］または［０，１，０］のとき（図９（ａ）は［１，０，１］に相当）、タイミング判定回路７１４は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも早い（ＥＡＲＬＹ）と判定し、コードＣＭＰ−ＣＯＤＥｉ［１：０］として『１，１』（すなわち、『−１』：データ判定用クロックの位相を遅らせる）を、フリップフロップ７１３を介して出力する。また、受信データＤＴ[i-1], ＤＴ[i]およびバウンダリ検出データＢＤＴ[i]が［１，０，０］または［０，１，１］のとき（図９（ｂ）は［１，０，０］に相当）、タイミング判定回路７１４は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも遅い（ＬＡＴＥ）と判定し、ＣＭＰ−ＣＯＤＥｉ［１：０］として『０，１』（すなわち、『＋１』：データ判定用クロックの位相を進める）を、フリップフロップ７１３を介して出力する。
【００５１】
なお、その他の場合、すなわち、受信データＤＴ[i-1], ＤＴ[i]およびバウンダリ検出データＢＤＴ[i]が［０，０，０］または［１，１，１］のとき（図９（ｃ）は［１，１，１］に相当）、或いは、バウンダリ検出タイミングがバウンダリ位置で受信データＤＴ[i-1], ＤＴ[i]およびバウンダリ検出データＢＤＴ[i]が［０，０，１］または［１，１，０］のとき、タイミング判定回路１７４は、コードＣＭＰ−ＣＯＤＥｉ［１：０］として『０，０』（すなわち、『０』）を、フリップフロップ７１３を介して出力する。
【００５２】
タイミング判定回路７１４は、上記の処理を全てのビット（ＤＴ［３：０］およびＢＤＴ［３：０］）に対して行い、その各ビットｋ（ここで、ｋ＝０〜３）のコードＣＭＰ−ＣＯＤＥｋ［１：０］を第２のＤＡＣ７３に供給する。そして、前述したように、第２のＤＡＣ７３は、各ビットｋのコードＣＭＰ−ＣＯＤＥｋ［１：０］を電流に変換し、さらに、バッファ７６を介して加算器７４に供給する。
【００５３】
図１１に示されるように、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３が第２の位相差デジタルコード変換回路７１に入力されてから）第２の位相差デジタルコード変換回路７１がコードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を出力するまでのレイテンシは、０．８ｎsec.となる。
【００５４】
このように、第２の位相差デジタルコード変換回路７１は、データの値が『０』→『１』または『１』→『０』に遷移をしたときのデータ判定ユニット１０〜１３の出力に応じて位相の進み／遅れ（『１』または『−１』）を出力するバイナリの位相検出器である。データ遷移が無い場合は出力が０となる。この第２の位相差デジタルコード変換回路７１の出力（ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３）は、第２のＤＡＣ７３により電流に変換される。この帰還経路（第２の帰還経路）で行われる処理は非常に簡単であり、また、第１の帰還経路のように、シリアル／パラレル変換器（変換回路３１，３２）を通過しないため低い信号遅延（レイテンシ）で結果を得ることができる。一方、低い周波数に対する帰還は、変換回路３１，３２、第１の位相差デジタルコード変換回路５およびデジタルフィルタ６を含む第１の帰還経路で実現される。
【００５５】
図１２は図６および図７のデータ受信回路における第１のデジタル・アナログ変換器の一例を示すブロック回路図であり、図１３は図６および図７のデータ受信回路における第２のデジタル・アナログ変換器の一例を示すブロック回路図である。
【００５６】
図１２と図１３との比較から明らかなように、第１のＤＡＣ７２および第２のＤＡＣ７３は同様の構成とされ、デコード回路７２ａおよび７３ａ、並びに、複数の電流源７２０ａ〜７２ｉａ，７２０ｂ〜７２ｉｂおよび７３０ａ〜７３３ａ，７３０ｂ〜７３３ｂ、そして、スイッチ素子７２０ｃ〜７２ｉｃ，７２０ｄ〜７２ｉｄおよび７３０ｃ〜７３３ｃ，７３０ｄ〜７３３ｄを備えている。デコード回路７２ａおよび７３ａは、各スイッチ素子７２０ｃ〜７２ｉｃ，７２０ｄ〜７２ｉｄおよび７３０ｃ〜７３３ｃ，７３０ｄ〜７３３ｄのオン／オフを制御し、これによりデジタルコード（デジタルフィルタ６からの位相制御コード、および、第２の位相差デジタルコード変換回路７１からの判定結果（ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３））を電流に変換して、それぞれ加算器（電流加算器７４）およびバッファ７６へ出力する。
【００５７】
ここで、例えば、第２のＤＡＣ７３における電流源７３０ａ〜７３３ａを構成するトランジスタのサイズ（ゲート幅Ｗ）、および、電流源７３０ｂ〜７３３ｂを構成するトランジスタのサイズを所定の関係に設定して直接ゲインＧ２を与えるように構成すれば、バッファ７６を取り除くことができる。また、例えば、第２のＤＡＣ７３における電流源７３０ａ〜７３３ａを構成するトランジスタを各電流源７３０ａ〜７３３ａに対して複数個設けておき、必要に応じた数のトランジスタを使用することでゲインＧ２を調整するように構成してもよい。
【００５８】
図１４は図６および図７のデータ受信回路におけるレイテンシを説明するための図であり、データ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシ（信号遅延）を示すものである。
【００５９】
図１４に示されるように、データ判定用クロックを発生するためのフィードバックループにおいては、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３が第２の位相差デジタルコード変換回路７１に入力されてから）第２の位相差デジタルコード変換回路７１がコードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を出力するまでのレイテンシ：０．８ｎsec.だけでなく、第２の位相差デジタルコード変換回路７１がコードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を出力してから（コードＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３が第２のＤＡＣ７３に入力されてから）第２のＤＡＣ７３が変換された電流ｉ−ｄａｃ２がバッファ７６を介して加算器７４で第１のＤＡＣ７２で変換された電流ｉ−ｄａｃ１と加算され、その出力がＶＣＯ７５に供給され、さらに、ＶＣＯ７５の出力がデータ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２に供給されて、該データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２がデータ判定用クロックＣＬＫd0〜ＣＬＫd3およびバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（データ判定用クロックＣＬＫd0〜ＣＬＫd3およびバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3がそれぞれデータ判定ユニット１０〜１３およびバウンダリ検出ユニット２０〜２３に入力されるまで）のレイテンシ：約４ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計４．８ｎsec.となる。
【００６０】
このように、本第１実施例のデータ受信回路（クロック復元回路）によれば、例えば、図１および図２に示す従来のデータ受信回路における１９．２ｎsec.のレイテンシよりも十分に小さい４．８ｎsec.のレイテンシとすることができる。これにより、高いカットオフ周波数を持たせることができ、高い周波数までクロック復元ループが追従させて入力ジッター耐力を高くすることができる。また、第１実施例のデータ受信回路によれば、低周波側の帰還（第２の帰還経路）がデジタル回路で得られるため外付け容量部品等が不要という利点もある。
【００６１】
図１５および図１６は本発明に係るデータ受信回路の第２実施例を示すブロック図である。
【００６２】
図１５および図１６と図１および図２との比較から明らかなように、本第２実施例のデータ受信回路は、従来の３１２．５ＭＨｚの内部基準クロックＲＣＬＫで駆動される１つのデジタルフィルタ１０６を、第１の帰還経路（ゲインＧ１を与える低周波側の帰還経路）に関連し、３１２．５ＭＨｚの第１の内部基準クロックＲＣＬＫ−１で駆動される第１のデジタルフィルタ６０１と、第２の帰還経路（ゲインＧ２を与える高周波側の帰還経路）に関連し、６２５ＭＨｚの第２の内部基準クロックＲＣＬＫ−２で駆動される第２のデジタルフィルタ６０２との２つで構成するようになっている。
【００６３】
第１のデジタルフィルタ６０１は、位相差情報ＰＤＣＯＤＥ−１［６：０］（−３２〜＋３２）にゲインＧ１を与えるバッファ６１１、加算器６１２，６１４，６１７、フリップフロップ６１３，６１５，６１８，６１９、および、最上位ビットから６ビットを取り出すフィルタ６１６を備えている。この第１のデジタルフィルタ６０１の構成は、図１および図２に示す従来のデータ受信回路のデジタルシルタ１０６からバッファ１６１を取り除いたものに相当する。ここで、第１のデジタルフィルタ６０１における各フリップフロップ６１３，６１５，６１８，６１９は、３１２．５ＭＨｚの第１の内部基準クロックＲＣＬＫ−１により制御されている。
【００６４】
第２のデジタルフィルタ６０２は、位相差情報ＰＤＣＯＤＥ−２［５：０］にゲインＧ２を与えるバッファ６２１、加算器６２２，６２５，６２７、フリップフロップ６２３，６２６，６２８、および、最上位ビットから６ビットを取り出すフィルタ６２４を備えている。なお、第２のデジタルフィルタ６０２における加算器６２５は、第１のデジタルフィルタ６０１におけるフリップフロップ６１８の出力およびフィルタ６２４の出力を加算し、この加算器６２５の出力が、フリップフロップ６２６を介してデータ判定用位相制御コードＤＣＯＤＥ［５：０］としてデータ判定用クロック発生回路４１にフィードバックされる。また、第２のデジタルフィルタ６０２における加算器６２７は、第１のデジタルフィルタ６０１におけるフリップフロップ６１９の出力およびフィルタ６２４の出力を加算し、この加算器６２５の出力が、フリップフロップ６２８を介してバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］としてバウンダリ検出用クロック発生回路４２にフィードバックされる。ここで、第２のデジタルフィルタ６０２における各フリップフロップ６２３，６２６，６２８は、６２５ＭＨｚの第２の内部基準クロックＲＣＬＫ−２により制御されている。
【００６５】
本第２実施例のデータ受信回路では、クロック位相を調整するために、第１実施例のようなＶＣＯ７５ではなく、図１および図２の従来例と同様の位相インターポレータ（データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２）を使用している。この位相インターポレータ（４１，４２）は、例えば、位相が互いに９０°異なる四相クロック（基準クロック）の重み付き和を生成することにより任意の位相（タイミング）のクロックを発生することができ、また、重みはＤ／Ａコンバータで発生させるため位相の制御をデジタルコード（位相制御コード）で行うことができる。
【００６６】
本第２実施例のデータ受信回路においても、帰還ループは２つの経路で構成され、第１の帰還経路は、位相差デジタルコード変換回路５の出力（位相差情報ＰＤＣＯＤＥ−１［６：０］）を２回積算する。すなわち、１回目は加算回路（加算器６１２）でレジスタ（フリップフロップ６１３）に積算し、また、２回目は加算回路（加算器６１４）でレジスタ（フリップフロップ６１５）に積算する。この部分から得られるオープンループゲインは、Ｇ１／ｓ２という形で表すことができる。なお、計数付きの加算回路およびレジスタは、３１２．５ＭＨｚのクロックで動作する論理回路で構成される。
【００６７】
一方、より信号遅延の小さな帰還経路（第２の帰還経路）は、６２５ＭＨｚで動作し、上記の第１の帰還経路で得られたレジスタ内容に対して、位相差デジタルコード変換回路５の出力（位相差情報ＰＤＣＯＤＥ−２［５：０］）を処理したものを加算器６２５および６２７で加算する。ここで、第２の帰還経路に関連する第２のデジタルフィルタ６０２は、第１の帰還経路に関連する第１のデジタルフィルタ６０１よりも動作周波数が高いため、より小さい信号遅延（レイテンシ）で出力を得ることができる。
【００６８】
本第２実施例のデータ受信回路は、高周波まで安定な動作が可能という利点に加えて、位相の制御がデジタルで行われるためＶＣＯによるノイズ蓄積が発生することがなく、さらに、全デジタル制御であるため柔軟な機能追加が可能であるという利点がある。
【００６９】
図１７は図１５および図１６のデータ受信回路における位相差デジタルコード変換回路の一例を示すブロック図である。
【００７０】
図１７に示されるように、位相差デジタルコード変換回路５は、受信データＤＴ［１５：０］およびバウンダリ検出データＢＤＴ［１５：０］を比較して早いか遅いか（Early/Late）を判定するタイミング判定回路５０、フリップフロップ５１，５３，５５，５６，５７，５９、各ビットのタイミング判定結果を纏めてその１６ビット分の判定結果を加算して位相差情報として出力する位相差情報出力回路５２、加算器５４、および、インバータ５８を備えている。なお、この図１７に示す構成は、位相差デジタルコード変換回路５の一例であり、他の様々な回路構成とすることができるのはいうまでもない。
【００７１】
この図１７に示す位相差デジタルコード変換回路５により、受信データＤＴ［１５：０］、バウンダリ検出データＢＤＴ［１５：０］および第２の内部基準クロックＲＣＬＫ−２（６２５ＭＨｚ）を入力として、位相差情報ＰＤＣＯＤＥ−１［６：０］（−３２〜＋３２）、位相差情報ＰＤＣＯＤＥ−２［５：０］、第１の内部基準クロックＲＣＬＫ−１（３１２．５ＭＨｚ）、および、受信データＲＤＴ［３１：０］が出力される。
【００７２】
図１８および図１９は図１５および図１６のデータ受信回路におけるレイテンシを説明するための図である。ここで、図１８は、データ判定用フリップフロップ１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから位相差デジタルコード変換回路５が位相差情報ＰＤＣＯＤＥ−２［５：０］を生成するまでの各信号のタイミングを示し、また、図１９は、図１５および図１６のデータ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシを示す。
【００７３】
図１８において、参照符号ＣＭＰ−ＣＯＤＥ００〜ＣＭＰ−ＣＯＤＥ１５は、早いか遅いか（Early/Late）の判定結果を示す信号（図１７の位相差デジタルコード変換回路５におけるフリップフロップ５１の出力信号）であり、これらの信号を纏めた信号が位相差情報ＰＤＣＯＤＥ−２［５：０］として４．８ｎsec.（６２５ＭＨｚの内部基準クロックＲＣＬＫの３周期分の時間）のレイテンシで出力される。
【００７４】
図１９に示されるように、第２の帰還経路（フィードバックループ）においては、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力し、また、バウンダリ検出ユニット２０〜２３がバウンダリ検出データＢＤＴ０〜ＢＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３が変換回路３１に入力されてから）位相差デジタルコード変換回路５が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力するまでのレイテンシ：４．８ｎsec.だけでなく、位相差デジタルコード変換回路５が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力してから（位相差情報ＰＤＣＯＤＥ−２［５：０］が第２のデジタルフィルタ６０２に入力されてから）第２のデジタルフィルタ６０２がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力するまでのレイテンシ：３．２ｎsec.、および、第２のデジタルフィルタ６０２がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力してから（バウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］がバウンダリ検出用クロック発生回路４２に入力されてから）バウンダリ検出用クロック発生回路４２がバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（四相クロックＣＬＫb0〜ＣＬＫb3がバウンダリ検出ユニット２０〜２３に入力されるまで）のレイテンシ：３．２ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計１１．２ｎsec.となる。すなわち、本第２実施例のデータ受信回路は、前述した従来のデータ受信回路におけるレイテンシ：１９．２ｎsec.よりも十分小さくすることができる。
【００７５】
図２０および図２１は本発明に係るデータ受信回路の第３実施例を示すブロック図である。
【００７６】
図２０および図２１と、図６および図７並びに図１５および図１６との比較から明らかなように、本第３実施例のデータ受信回路は、第１実施例のデータ受信回路と第２実施例のデータ受信回路とを組み合わせたものに相当する。すなわち、図２０および図２１に示されるように、本第３実施例のデータ受信回路は、図６および図７に示す第１実施例のデータ受信回路における第２の位相差デジタルコード変換回路７１の出力（ただし、ＰＤＣＯＤＥ−２［５：０］）を、図１５および図１６に示す第２実施例のデータ受信回路における第２のデジタルフィルタ６０２に供給するようになっている。なお、第１の位相差デジタルコード変換回路（位相差デジタルコード変換回路）５の出力（ＰＤＣＯＤＥ−１［６：０］）は、第２実施例のデータ受信回路と同様の第１のデジタルフィルタ６０１に供給される。
【００７７】
ここで、前述した第１実施例における第２の位相差デジタルコード変換回路７１は、データ判定用クロックＣＬＫd0〜ＣＬＫd3、バウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3および比較用クロックＣＭＰ−ＣＬＫを受け取って、信号ＣＭＰ−ＣＯＤＥ０〜ＣＭＰ−ＣＯＤＥ３を第２のＤＡＣ７３に出力するように構成されているが、本第３実施例における第２の位相差デジタルコード変換回路７１は、データ判定用クロックＣＬＫd0〜ＣＬＫd3、バウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3および比較用クロックＣＭＰ−ＣＬＫを受け取り、信号（位相差情報）ＰＤＣＯＤＥ−２［５：０］を第２のデジタルフィルタ６０２に出力するように構成されている。
【００７８】
図２２は図２０および図２１のデータ受信回路における第２の位相差デジタルコード変換回路の一例を示すブロック図である。
【００７９】
図２２に示されるように、本第３実施例における第２の位相差デジタルコード変換回路７１は、フリップフロップ７１１０，７１２０，７１３１〜７１３４，７１７１〜７１７４、加算器７１６１〜７１６６，７１７５、クロック生成部７１５０、および、タイミング判定回路７１４０を備えている。タイミング判定回路７１４０は、各データ判定用クロックＣＬＫd0〜ＣＬＫd3により取り込まれた受信データＤＴ０〜ＤＴ３とバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3により取り込まれたデータＢＤＴ０〜ＢＤＴ３とを比較して早いか遅いか（Early/Late）を判定し、その判定結果をクロック生成部７１５０で生成されたクロックにより各フリップフロップ７１３１〜７１３４で取り込む。さらに、フリップフロップ７１３１〜７１３４の出力を、加算器７１６１〜７１６６，７１７５、クロック生成部７１５０、および、フリップフロップ７１７１〜７１７４で処理して位相差情報ＰＤＣＯＤＥ−２［５：０］を第２のデジタルフィルタ６０２に出力する。なお、クロック生成部７１５０は、６２５ＭＨｚの第２の内部基準クロックＲＣＬＫ−２も生成して第２のデジタルフィルタ６０２に出力するようになっている。
【００８０】
図２３および図２４は図２０および図２１のデータ受信回路におけるレイテンシを説明するための図である。ここで、図２３は、データ判定用フリップフロップ１０〜１３が受信データＤＴ０〜ＤＴ３を出力してから第２位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を生成するまでの各信号のタイミングを示し、また、図２４は、図２０および図２１のフィードバックループにおけるレイテンシを示す。
【００８１】
図２３において、参照符号ＣＭＰ−ＣＯＤＥ００〜ＣＭＰ−ＣＯＤＥ１５は、早いか遅いか（Early/Late）の判定結果を示す信号であり、これらの信号を纏めた信号が位相差情報ＰＤＣＯＤＥ−２［５：０］として３．２ｎsec.（６２５ＭＨｚの内部基準クロックＲＣＬＫ−２の２周期分の時間）のレイテンシで出力される。
【００８２】
図２４に示されるように、第２の帰還経路においては、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力し、また、バウンダリ検出ユニット２０〜２３がバウンダリ検出データＢＤＴ０〜ＢＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３が第２の位相差デジタルコード変換回路７１に入力されてから）第２の位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力するまでのレイテンシ：３．２ｎsec.だけでなく、第２の位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力してから（位相差情報ＰＤＣＯＤＥ−２［５：０］が第２のデジタルフィルタ６０２に入力されてから）第２のデジタルフィルタ６０２がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力するまでのレイテンシ：３．２ｎsec.、および、第２のデジタルフィルタ６０２がバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を出力してから（バウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］がバウンダリ検出用クロック発生回路４２に入力されてから）バウンダリ検出用クロック発生回路４２がバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（四相クロックＣＬＫb0〜ＣＬＫb3がバウンダリ検出ユニット２０〜２３に入力されるまで）のレイテンシ：３．２ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計９．６ｎsec.となる。すなわち、本第３実施例のデータ受信回路は、前述した従来のデータ受信回路におけるレイテンシ：１９．２ｎsec.よりも十分小さくすることができる。
【００８３】
本第３実施例のデータ受信回路は、第１の帰還経路および第２の帰還経路を有し、第１の帰還経路は、データ判定ユニット１０〜１３とバウンダリ検出ユニット２０〜２３の出力を変換回路３１，３２で並列データに変換し、さらに、第１の位相差デジタルコード変換回路５で位相差情報ＰＤＣＯＤＥ−１［６：０］に変換して３１２．５ＭＨｚで動作する第１のデジタルフィルタ６０１に供給し、そして、フィードバックされる経路であり、第２の帰還経路は、データ判定ユニット１０〜１３とバウンダリ検出ユニット２０〜２３の出力を第２の位相差デジタルコード変換回路７１で位相差情報ＰＤＣＯＤＥ−２［５：０］に変換して６２５ＭＨｚで動作する第２のデジタルフィルタ６０２に供給し、そして、フィードバックされる経路である。ここで、第１の帰還経路のオープンループゲインへの寄与は、線形の連続時間近似でＧ１／ｓであり、データ判定用位相制御コードＤＣＯＤＥ［５：０］（データ判定用クロック発生回路（位相インターポレータ）４１の制御コード）は、この値と第２の位相差デジタルコード変換回路７１の出力の和を積算して得られ、第２の帰還経路のゲインをＧ２とすると、全体でＧ１／Ｓ2＋Ｇ２／ｓというオープンループゲインが得られる。
【００８４】
本第３実施例のデータ受信回路では、第２の帰還経路がシリアル／パラレル変換を行う変換回路３１，３２を経ないため信号遅延（レイテンシ）が第２実施例よりもさらに小さくすることができ、高周波での安定度がより一層向上するという利点がある。
【００８５】
図２５および図２６は本発明に係るデータ受信回路の第４実施例を示すブロック図である。
【００８６】
図２５および図２６と図２０および図２１との比較から明らかなように、本第４実施例のデータ受信回路は、第３実施例における第２デジタルフィルタ６０２を、バッファ６２１、加算器６２２、フリップフロップ６２３、および、フィルタ６２４で構成するようになっている。第１のデジタルフィルタ６０１におけるフリップフロップ６１８の出力は、ＤＡＣ６３２によりアナログ信号（電流）に変換されて加算器（電流加算器）６３４に供給され、また、第１のデジタルフィルタ６０１におけるフリップフロップ６１９の出力は、ＤＡＣ６３３により（電流）に変換されて加算器（電流加算器）６３５に供給される。第２のデジタルフィルタ６０２の出力（フィルタ６２４の出力）は、ＤＡＣ６３１により電流に変換されて加算器６３４および６３５に供給され、上記ＤＡＣ６３２およびＤＡＣ６３３の出力（電流）とそれぞれ電流加算される。なお、データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２はＤＡＣを含んでおらず、これらデータ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２は、加算器６３４および６３５の出力電流を受け取って該出力電流に応じた出力位相の信号（データ判定用クロックＣＬＫd0〜ＣＬＫd3およびバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3）を発生する。
【００８７】
このように、本第４実施例のデータ受信回路は、２つの経路（第１および第２の帰還経路）で求めた制御量の和をアナログ電流加算により求めるようになっている。これは、図１に示すデータ判定用クロック発生回路１４１およびバウンダリ検出用クロック発生回路１４２の内部で行われている重み付き加算の重み制御が電流により実現されていることを利用している。すなわち、加算器６３４および６３５の出力（電流）は、データ判定用クロック発生回路４１およびバウンダリ検出用クロック発生回路４２に対する重み制御電流となっている。
【００８８】
図２７は図２５および図２６のデータ受信回路におけるレイテンシを説明するための図である。
【００８９】
図２７に示されるように、本第４実施例のデータ受信回路の第２の帰還経路において、データ判定ユニット１０〜１３が受信データＤＴ０〜ＤＴ３を出力し、また、バウンダリ検出ユニット２０〜２３がバウンダリ検出データＢＤＴ０〜ＢＤＴ３を出力してから（受信データＤＴ０〜ＤＴ３およびバウンダリ検出データＢＤＴ０〜ＢＤＴ３が第２の位相差デジタルコード変換回路７１に入力されてから）第２の位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力するまでのレイテンシは、前述した第３実施例のデータ受信回路と同様に、３．２ｎsec.（６２５ＭＨｚの内部基準クロックＲＣＬＫ−２の２周期分の時間）となり、さらに、第２の位相差デジタルコード変換回路７１が位相差情報ＰＤＣＯＤＥ−２［５：０］を出力してから（位相差情報ＰＤＣＯＤＥ−２［５：０］が第２のデジタルフィルタ６０２のバッファ６２１に入力されてから）第２のデジタルフィルタ６０２のフリップフロップ６２３が信号を取り込む（信号を出力する）までのレイテンシ：１．６ｎsec.、および、第２のデジタルフィルタ６０２のフリップフロップ６２３が信号をフィルタ６２４に出力してからバウンダリ検出用クロック発生回路４２がバウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3を出力するまで（四相クロックＣＬＫb0〜ＣＬＫb3がバウンダリ検出ユニット２０〜２３に入力されるまで）のレイテンシ：３．２ｎsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計８ｎsec.となる。
【００９０】
このように、本第４実施例のデータ受信回路は、２つの経路（第１および第２の帰還経路）の制御量の和が高速のアナログ加算で実現されるため、デジタル演算のビット数によらず高速で低レイテンシの経路（第２の帰還経路）を構成することができる。その結果、小さな回路規模により、高周波での安定度の高いデータ受信回路（クロック復元回路）を実現することができる。
【００９１】
このように、本発明に係る第１実施例〜第４実施例によれば、高速信号を受信する回路のクロックを復元する回路において、ループが位相トラッキングを行う最高速度を決める帰還経路（第２の帰還経路）の信号遅延を小さくすることができるため、高い周波数まで安定に位相トラッキングができるクロック復元が可能となり、受信タイミングマージンの広いデータ受信回路（クロック復元回路）を提供することができる。
【００９２】
図２８および図２９は本発明に係るデータ受信回路の第５実施例を示すブロック図である。
【００９３】
図２８および図２９と図１および図２との比較から明らかなように、本第５実施例のデータ受信回路は、図１および図２に示す従来のデータ受信回路におけるデジタルフィルタ１０６（６）および位相差デジタルコード変換回路１０５（５）に対するクロックとして、変換回路１３１で生成された３１２．５ＭＨｚの内部基準クロックＲＣＬＫの代わりに、２．５ＧＨｚのクロックRef-CLKを受け取って分周（８分周）する分周器７００の出力を供給するようになっている。
【００９４】
すなわち、本第５実施例のデータ受信回路において、位相差デジタルコード変換回路５およびデジタルフィルタ６に対しては復元クロック（内部基準クロックＲＣＬＫ）ではなく位相インターポレータの基準クロック（クロックRef-CLK）を分周したもの（分周クロックＤＣＬＫ：システムの基準クロックから生成した固定のクロック）を供給して動作させるようになっている。この分周クロックＤＣＬＫは、復元クロック（内部基準クロックＲＣＬＫ）とは僅かに周波数が異なるため、データ判定回路（データ判定ユニット１０〜１３）およびバウンダリ検出回路（バウンダリ検出ユニット２０〜２３）の出力をデジタル回路（デジタルフィルタ６）に供給すると、数百から数万サイクルに１回の割合でデータの損失や重複が生じる可能性がある。しかしながら、位相差デジタルコード変換回路５およびデジタルフィルタ６は、エラーが許されないデータの受け渡し（例えば、変換回路３１の出力ＤＴ［３１：０］）を行うものではなく、データ判定用位相制御コードＤＣＯＤＥ［５：０］およびバウンダリ検出用位相制御コードＢＣＯＤＥ［５：０］を生成するためだけのものであるため、多少のエラーは全く問題にならない。
【００９５】
このように、本第５実施例によれば、デジタルフィルタ６を、基準クロックを分周した固定の分周クロックＤＣＬＫで動作させるため、例えば、電源投入時等の復元クロック（内部基準クロックＲＣＬＫ）が安定していない状態でも、動作を安定させることができる。さらに、システムの設計等において、例えば、デジタルフィルタ６を固定の分周クロックＤＣＬＫで動作させることができるためシミュレーションを容易に行うことができるといった利点もある。
【００９６】
（付記１） 第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを、信号遅延の異なる複数の帰還経路を用いて復元することを特徴とするクロック復元回路。
【００９７】
（付記２） 付記１に記載のクロック復元回路において、前記複数の帰還経路は、
第１の信号遅延を有する第１の帰還経路と、
前記第１の信号遅延よりも小さい第２の信号遅延を有する第２の帰還経路とを備え、前記第１および第２の帰還経路の出力の和により位相調整を行って前記クロックを復元することを特徴とするクロック復元回路。
【００９８】
（付記３） 付記２に記載のクロック復元回路において、前記クロックは、入力信号のデータを判定するデータ判定回路に供給されるデータ判定用クロックであることを特徴とするクロック復元回路。
【００９９】
（付記４） 付記３に記載のクロック復元回路において、前記第１の信号を発生する回路および前記データ判定用クロックを発生する回路は、位相インターポレータであることを特徴とするクロック復元回路。
【０１００】
（付記５） 付記３に記載のクロック復元回路において、前記第１の帰還経路は、前記データ判定回路の出力をシリアル／パラレル変換して受信データとして出力する変換回路を含み、且つ、前記第２の帰還経路は、該変換回路を経由せずに前記第１の帰還経路よりも短い信号遅延を有することを特徴とするクロック復元回路。
【０１０１】
（付記６） 付記２に記載のクロック復元回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第２の帰還経路は前記第１の帰還経路のカットオフ周波数よりも高いことを特徴とするクロック復元回路。
【０１０２】
（付記７） 付記２に記載のクロック復元回路において、前記第１の帰還経路は、第１の利得係数を与える第１のバッファを備え、且つ、前記第２の帰還経路は、該第１の利得係数とは異なる第２の利得係数を与える第２のバッファを備えることを特徴とするクロック復元回路。
【０１０３】
（付記８） 付記７に記載のクロック復元回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第１利得係数は前記第２の利得係数よりも小さいことを特徴とするクロック復元回路。
【０１０４】
（付記９） 付記２に記載のクロック復元回路において、前記第１および第２の帰還経路の出力の和は、デジタルコードの加算により得ることを特徴とするクロック復元回路。
【０１０５】
（付記１０） 付記２に記載のクロック復元回路において、前記第１および第２の帰還経路の出力の和は、アナログ信号の加算により得ることを特徴とするクロック復元回路。
【０１０６】
（付記１１） 付記１０に記載のクロック復元回路において、前記アナログ信号の加算は電流加算であることを特徴とするクロック復元回路。
【０１０７】
（付記１２） 第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを復元する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするクロック復元回路。
【０１０８】
（付記１３） 付記１２に記載のクロック復元回路において、前記固定のクロックは、前記復元するクロックを調整するための制御信号を生成する回路に対して供給されることを特徴とするクロック復元回路。
【０１０９】
（付記１４） 付記１２に記載のクロック復元回路において、前記固定のクロックは、前記基準クロックを分周したものであることを特徴とするクロック復元回路。
【０１１０】
（付記１５） データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記クロック発生回路は、信号遅延の異なる複数の帰還経路を用いて前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生することを特徴とするデータ受信回路。
【０１１１】
（付記１６） 付記１５に記載のデータ受信回路において、前記複数の帰還経路は、
第１の信号遅延を有する第１の帰還経路と、
前記第１の信号遅延よりも小さい第２の信号遅延を有する第２の帰還経路とを備え、前記クロック発生回路は、前記第１および第２の帰還経路の出力の和により前記データ判定用クロックおよび前記バウンダリ検出用クロックの位相調整を行うことを特徴とするデータ受信回路。
【０１１２】
（付記１７） 付記１６に記載のデータ受信回路において、
前記データ判定回路は、複数のデータ判定ユニットを備え、
前記バウンダリ検出回路は、複数のバウンダリ検出ユニットを備え、
前記クロック発生回路は、前記データ判定ユニットに供給するデータ判定用クロックを発生するデータ判定用クロック発生回路と、前記バウンダリ検出ユニットに供給するバウンダリ検出用クロックを発生するバウンダリ検出用クロック発生回路とを備えることを特徴とするデータ受信回路。
【０１１３】
（付記１８） 付記１７に記載のデータ受信回路において、前記データ判定用クロック発生回路および前記バウンダリ検出用クロック発生回路は、位相インターポレータであることを特徴とするデータ受信回路。
【０１１４】
（付記１９） 付記１７に記載のデータ受信回路において、前記第１の帰還経路は、前記データ判定用クロック発生回路の出力をシリアル／パラレル変換して受信データとして出力する変換回路を含み、且つ、前記第２の帰還経路は、該変換回路を経由せずに前記第１の帰還経路よりも短い信号遅延を有することを特徴とするデータ受信回路。
【０１１５】
（付記２０） 付記１６に記載のデータ受信回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第２の帰還経路は前記第１の帰還経路のカットオフ周波数よりも高いことを特徴とするデータ受信回路。
【０１１６】
（付記２１） 付記１６に記載のデータ受信回路において、前記第１の帰還経路は、第１の利得係数を与える第１のバッファを備え、且つ、前記第２の帰還経路は、該第１の利得係数とは異なる第２の利得係数を与える第２のバッファを備えることを特徴とするデータ受信回路。
【０１１７】
（付記２２） 付記２１に記載のデータ受信回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第１利得係数は前記第２の利得係数よりも小さいことを特徴とするデータ受信回路。
【０１１８】
（付記２３） 付記１６に記載のデータ受信回路において、前記第１および第２の帰還経路の出力の和は、デジタルコードの加算により得ることを特徴とするデータ受信回路。
【０１１９】
（付記２４） 付記１６に記載のデータ受信回路において、前記第１および第２の帰還経路の出力の和は、アナログ信号の加算により得ることを特徴とするデータ受信回路。
【０１２０】
（付記２５） 付記２４に記載のデータ受信回路において、前記アナログ信号の加算は電流加算であることを特徴とするデータ受信回路。
【０１２１】
（付記２６） データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするデータ受信回路。
【０１２２】
（付記２７） 付記２６に記載のデータ受信回路において、前記固定のクロックは、前記位相制御コード出力手段に対して供給されることを特徴とするデータ受信回路。
【０１２３】
（付記２８） 付記２７に記載のデータ受信回路において、前記固定のクロックは、前記基準クロックを分周したものであることを特徴とするデータ受信回路。
【０１２４】
【発明の効果】
以上、詳述したように、本発明によれば、ループのカットオフ周波数を決定する帰還経路での信号遅延を減らしてループの安定性を保ちながら高いカットオフ周波数を実現することが可能なデータ受信回路（クロック復元回路）を提供することができる。さらに、本発明によれば、電源投入時等の復元クロックが安定していない状態でも安定した動作が可能であり、また、シミュレーションを容易に行うことができるデータ受信回路（クロック復元回路）も提供することができる。
【図面の簡単な説明】
【図１】従来のデータ受信回路の一例を示すブロック図（その１）である。
【図２】従来のデータ受信回路の一例を示すブロック図（その２）である。
【図３】図１および図２のデータ受信回路における各信号のタイミングを示す図である。
【図４】図１および図２のデータ受信回路におけるレイテンシを説明するための図（その１）である。
【図５】図１および図２のデータ受信回路におけるレイテンシを説明するための図（その２）である。
【図６】本発明に係るデータ受信回路の第１実施例を示すブロック図（その１）である。
【図７】本発明に係るデータ受信回路の第１実施例を示すブロック図（その２）である。
【図８】図６および図７のデータ受信回路における第２の位相差デジタルコード変換回路の一例を示すブロック図である。
【図９】図８に示す位相差デジタルコード変換回路に入力する受信データおよびバウンダリ検出データ生成タイミングを説明するための図である。
【図１０】図８に示す位相差デジタルコード変換回路が出力する位相差情報を説明するための図である。
【図１１】図８に示す位相差デジタルコード変換回路における各信号のタイミングを示す図である。
【図１２】図６および図７のデータ受信回路における第１のデジタル・アナログ変換器の一例を示すブロック回路図である。
【図１３】図６および図７のデータ受信回路における第２のデジタル・アナログ変換器の一例を示すブロック回路図である。
【図１４】図６および図７のデータ受信回路におけるレイテンシを説明するための図である。
【図１５】本発明に係るデータ受信回路の第２実施例を示すブロック図（その１）である。
【図１６】本発明に係るデータ受信回路の第２実施例を示すブロック図（その２）である。
【図１７】図１５および図１６のデータ受信回路における位相差デジタルコード変換回路の一例を示すブロック図である。
【図１８】図１５および図１６のデータ受信回路におけるレイテンシを説明するための図（その１）である。
【図１９】図１５および図１６のデータ受信回路におけるレイテンシを説明するための図（その２）である。
【図２０】本発明に係るデータ受信回路の第３実施例を示すブロック図（その１）である。
【図２１】本発明に係るデータ受信回路の第３実施例を示すブロック図（その２）である。
【図２２】図２０および図２１のデータ受信回路における第２の位相差デジタルコード変換回路の一例を示すブロック図である。
【図２３】図２０および図２１のデータ受信回路におけるレイテンシを説明するための図（その１）である。
【図２４】図２０および図２１のデータ受信回路におけるレイテンシを説明するための図（その２）である。
【図２５】本発明に係るデータ受信回路の第４実施例を示すブロック図（その１）である。
【図２６】本発明に係るデータ受信回路の第４実施例を示すブロック図（その２）である。
【図２７】図２５および図２６のデータ受信回路におけるレイテンシを説明するための図である。
【図２８】本発明に係るデータ受信回路の第５実施例を示すブロック図（その１）である。
【図２９】本発明に係るデータ受信回路の第５実施例を示すブロック図（その２）である。
【符号の説明】
１０〜１３…データ判定ユニット（データ判定回路）
２０〜２３…バウンダリ検出ユニット（バウンダリ検出回路）
５…第１の位相差デジタルコード変換回路（位相差デジタルコード変換回路）
６…デジタルフィルタ
３１，３２…変換回路（シリアル／パラレル変換器）
４１…データ判定用クロック発生回路
４２…バウンダリ検出用クロック発生回路
６１，６１１，６２１…バッファ
６２，６１２，６１４，６１７，６２２，６２５，６２７…加算器
７１…第２の位相差デジタルコード変換回路
７２…第１のデジタル／アナログ変換器（ＤＡＣ）
７３…第２のＤＡＣ
７４；６３４，６３５…加算器（電流加算器）
７５…電圧制御発振器（ＶＣＯ）
７６…バッファ（電流増幅器）
６０１…第１のデジタルフィルタ
６０２…第２のデジタルフィルタ
６３１〜６３３…ＤＡＣ
７００…分周器
ＣＬＫｂ；ＣＬＫb0, ＣＬＫb1, ＣＬＫb2, ＣＬＫb3…バウンダリ検出用クロック
ＣＬＫｄ；ＣＬＫd0, ＣＬＫd1, ＣＬＫd2, ＣＬＫd3…データ判定用クロック
Claims (13)
- 第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
第１の信号遅延を有する第１の帰還経路と、
前記第１の信号遅延よりも小さい第２の信号遅延を有する第２の帰還経路とを備え、前記第１および第２の帰還経路の出力の和により位相調整を行って前記クロックを復元することを特徴とするクロック復元回路。 - 請求項１に記載のクロック復元回路において、前記クロックは、入力信号のデータを判定するデータ判定回路に供給されるデータ判定用クロックであることを特徴とするクロック復元回路。
- 請求項２に記載のクロック復元回路において、前記第１の信号を発生する回路および前記データ判定用クロックを発生する回路は、位相インターポレータであることを特徴とするクロック復元回路。
- 請求項２または３に記載のクロック復元回路において、前記第１の帰還経路は、前記データ判定回路の出力をシリアル／パラレル変換して受信データとして出力する変換回路を含み、且つ、前記第２の帰還経路は、該変換回路を経由せずに前記第１の帰還経路よりも短い信号遅延を有することを特徴とするクロック復元回路。
- 第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを復元する帰還経路における該復元するクロックを調整するための制御信号を生成する回路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするクロック復元回路。 - 請求項５に記載のクロック復元回路において、前記固定のクロックは、前記基準クロックを分周したものであることを特徴とするクロック復元回路。
- データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記クロック発生回路は、信号遅延の異なる複数の帰還経路を用いて前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生することを特徴とするデータ受信回路。 - 請求項７に記載のデータ受信回路において、前記複数の帰還経路は、
第１の信号遅延を有する第１の帰還経路と、
前記第１の信号遅延よりも小さい第２の信号遅延を有する第２の帰還経路とを備え、前記クロック発生回路は、前記第１および第２の帰還経路の出力の和により前記データ判定用クロックおよび前記バウンダリ検出用クロックの位相調整を行うことを特徴とするデータ受信回路。 - 請求項８に記載のデータ受信回路において、前記第１の信号遅延は前記第２の信号遅延よりも大きく、且つ、前記第２の帰還経路は前記第１の帰還経路のカットオフ周波数よりも高いことを特徴とするデータ受信回路。
- 請求項８に記載のデータ受信回路において、前記第１の帰還経路は、第１の利得係数を与える第１のバッファを備え、且つ、前記第２の帰還経路は、該第１の利得係数とは異なる第２の利得係数を与える第２のバッファを備えることを特徴とするデータ受信回路。
- 請求項８〜１０のいずれか１項に記載のデータ受信回路において、前記第１および第２の帰還経路の出力の和は、デジタルコードの加算により得ることを特徴とするデータ受信回路。
- 請求項８〜１０のいずれか１項に記載のデータ受信回路において、前記第１および第２の帰還経路の出力の和は、アナログ信号の加算により得ることを特徴とするデータ受信回路。
- データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするデータ受信回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002377931A JP4014501B2 (ja) | 2002-12-26 | 2002-12-26 | クロック復元回路およびデータ受信回路 |
| US10/405,370 US7515656B2 (en) | 2002-04-15 | 2003-04-03 | Clock recovery circuit and data receiving circuit |
| EP03252155A EP1355444B1 (en) | 2002-04-15 | 2003-04-04 | Clock recovery circuit and data receiving circuit |
| US12/400,360 US8204153B2 (en) | 2002-04-15 | 2009-03-09 | Clock recovery circuit and data receiving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002377931A JP4014501B2 (ja) | 2002-12-26 | 2002-12-26 | クロック復元回路およびデータ受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004208222A JP2004208222A (ja) | 2004-07-22 |
| JP4014501B2 true JP4014501B2 (ja) | 2007-11-28 |
Family
ID=32814952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002377931A Expired - Fee Related JP4014501B2 (ja) | 2002-04-15 | 2002-12-26 | クロック復元回路およびデータ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4014501B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4940846B2 (ja) * | 2006-09-13 | 2012-05-30 | 富士通セミコンダクター株式会社 | 通信試験回路及び通信インタフェース回路並びに通信試験方法 |
| US7920621B2 (en) * | 2006-09-14 | 2011-04-05 | Altera Corporation | Digital adaptation circuitry and methods for programmable logic devices |
| WO2008117367A1 (ja) * | 2007-03-23 | 2008-10-02 | Fujitsu Limited | 集積回路チップ及び回路ネットワーク |
| JP5245665B2 (ja) | 2008-09-11 | 2013-07-24 | 富士通株式会社 | データ受信回路 |
| US9225371B2 (en) * | 2014-02-28 | 2015-12-29 | Fujitsu Limited | Offset compensation for serial links |
-
2002
- 2002-12-26 JP JP2002377931A patent/JP4014501B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004208222A (ja) | 2004-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050328 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070712 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070814 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070911 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130921 Year of fee payment: 6 |
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