JP5263835B2 - Method for manufacturing printed circuit board - Google Patents

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Description

本発明は、印刷回路基板の製造方法に関する。   The present invention relates to a method for manufacturing a printed circuit board.

最近、電子産業分野では、電子機器の小型化及び薄型化のために、部品実装時に高密度化、高集積化が可能な印刷回路基板を用いた実装技術を採用している。このような印刷回路基板が用いられる分野として、ファクトリーオートメーション機器、オフィスオートメーション機器、通信機器、放送機器、携帯型コンピュータなどがある。特に、電子製品が小型化、高密度化などのように軽薄短小化になる傾向から、印刷回路基板も小型化及び高密度化になっている。また、近来のＢＧＡ（Ball Grid Array）、ＴＣＰ（Tape Carrier Package）などのＣＳＰ（Chip Size Package）技術の発達に伴い、チップの実装できる高密度印刷回路基板に対する関心もますます高まっている。   Recently, in the electronic industry field, in order to reduce the size and thickness of electronic devices, a mounting technology using a printed circuit board that can be densified and highly integrated when components are mounted has been adopted. Fields in which such a printed circuit board is used include factory automation equipment, office automation equipment, communication equipment, broadcasting equipment, and portable computers. In particular, printed circuit boards have become smaller and higher in density because electronic products tend to be lighter, thinner, and smaller, such as downsizing and higher density. In addition, with the development of CSP (Chip Size Package) technologies such as the recent BGA (Ball Grid Array) and TCP (Tape Carrier Package), there is an increasing interest in high-density printed circuit boards on which chips can be mounted.

パッケージ印刷回路基板の回路を形成する工法には、サブトラクティブ（Subtractive）法及びセミアディティブ（ＳＡＰ；Semi Additive Process）法がある。サブトラクティブ法は、銅張積層板（ＣＣＬ、Copper Clad Laminate）の銅箔上に電気銅メッキでパネルメッキをするため、銅箔全体の厚が厚くなる。このような厚い銅箔をエッチングする場合には、エッチングファクターのために微細な回路を形成することができない。よって、微細回路を形成するためには、セミアディティブ法により回路を形成する必要があるが、この場合には、絶縁材と導体層との接着力を確保しなければならないという問題点があった。   Methods for forming a circuit of a package printed circuit board include a subtractive method and a semi-additive process (SAP) method. In the subtractive method, panel plating is performed by electrolytic copper plating on a copper foil of a copper clad laminate (CCL, Copper Clad Laminate), so that the thickness of the entire copper foil is increased. When etching such a thick copper foil, a fine circuit cannot be formed due to an etching factor. Therefore, in order to form a fine circuit, it is necessary to form the circuit by a semi-additive method. In this case, however, there is a problem that the adhesive force between the insulating material and the conductor layer must be secured. .

絶縁資材に粗さ（roughness）を形成する方法として、半硬化状態のプリプレグに、銅箔の粗さのないつるつるした面（shiny side）と粗さのあるざらざらした面（mat side）のうち、ざらざらした面が接するように積層することで、絶縁資材に粗さを転写する方法がある。しかし、回路の幅が狭くなるほど、絶縁資材と導体層との間に要求される接着力は強くなり、一定以上の接着力を確保するためには粗さが数十μｍ以上にならなければならない。絶縁資材に形成された数十μｍ以上の凹凸を化学銅メッキで充填するためには、一定厚さ以上の銅を蒸着することになり、また、蒸着された銅を除去するためには、過エッチングをしなければならないという問題点があった。さらに、数十μｍ以上の粗さ上に微細回路を形成することは困難であった。   As a method of forming the roughness in the insulating material, the semi-cured prepreg has a smooth surface with no roughness of copper foil (shiny side) and a rough surface with roughness (mat side). There is a method of transferring the roughness to the insulating material by laminating so that the rough surfaces are in contact with each other. However, the narrower the circuit width, the stronger the adhesion required between the insulating material and the conductor layer, and the roughness must be several tens of μm or more to ensure a certain level of adhesion. . In order to fill the undulations of several tens of μm or more formed on the insulating material with chemical copper plating, copper of a certain thickness or more must be deposited, and to remove the deposited copper, excessive copper is deposited. There was a problem that etching had to be performed. Furthermore, it has been difficult to form a fine circuit on a roughness of several tens of μm or more.

こういう従来技術の問題点に鑑み、本発明は、低い表面粗さにシード層を薄く形成しても充分な剥離強度（peel strength）を確保して超薄型微細回路を形成できる印刷回路基板の製造方法を提供することを目的とする。   In view of such problems of the prior art, the present invention provides a printed circuit board capable of forming an ultrathin microcircuit while ensuring a sufficient peel strength even if the seed layer is formed thinly with a low surface roughness. An object is to provide a manufacturing method.

本発明の一実施形態によれば、表面が滑らかになるようにプリプレグを硬化する工程と、プリプレグに孔を形成する工程と、プリプレグ表面及び孔の内壁にイオンビーム表面処理を施し、シード層を形成する工程と、シード層に回路パターンに対応する開口部が形成されたメッキレジスト層を形成する工程と、開口部に回路パターンを形成する工程と、メッキレジスト層を除去する工程と、表面に露出されたシード層をフラッシュエッチングする工程と、を含む印刷回路基板の製造方法が提供される。   According to one embodiment of the present invention, the step of curing the prepreg so that the surface is smooth, the step of forming holes in the prepreg, the surface of the prepreg and the inner walls of the holes are subjected to ion beam surface treatment, and the seed layer is formed. A step of forming, a step of forming a plating resist layer in which an opening corresponding to a circuit pattern is formed in the seed layer, a step of forming a circuit pattern in the opening, a step of removing the plating resist layer, and a surface. Flash etching the exposed seed layer, and a method of manufacturing a printed circuit board is provided.

プリプレグを硬化する工程の前に、コア基板を提供する工程と、コア基板にプリプレグをレイアップ（lay-up）する工程と、をさらに含むことができる。   Before the step of curing the prepreg, a step of providing a core substrate and a step of laying up the prepreg on the core substrate may be further included.

プリプレグを硬化する工程は、プリプレグの表面に金属箔のつるつるした面を当てて加圧する工程と、金属箔を除去する工程により行われることができる。   The step of curing the prepreg can be performed by a step of applying a pressure by applying a smooth surface of the metal foil to the surface of the prepreg and a step of removing the metal foil.

シード層を形成する工程は、ニッケル結合層（Ni tie-layer）を形成する工程及び銅シード層（Cu Seed layer）を形成する工程を含むことができ、真空蒸着法により行われることができる。   The step of forming the seed layer may include a step of forming a nickel tie layer and a step of forming a copper seed layer, and may be performed by a vacuum deposition method.

フラッシュエッチング工程の後に、表面にソルダレジスト層を形成する工程をさらに含むことができる。   A step of forming a solder resist layer on the surface may be further included after the flash etching step.

本発明の実施の形態によれば、イオンビームの表面処理及びニッケル結合層の蒸着により、低い粗さを有する表面でもプリプレグと回路パターンとの密着力を確保でき、表面粗さがほとんどないことから、シード層の除去が容易であり、残渣が残らないため、製品信頼性を向上させることができ、高周波における表皮効果（skin effect）による信号損失を低減することができる。   According to the embodiment of the present invention, the adhesion between the prepreg and the circuit pattern can be secured even on the surface having a low roughness by the surface treatment of the ion beam and the deposition of the nickel bonding layer, and the surface roughness is hardly present. Since the seed layer can be easily removed and no residue remains, product reliability can be improved, and signal loss due to the skin effect at high frequencies can be reduced.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。   It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

本発明の一実施例による印刷回路基板の製造方法を示す順序図である。1 is a flowchart illustrating a method for manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の一実施例による印刷回路基板の製造方法を示す工程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す順序図である。FIG. 6 is a flowchart illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。FIG. 6 is a process diagram illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。FIG. 6 is a process diagram illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。FIG. 6 is a process diagram illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。FIG. 6 is a process diagram illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。FIG. 6 is a process diagram illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。FIG. 6 is a process diagram illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。FIG. 6 is a process diagram illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. 本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。FIG. 6 is a process diagram illustrating a method of manufacturing a printed circuit board according to another embodiment of the present invention. イオンビーム処理をしたかの可否及びニッケル結合層を形成したかの可否による銅シード層の剥離強度を示すグラフである。It is a graph which shows the peeling intensity | strength of the copper seed layer by the availability of whether the ion beam process was performed and the nickel bond layer was formed.

本発明は多様な変換を加えることができ、様々な実施例を有することができるため、本願では特定実施例を図面に例示し、詳細に説明する。しかし、これは本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。各図面には類似した参照符号を類似している構成要素に使用した。本発明を説明するに当たって、係る公知技術に対する具体的な説明が本発明の要旨をかえって不明にすると判断される場合、その詳細な説明を省略する。   Since the present invention can be modified in various ways and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail herein. However, this is not to be construed as limiting the invention to the specific embodiments, but is to be understood as including all transformations, equivalents, and alternatives falling within the spirit and scope of the invention. In the drawings, like reference numerals have been used for like components. In describing the present invention, when it is determined that the specific description of the known technology is not clear, the detailed description thereof will be omitted.

本願で用いた用語は、ただ特定の実施例を説明するために用いたものであって、本発明を限定するものではない。単数の表現は、文の中で明らかに表現しない限り、複数の表現を含む。本願において、「含む」または「有する」などの用語は明細書上に記載された特徴、数字、工程、動作、構成要素、部品、またはこれらを組合せたものの存在を指定するものであって、一つまたはそれ以上の他の特徴や数字、工程、動作、構成要素、部品、またはこれらを組合せたものの存在または付加可能性を予め排除するものではないと理解しなくてはならない。   The terms used in the present application are merely used to describe particular embodiments, and are not intended to limit the present invention. A singular expression includes the plural expression unless it is explicitly expressed in a sentence. In this application, terms such as “comprising” or “having” designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof as described in the specification, It should be understood that the existence or additional possibilities of one or more other features or numbers, processes, operations, components, parts, or combinations thereof are not excluded in advance.

以下、本発明による印刷回路基板の好ましい実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素は同一の図面番号を付し、これに対する重複説明は省略する。   Hereinafter, preferred embodiments of a printed circuit board according to the present invention will be described in detail with reference to the accompanying drawings. In the following description, the same or corresponding components are denoted by the same reference numerals. The duplicate explanation for is omitted.

図１は、本発明の一実施例による印刷回路基板の製造方法を示す順序図であり、図２から図１０は本発明の一実施例による印刷回路基板の製造方法を示す工程図である。図２から図１０を参照すると、コア基板１０、プリプレグ２０、金属箔２５、孔２２、シード層２８、メッキレジスト層３０、回路パターン３５、ビア３６、ソルダレジスト層４０が示されている。   FIG. 1 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. FIGS. 2 to 10 are process diagrams illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 2 to FIG. 10, the core substrate 10, prepreg 20, metal foil 25, hole 22, seed layer 28, plating resist layer 30, circuit pattern 35, via 36, and solder resist layer 40 are shown.

先ず、ステップＳ１１０で、コア基板１０を提供する。コア基板は、さらに、表面に回路パターンを含む層を形成できる基板のことで、図２に、既に内層回路パターンが形成されたコア基板１０が示されている。   First, in step S110, the core substrate 10 is provided. The core substrate is a substrate on which a layer including a circuit pattern can be formed on the surface. FIG. 2 shows the core substrate 10 on which an inner layer circuit pattern has already been formed.

次に、ステップＳ１１５で、図４に示すように、コア基板にプリプレグをレイアップする。プリプレグ２０は半硬化状態の絶縁物質であって、半硬化状態のプリプレグ２０は接着力に優れ、レイアップする際に、半硬化状態であるため、次の硬化工程にてコア基板１０側に加圧すれば、コア基板１０の間に絶縁物質が充填されることができる。ここで、レイアップとは、コア基板１０に付着され分離されない積層状態ではなく、硬化前にコア基板１０の表面にプリプレグ２０を配置した状態を意味する。   Next, in step S115, as shown in FIG. 4, the prepreg is laid up on the core substrate. The prepreg 20 is a semi-cured insulating material, and the semi-cured prepreg 20 has excellent adhesive force and is in a semi-cured state when laid up. Therefore, the prepreg 20 is added to the core substrate 10 side in the next curing step. When pressed, an insulating material can be filled between the core substrates 10. Here, the lay-up means a state in which the prepreg 20 is disposed on the surface of the core substrate 10 before curing, not a laminated state that is attached to the core substrate 10 and is not separated.

コア基板１０にプリプレグ２０をレイアップした後、ステップＳ１２０で、プリプレグ２０の表面が滑らかになるようにプリプレグ２０を硬化する。表面がざらざらするとシード層２８の形成には有利であるが、表面粗さのために突出部分までシード層２８で覆わなければならないため、シード層２８の厚さが厚くなる。結果的に、シード層２８の形成工程や除去工程にかかる作業時間が長くなり、エッチング時間も長くなるため、微細回路の形成には限界がある。このような問題を防ぐために、表面が滑らかになるようにプリプレグ２０を硬化することである。   After laying up the prepreg 20 on the core substrate 10, in step S120, the prepreg 20 is cured so that the surface of the prepreg 20 becomes smooth. A rough surface is advantageous for forming the seed layer 28, but the seed layer 28 has to be covered with the seed layer 28 up to the protruding portion due to the surface roughness, so that the seed layer 28 becomes thick. As a result, the working time required for the formation process and the removal process of the seed layer 28 becomes longer, and the etching time becomes longer. In order to prevent such a problem, the prepreg 20 is cured so that the surface becomes smooth.

このような半硬化状態のプリプレグ２０を硬化するためには、圧力及び熱を加えることになるため、表面にフィルムや金属箔２５などを載せて加圧する。ステップＳ１２３で、図３に示すように、金属箔２５のつるつるした面２５ｂをプリプレグ２０の表面に当ててコア基板１０側に加圧し、ステップＳ１２６で、図４に示すように、金属箔２５を除去することで、プリプレグ２０の表面を滑らかに硬化することができる。   In order to cure such a semi-cured prepreg 20, pressure and heat are applied. Therefore, a film, a metal foil 25 or the like is placed on the surface and pressed. In step S123, as shown in FIG. 3, the smooth surface 25b of the metal foil 25 is applied to the surface of the prepreg 20 and pressed against the core substrate 10, and in step S126, as shown in FIG. By removing, the surface of the prepreg 20 can be smoothly cured.

通常、プリプレグ２０の表面に積層する金属箔２５は、粗さがほとんどないつるつるした面２５ｂと、粗さ（凹凸）が形成されたざらざらした面２５ａを含む。 通常、金属箔２５のざらざらした面２５ａをプリプレグ２０に当てて加圧してプリプレグ２０に粗さを形成したが、本実施例では、図３に示すように、既存の方式とは逆に、つるつるした面２５ｂをプリプレグ２０に当てて加圧してプリプレグ２０を硬化する。硬化されたプリプレグ２０は、コア基板１０に密着され分離されない状態となり、硬化されたプリプレグ２０から金属箔２５を除去すると、図４に示すように、表面は、粗さのほとんどない滑らかな面となる。   Usually, the metal foil 25 laminated on the surface of the prepreg 20 includes a smooth surface 25b having almost no roughness and a rough surface 25a on which roughness (unevenness) is formed. Usually, the rough surface 25a of the metal foil 25 is pressed against the prepreg 20 and pressed to form roughness on the prepreg 20, but in this embodiment, as shown in FIG. The pressed surface 25b is applied to the prepreg 20 and pressed to cure the prepreg 20. The cured prepreg 20 is brought into close contact with the core substrate 10 and is not separated. When the metal foil 25 is removed from the cured prepreg 20, the surface is a smooth surface with almost no roughness as shown in FIG. Become.

次に、ステップＳ１３０で、図５に示すように、孔２２を形成する。この孔２２は、内層回路との層間電気的接続のためのものであって、レーザドリルや、ＣＮＣドリル（Computer Numerical Control Drill）を用いて形成することができる。ＣＮＣドリルを用いる方式は、両面印刷回路基板のビアホールや多層印刷回路基板の導通孔を形成する場合に好適であり、レーザを用いる方式は、多層印刷回路基板のマイクロビアホールを形成する場合に好適である。ここで、レーザとしては、ＹＡＧレーザ（Yttrium Aluminum Garnet Laser）や二酸化炭素レーザ（ＣＯ２ Laser）が用いられる。 Next, in step S130, the hole 22 is formed as shown in FIG. This hole 22 is for interlayer electrical connection with the inner layer circuit, and can be formed using a laser drill or a CNC drill (Computer Numerical Control Drill). A method using a CNC drill is suitable for forming a via hole in a double-sided printed circuit board or a conduction hole in a multilayer printed circuit board, and a method using a laser is suitable for forming a micro via hole in a multilayer printed circuit board. is there. Here, a YAG laser (Yttrium Aluminum Garnet Laser) or a carbon dioxide laser (CO 2 Laser) is used as the laser.

次に、ステップＳ１４０で、図６に示すように、プリプレグ２０の表面及び孔２２の内壁にイオンビーム表面処理を施し、シード層２８を形成する。表面に粗さが形成されていない場合には表面に接着力がないため、直接シード層２８を形成することは困難である。このような問題点を解決するために、プリプレグ２０の表面にイオンビーム処理を施す。   Next, in step S140, as shown in FIG. 6, the surface of the prepreg 20 and the inner wall of the hole 22 are subjected to ion beam surface treatment to form the seed layer 28. When the surface is not rough, it is difficult to form the seed layer 28 directly because there is no adhesive force on the surface. In order to solve such problems, the surface of the prepreg 20 is subjected to ion beam processing.

イオンビーム表面処理とは、高分子表面にエネルギーを持つ不活性または反応性イオンを照射して励起させて、一次的に高分子に不安定な環を形成させ、その状態で雰囲気ガスとして酸素を供給すると、不安定な環と酸素ガスとの化学的反応により表面に親水性官能基が形成されて高分子表面が親水性に変わることをいう。この際、親水性表面には粗さがほとんどないため、微細回路の形成に有利であり、半永久的に銅（Ｃｕ）と強力な結合力を有する。   Ion beam surface treatment is the irradiation of an inert or reactive ion with energy on the polymer surface to excite it, to form an unstable ring primarily in the polymer, and in that state oxygen is used as the atmospheric gas. When supplied, it means that a hydrophilic functional group is formed on the surface by a chemical reaction between an unstable ring and oxygen gas, and the polymer surface changes to hydrophilic. At this time, since the hydrophilic surface has almost no roughness, it is advantageous for forming a fine circuit and has a strong binding force to copper (Cu) semipermanently.

このようなイオンビーム表面処理は、Ａｒ、Ｏ２、Ｎ２、Ｘｅ、ＣＦ４、Ｈ２、Ｎｅ、Ｋｒ、及びこれらの混合ガスからなる不活性ガスの何れか一つの不活性ガスの存在下で行われる。 Such ion beam surface treatment is performed in the presence of an inert gas consisting of Ar, O 2 , N 2 , Xe, CF 4 , H 2 , Ne, Kr, and a mixed gas thereof. Done in

イオンビーム処理を施した後に、真空蒸着法を用いてシード層２８を形成する。シード層は電解メッキのために金属層を薄く形成することであって、銅シード層が代表的に用いられる。真空蒸着法には、スパッタ（sputter）、熱蒸着（thermal evaporation）、ｅ−ビーム（e-beam）法の何れか一つの方法が使用されるが、当業界に公知された方法であれば、特に限定されない。このようにして形成された銅シード層２８の厚さは、０．５μｍ以下、好ましくは１０ｎｍ〜０．５μｍである。   After the ion beam treatment, the seed layer 28 is formed using a vacuum deposition method. The seed layer is a thin metal layer for electrolytic plating, and a copper seed layer is typically used. As the vacuum deposition method, any one of sputter, thermal evaporation, and e-beam method is used. If the method is known in the art, There is no particular limitation. The copper seed layer 28 thus formed has a thickness of 0.5 μm or less, preferably 10 nm to 0.5 μm.

このようなイオンビーム表面処理工程及びスパッタ工程は乾式工程であって、 従来の湿式工程であるデスミア処理後に化学銅でシード層を形成する方法に比べて、廃液などが発生されないため環境に優しい。   Such an ion beam surface treatment process and sputtering process are dry processes, and are environmentally friendly because no waste liquid or the like is generated compared to the conventional wet process of desmearing and forming a seed layer with chemical copper.

また、絶縁物質とシード層２８との接着力を向上させるために、ニッケル結合層のスパッタ後に、銅シード層を形成することができる。イオンビーム処理せずにニッケル結合層を形成し銅シード層を形成する場合には、図２０に示すように、剥離強度は０．５Ｎ／ｃｍ未満であり、イオンビーム処理を施した後に、銅シード層を形成する場合には、剥離強度は３．０Ｎ／ｃｍ以上であり、イオンビーム表面処理後に、ニッケル結合層（tie layer）を形成し銅シード層を形成する場合には、剥離強度が７．０Ｎ／ｃｍ以上である。   Also, a copper seed layer can be formed after sputtering of the nickel bonding layer to improve the adhesion between the insulating material and the seed layer 28. In the case where a nickel bonding layer is formed without ion beam treatment to form a copper seed layer, the peel strength is less than 0.5 N / cm as shown in FIG. When the seed layer is formed, the peel strength is 3.0 N / cm or more, and after the ion beam surface treatment, when the nickel bond layer (tie layer) is formed and the copper seed layer is formed, the peel strength is 7.0 N / cm or more.

すなわち、滑らかな面にイオンビーム処理とニッケル結合層を共に適用すると、真空蒸着によりシード層２８を数百ｎｍ以下に形成しても厚さのばらつきがないため、シード層２８上に回路を形成するのに問題はない。また、シード層２８が薄いため、シード層２８の除去の際にエッチング時間が短くなり、数μｍの回路形成も可能となる。   That is, when both the ion beam treatment and the nickel bonding layer are applied to a smooth surface, there is no variation in thickness even if the seed layer 28 is formed to several hundred nm or less by vacuum deposition, so a circuit is formed on the seed layer 28. There is no problem to do. Further, since the seed layer 28 is thin, the etching time is shortened when the seed layer 28 is removed, and a circuit of several μm can be formed.

また、プリプレグ２０の表面に粗さがほとんどないことから、高周波における表皮効果（skin effect）による信号損失がないため、高周波用基板にも適用することができる。ここで、表皮効果とは、高周波電流が導体を流れる時、電流が導体の表面に集中して流れる現象のことである。   Further, since there is almost no roughness on the surface of the prepreg 20, there is no signal loss due to a skin effect at high frequencies, and therefore it can be applied to a high frequency substrate. Here, the skin effect is a phenomenon in which when a high-frequency current flows through a conductor, the current concentrates on the surface of the conductor.

次に、ステップＳ１５０で、図７に示すように、シード層２８に回路パターン３５に対応する開口部が形成されたメッキレジスト層３０を形成する。通常、メッキレジスト層３０はドライフィルムを用いて露光現像により回路パターン３５が形成される部分を除去することにより形成できる。   Next, in step S150, as shown in FIG. 7, a plating resist layer 30 in which an opening corresponding to the circuit pattern 35 is formed in the seed layer 28 is formed. Usually, the plating resist layer 30 can be formed by removing a portion where the circuit pattern 35 is formed by exposure and development using a dry film.

次に、ステップＳ１６０で、図８に示すように、開口部に回路パターン３５を形成する。回路パターン３５は、シード層２８に電解メッキ装置の陰極を連結して電解メッキ法により開口部に金属を充填することにより形成できる。   Next, in step S160, as shown in FIG. 8, a circuit pattern 35 is formed in the opening. The circuit pattern 35 can be formed by connecting a cathode of an electrolytic plating apparatus to the seed layer 28 and filling the opening with metal by an electrolytic plating method.

次に、ステップＳ１７０で、図９に示すように、メッキレジスト層３０を除去し、ステップＳ１８０で、メッキレジスト層３０の除去により表面に露出されたシード層２８をフラッシュエッチングする。回路パターン３５は、シード層２８と電解メッキにより形成されたメッキ層とで構成され、表面粗さのあるプリプレグ２０を用いる場合よりも、短い時間内にシード層２８の残渣を残さずにシード層２８を除去することができる。   Next, in step S170, as shown in FIG. 9, the plating resist layer 30 is removed, and in step S180, the seed layer 28 exposed on the surface by removing the plating resist layer 30 is flash etched. The circuit pattern 35 includes a seed layer 28 and a plating layer formed by electrolytic plating, and does not leave a residue of the seed layer 28 in a shorter time than when using the prepreg 20 having a surface roughness. 28 can be removed.

次に、ステップＳ１９０で、図１０に示すように、ソルダレジスト層４０をさらに形成することができる。ソルダレジスト層４０は、完成された基板の表面に露出する回路パターン３５を損傷から保護する機能を行い、ソルダのためのソルダパッド以外の部分を覆ってソルダリングの際にソルダが流れてショートなど電気的なトラブルが発生することを防止する。上述した工程を経て最外郭層が形成された場合に、本工程を適用する。   Next, in step S190, as shown in FIG. 10, a solder resist layer 40 can be further formed. The solder resist layer 40 has a function of protecting the circuit pattern 35 exposed on the surface of the completed substrate from damage. The solder resist layer 40 covers a portion other than the solder pad for the solder, and the solder flows during the soldering to cause an electrical short circuit or the like. Prevent common problems from occurring. This step is applied when the outermost layer is formed through the above-described steps.

図１１は本発明の他の実施例による印刷回路基板の製造方法を示す順序図であり、図１２から図１９は本発明の他の実施例による印刷回路基板の製造方法を示す工程図である。図１２から図１９を参照すると、プリプレグ７０、金属箔７５、孔７２、シード層７８、メッキレジスト層８０、回路パターン８５、ビア８６、ソルダレジスト層９０が示されている。   FIG. 11 is a flowchart illustrating a method for manufacturing a printed circuit board according to another embodiment of the present invention. FIGS. 12 to 19 are process diagrams illustrating a method for manufacturing a printed circuit board according to another embodiment of the present invention. . 12 to 19, a prepreg 70, a metal foil 75, a hole 72, a seed layer 78, a plating resist layer 80, a circuit pattern 85, a via 86, and a solder resist layer 90 are shown.

本実施例は２層の印刷回路基板を製造する方法であって、上述した実施例との相違点を中心に説明する。   The present embodiment is a method for manufacturing a two-layer printed circuit board, and the difference from the above-described embodiment will be mainly described.

先ず、ステップＳ２２０で、表面が滑らかになるようにプリプレグ７０を硬化する。上述したように、半硬化状態のプリプレグ７０を硬化するための加圧工程は、ステップＳ２２３で、図１２に示すように、プリプレグ７０の表面に金属箔７５のつるつるした面７５ｂを当てて加圧し、ステップＳ２２６で、図１３に示すように、金属箔７５を除去することにより行われる。プリプレグ７０及び金属箔７５としては、上述した実施例のプリプレグ（図３の２０参照）及び金属箔（図３の２５参照）と同じ素材を用いることができる。   First, in step S220, the prepreg 70 is cured so that the surface becomes smooth. As described above, in the pressurizing process for curing the semi-cured prepreg 70, in step S223, the surface 75b of the metal foil 75 is applied to the surface of the prepreg 70 as shown in FIG. In step S226, the metal foil 75 is removed as shown in FIG. As the prepreg 70 and the metal foil 75, the same material as the prepreg (see 20 in FIG. 3) and the metal foil (see 25 in FIG. 3) of the above-described embodiment can be used.

次に、ステップＳ２３０で、図１４に示すように、孔７２を加工する。２層の印刷回路基板であるため、孔は貫通孔の形状である。孔７２を形成する方法は上述したので、具体的な説明は省略する。   Next, in step S230, the hole 72 is processed as shown in FIG. Since it is a two-layer printed circuit board, the hole is in the shape of a through hole. Since the method for forming the hole 72 has been described above, a detailed description thereof will be omitted.

次に、上述した実施例と同様に、ステップＳ２４０で、図１５に示すように、プリプレグ７０の表面及び孔７２の内壁にイオンビーム表面処理を施して、シード層７８を形成し、ステップＳ２５０で、図１６に示すように、シード層７８に回路パターン８５に対応する開口部が形成されたメッキレジスト層８０を形成する。次に、ステップＳ２６０で、図１７に示すように、開口部に回路パターン８５を形成し、ステップ２７０で、図１８に示すように、メッキレジスト層８０を除去し、ステップＳ２８０で、表面に露出されたシード層７８をフラッシュエッチングする。次に、ステップＳ２９０で、図１９に示すように、表面に露出する回路パターン８５を保護するためにソルダレジスト層９０を形成すれば、基板が完成される。   Next, as in the above-described embodiment, in step S240, as shown in FIG. 15, the surface of the prepreg 70 and the inner wall of the hole 72 are subjected to ion beam surface treatment to form the seed layer 78, and in step S250. As shown in FIG. 16, a plating resist layer 80 in which an opening corresponding to the circuit pattern 85 is formed in the seed layer 78 is formed. Next, in step S260, a circuit pattern 85 is formed in the opening as shown in FIG. 17, and in step 270, the plating resist layer 80 is removed as shown in FIG. 18, and exposed to the surface in step S280. The seed layer 78 is flash etched. Next, in step S290, as shown in FIG. 19, if a solder resist layer 90 is formed to protect the circuit pattern 85 exposed on the surface, the substrate is completed.

ステップＳ２４０からステップＳ２９０は、上述した実施例のステップＳ１４０からステップＳ１９０と同様であるため、具体的な説明は省略する。   Since Steps S240 to S290 are the same as Steps S140 to S190 in the above-described embodiment, detailed description thereof is omitted.

上述したように、本発明の好ましい実施例によれば、イオンビーム表面処理及びニッケル結合層の蒸着により、低い粗さを有する表面でもプリプレグと回路パターンとの密着力を確保でき、表面粗さがほとんどないことから、シード層の除去が容易であり、残渣が残らないため、製品の信頼性を向上させることができ、高周波における表皮効果による信号損失を低減することができる。   As described above, according to the preferred embodiment of the present invention, the adhesion between the prepreg and the circuit pattern can be ensured even on the surface having a low roughness by the ion beam surface treatment and the deposition of the nickel bonding layer. Since there is almost no removal of the seed layer and no residue remains, the reliability of the product can be improved, and signal loss due to the skin effect at high frequencies can be reduced.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した方法における動作、手順、ステップ、および工程等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「先ず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。   The execution order of each process such as operation, procedure, step, and process in the method shown in the claims, description, and drawings is clearly indicated as “before”, “prior”, etc. Also, it should be noted that the output of the previous process can be implemented in any order unless it is used in the subsequent process. Even if the operation flow in the claims, the description, and the drawings is described using “first,” “next,” etc. for the sake of convenience, it means that it is essential to carry out in this order. It is not a thing.

１０ コア基板
２０，７０ プリプレグ
２５，７５ 金属箔
２２，７２ 孔
２８，７８ シード層
３０，８０ メッキレジスト層
３５，８５ 回路パターン
３６，８６ ビア
４０，９０ ソルダレジスト層 10 Core substrate 20, 70 Prepreg 25, 75 Metal foil 22, 72 Hole 28, 78 Seed layer 30, 80 Plating resist layer 35, 85 Circuit pattern 36, 86 Via 40, 90 Solder resist layer

Claims (4)

コア基板にプリプレグをレイアップする工程と、
つるつるした面とざらざらした面を有する金属箔の前記つるつるした面を前記プリプレグの表面に当て、前記金属箔を加圧してプリプレグの表面が滑らかになるようにプリプレグを硬化する工程と、
前記プリプレグから金属箔を除去する工程と、
前記プリプレグに孔を形成する工程と、
前記プリプレグの前記表面及び前記孔の内壁にイオンビーム表面処理を施し、シード層を形成する工程と、
前記シード層に回路パターンに対応する開口部が形成されたメッキレジスト層を形成する工程と、
前記開口部に前記回路パターンを形成する工程と、
前記メッキレジスト層を除去する工程と、
表面に露出された前記シード層をフラッシュエッチングする工程と、
を含む印刷回路基板の製造方法。 Laying up the prepreg on the core substrate;
Applying the smooth surface of the metal foil having a smooth surface and a rough surface to the surface of the prepreg, and pressurizing the metal foil to cure the prepreg so that the surface of the prepreg becomes smooth;
Removing the metal foil from the prepreg;
Forming a hole in the prepreg;
Applying ion beam surface treatment to the surface of the prepreg and the inner wall of the hole to form a seed layer;
Forming a plating resist layer in which an opening corresponding to a circuit pattern is formed in the seed layer;
Forming the circuit pattern in the opening;
Removing the plating resist layer;
Flash etching the seed layer exposed on the surface;
A method of manufacturing a printed circuit board including: 前記シード層を形成する工程が、
ニッケル結合層を形成する工程及び銅シード層を形成する工程を含む請求項１に記載の印刷回路基板の製造方法。 Forming the seed layer comprises:
The method for manufacturing a printed circuit board according to claim 1 , comprising a step of forming a nickel bonding layer and a step of forming a copper seed layer. 前記シード層を形成する工程が、
真空蒸着法で行われることを特徴とする請求項１に記載の印刷回路基板の製造方法。 Forming the seed layer comprises:
The printed circuit board manufacturing method according to claim 1 , wherein the printed circuit board is manufactured by a vacuum deposition method. 前記フラッシュエッチングする工程の後に、
表面にソルダレジスト層を形成する工程をさらに含む請求項１から３のいずれかに記載の印刷回路基板の製造方法。 After the flash etching step,
Method of manufacturing a printed circuit board according to any one of claims 1 to 3, further comprising a step of forming a solder resist layer on the surface.
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