JP5261337B2 - 液晶表示装置 - Google Patents

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Description

本発明は、液晶表示装置に関し、特にモバイル機器等に使用される液晶表示装置におい
て、バッテリー抜け等の急激な電源切断状態が生じても、確実に画素電極に残存していた
電荷を放電させることができ、焼き付き現象や再駆動時のフリッカが生じ難い液晶表示装
置に関する。
液晶表示装置はＣＲＴ（陰極線管）と比較して軽量、薄型、低消費電力という特徴があ
るため、表示用として多くの電子機器に使用されている。液晶表示装置の液晶層に電界を
印加する方法として、縦電界方式のものと横電界方式のものとがある。縦電界方式の液晶
表示装置は、液晶層を挟んで配置される一対の透明基板上にそれぞれ電極が設けられ、こ
れら一対の電極により、概ね列方向の電界を液晶分子に印加するものである。この縦電界
方式の液晶表示装置としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignm
ent）モード、ＭＶＡ（Multi-domain Vertical Alignment）モード等のものが知られてい
る。
また、横電界方式の液晶表示装置は、液晶層を挟んで配設される一対の基板のうちの一
方の内面側にのみ一対の電極を絶縁して設け、概ね横方向の電界を液晶分子に対して印加
するものである。この横電界方式の液晶表示装置としては、一対の電極が平面視で重なら
ないＩＰＳ（In-Plane Switching）モードのものと、重なるＦＦＳ（Fringe Field Switc
hing）モードのものとが知られている。
これらの液晶表示装置は、いずれも液晶分子の配向を変化させるための電界を形成する
画素電極及び共通電極と、マトリクス状に整列された画素ごとに画素電極の電圧を変化さ
せるための走査線及び信号線が、アレイ基板の表示領域に形成されている。走査線及び信
号線には、それぞれ駆動用ＩＣから所定の信号が印加されて、所定の画像表示がなされる
。
一方、携帯用の液晶表示装置は、駆動電源としてのバッテリーと組み合わされて使用さ
れているが、何等かのきっかけでバッテリーが外れてしまう（以下、「バッテリー抜け」
という。）ことがある。このとき、液晶表示装置が駆動状態であって液晶に電界が印加さ
れていた場合、駆動用ＩＣが瞬時に電源切断状態となるために、画素電極と共通電極間に
電荷が残存した状態となり、液晶に電界が印加された状態となってしまうために、焼き付
き現象が生じてしまう。通常の液晶表示装置では、共通電極の電位は電源切断状態となる
と速やかに接地レベルとなるよう構成されるが、後記のように画素電極の電荷は放電され
難い構成であり、共通電極と画素電極との間に電位差が生じ、液晶に電界が印加された状
態となってしまう。また、このように液晶に電界が印加された状態に維持された後に再度
正常に電源が接続された場合には、フリッカ等の表示不良が生じてしまう。このような現
象は、特にＦＦＳモード等の横電界方式の液晶表示装置の場合には顕著に表れる。
携帯用の液晶表示装置において、バッテリー抜けが生じた際の画素電極の電荷の放電は
、何の対策もしていない場合、画素電極の駆動用の薄膜トランジスター（ＴＦＴ：Thin F
ilm Transistor）のオフリーク特性（ＩＤＳ特性）に依存する。しかしながら、低温ポリ
シリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicon）−ＴＦＴの場合、こ
のリーク電流がほとんどゼロのために、実質的に画素電極の電荷の放電は生じない。
例えば、一般的なＮチャネル型のＬＴＰＳ−ＴＦＴの電気特性の一例を図９に示す。な
お、図９はＶｄ＝＋１０Ｖの場合及びＶｄ＝＋０．１Ｖの場合のゲート電極−ソース電極
間電圧Ｖｇとドレイン電極−ソース電極間に流れる電流値Ｉｄｓを示している。ＬＴＰＳ
−ＴＦＴは、Ｖｇが閾電圧Ｖｔｈ以下の電流が実質的に流れないカットオフ領域、Ｖｇが
閾電圧Ｖｔｈ以上でＶｇの増加とＩｄｓが急激に増加する立ち上がり領域、及び、Ｖｇが
増加してもＩｄｓがほぼ一定となる飽和領域を有している。
図９の記載からして明らかなように、一般的なＮチャネル型のＬＴＰＳ−ＴＦＴは、ゲ
ート電極−ソース電極間電圧が０Ｖの場合、ソース電極の電位が０Ｖとしても、Ｖｄ＝＋
１０Ｖの場合であってもＶｄ＝＋０．１Ｖの場合であっても、何れもＩｄｓは１０−１２
Ａ以下の極めて僅かな漏れ電流しか流れない。そのため、特に画素電極の駆動用のＴＦＴ
としてＬＴＰＳ−ＴＦＴを使用したＦＦＳ（Fringe Field Switching）モードの液晶表示
装置においては、焼き付き現象が生じ易くなるため、バッテリー抜け等の急速な電源切断
時に何かしらの対策を施す必要がある。
これらの問題点の解決策として、バッテリー抜けを検知して表示ＯＦＦシーケンスを駆
動することなどが考えられるが、バッテリーの抜けは瞬時に生じるので、表示ＯＦＦシー
ケンスを十分に作動させることが困難である。そこで、下記特許文献１に開示されている
液晶表示装置では、画素電極の駆動用のＴＦＴのＩＤＳ特性はＶＧＳ電位に依存すること
に着目し、バッテリー抜け時のＶＧＳ電位を上げることで、画素電極の電荷の放電を速や
かに行うようにしている。ここで、下記特許文献１に開示されている液晶表示装置のＶＧ
Ｓ電位の上昇回路を図１０及び図１１を用いて説明する。
なお、図１０は下記特許文献１に開示されている液晶表示装置のゲートオフ電圧制御回
路であり、図１１はその電圧変化を示すグラフである。このゲートオフ電圧制御回路は、
通常状態においてゲートオン電圧に相当するＶＨ（２０Ｖ）と、ＶＣＯＭ（７Ｖ）と、Ｖ
ＥＥ（−１２Ｖ）との３電位により、液晶表示装置の電源の供給が停止して電源電圧の絶
対値が低下し始めた際に、走査線に印加されるＶＬを通常電位からリーク用電位に切り替
えるものである。
通常動作時、電圧供給遮断時間Ｔ１以前では、ＶＬはＶＥＥとＶＬ端子の間に設けられ
たダイオードＴＤ１により、ＶＥＥに対し一定電圧を上回る電位として供給されている。
図１０ではダイオードＴＤ１として９Ｖ品を用いているため、ＶＥＥより９Ｖ高い電圧が
ＶＬに供給される。この状態では、ＶＣＯＭとＶＥＥの間に介在するトランジスター素子
ＴＲ１はオフ状態である。
次に、Ｔ１において電源供給が遮断されると、図１１に示したように、ＶＨはＧＮＤ電
位に向かい低下し始める。このとき、Ｃ１のＰ１側電位も引きずられて低下するため、Ｐ
１の電位がＰ２より閾値分以上に低くなる。これによりＴＲ１は導通状態となり、Ｐ２と
Ｐ３が短絡する。この結果、Ｐ３でのＶＥＥ電圧とＰ２でのＶＣＯＭ電圧は互いにキャン
セルされ急速にＧＮＤ電位へと向かう。これは同時に、Ｐ５（＝Ｐ３電位）の電圧値がマ
イナス電位からＧＮＤ電位に向かって急上昇することを意味する。このため、Ｐ４（＝Ｐ
６）のＶＬ電位は、ＴＤ１の存在により、図１１に示すように急上昇することになる。
最後に、ＶＬ最大電圧時点であるＴ２にてＰ５の電位がＧＮＤに達すると、Ｐ４の電位
も最高値を取る。これ以降は、Ｐ４の電位すなわちＶＬの電位はＧＮＤに向かって徐々に
低下する。このとき、Ｐ５とＰ６との間にコンデンサーＣ２を接続しておく。これはＶＬ
がＴ２で最高値に至った以降、ＧＮＤに落ちるまでの時間を延ばすことができるようにす
るためである。
図１１に示すように、ＶＬの電位は、Ｔ１以降、動作時のＶＬとＶＨの間にまで一旦上
昇し、やがてＧＮＤに至る山なりの特性を示す。したがって、電源供給が遮断された際に
、このＶＬを走査線に供給することにより、画素電極の電荷をリークする構成を実現する
ことができるようになる。
特許第３８８４２２９公報
上記特許文献１に開示されている液晶表示装置のゲートオフ電圧制御回路においては、
電源切断後の電圧降下を基に動作し、通常動作状態とは異なるリーク用電位を形成してい
るが、このリーク用電位は、電源切断時点で液晶表示装置の回路内に残留した、あるいは
回路に蓄積した電荷を元に作り出されている。このため、上記特許文献１に開示されてい
る液晶表示装置のゲートオフ電圧制御回路は、液晶表示装置内で構成を完了することがで
きるので、既存の液晶表示装置と容易に置き換えられるという大きな利点を有している。
しかしながら、上記特許文献１に開示されている液晶表示装置のゲートオフ電圧制御回
路は、ＶＧＳ電位を上げる方法として、トランジスター素子ＴＲ１を使用しているととも
に、ＶＧＳよりも低い電位との間にダイオードを介して通常の非選択電位よりも高い電圧
にする対策が提案されているため、構成が複雑となる。加えて、抵抗Ｒ２を介してコンデ
ンサーＣ２への充放電が行われるため、電源切断時に所定のリーク用電位となるまでの時
間が長くなるという問題点も存在する。
上述のような問題点を解決するため、本発明者等は、選択電位ＶＤＤと非選択電位ＶＢ
Ｂとを短絡させることにより、電池抜け等が生じた場合に短時間にＶＧＳ電位を上げるこ
とができ、その結果として画素電極に充電されていた電荷を短時間に放電できることを既
に見出している。しかしながら、ドライバー回路内にＣＭＯＳ回路からなるゲート電位生
成回路が形成されている場合には、非選択電位ＶＢＢがドライバーＩＣの最低電位となる
ことが多いため、ラッチアップ防止のためにショットキーダイオードを接地電位ＶＳＳと
非選択電位ＶＢＢの間に挿入するのが普通である。
すなわち、ＣＭＯＳ回路は、構造上デバイス内部にバイポーラ型の寄生トランジスター
回路が構成され、それがサイリスタと同じ構成になることから、外来サージ等でトリガさ
れるとこのサイリスタがターンオンし、過大な電流が流れ続けてしまう。このようなラッ
チアップを防止するために、ショットキーダイオードが接地電位ＶＳＳと非選択電位ＶＢ
Ｂの間に挿入されているわけである。この場合、電池抜け等が生じた場合に、単純に選択
電位ＶＤＤと非選択電位ＶＢＢとを短絡させても、ショットキーダイオードの影響で非選
択電位ＶＢＢがダイオードのＶＦ電圧（順方向電圧）以上とはならないことが見出された
。
発明者等は、電池抜け等が生じた際に、上述のような選択電位ＶＤＤと非選択電位ＶＢ
Ｂとを短絡させた場合でも短時間で確実に非選択電位ＶＢＢが接地電位ＶＳＳ以上となる
ようにすべく種々検討を重ねてきた。その結果、発明者等は、非選択電位ＶＢＢの供給側
にＴＦＴを挿入し、電池抜け等が生じた際にはこのＴＦＴがオフ状態となるようにしてゲ
ート電位生成回路からの非選択電位ＶＢＢの供給を遮断することにより達成できることを
見出し、本発明を完成するに至ったのである。
すなわち、本発明は、バッテリー抜け等の急激な電源切断状態が生じても、非選択電位
ＶＢＢを短時間で確実に接地電位ＶＳＳ以上となるようにして画素電極の駆動用のＴＦＴ
が確実にオン状態となるようにし、画素電極に残存していた電荷を完全に放電させて、焼
き付き現象や再駆動時のフリッカが生じ難い液晶表示装置を提供することを目的とする。
上記目的を達成するため、本発明の液晶表示装置は、液晶層を挟持して互いに対向配置される第１基板及び第２基板と、選択電位と非選択電位を出力するゲート電位生成回路とを有し、第１基板には、走査線と、信号線と、走査線及び信号線の交差に対応して形成された薄膜トランジスターと、薄膜トランジスターに電気的に接続された画素電極と、ゲート電位生成回路から供給された選択電位と非選択電位とを切り替えて走査線を経て薄膜トランジスターへ供給するゲート制御回路とが形成され、第１基板及び第２基板のいずれかの基板に共通電極が形成された液晶表示装置において、ゲート電位生成回路とゲート制御回路との間には電源切断信号に基づいて非選択電位を薄膜トランジスターの立ち上がり領域の電位に変化させる電圧制御回路が接続されており、電圧制御回路は、ゲート電位生成回路の非選択電位供給端と接地電位との間に接続されたダイオードと、ゲート電位生成回路の非選択電位供給端とゲート制御回路の非選択電位入力端との間に接続された第１スイッチング素子と、ゲート制御回路の選択電位入力端及び非選択電位入力端に接続された短絡素子とを備え、第１スイッチング素子は、電源切断信号に基づいてゲート電位生成回路の非選択電位供給端とゲート制御回路の非選択電位入力端との間を遮断し、短絡素子は、電源切断信号に基づいてゲート制御回路の選択電位入力端及び非選択電位入力端を実質的に短絡する。
本発明の液晶表示装置においては、電圧制御回路は、ゲート電位生成回路の非選択電位供給端と接地電位との間に接続されたダイオードと、ゲート電位生成回路の非選択電位供給端とゲート制御回路の非選択電位入力端との間に接続された第１スイッチング素子と、ゲート制御回路の選択電位入力端及び非選択電位入力端に接続された短絡素子とを備え、第１スイッチング素子は、電源切断信号に基づいてゲート電位生成回路の非選択電位供給端とゲート制御回路の非選択電位入力端との間を遮断し、短絡素子は、電源切断信号に基づいてゲート制御回路の選択電位入力端及び非選択電位入力端を実質的に短絡するようになされている。このような構成を備えていると、電源切断時には、ゲート電位生成回路の非選択電位供給端とゲート制御回路の非選択電位入力端との間が遮断され、しかも、ゲート制御回路の選択電位の入力端及び非選択電位の入力端が実質的に短絡されることになる。
そのため、電源切断時には、ゲート電位生成回路からの非選択電位がゲート制御回路へ
供給されなくなり、更に、電圧制御回路の非選択電位入力端の電位は実質的に選択電位入
力端に供給されている電位と同電位になる。従って、本発明の液晶表示装置によれば、非
選択電位を確実に薄膜トランジスターの立ち上がり領域の電位に変化させることができる
ので、バッテリー抜け等の急速な電源切断が生じても、画素電極に残留していた電荷は短
時間で放電されるため、画素電極と共通電極との間に電位差が発生せず、焼き付き現象や
再起動後のフリッカが生じ難くなる。
なお、本発明における「実質的に短絡」とは、必ずしも抵抗値が「ゼロ」の状態となる
ように短絡することを意味するものではなく、ある程度の抵抗値を有していても、通常の
動作時には等価的に短絡素子が存在していない場合と同様とみなせ、電源切断が生じた場
合には等価的に短絡素子の抵抗値が「ゼロ」の場合と同様とみなせるものであればよいこ
とを意味する。また、ゲート電位生成回路の非選択電位供給端と接地電位との間に接続さ
れたダイオードは、ゲート電位生成回路のラッチアップ防止のためのものである。また、
本発明における立ち上がり領域とは、薄膜トランジスターのゲート電極−ソース電極間電
圧Ｖｇが閾電圧Ｖｔｈ以上でＶｇの増加とドレイン電極−ソース電極間に流れる電流値Ｉ
ｄｓが急激に増加する領域を示す。更に、本発明における立ち上がり領域の電位とは、立
ち上がり領域の電位だけでなく飽和領域の電位をも含む意味で用いられている。
また、本発明の液晶表示装置においては、電源切断信号は、通常の動作時はＨレベルの信号であり、電源切断時にＬレベルとなる信号であり、第１スイッチング素子はＮチャネル型薄膜トランジスターからなることが好ましい。
電源切断信号が、通常の動作時はＨレベル信号であり、電源切断時にＬレベルとなる信
号であれば、モバイル機器のように電池駆動用の液晶表示装置においても、逆の場合より
も発生させ易い。しかも、本発明の液晶表示装置によれば、第１スイッチング素子がＮチ
ャネル型薄膜トランジスターからなるものであるので、電源切断信号によって極めて短時
間で確実にオフ状態となるため、上記効果が良好に奏されるようになる。
また、本発明の液晶表示装置においては、ゲート電位生成回路の選択電位供給端と接地電位との間及び非選択電位供給端と接地電位との間には、それぞれ安定化容量が接続されていることが好ましい。
バッテリー抜け等の急速な電源切断が生じた際には、ゲート電位生成回路は、通常はチ
ャージポンプ等の電圧昇圧回路及び電圧反転回路からなるものであるため、ハイインピー
ダンスとなるので、ゲート電位生成回路から電流出力が得られなくなる。本発明の液晶表
示装置においては、ゲート電位生成回路からの選択電位供給線及び非選択電位供給線のそ
れぞれと接地電位との間に安定化容量が接続されているため、バッテリー抜け等の急速な
電源切断状態が生じた場合、ゲート電位生成回路の選択電位供給端と接地電位との間に接
続されている安定化容量に充電されていた電荷が、直接ゲート制御回路の選択電位入力端
に供給されると共に、短絡素子を経てゲート制御回路の非選択電位入力端にも供給される
。そのため、本発明の液晶表示装置によれば、バッテリー抜け等の急速な電源切断が生じ
ても、しばらくの間、ゲート制御回路の出力電位を立ち上がり領域の電位に維持すること
ができ、画素電極に残留していた電荷を確実に放電させることができるようになる。
また、本発明の液晶表示装置においては、安定化容量には、それぞれ放電抵抗が並列に接続され、放電抵抗の抵抗値は同一とされていることが好ましい。
安定化容量のみであると、バッテリー抜け等の急速な電源切断状態が生じた際に安定化
容量に充電されていた電荷が放電されずに残存したままとなり、再起動時に選択電位及び
非選択電位が異常値となって表示画質に悪影響を与えることがある。本発明の液晶表示装
置では、それぞれの安定化容量にはそれぞれ同一抵抗値の放電抵抗が並列に接続されてい
るので、バッテリー抜け等の急速な電源切断状態が生じても、それぞれの安定化容量に充
電されていた電荷は放電抵抗によって放電されるため、再起動時に選択電位及び非選択電
位が異常値となることがなくなり、表示画質に悪影響が生じなくなる
また、本発明の液晶表示装置においては、ゲート制御回路の非選択電位入力端と接地電位との間に非選択電位安定化容量が接続されていることが好ましい。
本発明の液晶表示装置においては、電源切断時に第１スイッチング素子がオフ状態とな
って非選択電位がゲート電位生成回路からゲート制御回路に供給されなくなることにより
発生するノイズを非選択電位安定化容量によって吸収することができる。そのため、本発
明の液晶表示装置によれば、電源切断時に画素電極に残留していた電荷をより確実に放電
させることができるようになる。
また、本発明の液晶表示装置においては、ゲート電位生成回路の選択電位供給端に接続された安定化容量及び非選択電位安定化容量の容量値をそれぞれＣｄ及びＣ１とすると、
Ｃｄ≧Ｃ１
とされていることが好ましい。
バッテリー抜け等の急速な電源切断状態となった際に、ゲート電位生成回路の選択電位
供給端に接続された安定化容量Ｃｄに充電された電荷が短絡素子を介してゲート制御回路
の非選択電位入力端に供給されるが、この電荷は非選択電位安定化容量Ｃ１に充電されて
いた電荷の中和及び更なる充電にも使用されるため、ゲート制御回路の非選択電位入力端
の電位は選択電位よりもかなり低下する。本発明の液晶表示装置によれば、ゲート電位生
成回路の選択電位供給端に接続された安定化容量Ｃｄが非選択電位安定化容量Ｃ１よりも
容量値が大きく（Ｃｄ≧Ｃ１）されているので、バッテリー抜け等の急速な電源切断状態
が生じても、ゲート制御回路の非選択電位入力端の電位を十分に薄膜トランジスターの立
ち上がり領域の電位とすることができるため、画素電極に残留していた電荷をより確実に
放電させることができるようになる。なお、より好ましくは、ゲート電位生成回路の選択
電位供給端に接続された安定化容量Ｃｄと非選択電位安定化容量Ｃ１との関係がＣｄ≧２
Ｃ１となるようにすることが望ましい。
また、本発明の液晶表示装置においては、短絡素子は、ゲート制御回路の選択電位入力端及び非選択電位入力端の間に接続された抵抗からなるものとすることができる。
本発明の液晶表示装置においては、短絡素子がゲート制御回路の選択電位入力端及び非
選択電位入力端の間に接続された抵抗からなるものであるため、非常に回路構成が簡単で
あり、安価となる。この短絡素子としての抵抗値は、通常の動作時には等価的に抵抗が存
在していない場合と同様とみなせ、電源切断が生じた場合には等価的に抵抗値が「ゼロ」
の場合と同様とみなせるものであればよい。
また、本発明の液晶表示装置においては、抵抗の抵抗値は５０ｋΩ以上５００ｋΩ以下であることが好ましい。
ゲート制御回路の選択電位入力端及び非選択電位入力端の間に接続された抵抗の抵抗値
が５０ｋΩ未満ではゲート電位生成回路の消費電力が大きくなりすぎるし、また、抵抗値
が５００ｋΩを越えるとゲート制御回路から出力される電圧が立ち上がり領域の電位に切
り替わるまでの時間がかかりすぎ、その間に各回路に印加されていた電圧が消失してしま
うために画素電極に残留していた電荷を十分に放電できなくなるため、好ましくない。
また、本発明の液晶表示装置においては、抵抗は、薄膜トランジスターの半導体層と同一膜で形成されていることが好ましい。
本発明の液晶表示装置によれば、抵抗を薄膜トランジスターの半導体層と同一膜で形成
することができるので、容易に抵抗を第１基板に形成でき、バッテリー抜け等の急速な電
源切断状態が生じた際に画素電極に残留していた電荷を確実に放電させることができる。
また、本発明の液晶表示装置においては、短絡素子は、ゲート制御回路の選択電位入力端及び非選択電位入力端の間に接続された第２スイッチング素子からなり、第２スイッチング素子は電源切断信号に基づいてオン状態となるものとすることができる。
本発明の液晶表示装置によれば、電圧制御回路がゲート制御回路の選択電位入力端及び非選択電位入力端の間に接続された第２スイッチング素子からなり、この第２スイッチング素子は電源切断信号に基づいてオン状態となるものであるため、非常に回路構成が簡単であり、しかも、極めて短時間で確実に選択電位供給線と非選択電位供給線とを短絡状態とすることができる。
また、本発明の液晶表示装置においては、電源切断信号は、通常の動作時はＨレベルの信号であり、電源切断時にＬレベルとなる信号であり、第２スイッチング素子はＰチャネル型薄膜トランジスターからなることが好ましい。
電源切断信号が、通常の動作時はＨレベル信号であり、電源切断時にＬレベルとなる信
号であれば、モバイル機器のように電池駆動用の液晶表示装置においても、逆の場合より
も発生させ易い。しかも、Ｐチャネル型ＴＦＴは、ゲート電位がＬレベルでオン状態とな
り、ゲート電位がＨレベルでオフ状態となる。そのため、電源遮断時にＬレベルとなる信
号がＰチャネル型ＴＦＴのゲート電極に供給されると、Ｐチャネル型ＴＦＴはオン状態と
なるので、ゲート制御回路の選択電位入力端及び非選択電位入力端は短絡状態となる。し
かも、Ｐチャネル型ＴＦＴのオン抵抗は小さく、かつＰチャネル型ＴＦＴの動作速度は速
いので、上記本発明の効果が良好に奏されるようになる。
また、本発明の液晶表示装置においては、ゲート制御回路からの出力電位は、電源切断信号の発生後に一旦立ち上がり領域の電位まで上昇し、その後に接地電位に収束する山型の特性を有することが好ましい。
液晶表示装置においては、電源切断状態となると最終的には各部の電位は接地電位に収
束する。本発明の液晶表示装置によれば、バッテリー抜け等の急速な電源切断状態が生じ
ても、ゲート制御回路からの出力電位が一旦立ち上がり領域の電位まで上昇している間に
画素電極に残留していた電荷を確実に放電させることができるようになる。なお、このよ
うなゲート制御回路からの出力電位が液晶表示装置への電源切断後に一旦立ち上がり領域
の電位まで上昇し、その後に接地電位に収束する山型の特性を有するようにするためには
、ゲート制御回路の選択電位入力端及び非選択電位入力端の間に電圧制御回路を接続する
ことにより達成される。
また、本発明の液晶表示装置においては、立ち上がり領域の電位に達するまでの時間は１ｓ以下とされていることが好ましい。
液晶表示装置においては、電源切断状態となった後に各部の電位が接地電位に収束する
までは数ｓかかる。本発明の液晶表示装置によれば、電源切断状態となった後にゲート制
御回路からの出力電位が立ち上がり領域の電位に達するまでの時間が１ｓ以下となるよう
にされているので、バッテリー抜け等の急速な電源切断状態が生じても、画素電極に残留
していた電荷を確実に放電させることができるようになる。
また、本発明の液晶表示装置においては、電圧制御回路及びゲート制御回路は、第１基板の表示領域の外周部に形成され、半導体層がポリシリコンで形成されたトランジスターを含むことが好ましい。
ゲート電位生成回路及びゲート制御回路が第１基板及び第２基板とは別の箇所に形成さ
れていると、これらのゲート電位生成回路及びゲート制御回路と第１基板又は第２基板と
の間をフレキシブルプリント配線基板で接続する必要があるが、このフレキシブルプリン
ト配線基板における信号遅延によってゲート制御回路からの出力電位が立ち上がり領域の
電位に達するまでの時間を短くすることができなくなる。本発明の液晶表示装置によれば
、ゲート電位生成回路及びゲート制御回路は、第１基板の外周部に形成されるため、ゲー
ト制御回路からの出力電位が立ち上がり領域の電位に達するまでの時間が短くなるように
することができるので、上記効果が有効に奏されるようになる。さらに、半導体層がポリ
シリコンで形成されたトランジスターで含むため、画素電極に接続された薄膜トランジス
ターと同じ工程で形成することができる。
各実施形態に共通する液晶表示装置のレイアウトを示す平面図である。 図１の水平制御回路の一例を示す図である。 図１のゲート制御回路の一例を示す図である。 図１のゲート電位生成回路の概略図である。 図５Ａは外部リセット信号に基づく電源切断信号発生回路の例であり、図５Ｂは電源電圧低下に基づく電源切断信号発生回路の例である。 第１実施形態の電圧制御回路図である。 第１実施形態の電圧制御回路の各部の電圧変化を示すグラフである。 第２実施形態の電圧制御回路図である。 一般的なＬＴＰＳ−ＴＦＴの電気特性の一例を示すグラフである。 従来例の液晶表示装置のゲートオフ電圧制御回路である。 図１０に示すゲートオフ電圧制御回路の電圧変化を示すグラフである。
以下、図面を参照して本発明の各実施形態を説明する。但し、以下に示す実施形態は、
本発明の技術思想を具体化するための液晶表示装置を例示するものであって、本発明をこ
の液晶表示装置に特定することを意図するものではなく、特許請求の範囲に含まれるその
他の実施形態のものも等しく適応し得るものである。
最初に、本発明の各実施形態に共通するＦＦＳモードの液晶表示装置の具体的構成を図
１〜図５を用いて説明する。この液晶表示装置１０は、アレイ基板ＡＲ側のガラス基板１
１上に水平駆動回路１２、ゲート制御回路１３が形成されており、画素部１４には複数の
画素（図１では４画素のみ示す）がマトリクス状に配置されている。
水平駆動回路１２は、図２に示すように、水平転送クロックＣＫＨ及びその反転クロッ
クＸＣＫＨに基づき、水平スタート信号ＳＴＨを順次転送する複数のシフトレジスタＳＲ
Ｈと、各シフトレジスタＳＲＨの出力に基づいてオンする複数の水平スイッチＨＳＷを備
えている。各水平スイッチＨＳＷは薄膜トランジスター（ＴＦＴ）からなり、そのゲート
電極に各シフトレジスタＳＲＨの出力が印加され、そのソース電極に映像信号Ｖsigが印
加され、そのドレイン電極にデータライン（信号線）ＤＬが接続されている。即ち、各水
平スイッチＨＳＷは対応するシフトレジスタＳＲＨの出力に基づいて順番にオンし、映像
信号Ｖsigをサンプリングして、データラインＤＬに出力する。
ゲート制御回路１３は、図３に示すように、垂直転送クロックＣＫＶに基づき、垂直ス
タート信号ＳＴＶを順次転送するシフトレジスタＳＲＶとこのシフトレジスタＳＲＶの出
力に応じて各ゲートライン（走査線）ＧＬにゲート信号Ｖgateを供給するための垂直スイ
ッチ回路ＶＳＷからなる。各画素の画素トランジスターＧＴはＴＦＴからなり、そのソー
ス電極は対応するデータラインＤＬに接続され、そのゲート電極は対応するゲートライン
ＧＬに接続されてゲート信号Ｖgateによってオン・オフが制御され、更にそのドレイン電
極は画素電極１５に接続されている。ゲート信号Ｖgateは、画素トランジスターＧＴをオ
ン状態とする電位（選択電位）ＶＤＤ及び画素トランジスターＧＴをオフ状態とする電圧
（非選択電位）ＶＢＢからなり、垂直スイッチ回路ＶＳＷにより切り替え供給される。シ
フトレジスタＳＲＨ、ＳＲＶおよびスイッチＨＳＷ、ＶＳＷのＴＦＴは、画素トランジス
ターＧＴの形成と同一工程で形成され、その半導体層は、例えばポリシリコンが用いられ
る。
また、液晶表示装置１０は、画素電極１５に対して電極間絶縁膜（図示省略）を挟んで
共通電極１６が平面視で重畳するように形成されている。画素電極１５及び共通電極１６
のうち電極間絶縁膜の表面（液晶側）に形成されている方は、各画素毎に複数のスリット
状開口が形成されている。また、アレイ基板ＡＲのガラス基板１１に対向してカラーフィ
ルター基板ＣＦのガラス基板１７が設けられ、このガラス基板１７上に画素電極１５と対
向して各種の色のカラーフィルター層（図示省略）が形成されている。
更に、アレイ基板ＡＲのガラス基板１１とカラーフィルター基板ＣＦのガラス基板１７
との間には液晶ＬＣが封入されている。このような構成のＦＦＳモードの液晶表示装置１
０では、画素電極１５及び共通電極１６のうちの一方に形成されたスリット状開口を介し
て、画素電極１５及び共通電極１６間に印加されるほぼ横方向の電位によって液晶ＬＣが
駆動される。
なお、共通電極１６には、ライン反転駆動のために、１水平期間毎にＨレベルとＬレベ
ルを繰り返す共通電極信号ＶＣＯＭが液晶表示装置の外部または液晶表示装置のアレイ基
板ＡＲのガラス基板１１上に設けられた駆動用ＩＣから印加される。画素トランジスター
ＧＴがＮチャネル型である場合、ゲート信号がＨレベルとなると、画素トランジスターＧ
Ｔがオン状態となる。これにより、映像信号ＶsigがデータラインＤＬから画素トランジ
スターＧＴを通して画素電極１５に印加され、液晶ＬＣの配向が制御されることで表示が
行われる。なお、画素トランジスターＧＴがＰチャネル型の場合は、ゲート信号がＬレベ
ルとなると画素トランジスターＧＴがオン状態となる以外は画素トランジスターＧＴがＮ
チャネル型の場合と同様に作動するが、以下においては画素トランジスターＧＴがＮチャ
ネル型の場合について説明する。
上述のように、共通電極信号ＶＣＯＭはＨレベルとＬレベルを繰り返すため、液晶ＬＣ
を介した容量カップリングにより、画素電極１５の電位が変動する。そこで、画素トラン
ジスターＧＴをオンさせるために、ゲート信号のＨレベルは昇圧された正の選択電位ＶＤ
Ｄに設定され、画素トランジスターＧＴをオフさせるために、ゲート信号のＬレベルは負
の非選択電位ＶＢＢに設定される。そのようなゲート信号を生成するために、ドライバー
ＩＣには、昇圧された正の電位を生成する正電圧発生回路１８ａと、負の電位を生成する
負電圧発生回路１８ｂとを備えるゲート電位生成回路１８が形成されている。そして、ゲ
ート電位生成回路１８とゲート制御回路１３との間には、液晶表示装置１０への電源切断
後にゲート制御回路１３の出力電位を通常の駆動状態の電位から立ち上がり領域の電位に
切り替える電圧制御回路１９が接続されている。電圧制御回路１９は、ゲート制御回路１
３とともに、アレイ基板ＡＲのガラス基板１１上に形成される。なお、電圧制御回路１９
を構成するトランジスター、抵抗、容量およびダイオードのうち、精度を要する容量およ
びダイオードは、アレイ基板ＡＲのガラス基板１１上に作り込まないで、外付け素子とし
た方が好ましい。
ゲート電位生成回路１８は、図４に示したように、液晶表示装置１０内に形成されてい
る共通の基準電圧ＶＲＥＦを基に、ゲート電位生成用の入力基準電位ＶＶＧを生成するた
めの基準電圧生成回路１８ｃを備えている。正電圧発生回路１８ａは、例えば入力基準電
位ＶＶＧを２倍昇圧して昇圧された正の選択電位ＶＤＤ＝２ＶＶＧを発生する２倍昇圧回
路からなり、負電圧発生回路１８ｂは例えば入力基準電位ＶＶＧを−１倍して非選択電位
ＶＢＢ＝−ＶＶＧを発生する−１倍昇圧回路からなる。
なお、ゲート電位生成回路１８は、図４に示したように、電源切断信号ＤＩＳＣＨＡＲ
ＧＥが供給されることによりの基準電圧生成回路１８ｃの動作がリセットされるようにな
されている。この電源切断信号ＤＩＳＣＨＡＲＧＥは、図５Ａ又は図５Ｂに示すように、
システムリセット回路２４又は電源電圧低下検出回路２５によって発生される。システム
リセット回路２４は、図５Ａに示したように、外部から入力されたシステムリセット信号
ＲＥＳＥＴを電圧変換回路２６ＡによってＬレベル（ＶＢＢ又はＶＳＳ）又はＨレベル（
ＶＶＧ）に変換して電源切断信号ＤＩＳＣＨＡＲＧＥを出力する回路である。
また、電源電圧低下検出回路２５は、図５Ｂに示したように、電源電圧ＶＩＮを常時基
準電圧ＶＲＥＦとコンパレーター２７によって比較し、このコンパレーター２７の出力を
電圧変換回路２６ＢによってＬレベル（ＶＢＢ又はＶＳＳ）又はＨレベル（ＶＶＧ）に変
換して電源切断信号ＤＩＳＣＨＡＲＧＥを出力する回路である。本実施形態の液晶表示装
置１０では、バッテリー抜け等の急速な電源切断状態は電源電圧低下検出回路２５によっ
て検出される。なお、電圧変換回路２６Ａ及び２６Ｂの構成は、周知であるので、その詳
細な説明は省略する。
［第１実施形態］
次に、第１実施形態の液晶表示装置１０Ａで使用する電圧制御回路１９Ａの具体的な回路構成例について、図６を用いて説明する。ゲート電位生成回路１８の選択電位供給端１８ｄからは選択電位供給線２８を経て選択電位ＶＤＤが、非選択電位供給端１８ｅからは非選択電位供給線２９を経て非選択電位ＶＢＢが、それぞれゲート制御回路１３に供給されている。そして、電圧制御回路１９Ａはゲート電位生成回路１８とゲート制御回路１３との間に配置されている。電圧制御回路１９Ａにおいては、ゲート電位生成回路１８の選択電位供給端１８ｄと接地電位（ＶＳＳ）との間に、選択電位ＶＤＤの平滑化を兼ねる選択電位安定化容量Ｃｄと選択電位放電抵抗Ｒｄが並列に接続されている。また、ゲート電位生成回路１８の非選択電位供給端１８ｅと接地電位（ＶＳＳ）との間に、非選択電位ＶＢＢの平滑化を兼ねる非選択電位供給側安定化容量Ｃｂと非選択電位放電抵抗Ｒｂが並列に接続されている。
更に、ゲート制御回路１３の選択電位入力端１３ａと非選択電位入力端１３ｂとの間に
は、短絡素子としてのショート抵抗Ｒｓが接続されている。このショート抵抗Ｒｓの抵抗
値は、ゲート電位生成回路１８の選択電位ＶＤＤの供給電流値と非選択電位ＶＢＢの供給
電流値に応じて、通常の動作時にはゲート制御回路の選択電位入力端１３ａの電位がＶＤ
Ｄを維持できると共に非選択電位入力端１３ｂの電位がＶＢＢを維持でき、電源切断時に
はゲート制御回路１３の選択電位入力端１３ａの電位がＶＳＳよりも高く、画素電極１５
に接続されている薄膜トランジスターＴＦＴを導通状態に維持できる電圧となるようにで
きる範囲から適宜選択すればよい。なお、ショート抵抗Ｒｓは、外付け抵抗としてもよい
が、画素トランジスターＧＴの半導体層に用いられるポリシリコンで形成し、アレイ基板
ＡＲ側のガラス基板１１上に作り込んでもよい。
そして、第１実施形態の液晶表示装置１０Ａで使用する電圧制御回路１９Ａでは、ゲー
ト電位生成回路１８の非選択電位供給端１８ｅとゲート制御回路１３の非選択電位入力端
１３ｂとの間に、Ｎチャネル型薄膜トランジスターＮＴＦＴ（本発明の第１スイッチング
素子に対応）が接続されており、このＮチャネル型薄膜トランジスターＮＴＦＴのゲート
電極には電源切断信号ＤＩＳＣＨＡＲＧＥが入力されている。この電源切断信号ＤＩＳＣ
ＨＡＲＧＥは、通常の動作時にはＨレベル（ＶＶＧ）となるからＮチャネル型薄膜トラン
ジスターＮＴＦＴは導通状態となり、電源切断時にはＬレベル（ＶＢＢ／ＶＳＳ）となる
からＮチャネル型薄膜トランジスターＮＴＦＴはオフ状態となる。また、ここでは、ゲー
ト制御回路１３の非選択電位入力端１３ｂと接地電位との間には非選択電位安定化容量Ｃ
１が接続されている。
通常の動作時には、選択電位安定化容量Ｃｄ及び非選択電位供給側安定化容量Ｃｂは平
滑用コンデンサーとして作動し、また、選択電位放電抵抗Ｒｄ、非選択電位放電抵抗Ｒｂ
及びショート抵抗Ｒｓの存在は選択電位供給線２８及び非選択電位供給線２９の電位に何
等の影響も与えない。バッテリー抜け等によって電源供給が停止されると、電源切断信号
ＤＩＳＣＨＡＲＧＥもＬレベル（ＶＢＢ／ＶＳＳ）となってリセット状態となる。ゲート
電位生成回路１８は、電源切断信号ＤＩＳＣＨＡＲＧＥとしてＬレベル（ＶＳＳ＝０Ｖ）
が入力されると、ハイインピーダンス状態となるため、選択電位供給線２８及び非選択電
位供給線２９への電荷供給が停止される。それと同時に、Ｎチャネル型薄膜トランジスタ
ーＮＴＦＴはオフ状態となるので、ゲート電位生成回路１８の非選択電位供給端１８ｅと
ゲート制御回路１３の非選択電位入力端１３ｂとの間の電気的接続が遮断される。このと
き、発生するノイズは非選択電位安定化容量Ｃ１によって吸収することができる。
第１実施形態の電圧制御回路１９Ａによれば、ゲート電位生成回路１８がハイインピー
ダンス状態となると、ショート抵抗Ｒｓが有効となり、Ｎチャネル型薄膜トランジスター
ＮＴＦＴがオフ状態となっているので、選択電位安定化容量Ｃｄ及び非選択電位安定化容
量Ｃ１の容量比に応じた電位になるように電荷の再配分が行われる。例えば、ＶＤＤ＝１
０．０Ｖ、ＶＢＢ＝−５．０Ｖ、Ｃｄ＝１．０μＦ、Ｃｂ＝１．０μＦ、Ｃ１＝０．４７
μＦの場合、ＶＢＢ基準で、
（ＶＤＤ−ＶＢＢ）×（Ｃｄ／（Ｃｄ＋Ｃ１））＝１０．０Ｖ
となるから、ゲート制御回路１３の非選択電位入力端１３ｂの電位は、ＶＢＢ＋１０．０
Ｖ＝５．０Ｖになるように出力に変動が生じる。ここで、Ｒｄ＝Ｒｓ＝１ＭΩ、Ｒｓ＝１
００ｋΩとした場合の、電源切断状態となったときからの選択電位供給線２８及びゲート
制御回路１３の非選択電位入力端１３ｂの電位の変化を図７に示す。
電源切断状態となると、図７に示すように、選択電位放電抵抗Ｒｄによるリーク電流の
ため、選択電位供給線２８の電圧は徐々にＶＳＳ（＝０Ｖ）にまで低下するが、ゲート制
御回路１３の非選択電位入力端１３ｂの電位は約１５０ｍｓ後に最大電位約＋１．５Ｖ近
くまで上昇し、その後、徐々にＶＳＳ（＝０Ｖ）にまで低下している。なお、ゲート制御
回路１３の非選択電位入力端１３ｂの電位が上述の計算値＋５．０Ｖにまで達しないのは
選択電位放電抵抗Ｒｄ及びショート抵抗Ｒｓの存在のためである。さらに、第１実施形態
の液晶表示装置１０Ａでは、選択電位ＶＤＤと非選択電位ＶＢＢは、アレイ基板ＡＲのガ
ラス基板１１内の最大電圧と最小電圧であるので、選択電位供給線２８および非選択電位
供給線２９と、外部から入力される信号の信号線との間に静電保護ダイオードが薄膜トラ
ンジスターにより形成されている。この静電保護ダイオードの方向バイアスのオン電位（
薄膜トランジスターの閾値電圧）が、１．５Ｖであるため、電源遮断後のゲート制御回路
１３の非選択電位入力端１３ｂの最大電位は、約１．５Ｖ程度になる。このように、非選
択電位供給線２９の電位は、液晶表示装置１０Ａへの電源切断後に一旦立ち上がり領域の
電位まで上昇し、その後に接地電位に収束する山型の特性を有する
通常の動作時には、ゲート制御回路１３の各出力端子Ｇ１〜Ｇｎ（図６参照）への出力
電圧は、非選択状態の時には画素トランジスターＧＴをオフさせるための非選択電位ＶＢ
Ｂが出力され、選択時には画素トランジスターＧＴをオンさせるための選択電位ＶＤＤが
印加される。電源切断状態となると、選択状態であった画素トランジスターＧＴに印加さ
れていた電位は、選択電位ＶＤＤから徐々にＶＳＳ（＝０Ｖ）まで低下するが、ＶＳＳま
でに低下するまでの間に、画素電極１５と共通電極１６（図１参照）との間に充電されて
いた電荷は完全に放電される。また、非選択状態であった画素トランジスターＧＴに印加
されていた電位は、非選択電位ＶＢＢから、約１５０ｍｓ後に最大電位約＋１．５Ｖ近く
まで上昇し、その後、徐々にＶＳＳ（＝０Ｖ）にまで低下する。この＋１．５Ｖという電
位は、図９の記載から明らかなように、ＬＴＰＳ−ＴＦＴの場合であっても十分に立ち上
がり領域内の電位であるから、画素電極１５に充電されていた電荷は実質的に全て放電さ
せることができる。なお、画素電極１５の電荷は、電源遮断とともに０Ｖとなるデータラ
インＤＬを介して放電される。また、画素電極１５と共通電極１６との間の電位差の発生
を抑制するために、データラインＤＬと共通電極１６を電源遮断とともに接続し、画素電
極１５に充電されていた電荷を放電させてもよい。
このように、第１実施形態の液晶表示装置１０Ａによれば、バッテリー抜け等の急激な
電源切断状態が生じても、しばらくの間はゲート制御回路１３に接続されている画素電極
１５の駆動用の薄膜トランジスターＧＴは導通状態に維持されているから、画素電極１５
と共通電極間１６に残留していた電荷は短時間で放電されるため、焼き付き現象や再起動
後のフリッカが生じ難くなる。しかも、Ｎチャネル型薄膜トランジスターＮＴＦＴは、電
源切断信号ＤＩＳＣＨＡＲＧＥによって極めて短時間で確実にオフ状態となるので、画素
電極１５と共通電極１６間に残留していた電荷を短時間で確実に放電させることができる
ようになる。
上述のように、電源切断状態となると、ゲート電位生成回路１８から選択電位供給線２８及び非選択電位供給線２９への電荷供給が停止されるので、選択電位安定化容量Ｃｄ及びゲート制御回路１３の非選択電位入力端１３ｂの非選択電位安定化容量Ｃ１にそれぞれ充電されていた電荷は、電圧制御回路１９のショート抵抗Ｒｓによって、それぞれの安定化容量Ｃｄ及び非選択電位安定化容量Ｃ１の容量比に応じた電位になるように電荷の再配分が行われる。第１実施形態の液晶表示装置１０Ａでは、この電荷の再配分による電圧値が、画素トランジスターＧＴの立ち上がり領域内に入るようにする必要がある。画素トランジスターＧＴの特性のバラツキを考慮しても確実に画素電極に充電されていた電荷を放電させるためには、ゲート制御回路１３の非選択電位入力端１３ｂの電位が少なくとも１．０Ｖ以上となるようにする必要がある。そのため、ゲート電位生成回路１８の選択電位安定化容量Ｃｄの容量値はゲート制御回路１３の非選択電位入力端１３ｂの非選択電位安定化容量Ｃ１以上、すなわち、
Ｃｄ／Ｃ１≧１
となるようにすることが好ましい。
なお、最適な選択電位安定化容量Ｃｄ、非選択電位供給側安定化容量Ｃｂ及び非選択電
位安定化容量Ｃ１は、ショート抵抗Ｒｓの値によっても変化するが、実用上、０．４７μ
Ｆ以上４μＦ以下が好ましい。選択電位放電抵抗Ｒｄ及び非選択電位放電抵抗Ｒｂは、通
常の動作時にはゲート電位生成回路１８の消費電力の増大の原因となり、それぞれ選択電
位安定化容量Ｃｄ及び非選択電位供給側安定化容量Ｃｂを組み合わせた場合の時定数を考
慮すると、５００ｋΩ以上２ＭΩ以下が好ましい。更に、電圧制御回路１９の設計上の容
易性を考慮すると、Ｒｄ＝Ｒｂ及びＣｄ＝Ｃｂとすることが好ましい。また、なお、ゲー
ト制御回路１３の非選択電位入力端１３ｂに接続されている非選択電位安定化容量Ｃ１は
省略しても所期の作用効果を奏するが、電源遮断状態となったときのＮチャネル型薄膜ト
ランジスターＮＴＦＴの作動に起因するノイズによる悪影響を抑制することができるので
、この非選択電位安定化容量Ｃ１を用いることが好ましい。
また、画素電極１５に充電されていた電荷を完全に放電させるためには、選択電位供給線２８及び非選択電位供給線２９との間の電位差がゲート制御回路１３を動作させることができる範囲よりも高い電位となっている間に、非選択電位供給線２９の電位が画素トランジスターＧＴの立ち上がり領域内の電位となるようにする必要がある。そのためには、選択電位安定化容量Ｃｄ及びゲート制御回路１３の非選択電位入力端１３ｂに接続されている非選択電位安定化容量Ｃ１に充電されていた電荷に基づく選択電位ＶＤＤ及び非選択電位ＶＢＢの再配分による電位は、約１ｓ以内に画素トランジスターＧＴの立ち上がり領域内の電位となるようにした方がよい。
選択電位ＶＤＤ及び非選択電位ＶＢＢの再配分速度は、ショート抵抗Ｒｓの値を小さく
することにより向上させることができる。しかしながら、ショート抵抗Ｒｓの低下は、通
常の動作時にはゲート電位生成回路１８の消費電力の増大として現れるため、ショート抵
抗Ｒｓを小さくするには限度がある。そのため、ショート抵抗Ｒｓの抵抗値は５０ｋΩ以
上５００ｋΩ以下であることが好ましい。ショート抵抗が５０ｋΩ未満ではゲート電位生
成回路１８の消費電力が大きくなりすぎる。また、ショート抵抗が５００ｋΩを越えると
、ゲート制御回路１３から出力される電圧が立ち上がり領域の電位に切り替わるまでに時
間がかかりすぎ、その間に各回路に印加されていた電圧が消失してしまうために画素電極
１５と共通電極間１６との間に残留していた電荷を十分に放電できなくなってしまう。
［第２実施形態］
次に、第２実施形態の液晶表示装置１０Ｂで使用する電圧制御回路１９Ｂの具体的な回
路構成例について、図８を用いて説明する。ただし、第２実施形態の液晶表示装置１０Ｂ
で使用する電圧制御回路１９Ｂにおいては、第１実施形態の液晶表示装置１０Ａで使用さ
れている電圧制御回路１９Ａと同一の構成要件については同一の参照符号を付与してその
詳細な説明は省略する。
第２実施形態の電圧制御回路１９Ｂが、第１実施形態の電圧制御回路１９Ａと構成が相
違する点は、選択電位供給線２８とゲート制御回路１３の非選択電位入力端１３ｂとの間
に接続されている短絡素子が、第１実施形態の電圧制御回路１９Ａではショート抵抗Ｒｓ
であるのに対し、第２実施形態の電圧制御回路１９ＢではＰチャネル型薄膜トランジスタ
ーＰＴＦＴ（本発明の第２スイッチング素子に対応）である点である。より詳細には、Ｐ
チャネル型薄膜トランジスターＰＴＦＴのドレイン電極及びソース電極がそれぞれ選択電
位供給線２８とゲート制御回路１３の非選択電位入力端１３ｂとに接続され、ゲート電極
には電源切断信号ＤＩＳＣＨＡＲＧＥが供給されるようになっている。
この短絡素子としてのＰチャネル型薄膜トランジスターＰＴＦＴは、ゲート電極に印加
される電圧がＬレベルになるとオン状態となり、ゲート電極に印加される電圧がＨレベル
になるとオフ状態となる。しかも、第２実施形態の液晶表示装置１０Ｂで採用されている
電源切断信号は、第１実施形態のものと同様に、通常の動作時はＨレベル信号であり、電
源切断時にＬレベルとなる信号であるので、電源切断時にはＰチャネル型薄膜トランジス
ターＰＴＦＴはオン状態となり、選択電位供給線２８とゲート制御回路１３の非選択電位
入力端１３ｂとの間を短絡状態とすることができる。しかも、Ｐチャネル型薄膜トランジ
スターＰＴＦＴのオン抵抗は小さく、かつＰチャネル型薄膜トランジスターＰＴＦＴの動
作速度は速いので、短時間に確実にゲート制御回路１３の非選択電位入力端１３ｂの電位
を画素電極駆動用の薄膜トランジスターＧＴの立ち上がり領域の電位とすることができる
ので、画素電極１５と共通電極１６間に残留していた電荷を短時間で確実に放電させるこ
とができ、簡単かつ安価に作製できる構成でありながら焼き付き現象や再駆動時のフリッ
カが生じ難い液晶表示装置を提供することができる。
なお、上記第１及び第２実施形態の液晶表示装置１０Ａ及び１０Ｂでは、Ｎチャネル型
のＬＴＰＳ−ＴＦＴの場合を例にとり説明したが、半導体層としてＰチャネル型のものを
用いた場合についても、電圧や電位の極性を考慮すればそのまま採用することができる。
更に、上記実施形態の液晶表示装置では、半導体層として、ポリシリコンを用いた例につ
いて説明したが、アモルファスシリコンを用いた場合についても同様に適用できる。
１０、１０Ａ、１０Ｂ…液晶表示装置 １１…ガラス基板 １２…水平駆動回路 １３
…ゲート制御回路 １３ａ…ゲート制御回路の選択電位入力端 １３ｂ…ゲート制御回路
の非選択電位入力端 １４…画素部 １５…画素電極 １６…共通電極 １７…ガラス基
板 １８…ゲート電位生成回路 １８ａ…正電圧発生回路 １８ｂ…負電圧発生回路 １
８ｃ…基準電圧生成回路 １８ｄ…選択電位供給端 １８ｅ…非選択電位供給端 １９、
１９Ａ、１９Ｂ…電圧制御回路 ２０…端子部 ２４…システムリセット回路 ２５…電
源電圧低下検出回路 ２６Ａ、２６Ｂ…電圧変換回路 ２７…コンパレーター ２８…選
択電位供給線 ２９…非選択電位供給線 ＡＲ…アレイ基板 Ｃｂ…非選択電位供給側安
定化容量 Ｃｄ…選択電位安定化容量 Ｃ１…非選択電位安定化容量 ＣＦ…カラーフィ
ルター基板 ＣＫＨ…水平転送クロック ＣＫＶ…垂直転送クロック ＣＬＫ…入力クロ
ック ＤＩＳＣＨＡＲＧＥ…電源切断信号 ＤＬ…データライン Ｇ１〜Ｇｎ…出力端子
ＧＬ…ゲートライン ＧＴ…画素トランジスター ＨＳＷ…水平スイッチ Ｉｄｓ…電
流値 Ｒｂ…非選択電位放電抵抗 Ｒｄ…選択電位放電抵抗 ＲＥＳＥＴ…システムリセ
ット信号 Ｒｓ…ショート抵抗 ＳＲＨ…シフトレジスタ ＳＲＶ…シフトレジスタ Ｓ
ＴＢ…垂直スタート信号 ＳＴＨ…水平スタート信号 ＶＢＢ…非選択電位 ＶＣＯＭ…
共通電極信号 ＶＤＤ…選択電位 Ｖｇ…ソース電極間電圧 Ｖgate…ゲート信号 ＶＩ
Ｎ…電源電圧 ＶＲＥＦ…基準電圧 Ｖsig…映像信号 ＶＳＷ…垂直スイッチ回路 Ｖ
ｔｈ…閾電圧 ＶＶＧ…入力基準電位 ＮＴＦＴ…Ｎチャネル型薄膜トランジスター Ｐ
ＴＦＴ…Ｐチャネル型薄膜トランジスター

Claims (14)

  1. 液晶層を挟持して互いに対向配置される第１基板及び第２基板と、選択電位と非選択電位を出力するゲート電位生成回路とを有し、
    前記第１基板には、走査線と、信号線と、前記走査線及び前記信号線の交差に対応して形成された薄膜トランジスターと、前記薄膜トランジスターに電気的に接続された画素電極と、前記ゲート電位生成回路から供給された前記選択電位と前記非選択電位とを切り替えて前記走査線を経て前記薄膜トランジスターへ供給するゲート制御回路とが形成され、
    前記第１基板及び前記第２基板のいずれかの基板に共通電極が形成された液晶表示装置において、
    前記ゲート電位生成回路と前記ゲート制御回路との間には電源切断信号に基づいて前記非選択電位を前記薄膜トランジスターの立ち上がり領域の電位に変化させる電圧制御回路が接続されており、
    前記電圧制御回路は、前記ゲート電位生成回路の非選択電位供給端と接地電位との間に接続されたダイオードと、前記ゲート電位生成回路の前記非選択電位供給端と前記ゲート制御回路の非選択電位入力端との間に接続された第１スイッチング素子と、前記ゲート制御回路の選択電位入力端及び前記非選択電位入力端に接続された短絡素子とを備え、
    前記第１スイッチング素子は、前記電源切断信号に基づいて前記ゲート電位生成回路の前記非選択電位供給端と前記ゲート制御回路の前記非選択電位入力端との間を遮断し、
    前記短絡素子は、前記電源切断信号に基づいて前記ゲート制御回路の前記選択電位入力端及び前記非選択電位入力端を実質的に短絡する、液晶表示装置。
  2. 前記電源切断信号は、通常の動作時はＨレベルの信号であり、電源切断時にＬレベルとなる信号であり、前記第１スイッチング素子はＮチャネル型薄膜トランジスターからなる、請求項１に記載の液晶表示装置。
  3. 前記ゲート電位生成回路の選択電位供給端と接地電位との間及び前記非選択電位供給端と接地電位との間には、それぞれ安定化容量が接続されている、請求項１に記載の液晶表示装置。
  4. 前記安定化容量には、それぞれ放電抵抗が並列に接続され、前記放電抵抗の抵抗値は同一とされている、請求項３に記載の液晶表示装置。
  5. 前記ゲート制御回路の前記非選択電位入力端と接地電位との間に非選択電位安定化容量が接続されている、請求項３に記載の液晶表示装置。
  6. 前記ゲート電位生成回路の前記選択電位供給端に接続された前記安定化容量及び前記非選択電位安定化容量の容量値をそれぞれＣｄ及びＣ１とすると、
    Ｃｄ≧Ｃ１
    とされている、請求項５に記載の液晶表示装置。
  7. 前記短絡素子は、前記ゲート制御回路の前記選択電位入力端及び前記非選択電位入力端の間に接続された抵抗からなる、請求項１に記載の液晶表示装置。
  8. 前記抵抗の値は５０ｋΩ以上５００ｋΩ以下である、請求項７に記載の液晶表示装置。
  9. 前記抵抗は、前記薄膜トランジスターの半導体層と同一膜で形成されている、請求項７に記載の液晶表示装置。
  10. 前記短絡素子は、前記ゲート制御回路の前記選択電位入力端及び前記非選択電位入力端の間に接続された第２スイッチング素子からなり、前記第２スイッチング素子は前記電源切断信号に基づいてオン状態となるものである、請求項１に記載の液晶表示装置。
  11. 前記電源切断信号は、通常の動作時はＨレベルの信号であり、電源切断時にＬレベルとなる信号であり、前記第２スイッチング素子はＰチャネル型薄膜トランジスターからなる、請求項１０に記載の液晶表示装置。
  12. 前記ゲート制御回路からの出力電位は、前記電源切断信号の発生後に一旦前記立ち上がり領域の電位まで上昇し、その後に接地電位に収束する山型の特性を有する、請求項１に記載の液晶表示装置。
  13. 前記立ち上がり領域の電位に達するまでの時間は１ｓ以下とされている、請求項１に記載の液晶表示装置。
  14. 前記電圧制御回路及び前記ゲート制御回路は、前記第１基板の表示領域の外周部に形成され、半導体層がポリシリコンで形成されたトランジスターを含む、請求項１〜１３のいずれかに記載の液晶表示装置。

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