JPH10333642A - 液晶表示装置 - Google Patents
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- JPH10333642A JPH10333642A JP9136801A JP13680197A JPH10333642A JP H10333642 A JPH10333642 A JP H10333642A JP 9136801 A JP9136801 A JP 9136801A JP 13680197 A JP13680197 A JP 13680197A JP H10333642 A JPH10333642 A JP H10333642A
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- 206010047571 Visual impairment Diseases 0.000 claims abstract description 26
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- 238000010168 coupling process Methods 0.000 claims abstract description 8
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- 238000000034 method Methods 0.000 claims description 3
- 238000010276 construction Methods 0.000 abstract 1
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- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- G—PHYSICS
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Abstract
(57)【要約】 （修正有）
【課題】システム電源遮断時に生じる残像を特別な電源
を確保せず安価な回路構成で消去する。 【解決手段】アクティブ・スイッチ素子中のトランジス
タ３１ａのゲートに接続したゲート線３２と、ゲート低
電圧Ｖglを供給したノードＡと、これと電荷蓄積手段３
６との間に接続したＰチャネル・トランジスタ３７と、
そのゲートに接続したノードＣと、液晶表示装置に電源
電圧Ｖddを供給している間、ノードＣにＰチャネル・ト
ランジスタを高抵抗状態に維持する電圧を供給する電圧
供給手段３８と、その供給がなくなった場合、電源電圧
Ｖddの変化に応じて、容量結合を用いて、ノードＣの電
圧をＰチャネル・トランジスタが低抵抗状態となる電圧
にする電圧降下手段３９と、そのとき電荷蓄積手段の電
荷をノードＡを介してゲート線に供給し、トランジスタ
３１ａを低抵抗状態にする制御手段３３とを有する。
を確保せず安価な回路構成で消去する。 【解決手段】アクティブ・スイッチ素子中のトランジス
タ３１ａのゲートに接続したゲート線３２と、ゲート低
電圧Ｖglを供給したノードＡと、これと電荷蓄積手段３
６との間に接続したＰチャネル・トランジスタ３７と、
そのゲートに接続したノードＣと、液晶表示装置に電源
電圧Ｖddを供給している間、ノードＣにＰチャネル・ト
ランジスタを高抵抗状態に維持する電圧を供給する電圧
供給手段３８と、その供給がなくなった場合、電源電圧
Ｖddの変化に応じて、容量結合を用いて、ノードＣの電
圧をＰチャネル・トランジスタが低抵抗状態となる電圧
にする電圧降下手段３９と、そのとき電荷蓄積手段の電
荷をノードＡを介してゲート線に供給し、トランジスタ
３１ａを低抵抗状態にする制御手段３３とを有する。
Description
【０００１】
【発明の属する利用分野】本発明は、液晶表示パネル中
の液晶表示素子が有する負荷容量により、電源のオフ後
に一定時間表示され続ける残像を除去する液晶表示装置
に関する。
の液晶表示素子が有する負荷容量により、電源のオフ後
に一定時間表示され続ける残像を除去する液晶表示装置
に関する。
【０００２】
【従来の技術】アクティブ・スイッチ素子を有するＴＦ
Ｔ型ＬＣＤは、多数のアクティブ・スイッチ素子が行列
状に配列された構造を有している。図１は、このような
ＴＦＴの等価回路を示す図である。ＴＦＴの一端はデー
タ線に接続され、その他端は画素電圧端子Vpに接続され
ている。そして、そのゲートは、ゲート線Nに接続され
ており、ゲート線Nに与えられる信号に応じて、選択的
にＴＦＴをオン／オフにする。さらに、画素電圧端子Vp
は、液晶容量CLCを介して電圧端子VCOMに接続されると
共に、補助容量CSを介してゲート線N-1に接続されてい
る。
Ｔ型ＬＣＤは、多数のアクティブ・スイッチ素子が行列
状に配列された構造を有している。図１は、このような
ＴＦＴの等価回路を示す図である。ＴＦＴの一端はデー
タ線に接続され、その他端は画素電圧端子Vpに接続され
ている。そして、そのゲートは、ゲート線Nに接続され
ており、ゲート線Nに与えられる信号に応じて、選択的
にＴＦＴをオン／オフにする。さらに、画素電圧端子Vp
は、液晶容量CLCを介して電圧端子VCOMに接続されると
共に、補助容量CSを介してゲート線N-1に接続されてい
る。
【０００３】一般に、このようなパネルを駆動する駆動
回路からの出力は、電源遮断と同時に中断される。その
ため、電源を遮断して画面上の表示を消去しようとして
も、画面上に黒いしみのような残像が、一定時間の間、
見えることがある。このような残像が生じる原因は、液
晶容量CLC及び補助容量CSからなる負荷容量に保持され
た電荷によるものである。すなわち、電源遮断後からそ
の電荷が自然に放電されるまでの間、反射光によって書
き込みとして画面上に見えてしまうことが原因である。
この反射光によって見える残像の程度は、ＴＦＴ型ＬＣ
Ｄの開口率を向上するにしたがって大きくなってきてい
るため、表示画面の品質の観点から問題となる。
回路からの出力は、電源遮断と同時に中断される。その
ため、電源を遮断して画面上の表示を消去しようとして
も、画面上に黒いしみのような残像が、一定時間の間、
見えることがある。このような残像が生じる原因は、液
晶容量CLC及び補助容量CSからなる負荷容量に保持され
た電荷によるものである。すなわち、電源遮断後からそ
の電荷が自然に放電されるまでの間、反射光によって書
き込みとして画面上に見えてしまうことが原因である。
この反射光によって見える残像の程度は、ＴＦＴ型ＬＣ
Ｄの開口率を向上するにしたがって大きくなってきてい
るため、表示画面の品質の観点から問題となる。
【０００４】この残像表示の問題を解決するためには、
電源オフの時点において、ゲート線駆動回路によりゲー
ト低電圧（例えば-10Ｖ）が供給されていた全てのゲー
ト線（非選択な全ゲート線）に対して、電源オフ後も所
定の期間内、+2Ｖ程度の電圧を供給しておけばよい。こ
の程度に電圧を非選択なゲート線に与えることにより、
対応したアクティブ・スイッチ素子中のＦＥＴが低抵抗
状態（オン状態）となるため、画素容量中の電荷を、瞬
時に強制的にゲート線に放電することができる。従っ
て、瞬時に残像をクリアすることが可能となる。
電源オフの時点において、ゲート線駆動回路によりゲー
ト低電圧（例えば-10Ｖ）が供給されていた全てのゲー
ト線（非選択な全ゲート線）に対して、電源オフ後も所
定の期間内、+2Ｖ程度の電圧を供給しておけばよい。こ
の程度に電圧を非選択なゲート線に与えることにより、
対応したアクティブ・スイッチ素子中のＦＥＴが低抵抗
状態（オン状態）となるため、画素容量中の電荷を、瞬
時に強制的にゲート線に放電することができる。従っ
て、瞬時に残像をクリアすることが可能となる。
【０００５】この問題に関係した従来技術として、日本
国公開特許公報（特開平１−１７０９８６号）がある。
これは、液晶表示装置の電源オフを自動的に検出して、
それに基づき画素容量の蓄積電荷が短時間で放電できる
ように、液晶表示素子のＴＦＴが所定時間オンに保持す
るものである。図２のブロック図に示すように、液晶表
示装置本体から端子１に供給される電源電圧Ｖ1によ
り、ダイオード２ａを介して大容量のコンデンサ２ｂを
充電する。電源電圧Ｖ1はゲートバス駆動回路３にも供
給される。この電源電圧保持回路２は、液晶表示パネル
に供給される動作電源の電力を、液晶表示装置の電源オ
フ後も所定時間保持するためのものである。電圧降下検
出回路４は、電源電圧Ｖ1の電圧降下を検出するための
ものであり、その検出信号に応じてゲートバス駆動回路
３の出力を同時に、所定時間の間、アクティブ・レベル
に保持する。すなわち、この方式では、システム電源Ｖ
1のオフに際して、ＬＣＤパネル内の電源はすぐにオフ
せず、まず、システムからの電圧降下を検出して、ゲー
ト電圧上昇のための電圧供給回路を動作させる。その
後、画面の残像が除去されてから、本来のＬＣＤパネル
の電源をオフにすべく、電源回路に指示を送って最終的
に電源をオフにする。
国公開特許公報（特開平１−１７０９８６号）がある。
これは、液晶表示装置の電源オフを自動的に検出して、
それに基づき画素容量の蓄積電荷が短時間で放電できる
ように、液晶表示素子のＴＦＴが所定時間オンに保持す
るものである。図２のブロック図に示すように、液晶表
示装置本体から端子１に供給される電源電圧Ｖ1によ
り、ダイオード２ａを介して大容量のコンデンサ２ｂを
充電する。電源電圧Ｖ1はゲートバス駆動回路３にも供
給される。この電源電圧保持回路２は、液晶表示パネル
に供給される動作電源の電力を、液晶表示装置の電源オ
フ後も所定時間保持するためのものである。電圧降下検
出回路４は、電源電圧Ｖ1の電圧降下を検出するための
ものであり、その検出信号に応じてゲートバス駆動回路
３の出力を同時に、所定時間の間、アクティブ・レベル
に保持する。すなわち、この方式では、システム電源Ｖ
1のオフに際して、ＬＣＤパネル内の電源はすぐにオフ
せず、まず、システムからの電圧降下を検出して、ゲー
ト電圧上昇のための電圧供給回路を動作させる。その
後、画面の残像が除去されてから、本来のＬＣＤパネル
の電源をオフにすべく、電源回路に指示を送って最終的
に電源をオフにする。
【０００６】しかしながら、この従来技術には次のよう
な問題がある。まず、電源電圧Ｖ1をダイオード２ａを
介してゲート・バス駆動回路３に供給しているため、ダ
イオード２ａにおける電圧降下が生じる。この電圧降下
による弊害を解決するために、上記公報中には、入力電
圧Ｖ1自身を大きくするか、或いは電源保持回路２の入
力側にＤＣ−ＤＣコンバータを設けて昇圧してもよいと
いう記述がある。しかしながら、このような回路を設け
ることにより、回路設計が複雑になる可能性は否定でき
ない。
な問題がある。まず、電源電圧Ｖ1をダイオード２ａを
介してゲート・バス駆動回路３に供給しているため、ダ
イオード２ａにおける電圧降下が生じる。この電圧降下
による弊害を解決するために、上記公報中には、入力電
圧Ｖ1自身を大きくするか、或いは電源保持回路２の入
力側にＤＣ−ＤＣコンバータを設けて昇圧してもよいと
いう記述がある。しかしながら、このような回路を設け
ることにより、回路設計が複雑になる可能性は否定でき
ない。
【０００７】さらに、より大きな本質的な問題として、
上記の技術において必要となる、システム電源オフを検
出する回路、或いは、残像除去電源保持／供給回路や残
像除去後の電源遮断要求／許可回路といった回路をシス
テム電源Ｖ1のオフ後に動作させるための電源を確保し
ておかねばならない。しかしながら、そのために回路構
成が複雑かつ高価なものになってしまう。
上記の技術において必要となる、システム電源オフを検
出する回路、或いは、残像除去電源保持／供給回路や残
像除去後の電源遮断要求／許可回路といった回路をシス
テム電源Ｖ1のオフ後に動作させるための電源を確保し
ておかねばならない。しかしながら、そのために回路構
成が複雑かつ高価なものになってしまう。
【０００８】
【発明が解決しようとする課題】そこで、本発明の目的
は、ＴＦＴ型ＬＣＤ中の負荷容量に起因した、電源遮断
後の残像表示を有効に除去することである。
は、ＴＦＴ型ＬＣＤ中の負荷容量に起因した、電源遮断
後の残像表示を有効に除去することである。
【０００９】また、本発明の別の目的は、簡単な回路構
成のみで残像表示を除去することである。
成のみで残像表示を除去することである。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、多数のアクティブ・スイッチ素子が
マトリックス状に配置され、それぞれのアクティブ・ス
イッチ素子がトランジスタを有し、電源電圧が供給され
なくなった時に生じる残像を除去する液晶表示装置にお
いて、アクティブ・スイッチ素子中のトランジスタのゲ
ートに接続されたゲート線と、電源電圧より生成された
第２の電源電圧が供給された第１のノードと、所定の電
荷を蓄積する電荷蓄積手段と、第１のノードと、前記電
荷蓄積手段との間に接続されたＰチャネル・トランジス
タと、Ｐチャネル・トランジスタのゲートに接続された
第２のノードと、液晶表示装置に電源電圧が供給されて
いる間、第２のノードにＰチャネル・トランジスタを高
抵抗状態に維持するような電圧を供給する電圧供給手段
と、液晶表示装置の電源電圧が供給されなくなった場
合、電源電圧の変化に応じて、容量結合を用いて、第２
のノードの電圧を、Ｐチャネル・トランジスタが低抵抗
状態となるような電圧に降下させる電圧降下手段と、Ｐ
チャネル・トランジスタが低抵抗状態になったことに応
じて、電荷蓄積手段に蓄積された電荷を第１のノードを
介してゲート線に供給し、それにより、アクティブ・ス
イッチ素子中の前記トランジスタを低抵抗状態にする制
御手段とを有する液晶表示装置を提供する。
に、第１の発明は、多数のアクティブ・スイッチ素子が
マトリックス状に配置され、それぞれのアクティブ・ス
イッチ素子がトランジスタを有し、電源電圧が供給され
なくなった時に生じる残像を除去する液晶表示装置にお
いて、アクティブ・スイッチ素子中のトランジスタのゲ
ートに接続されたゲート線と、電源電圧より生成された
第２の電源電圧が供給された第１のノードと、所定の電
荷を蓄積する電荷蓄積手段と、第１のノードと、前記電
荷蓄積手段との間に接続されたＰチャネル・トランジス
タと、Ｐチャネル・トランジスタのゲートに接続された
第２のノードと、液晶表示装置に電源電圧が供給されて
いる間、第２のノードにＰチャネル・トランジスタを高
抵抗状態に維持するような電圧を供給する電圧供給手段
と、液晶表示装置の電源電圧が供給されなくなった場
合、電源電圧の変化に応じて、容量結合を用いて、第２
のノードの電圧を、Ｐチャネル・トランジスタが低抵抗
状態となるような電圧に降下させる電圧降下手段と、Ｐ
チャネル・トランジスタが低抵抗状態になったことに応
じて、電荷蓄積手段に蓄積された電荷を第１のノードを
介してゲート線に供給し、それにより、アクティブ・ス
イッチ素子中の前記トランジスタを低抵抗状態にする制
御手段とを有する液晶表示装置を提供する。
【００１１】また、第２の発明は、多数のアクティブ・
スイッチ素子がマトリックス状に配置され、それぞれの
前記アクティブ・スイッチ素子がトランジスタを有し、
前記アクティブ・スイッチ素子中の前記トランジスタの
ゲートにゲート線が接続された液晶表示装置に設けられ
た残像除去回路の制御方法に関する。この残像除去回路
は、電源電圧から生成された電源電圧より低い第２の電
源電圧を供給する第１のノードと、所定の電荷を蓄積す
る電荷蓄積回路と、第１のノードと電荷蓄積手段との間
に接続され、かつゲートが第２のノードに接続されたＰ
チャネル・トランジスタとから構成されている。電源電
圧が供給されなくなった時に生じる残像を除去するため
に、この残像除去回路は以下のように制御される。 (a) 液晶表示装置に電源電圧が供給されている間、第２
のノードにＰチャネル・トランジスタを高抵抗状態に維
持するような電圧を供給するステップ (b) 液晶表示装置の電源電圧が供給されなくなった場
合、電源電圧の変化に応じて、容量結合を用いて、第２
のノードの電圧を、Ｐチャネル・トランジスタが低抵抗
状態となるような電圧に降下させるステップ (c) Ｐチャネル・トランジスタが低抵抗状態になったこ
とに応じて、蓄積された所定の電荷を第１のノードを介
してゲート線に供給し、それにより、アクティブ・スイ
ッチ素子中の前記トランジスタを低抵抗状態にするステ
ップ
スイッチ素子がマトリックス状に配置され、それぞれの
前記アクティブ・スイッチ素子がトランジスタを有し、
前記アクティブ・スイッチ素子中の前記トランジスタの
ゲートにゲート線が接続された液晶表示装置に設けられ
た残像除去回路の制御方法に関する。この残像除去回路
は、電源電圧から生成された電源電圧より低い第２の電
源電圧を供給する第１のノードと、所定の電荷を蓄積す
る電荷蓄積回路と、第１のノードと電荷蓄積手段との間
に接続され、かつゲートが第２のノードに接続されたＰ
チャネル・トランジスタとから構成されている。電源電
圧が供給されなくなった時に生じる残像を除去するため
に、この残像除去回路は以下のように制御される。 (a) 液晶表示装置に電源電圧が供給されている間、第２
のノードにＰチャネル・トランジスタを高抵抗状態に維
持するような電圧を供給するステップ (b) 液晶表示装置の電源電圧が供給されなくなった場
合、電源電圧の変化に応じて、容量結合を用いて、第２
のノードの電圧を、Ｐチャネル・トランジスタが低抵抗
状態となるような電圧に降下させるステップ (c) Ｐチャネル・トランジスタが低抵抗状態になったこ
とに応じて、蓄積された所定の電荷を第１のノードを介
してゲート線に供給し、それにより、アクティブ・スイ
ッチ素子中の前記トランジスタを低抵抗状態にするステ
ップ
【００１２】
【作用】このような構成において、電荷蓄積手段中に蓄
積された電荷をゲート線に供給するための制御は、スイ
ッチング素子としてのＰチャネル・トランジスタにより
行われる。まず、電源オンの間は、Ｐチャネル・トラン
ジスタがオフとなるような電圧がゲートに供給されてい
る。電源がオフになった場合、電源電圧がある値から零
に急激に変化するため、容量結合を利用してＰチャネル
・トランジスタをオンにすることができる。電荷蓄積手
段に蓄積された電荷によりゲート線の電位を上昇させ、
アクティブ・スイッチ素子中のトランジスタを低抵抗状
態（一般的にはオン状態）にすることで、素子中に蓄積
された電荷を瞬時に放出することができる。
積された電荷をゲート線に供給するための制御は、スイ
ッチング素子としてのＰチャネル・トランジスタにより
行われる。まず、電源オンの間は、Ｐチャネル・トラン
ジスタがオフとなるような電圧がゲートに供給されてい
る。電源がオフになった場合、電源電圧がある値から零
に急激に変化するため、容量結合を利用してＰチャネル
・トランジスタをオンにすることができる。電荷蓄積手
段に蓄積された電荷によりゲート線の電位を上昇させ、
アクティブ・スイッチ素子中のトランジスタを低抵抗状
態（一般的にはオン状態）にすることで、素子中に蓄積
された電荷を瞬時に放出することができる。
【００１３】
【発明の実施の形態】図３は、本実施例における液晶表
示装置の概略的な回路図である。ＴＦＴ型ＬＣＤは多数
のアクティブ・スイッチ素子３１がマトリックス状に配
置されている。それぞれのアクティブ・スイッチ素子は
ＦＥＴ３１ａ及び対向した画素電極３１ｂで構成されて
いる。それぞれのＦＥＴ３１ａのゲートはゲート線３２
に接続され、またそのソースは図示していないソース線
に接続されている。ゲート線駆動回路３３は、所望のゲ
ート線を選択的に選択するするためのものであり、選択
されたゲート線には、第３の電源電圧であるゲート高電
圧Ｖghを供給する。そして、選択されていない他の全て
のゲート線（非選択なゲート線）には第２の電源電圧で
あるゲート低電圧Ｖglを供給する。電圧生成回路３４
は、液晶表示装置に供給される外部電源が単一電源電圧
Ｖdd（例えば+5V）である場合に、ゲート高電圧Ｖgh
（例えば+20V）やゲート低電圧gl（例えば-10V）といっ
た各種の電圧を生成するためのものである。
示装置の概略的な回路図である。ＴＦＴ型ＬＣＤは多数
のアクティブ・スイッチ素子３１がマトリックス状に配
置されている。それぞれのアクティブ・スイッチ素子は
ＦＥＴ３１ａ及び対向した画素電極３１ｂで構成されて
いる。それぞれのＦＥＴ３１ａのゲートはゲート線３２
に接続され、またそのソースは図示していないソース線
に接続されている。ゲート線駆動回路３３は、所望のゲ
ート線を選択的に選択するするためのものであり、選択
されたゲート線には、第３の電源電圧であるゲート高電
圧Ｖghを供給する。そして、選択されていない他の全て
のゲート線（非選択なゲート線）には第２の電源電圧で
あるゲート低電圧Ｖglを供給する。電圧生成回路３４
は、液晶表示装置に供給される外部電源が単一電源電圧
Ｖdd（例えば+5V）である場合に、ゲート高電圧Ｖgh
（例えば+20V）やゲート低電圧gl（例えば-10V）といっ
た各種の電圧を生成するためのものである。
【００１４】液晶表示装置に電源電圧Ｖddが供給されて
いる場合、ノードＡにはゲート低電圧Ｖglが供給されて
おり、ゲート線駆動回路３３は、電源電圧Ｖdd、ゲート
高電圧Ｖgh、及びノードＡの電位であるゲート低電圧Ｖ
glの電源電圧のもとで動作する。残像除去回路３５は、
電荷蓄積回路３６、Ｐチャネル・トランジスタ３７、電
圧供給回路３８、及び電圧降下回路３９で構成される。
いる場合、ノードＡにはゲート低電圧Ｖglが供給されて
おり、ゲート線駆動回路３３は、電源電圧Ｖdd、ゲート
高電圧Ｖgh、及びノードＡの電位であるゲート低電圧Ｖ
glの電源電圧のもとで動作する。残像除去回路３５は、
電荷蓄積回路３６、Ｐチャネル・トランジスタ３７、電
圧供給回路３８、及び電圧降下回路３９で構成される。
【００１５】電荷蓄積回路３６は、ダイオードＤ１とキ
ャパシタンスが、電源電圧端子Ｖddと接地電位端子Ｖss
との間において直列に接続されている。そして、液晶表
示装置の電源オン時（Ｖddが供給時）において、ダイオ
ードＤ１を介してキャパシタンスＣ１に所定の電荷を蓄
積している。キャパシタンスＣ１は、電源オフ時に、非
選択な複数のゲート線の電位を所定の電位（例えば+2V
程度）に上昇させることができる容量に設定されてい
る。
ャパシタンスが、電源電圧端子Ｖddと接地電位端子Ｖss
との間において直列に接続されている。そして、液晶表
示装置の電源オン時（Ｖddが供給時）において、ダイオ
ードＤ１を介してキャパシタンスＣ１に所定の電荷を蓄
積している。キャパシタンスＣ１は、電源オフ時に、非
選択な複数のゲート線の電位を所定の電位（例えば+2V
程度）に上昇させることができる容量に設定されてい
る。
【００１６】Ｐチャネル・トランジスタ３７のドレイン
はノードＡに接続され、ソースは電荷蓄積回路３６のノ
ードＢに接続され、さらに、ゲートは電圧降下回路３８
中のノードＣに接続されている。このトランジスタ３７
は、以下に詳述するが、電源オン時においては、オフ
（高抵抗状態）しているが、電源オフ時にはオン（低抵
抗状態）に変化するスイッチング素子である。従って、
電源オフ時にのみゲート線駆動回路３３を介して、非選
択なゲート線に電荷を供給する。
はノードＡに接続され、ソースは電荷蓄積回路３６のノ
ードＢに接続され、さらに、ゲートは電圧降下回路３８
中のノードＣに接続されている。このトランジスタ３７
は、以下に詳述するが、電源オン時においては、オフ
（高抵抗状態）しているが、電源オフ時にはオン（低抵
抗状態）に変化するスイッチング素子である。従って、
電源オフ時にのみゲート線駆動回路３３を介して、非選
択なゲート線に電荷を供給する。
【００１７】電圧供給回路３８は、電源電圧端子Ｖddと
ノードＣとの間に設けられたＰチャネル・トランジスタ
４０であり、そのゲートは接地電位が固定的に供給され
ている。これにより、電源オン時において、ノードＣの
電圧はＰチャネル・トランジスタ３７がオフとなるよう
な電圧に維持される。
ノードＣとの間に設けられたＰチャネル・トランジスタ
４０であり、そのゲートは接地電位が固定的に供給され
ている。これにより、電源オン時において、ノードＣの
電圧はＰチャネル・トランジスタ３７がオフとなるよう
な電圧に維持される。
【００１８】電圧降下回路３９は、２つのキャパシタン
スＣ２、Ｃ３、及びダイオードＤ２で構成される。キャ
パシタンスＣ２はノードＣとノードＤとの間に設けら
れ、キャパシタンスＣ３はノードＤとゲート高電位端子
Ｖghとの間に設けられている。そして、ノードＤから接
地方向に対してダイオードＤ２が順方向接続されてい
る。電源がオン状態において、ゲート高電位電圧Ｖghが
安定している限り、ノードＤの電位は零であり、電圧供
給回路３８により安定しているノードＣの電位には何ら
影響を及ぼさない。
スＣ２、Ｃ３、及びダイオードＤ２で構成される。キャ
パシタンスＣ２はノードＣとノードＤとの間に設けら
れ、キャパシタンスＣ３はノードＤとゲート高電位端子
Ｖghとの間に設けられている。そして、ノードＤから接
地方向に対してダイオードＤ２が順方向接続されてい
る。電源がオン状態において、ゲート高電位電圧Ｖghが
安定している限り、ノードＤの電位は零であり、電圧供
給回路３８により安定しているノードＣの電位には何ら
影響を及ぼさない。
【００１９】次に、液晶表示装置に電源が供給されなく
なった場合の動作について説明する。この場合、電源電
圧Ｖddが瞬時に零に変化する。従って、電源電圧Ｖddの
みならず、それから生成されるゲート高電圧Ｖgh及びゲ
ート低電圧Ｖglもまた瞬時に零に変化する。これによ
り、電荷蓄積回路３６中の電源電圧端子Ｖddの電位が零
になるものの、ダイオードＤ１が接続されているため、
キャパシタンスＣ１の電荷は電源電圧端子Ｖdd側（電位
は零に変化している）には放電されない。
なった場合の動作について説明する。この場合、電源電
圧Ｖddが瞬時に零に変化する。従って、電源電圧Ｖddの
みならず、それから生成されるゲート高電圧Ｖgh及びゲ
ート低電圧Ｖglもまた瞬時に零に変化する。これによ
り、電荷蓄積回路３６中の電源電圧端子Ｖddの電位が零
になるものの、ダイオードＤ１が接続されているため、
キャパシタンスＣ１の電荷は電源電圧端子Ｖdd側（電位
は零に変化している）には放電されない。
【００２０】電圧供給手段３８中の電源電圧端子Ｖddも
零になるが、フローティング状態にあるノードＣの電位
の方が高くなるため、Ｐチャネル・トランジスタ４０に
より、ノードＣの電位が下がることはない。ところが、
電圧降下回路３９中のゲート高電圧端子Ｖghの電位が瞬
間的に零になるため（例えば、+20Vから0Vへと変化）、
キャパシタンスＣ２及びＣ３の容量結合により、ノード
Ｃの電位が一気に下がり、Ｐチャネル・トランジスタ３
７をオンさせる。それによって、キャパシタンスＣ１に
蓄積されていた電荷によって、ノードＡの電位が上昇
し、その電圧がゲート線駆動回路３３に供給される。
零になるが、フローティング状態にあるノードＣの電位
の方が高くなるため、Ｐチャネル・トランジスタ４０に
より、ノードＣの電位が下がることはない。ところが、
電圧降下回路３９中のゲート高電圧端子Ｖghの電位が瞬
間的に零になるため（例えば、+20Vから0Vへと変化）、
キャパシタンスＣ２及びＣ３の容量結合により、ノード
Ｃの電位が一気に下がり、Ｐチャネル・トランジスタ３
７をオンさせる。それによって、キャパシタンスＣ１に
蓄積されていた電荷によって、ノードＡの電位が上昇
し、その電圧がゲート線駆動回路３３に供給される。
【００２１】その結果、ゲート線駆動回路３３により非
選択となっている複数のゲート線３１の電位が上昇し
（例えば+2Ｖ程度）、アクティブ・スイッチ素子３１中
のＦＥＴ３１ａがオン（低抵抗状態）する。これによ
り、素子３１中に蓄積されていた電荷が、例えばソース
線などに強制的に放電される。アクティブ・スイッチ素
子３１中に蓄積されていた電荷を強制的に放電すること
ができるため、自然放電する場合よりも、表示されてい
た残像を早く消去することが可能となる。
選択となっている複数のゲート線３１の電位が上昇し
（例えば+2Ｖ程度）、アクティブ・スイッチ素子３１中
のＦＥＴ３１ａがオン（低抵抗状態）する。これによ
り、素子３１中に蓄積されていた電荷が、例えばソース
線などに強制的に放電される。アクティブ・スイッチ素
子３１中に蓄積されていた電荷を強制的に放電すること
ができるため、自然放電する場合よりも、表示されてい
た残像を早く消去することが可能となる。
【００２２】このように本実施例では、電源オフ時に生
じる電源電圧の瞬間的な変化と、電圧降下回路の容量結
合を利用して、Ｐチャネル・トランジスタのスイッチン
グを行い、残像消去を実行している。従って、従来の技
術において必要とされた、システム電源のオフ後に動作
させるための特別な電源を確保する必要がなく、かつ、
極めて簡単かつ安価な回路構成ですむという利点があ
る。
じる電源電圧の瞬間的な変化と、電圧降下回路の容量結
合を利用して、Ｐチャネル・トランジスタのスイッチン
グを行い、残像消去を実行している。従って、従来の技
術において必要とされた、システム電源のオフ後に動作
させるための特別な電源を確保する必要がなく、かつ、
極めて簡単かつ安価な回路構成ですむという利点があ
る。
【００２３】なお、上記の説明は、ゲート線駆動回路３
３に供給されるゲート低電圧端子側に残像除去回路３５
を設けた場合について説明した。しかしながら、本発明
は、これに限定されず、ゲート線駆動回路３３を介さず
にゲート線３２側に直接設けてもよいのはもちろんであ
る。
３に供給されるゲート低電圧端子側に残像除去回路３５
を設けた場合について説明した。しかしながら、本発明
は、これに限定されず、ゲート線駆動回路３３を介さず
にゲート線３２側に直接設けてもよいのはもちろんであ
る。
【００２４】また、電圧供給回路３８は、図４のように
構成してもよい。このようにダイオードと並列に抵抗を
設けておけば、Ｐチャネル・トランジスタ３７のオンす
るタイミングをより容易に制御することができる。
構成してもよい。このようにダイオードと並列に抵抗を
設けておけば、Ｐチャネル・トランジスタ３７のオンす
るタイミングをより容易に制御することができる。
【００２５】
【効果】このように本発明によれば、システム電源のオ
フ後に回路を動作させるための特別な電源を確保するこ
となく、かつ、極めて簡単かつ安価な回路構成で、電源
遮断時の残像を消去できる。
フ後に回路を動作させるための特別な電源を確保するこ
となく、かつ、極めて簡単かつ安価な回路構成で、電源
遮断時の残像を消去できる。
【図１】ＴＦＴの等価回路である
【図２】従来技術を説明するためのブロック図である。
【図３】本実施例における液晶表示装置の概略的な回路
図である。
図である。
【図４】電圧供給回路の別の実施例を示す回路図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 雨宮 隆久 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 鈴木 美登利 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内
Claims (8)
- 【請求項１】多数のアクティブ・スイッチ素子がマトリ
ックス状に配置され、それぞれの前記アクティブ・スイ
ッチ素子がトランジスタを有し、電源電圧が供給されな
くなった時に生じる残像を除去する液晶表示装置におい
て、 前記アクティブ・スイッチ素子中の前記トランジスタの
ゲートに接続されたゲート線と、 前記電源電圧より生成された第２の電源電圧が供給され
た第１のノードと、 所定の電荷を蓄積する電荷蓄積手段と、 前記第１のノードと、前記電荷蓄積手段との間に接続さ
れたＰチャネル・トランジスタと、 前記Ｐチャネル・トランジスタのゲートに接続された第
２のノードと、 前記液晶表示装置に前記電源電圧が供給されている間、
前記第２のノードに前記Ｐチャネル・トランジスタを高
抵抗状態に維持するような電圧を供給する電圧供給手段
と、 前記液晶表示装置の電源電圧が供給されなくなった場
合、前記電源電圧の変化に応じて、容量結合を用いて、
前記第２のノードの電圧を、前記Ｐチャネル・トランジ
スタが低抵抗状態となるような電圧に降下させる電圧降
下手段と、 前記Ｐチャネル・トランジスタが低抵抗状態になったこ
とに応じて、前記電荷蓄積手段に蓄積された電荷を前記
第１のノードを介して前記ゲート線に供給し、それによ
り、前記アクティブ・スイッチ素子中の前記トランジス
タを低抵抗状態にする制御手段とを有することを特徴と
する液晶表示装置。 - 【請求項２】前記制御手段は、所望の前記ゲート線を選
択的に選択するゲート線駆動回路であって、前記ゲート
線駆動回路は、前記電荷蓄積手段に蓄積された電荷を、
前記第１のノードを介して、選択された前記ゲート線を
除く、複数の非選択な前記ゲート線に供給することを特
徴とする請求項１に記載の液晶表示装置。 - 【請求項３】前記第２の電源電圧は、前記液晶表示装置
の電源電圧から生成されるゲート低電圧であることを特
徴とする請求項１に記載の液晶表示装置。 - 【請求項４】前記制御手段はゲート線駆動回路であっ
て、前記電荷蓄積手段に蓄積された電荷により、前記ゲ
ート線駆動回路により前記ゲート低電圧が供給されてい
た複数の前記アクティブ・スイッチ素子中の前記トラン
ジスタを低抵抗状態にすることを特徴とする請求項３に
記載の液晶表示装置。 - 【請求項５】前記電圧降下手段は、一端が前記第２のノ
ードに接続され、他端が第３のノードに接続された第１
のキャパシタンスと、一端に第３の電源電圧が供給さ
れ、他端が前記第３のノードに接続された第２のキャパ
シタンスを有することを特徴とする請求項３に記載の液
晶表示装置。 - 【請求項６】前記第３の電源電圧は、前記液晶表示装置
の電源電圧から生成される、前記ゲート低電圧より高い
ゲート高電圧であることを特徴とする請求項５に記載の
液晶表示装置。 - 【請求項７】前記電圧降下手段は、前記第３のノードか
ら接地電位端子に向けて順方向接続されたダイオードを
有することを特徴とする請求項５に記載の液晶表示装
置。 - 【請求項８】多数のアクティブ・スイッチ素子がマトリ
ックス状に配置され、それぞれの前記アクティブ・スイ
ッチ素子がトランジスタを有し、前記アクティブ・スイ
ッチ素子中の前記トランジスタのゲートにゲート線が接
続され、かつ残像除去回路を有する液晶表示装置におい
て、前記残像除去回路は、 前記電源電圧から生成された前記電源電圧より低い第２
の電源電圧を供給する第１のノードと、 所定の電荷を蓄積する電荷蓄積回路と、 前記第１のノードと前記電荷蓄積手段との間に接続さ
れ、かつゲートが第２のノードに接続されたＰチャネル
・トランジスタとをさらに有し、 電源電圧が供給されなくなった時に生じる残像を除去す
る残像除去回路の制御方法において、 前記液晶表示装置に前記電源電圧が供給されている間、
前記第２のノードに前記Ｐチャネル・トランジスタを高
抵抗状態に維持するような電圧を供給するステップと、 前記液晶表示装置の電源電圧が供給されなくなった場
合、前記電源電圧の変化に応じて、容量結合を用いて、
前記第２のノードの電圧を、前記Ｐチャネル・トランジ
スタが低抵抗状態となるような電圧に降下させるステッ
プと、 前記Ｐチャネル・トランジスタが低抵抗状態になったこ
とに応じて、前記蓄積された所定の電荷を前記第１のノ
ードを介して前記ゲート線に供給し、それにより、前記
アクティブ・スイッチ素子中の前記トランジスタを低抵
抗状態にするステップとを有することを特徴とする残像
除去回路の制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136801A JPH10333642A (ja) | 1997-05-27 | 1997-05-27 | 液晶表示装置 |
| TW086119205A TW367478B (en) | 1997-05-27 | 1997-12-18 | Liquid crystal display apparatus |
| CNB981073271A CN1160678C (zh) | 1997-05-27 | 1998-04-24 | 液晶显示器 |
| US09/074,942 US6064360A (en) | 1997-05-27 | 1998-05-08 | Liquid crystal display |
| EP98303688A EP0881622A1 (en) | 1997-05-27 | 1998-05-12 | Power-off screen clearing circuit for active matrix liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136801A JPH10333642A (ja) | 1997-05-27 | 1997-05-27 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10333642A true JPH10333642A (ja) | 1998-12-18 |
Family
ID=15183844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136801A Pending JPH10333642A (ja) | 1997-05-27 | 1997-05-27 | 液晶表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6064360A (ja) |
| EP (1) | EP0881622A1 (ja) |
| JP (1) | JPH10333642A (ja) |
| CN (1) | CN1160678C (ja) |
| TW (1) | TW367478B (ja) |
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- 1998-04-24 CN CNB981073271A patent/CN1160678C/zh not_active Expired - Lifetime
- 1998-05-08 US US09/074,942 patent/US6064360A/en not_active Expired - Lifetime
- 1998-05-12 EP EP98303688A patent/EP0881622A1/en not_active Withdrawn
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