JP4167217B2 - Lsi、lsi検査方法およびマルチチップモジュール - Google Patents
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Description
Miron Abrabmovici、 他2名、"DIGITAL SYSTEMS AND TESTABLE DESIGN"、IEEE Press
(実施の形態1)
図1は、本発明の実施の形態1にかかるLSIを表すブロック図である。同図において、101は電源制御機能または電源遮断機能を有するLSI、102は前記LSI101中の第一のブロック、103は前記LSI101中の第二のブロック、104は前記第一のブロック102に供給する電源の電源端子、105は前記第二のブロック103に供給する電源の電源端子、106はLSIのグランド端子、107および108は前記LSI101が、電源制御機能または電源遮断機能を用いた際に電源の異なる第一のブロック102と第二のブロック103との信号のやり取りを安定させるための第一の制御回路と第二の制御回路、109から111は前記第一のブロック102の回路の構造化テストのためのスキャンイン端子、112と113は前記第二のブロック103の回路の構造化テストのためのスキャンイン端子、114から116は前記第一のブロック102の回路の構造化テストのためのスキャンアウト端子、117と118は前記第二のブロック102の回路の構造化テストのためのスキャンアウト端子、119と120は電源制御や電源遮断機能を決定するためのレジスタ、121は前記電源制御や電源遮断機能を決定するためのレジスタ119、120の論理から前記第一の制御回路107と前記第二の制御回路108へ任意の信号値を伝播させるための組み合わせ回路、122は前記電源制御や電源遮断機能を決定するためのレジスタ119、120を専用チェーンとしてスキャン化したときのスキャンイン端子、123は前記電源制御や電源遮断機能を決定するためのレジスタ119、120を専用チェーンとしてスキャン化したときのスキャンアウト端子、124、125は前記電源制御や電源遮断機能を決定するためのレジスタ119、120の値を出力する出力端子、126は構造化テスト時のクロック端子、127は前記電源制御や電源遮断機能を決定するためのレジスタ119、120へのクロック制御端子、128はクロック制御端子の値により、前記電源制御や電源遮断機能を決定するためのレジスタ119、120へのクロックを停止するためのAND回路である。
図3は、本発明の実施の形態2におけるスキャンパステスト用のテストパターン生成方法を示すフローチャートである。従来からテストパターン生成時に用いているネットリスト、テストモード、ライブラリといった回路情報(S31)に加え、各ブロックの電源などの電源情報(S32)や、電源制御や電源遮断機能を決定するためのレジスタのレジスタ値と電圧の関係、電源制御時の電圧、レジスタ値確定から電源制御電圧が安定するまでの時間(S33)などのLSIの電源制御情報を加味してテストパターンを生成(S34)することで、同図のタイミングチャートのように電源制御または電源遮断機能を決定するためのレジスタのレジスタ値を設定および保持する制御を行い、各時間における電源電圧の情報を得ることで、電源遮断または電源制御を検査可能なテストパターンを生成することが可能となる(S35)。
図4は、本発明の実施の形態3における電源制御機能または電源遮断機能を持つLSIの検査方法を示すブロック図である。同図のようにテストパターンは大きく入力パターンと期待値とに別れ、入力パターンには、電源電圧の情報も含まれている。このように、電源遮断や電源制御を検査可能なテストパターンを用い、各電源を制御しながらLSIを検査することで、電源制御や電源遮断の状態でのLSIの検査を実行できる。
図5は、本発明の実施の形態4におけるLSI検査方法を示すブロック図である。同図では、前記電源制御や電源遮断機能を決定するためのレジスタ119、120からの出力に応じて電圧を制御し印加する機構501を設ける。これにより、テストパターン中に電源等に関する情報が無くても、その時どきにレジスタ値、すなわちLSIの要求する電源制御情報に応じて電源供給を行いながら検査を実施することができる。
図6は、本発明の実施の形態5におけるLSI検査方法を表すブロック図である。同図において、601はLSI検査装置、602はLSI101をLSI検査装置601で測定するための検査ボードである。LSI検査装置601の信号ドライバからLSI101への信号入力が行われ、LSI101の信号出力はLSI検査装置601の信号コンパレータで比較される。LSI101への電源供給はLSI検査装置601から行われ、グラウンドもLSI検査装置601に接続されている。LSI101から出力される前記電源制御や電源遮断機能を決定するためのレジスタ119、120の値をLSI検査装置601にて判定し、その信号値に応答してLSI検査装置601からの供給電圧を行う。これにより、LSI検査装置601を用いて構造化テストでの電源制御機能や電源遮断機能時の検査を実施することが可能となる。
図7は、本発明の実施の形態6におけるLSI検査方法を表すブロック図である。同図において701は電源モジュールである。ここで、電源モジュール701は検査ボード602にLSI101と一緒に実装され、LSI検査装置601から電源が供給されている。前記電源モジュール701からの電源出力はLSI101に供給されている。前記電源制御や電源遮断機能を決定するためのレジスタ119、120の出力が電源モジュール701に接続されており、レジスタ値により、所望の電源電圧をLSI101に供給することができる。これにより、LSI検査装置を用いて構造化テストでの電源制御機能や電源遮断機能時の検査を実施することが可能となる。
図8は、本発明の実施の形態7におけるLSIを表すブロック図である。同図において、801はLSI、802はLSI801に具備された電源制御モジュールである。電源制御や電源遮断機能を決定するためのレジスタ119、120の出力が電源制御モジュール802に接続されており、そのレジスタ値から、各ブロックに所望の電源電圧が供給される。これにより、LSI内部の電源制御モジュール802を制御して、構造化テストでの電源制御機能や電源遮断機能時の検査を実施することが可能となる。
図9は、本発明の実施の形態8におけるマルチチップモジュールを表すブロック図である。同図において、901は本実施の形態におけるマルチチップモジュールである。マルチチップモジュール901は前記LSI101と前記電源供給モジュール701とを同一のパッケージに実装している。LSI101の電源制御や電源遮断機能を決定するためのレジスタ119、120の出力が電源供給モジュール701に接続されており電源供給モジュール701からLSI101の電源端子に、供給される電源が接続されている。
102 第一のブロック
103 第二のブロック
104 第一のブロックに供給する電源の電源端子
105 第二のブロックに供給する電源の電源端子
119 電源制御や電源遮断機能を決定するための第一のレジスタ
120 電源制御や電源遮断機能を決定するための第二のレジスタ
601 LSI検査装置
602 検査ボード
701 電源供給モジュール
801 電源制御モジュールを具備したLSI
802 電源制御モジュール
901 マルチチップモジュール
Claims (7)
- 電源端子と、グランド端子とを備え、電源制御機能または電源遮断機能を有するLSIであって、
スキャンチェーンとして接続され、電源制御情報を保持可能なレジスタと、
前記レジスタに供給するクロック信号を制御可能なゲート回路と、
前記ゲート回路を制御する制御信号を入力可能なクロック制御端子と、
スキャン信号を入力可能なスキャンイン端子と、
前記スキャン信号を出力可能なスキャンアウト端子とを備え、
構造化テスト時、前記制御信号が外部から供給され、前記スキャン信号がモニターされること特徴とするLSI。 - 電源端子と、グランド端子と、スキャンチェーンとして接続され電源制御情報を保持可能なレジスタと、前記レジスタに供給するクロック信号を制御可能なゲート回路と、前記ゲート回路を制御する制御信号を入力可能なクロック制御端子と、スキャン信号を入力可能なスキャンイン端子と、前記スキャン信号を出力可能なスキャンアウト端子とを備えるLSIの検査方法であって、
前記LSIの電源制御機能または電源遮断機能を検査するテストパターンに基づき、前記LSIを電源制御状態または電源遮断状態で検査することを特徴とするLSI検査方法。 - 請求項2記載のLSI検査方法であって、
構造化テスト時に、前記電源制御情報に対応する期待値を検出することにより前記LSIの検査を行うことを特徴とするLSI検査方法。 - 請求項3記載のLSI検査方法であって、
前記電源端子および前記グランド端子に接続され、前記LSIへ電源供給可能な電源と、
前記スキャンイン端子に接続され、前記スキャン信号を供給可能な信号ドライバと、
前記スキャンアウト端子に接続され、前記スキャン信号を検出可能な信号コンパレータとを備えるLSI検査装置を有することを特徴とするLSI検査方法。 - 請求項3記載のLSI検査方法において、
前記電源端子および前記グランド端子に接続され、前記LSIへ電源供給可能な電源供給モジュールと、
前記電源供給モジュールと前記LSIを実装するLSI検査用ボードと、
前記電源供給モジュールへ電源供給可能な電源と、
前記スキャンイン端子に接続され、前記スキャン信号を供給可能な信号ドライバと、
前記スキャンアウト端子に接続され、前記スキャン信号を検出可能な信号コンパレータとを備えるLSI検査装置とを有することを特徴とするLSI検査方法。 - 請求項1記載のLSIであって、
電源制御または電源遮断のための電源制御モジュールを備え、
構造化テスト時に、前記電源制御モジュールを制御することにより、電源制御状態または電源遮断状態で検査可能なことを特徴とするLSI。 - 電源端子と、グランド端子と、スキャンチェーンとして接続され電源制御情報を保持可能なレジスタと、前記レジスタに供給するクロック信号を制御可能なゲート回路と、前記ゲート回路を制御する制御信号を入力可能なクロック制御端子と、スキャン信号を入力可能なスキャンイン端子と、前記スキャン信号を出力可能なスキャンアウト端子とを備えるLSIと、前記LSIに対する電源制御または電源遮断のための電源制御モジュールとが一つのパッケージに実装されたマルチチップモジュールであって、
構造化テスト時に、前記マルチチップモジュール内の前記電源制御モジュールを制御することにより、前記LSIを電源制御状態又は電源遮断状態で検査可能なことを特徴とするマルチチップモジュール。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004360180A JP4167217B2 (ja) | 2004-12-13 | 2004-12-13 | Lsi、lsi検査方法およびマルチチップモジュール |
US11/293,166 US7263640B2 (en) | 2004-12-13 | 2005-12-05 | LSI, test pattern generating method for scan path test, LSI inspecting method, and multichip module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004360180A JP4167217B2 (ja) | 2004-12-13 | 2004-12-13 | Lsi、lsi検査方法およびマルチチップモジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006170663A JP2006170663A (ja) | 2006-06-29 |
JP4167217B2 true JP4167217B2 (ja) | 2008-10-15 |
Family
ID=36583049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004360180A Expired - Fee Related JP4167217B2 (ja) | 2004-12-13 | 2004-12-13 | Lsi、lsi検査方法およびマルチチップモジュール |
Country Status (2)
Country | Link |
---|---|
US (1) | US7263640B2 (ja) |
JP (1) | JP4167217B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7646210B2 (en) * | 2007-01-05 | 2010-01-12 | International Business Machines Corporation | Method and system for low-power level-sensitive scan design latch with power-gated logic |
JP4954862B2 (ja) * | 2007-12-25 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
CA2711903C (en) | 2008-01-29 | 2019-01-15 | Leviton Manufacturing Co., Inc. | Self testing fault circuit interrupter apparatus and method |
JP5182011B2 (ja) * | 2008-10-27 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の試験方法 |
JP5168194B2 (ja) * | 2009-03-05 | 2013-03-21 | 富士通セミコンダクター株式会社 | 電源供給支援プログラム、電源供給支援装置および電源供給支援方法 |
JP5254093B2 (ja) | 2009-03-19 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 電源制御可能領域を有する半導体集積回路 |
US9759758B2 (en) | 2014-04-25 | 2017-09-12 | Leviton Manufacturing Co., Inc. | Ground fault detector |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5561614A (en) * | 1995-01-30 | 1996-10-01 | Motorola Inc. | Method and apparatus for testing pin isolation for an integrated circuit in a low power mode of operation |
JPH09311157A (ja) | 1996-05-22 | 1997-12-02 | Nec Corp | 電子回路試験装置 |
US6405335B1 (en) * | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
JP4627118B2 (ja) | 2001-04-26 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | スキャンテスト用回路 |
JP2002350505A (ja) | 2001-05-28 | 2002-12-04 | Hitachi Ltd | 半導体集積回路装置およびその検査方法 |
US6972598B2 (en) * | 2003-12-09 | 2005-12-06 | International Business Machines Corporation | Methods and arrangements for an enhanced scanable latch circuit |
-
2004
- 2004-12-13 JP JP2004360180A patent/JP4167217B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-05 US US11/293,166 patent/US7263640B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20060125466A1 (en) | 2006-06-15 |
US7263640B2 (en) | 2007-08-28 |
JP2006170663A (ja) | 2006-06-29 |
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Legal Events
Date | Code | Title | Description |
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RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071113 |
|
RD04 | Notification of resignation of power of attorney |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080325 |
|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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