JP6653964B2 - 発振回路 - Google Patents
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- 230000010355 oscillation Effects 0.000 title claims description 73
- 230000010354 integration Effects 0.000 claims description 37
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000009499 grossing Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 244000208734 Pisonia aculeata Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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Description
位相誤差検出部10は、基準信号と発振信号との間の位相誤差を検出するための構成として、位相誤差カウンタ101と、積算器102とを有する。位相誤差検出部10は、FPGA(Field Programmable Gate Array)やASIC(Application Specific Integrated Circuit)等のロジック回路により構成されている。
これに対して、図2(b)のように、基準信号の周波数が発振信号の周波数よりも高い場合、図2(a)の場合よりもカウンタ出力の周期が短くなるので、位相誤差カウンタ101は、基準信号の立ち上がりタイミングにおいて、カウント値として正の値(+X)を出力する。
積算器102から入力された積算値は、乗算器201及び乗算器202に入力される。乗算器201は、積算値に係数Aを乗算して得られる乗算値を加算器203に入力する。
以上の説明においては、積算器102が、積算期間が終わるたびに積算値を初期化するという例について説明したが、積算器102は、積算値を累積させ、積算期間が終了した時点の第1積算値と、次の積算期間における第2積算値を合算することにより積算値を算出してもよい。このようにすることで、例えば、基準信号が入力されない期間があった場合に、その間に蓄積した位相誤差を解消しながら、発振信号を基準信号に同期させることができる。発振回路1は、積算器102が、積算期間が終わるたびに積算値を初期化する通常モードと、積算期間が終わっても積算値を初期化しないで、蓄積した位相誤差を解消させる位相引き戻しモードとを切り替えられるためのレジスタを有してもよい。
図2においては、位相誤差カウンタ101が出力するカウント値が−2.5×106から+2.5×106までの範囲で変化する例を示したが、位相誤差カウンタ101が出力するカウント値が変化する態様は、これに限らない。
図5は、本変形例の位相誤差カウンタ101の動作を説明するための図である。図5においては、カウント値が、0から5.0×106までの範囲で変化している。この場合、基準信号の周波数が発振信号の周波数と等しい場合、図5(a)に示すように、積算期間が終了した時点でのカウント値が0になる。
以上の説明においては、積算期間が固定されている場合について説明したが、積算器102は、発振信号を基準信号に同期させるまでに許容される時間に基づいて定められた積算期間ごとに積算値を出力してもよい。例えば、積算器102は、高速で同期させる必要がある場合に、低速で同期させる場合に比べて積算期間を短くすることで、短時間で位相誤差を解消することが可能になる。
以上説明したように、発振回路1は、位相誤差カウンタ101が、外部から入力される基準信号の周期に対応する期間内の発振信号のパルス数をカウントし、積算器102が、カウント値の積算値を算出する。そして、設定値生成部20は、位相誤差カウンタ101がカウントしたパルス数の積算値に基づいて、所定の期間ごとに周波数設定値を生成する。
10 位相誤差検出部
20 設定値生成部
30 加算器
40 発振器
101 位相誤差カウンタ
102 積算器
201 乗算器
202 乗算器
203 加算器
204 遅延回路
205 加算器
Claims (3)
- 入力された周波数設定値に対応する周波数の発振信号を出力する発振部と、
前記発振信号のパルス数をカウントすることにより、外部から入力される基準信号の周期の整数倍の積算期間をカウントするカウント部と、
前記積算期間ごとに、前記発振信号の周波数に対応する基準パルス数と前記発振信号のパルス数との差分の積算値を算出する積算部と、
前記積算期間ごとに、前記積算値に基づいて前記周波数設定値を生成する設定値生成部と、
を有し、
前記積算部は、前記基準信号が入力されている間は、前記積算期間が終わるたびに前記積算値を初期化する第1モードで動作し、前記基準信号が入力されていない間は、前記積算期間が終わっても前記積算値を初期化しない第2モードで動作する発振回路。 - 前記積算部は、前記発振信号を前記基準信号に同期させるまでに許容される時間に基づいて定められた前記積算期間ごとに前記積算値を出力する、
請求項1に記載の発振回路。 - 前記設定値生成部は、複数の前記積算値を平滑化して生成した平滑化積分値に基づいて前記周波数設定値を生成する、
請求項1又は2に記載の発振回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016074502A JP6653964B2 (ja) | 2016-04-01 | 2016-04-01 | 発振回路 |
CN201710195006.2A CN107276584B (zh) | 2016-04-01 | 2017-03-28 | 振荡电路 |
US15/473,613 US10374619B2 (en) | 2016-04-01 | 2017-03-30 | Oscillator circuit |
TW106110937A TWI688217B (zh) | 2016-04-01 | 2017-03-31 | 振盪電路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016074502A JP6653964B2 (ja) | 2016-04-01 | 2016-04-01 | 発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017188727A JP2017188727A (ja) | 2017-10-12 |
JP6653964B2 true JP6653964B2 (ja) | 2020-02-26 |
Family
ID=59961305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016074502A Active JP6653964B2 (ja) | 2016-04-01 | 2016-04-01 | 発振回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10374619B2 (ja) |
JP (1) | JP6653964B2 (ja) |
CN (1) | CN107276584B (ja) |
TW (1) | TWI688217B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10635066B2 (en) * | 2016-12-19 | 2020-04-28 | Kohler Co. | Generator system architecture |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2867466B2 (ja) * | 1989-09-22 | 1999-03-08 | 松下電器産業株式会社 | Pll回路 |
JP3275222B2 (ja) * | 1994-03-04 | 2002-04-15 | 富士通株式会社 | 位相同期発振器 |
JPH0856153A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | 周波数補正機能を有する発振回路 |
JPH11195986A (ja) * | 1997-12-26 | 1999-07-21 | Hitachi Denshi Ltd | 集積回路 |
DE69837594T2 (de) * | 1998-02-27 | 2007-12-20 | Lucent Technologies Inc. | Taktimpulsgenerator |
JP3665512B2 (ja) * | 1999-07-12 | 2005-06-29 | 株式会社東芝 | 二値信号の比較装置及びこれを用いたpll回路 |
US6259328B1 (en) * | 1999-12-17 | 2001-07-10 | Network Equipment Technologies, Inc. | Method and system for managing reference signals for network clock synchronization |
JP3415574B2 (ja) * | 2000-08-10 | 2003-06-09 | Necエレクトロニクス株式会社 | Pll回路 |
US7102403B2 (en) | 2005-02-03 | 2006-09-05 | Mediatek Incorporation | Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof |
JP2009005288A (ja) * | 2007-06-25 | 2009-01-08 | Sanyo Electric Co Ltd | クロック生成回路 |
JP4788825B2 (ja) | 2007-09-12 | 2011-10-05 | 日本電気株式会社 | ジッタ抑圧回路及びジッタ抑圧方法 |
US8090068B2 (en) | 2008-04-22 | 2012-01-03 | Qualcomm, Incorporated | System and method of calibrating power-on gating window for a time-to-digital converter (TDC) of a digital phase locked loop (DPLL) |
JP5064360B2 (ja) * | 2008-11-26 | 2012-10-31 | 古野電気株式会社 | 基準信号発生装置 |
JPWO2010143241A1 (ja) * | 2009-06-10 | 2012-11-22 | パナソニック株式会社 | デジタルpll回路、半導体集積回路、表示装置 |
JP5225229B2 (ja) * | 2009-07-28 | 2013-07-03 | 三菱電機株式会社 | Pll回路 |
US8373460B2 (en) * | 2011-03-28 | 2013-02-12 | Freescale Semiconductor, Inc. | Dual loop phase locked loop with low voltage-controlled oscillator gain |
JP6680121B2 (ja) * | 2016-01-06 | 2020-04-15 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
-
2016
- 2016-04-01 JP JP2016074502A patent/JP6653964B2/ja active Active
-
2017
- 2017-03-28 CN CN201710195006.2A patent/CN107276584B/zh not_active Expired - Fee Related
- 2017-03-30 US US15/473,613 patent/US10374619B2/en active Active
- 2017-03-31 TW TW106110937A patent/TWI688217B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US10374619B2 (en) | 2019-08-06 |
TW201803273A (zh) | 2018-01-16 |
US20170288685A1 (en) | 2017-10-05 |
TWI688217B (zh) | 2020-03-11 |
CN107276584B (zh) | 2022-05-03 |
CN107276584A (zh) | 2017-10-20 |
JP2017188727A (ja) | 2017-10-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190110 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20191011 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
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|
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