JP5194954B2

JP5194954B2 - レベルコンバータ

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Publication number: JP5194954B2
Application number: JP2008093419A
Authority: JP
Inventors: 俊彦森
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-03-31
Filing date: 2008-03-31
Publication date: 2013-05-08
Anticipated expiration: 2028-03-31
Also published as: US7714613B2; JP2009246842A; US20090243654A1

Description

この出願は、レベルコンバータに関し、特に、複数の電源電圧で動作する半導体装置に使用されるレベルコンバータに関する。

近年の半導体装置は、低消費電力化を図るため、内部回路は半導体装置外部の信号レベルに比べてレベルが低い信号を扱うように構成されている。つまり、内部回路の動作電源電圧は、半導体装置外部の信号レベルに比べて低く設定されている。

そのため、半導体装置の入力回路および出力回路には、内部回路の信号レベルを外部の信号レベルに変換するレベルコンバータが設けられている。

図１は従来のレベルコンバータの一例を示す回路図である。
図１に示す従来のレベルコンバータは、クロスカップル接続された２つのｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｔｐ１，Ｔｐ２、および、相補の入力信号がゲートに供給された一対のｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｔｎ１，Ｔｎ２を備える。

ｐＭＯＳトランジスタＴｐ１，Ｔｐ２のソースは高電位電源線（ＡＶＤ）に接続され、ｐＭＯＳトランジスタＴｐ１，Ｔｐ２のドレインはそれぞれノードＮ１およびＮ２によりｎＭＯＳトランジスタＴｎ１，Ｔｎ２のドレインに接続され、そして、ｎＭＯＳトランジスタＴｎ１，Ｔｎ２のソースは低電位電源線（ＤＶＳ）に接続されている。

そして、一対のｎＭＯＳトランジスタＴｎ１，Ｔｎ２のどちらか一方のトランジスタのゲートに供給される入力信号ｉｎ，／ｉｎが高レベル『Ｈ』になると、例えば、ｎＭＯＳトランジスタＴｎ１のゲートに供給される入力信号ｉｎが高レベル『Ｈ』になってｎＭＯＳトランジスタＴｎ２のゲートに供給される入力信号／ｉｎが低レベル『Ｌ』になると、ノードＮ１が低レベル『Ｌ』に保持されると共に、ノードＮ２が高レベル『Ｈ』に保持される。

この保持される電圧は、回路のバイアス電圧であるＡＶＤ／ＤＶＳによって決まるが、入力であるｎＭＯＳトランジスタＴｎ１，Ｔｎ２のゲート電圧（ｉｎ，／ｉｎの電圧）と同じである必要はなく、これにより信号レベルの変換が可能になる。なお、ノードＮ１，Ｎ２に保持される電圧が出力電圧であり、通常、出力電圧＞入力電圧である。

ここで、図１に示すレベルコンバータで使用されるｐＭＯＳトランジスタＴｐ１，Ｔｐ１およびｎＭＯＳトランジスタＴｎ１，Ｔｎ２は、全て出力電圧側の電圧耐圧を持つ遅いトランジスタでありながら、ｎＭＯＳトランジスタＴｎ１，Ｔｎ２の入力は低い電圧に抑えられている。

次に、ｎＭＯＳトランジスタＴｎ１のゲートに供給される入力信号ｉｎが低レベル『Ｌ』から高レベル『Ｈ』に遷移（ｎＭＯＳトランジスタＴｎ２のゲートに供給される入力信号／ｉｎは高レベル『Ｈ』から低レベル『Ｌ』に遷移）する場合について考える。

まず、初期状態においては、ノードＮ１は高レベル『Ｈ』でノードＮ２低レベル『Ｌ』である。従って、ｐＭＯＳトランジスタＴｐ１はオンしている。

次に、入力信号ｉｎが低レベル『Ｌ』から高レベル『Ｈ』に遷移すると、ｎＭＯＳトランジスタＴｎ１もオンするが、ｎＭＯＳトランジスタＴｎ２およびｐＭＯＳトランジスタＴｐ２がオフ状態であるため、回路の内部状態の初期変化は、ｎＭＯＳトランジスタＴｎがｐＭＯＳトランジスタＴｐ１に打ち勝って徐々にノードＮ１の電圧を下げることで始まる。

さらに、ノードＮ１の電位がある程度（ｐＭＯＳトランジスタの閾値電圧程度）下がれば、ｐＭＯＳトランジスタＴｐ２がオンし始めるので、ノードＮ２の電位が徐々に上がり、ｐＭＯＳトランジスタＴｐ１の力を弱めるので、後は加速的に状態が変化する。

ここで、ｎＭＯＳトランジスタ＜ｐＭＯＳトランジスタにすると、最初の動きは遅くなるが、逆に、ｎＭＯＳトランジスタ＞ｐＭＯＳトランジスタＮＭＯＳにすると、その後の加速が弱くなるため、動きを早くすることができない。さらに、ｎＭＯＳトランジスタは低い電圧で駆動されるのでより一層の遅延を招いていた。

ところで、従来、図１に示すレベルコンバータを改良した様々なものが提案されている。

具体的に、例えば、クロスカップル接続された２つのｐＭＯＳトランジスタと相補の入力信号がゲートに供給された一対のｎＭＯＳトランジスタとの間に対して、ｎＭＯＳトランジスタのドレインに印加される電圧を低くするためにｎＭＯＳトランジスタをカスコード接続し、高電源電圧の存在に関わらず低電源電圧で動作し得るレベルコンバータが提案されている（例えば、特許文献１参照）。

また、従来、低消費電流で応答性の高いレベルコンバータとして、立ち下がりは速いが立ち上がりは遅いという特徴を持った基本のレベルシフト回路と、該レベルシフト回路の立ち上がり時の加速用に並列付加した２個のトランジスタと、信号の立ち下がりを捉え、パルスを発生する信号変化検出パルス発生回路を備え、一方の出力信号の立ち下がりを検知して他方の出力信号の立ち上がりを加速するようにパルスを発生し、加速用トランジスタを動作させるものも提案されている（例えば、特許文献２参照）。

さらに、従来、入力信号を低電源電圧化しても高速動作を可能とするレベルコンバータとして、カレントミラー回路を適用したものも提案されている（例えば、特許文献３参照）。

特許第２８１６１２４号公報（図２）特開平０５−３４３９８０号公報（図１）特開２００５−０３３７１８号公報（図３）

上述したように、例えば、図１を参照して説明した従来のレベルコンバータは、高速動作を行うことが困難であった。

図２は従来のレベルコンバータの他の例を示す回路図であり、上述した特許文献１に記載された回路を示している。

図２に示す従来のレベルコンバータは、ｎＭＯＳトランジスタＴｎ１，Ｔｎ２のドレイン（ノードＮ１，Ｎ２）に印加される電圧を低くするため、ｎＭＯＳトランジスタＴｎ１，Ｔｎ２のドレインとノードＮ１，Ｎ２との間にカスコード接続されたｎＭＯＳトランジスタＴｎ３１，Ｔｎ３２を挿入し、ｎＭＯＳトランジスタＴｎ１，Ｔｎ２として低い駆動電圧で高速動作が可能なコアトランジスタを使うようにしたものである。

図２において、抵抗ＲｖおよびｎＭＯＳトランジスタＴｎ３３は、カスコード接続されたｎＭＯＳトランジスタＴｎ３１，Ｔｎ３２のゲートに印加するバイアス電圧Ｖｂを生成するためのものである。

この図２に示す従来のレベルコンバータは、高速動作を行うことは可能であるが、定常電流が流れるために消費電力が大きくなるという課題があった。

図３は従来のレベルコンバータのさらに他の例を示す回路図である。
図３に示す従来のレベルコンバータは、クロスカップル接続されたｐＭＯＳトランジスタＴｐ１，Ｔｐ２を弱い（ゲート幅が短い）トランジスタにすると共に、それと並列に大きな（ゲート幅が長い）ｐＭＯＳトランジスタＴｐ３，Ｔｐ４を設けたものである。

ここで、ｐＭＯＳトランジスタＴｐ３のゲートには、例えば、ノードＮ２の信号を入力とし、インバータＩ２１〜Ｉ２４およびナンドゲートＮＡＮＤ２により所定の遅延とパルス幅を有する制御信号ＣＳ１が供給され、ｐＭＯＳトランジスタＴｐ１がオンするタイミングで強制的にｐＭＯＳトランジスタＴｐ３を所定のパルス幅に相当する時間だけオンするよういなっている。

同様に、ｐＭＯＳトランジスタＴｐ４のゲートには、例えば、ノードＮ１の信号を入力とし、インバータＩ１１〜Ｉ１４およびナンドゲートＮＡＮＤ１により所定の遅延とパルス幅を有する制御信号ＣＳ２が供給され、ｐＭＯＳトランジスタＴｐ２がオンするタイミングで強制的にｐＭＯＳトランジスタＴｐ４を所定のパルス幅に相当する時間だけオンするようになっている。

すなわち、クロスカップル接続されたｐＭＯＳトランジスタＴｐ１，Ｔｐ２と並列に設けたｐＭＯＳトランジスタＴｐ３，Ｔｐ４は、定常状態ではオフしているが、入力信号ｉｎ，／ｉｎの状態が変化するときだけオンする。

具体的に、例えば、入力信号ｉｎが低レベル『Ｌ』から高レベル『Ｈ』に遷移した場合、ｎＭＯＳトランジスタＴｎ１がオンするが、ｐＭＯＳトランジスタＴｐ１は弱く（駆動能力が小さく）、また、ｐＭＯＳトランジスタＴｐ３はオフしているので、ノードＮ１は急速に高レベル『Ｈ』から低レベル『Ｌ』に遷移する。

そして、ノードＮ１の電圧変化によって、上述したインバータＩ１１〜Ｉ１４およびナンドゲートＮＡＮＤ１で生成される制御信号ＣＳ２がＨ→Ｌ→Ｈ（所定の時間だけ低レベル『Ｌ』）となり、大きい（駆動能力が大きい）ｐＭＯＳトランジスタＴｐ４がその所定の時間だけオンすることにより、ノードＮ２の電位は、強制的に低レベル『Ｌ』から高レベル『Ｈ』に遷移する。

このように、図３に示す従来のレベルコンバータは、消費電力の増大を招くことなく高速動作が可能である。ここで、ｐＭＯＳトランジスタＴｐ３，Ｔｐ４を制御する信号ＣＳ１，ＣＳ２のパルス幅は、例えば、多段インバータの遅延により規定される。そのため、実際の使用に当たっては、遅延のためのインバータの段数を多くしなければならず、回路規模が大きくなるといった課題がある。

この出願は、上述した従来技術が有する課題に鑑み、大きな消費電力および回路規模の増大を招くことなく、高速動作が可能なレベルコンバータの提供を目的とする。

第１実施形態によれば、第１電極が、第１電源電圧が供給される第１電源線に接続され、制御電極および第２電極がクロスカップル接続された第１導電型の第１および第２トランジスタと、第１電極が、第２電源電圧が供給される第２電源線に接続され、第２電極が前記第１トランジスタの前記第２電極に接続され、制御電極に第１入力信号が供給される前記第１導電型と異なる第２導電型の第３トランジスタと、第１電極が前記第２電源線に接続され、第２電極が前記第２トランジスタの前記第２電極に接続され、制御電極に前記第１入力信号と相補の第２入力信号が供給される前記第２導電型の第４トランジスタと、前記第１トランジスタと並列に接続された前記第１導電型の第５トランジスタと、前記第２トランジスタと並列に接続された前記第１導電型の第６トランジスタと、前記第１入力信号と前記第１トランジスタの第２電極の電位とに基づいて第１制御信号を出力する第１判定部と、前記第２入力信号と前記第２トランジスタの第２電極の電位とに基づいて第２制御信号を出力する第２判定部と、を有し、前記第５トランジスタは、前記第１制御信号に基づいて駆動制御され、前記第６トランジスタは、前記第２制御信号に基づいて駆動制御され、前記第１判定部と前記第２判定部は、前記第１電源電圧よりも低い第３電源電圧によって駆動される、ことを特徴とするレベルコンバータが提供される。

第２実施形態によれば、第１電極が、第１電源電圧が供給される第１電源線に接続され、制御電極および第２電極がクロスカップル接続された第１導電型の第１および第２トランジスタと、第１電極が、第２電源電圧が供給される第２電源線に接続され、第２電極が前記第１トランジスタの前記第２電極に接続され、制御電極に第１入力信号が供給される前記第１導電型と異なる第２導電型の第３トランジスタと、第１電極が前記第２電源線に接続され、第２電極が前記第２トランジスタの前記第２電極に接続され、制御電極に前記第１入力信号と相補の第２入力信号が供給される前記第２導電型の第４トランジスタと、前記第１トランジスタと並列に接続された前記第１導電型の第５トランジスタと、前記第２トランジスタと並列に接続された前記第１導電型の第６トランジスタと、前記第１制御信号が制御端子に入力され、第１電極が前記第２電源線に接続され、第２電極が前記第５トランジスタの制御端子に接続された前記第２導電型の第７トランジスタと、第１電極が前記第１電源線に接続され、第２電極が前記第７トランジスタの第２電極に接続され、制御端子が前記第５トランジスタの制御端子に接続された前記第１導電型の第８トランジスタと、前記第２制御信号が制御端子に入力され、第１電極が前記第２電源線に接続され、第２電極が前記第６トランジスタの制御端子に接続された前記第２導電型の第９トランジスタと、第１電極が前記第１電源線に接続され、第２電極が前記第９トランジスタの第２電極に接続され、制御端子が前記第６トランジスタの制御端子に接続された前記第１導電型の第１０トランジスタと、前記第１入力信号と前記第１トランジスタの第２電極の電位とに基づいて第１制御信号を出力する第１判定部と、前記第２入力信号と前記第２トランジスタの第２電極の電位とに基づいて第２制御信号を出力する第２判定部と、を有し、前記第５トランジスタは、前記第１制御信号に基づいて駆動制御され、前記第６トランジスタは、前記第２制御信号に基づいて駆動制御される、ことを特徴とするレベルコンバータが提供される。
第３実施形態によれば、第１電極が第１電源線に接続され、制御電極および第２電極がクロスカップル接続された第１導電型の第１および第２トランジスタと、第１電極が第２電源線に接続され、第２電極が前記第１および第２トランジスタの前記第２電極に接続され、制御電極に差動入力信号が供給される前記第１導電型と逆の第２導電型の第３および第４トランジスタと、前記第１および第２トランジスタと並列に接続された前記第１導電型の第５および第６トランジスタと、前記第５および第６トランジスタとカレントミラー接続された前記第１導電型の第７および第８トランジスタと、前記第７および第８トランジスタと直列に接続され、制御電極に論理回路の出力信号が供給される前記第２導電型の第９および第１０トランジスタと、前記第３および第４トランジスタ並びに前記第９および第１０トランジスタとカスコード接続された、前記第２導電型の第１１および第１２トランジスタ並びに第１３および第１４トランジスタと、前記第１１および第１２トランジスタ並びに前記第１３および第１４トランジスタにバイアス電流を流すバイアス電流生成回路と、を備え、前記論理回路の出力信号により、前記第１および第２トランジスタと前記第３および第４トランジスタとの接続ノードの一方の電位変化を加速させ、前記バイアス電流生成回路は、前記第１および第２トランジスタと前記第３および第４トランジスタとの接続ノードの一方が電位変化するときにだけ、前記第１１および第１２トランジスタ並びに前記第１３および第１４トランジスタに前記バイアス電流を流す、ことを特徴とするレベルコンバータが提供される。

各実施例によれば、大きな消費電力および回路規模の増大を招くことなく、高速動作が可能なレベルコンバータを提供することができる。

まず、レベルコンバータの各実施例を詳述する前に、本実施形態のレベルコンバータの全体構成を、図４を参照して説明する。

図４に示されるように、本実施形態のレベルコンバータは、クロスカップル部１、第１スイッチング部２、第２スイッチング部３、カレントミラー接続部４、第３スイッチング５および入出力マッチング判定部６を備える。

クロスカップル部１は、データを保持し、また、第１スイッチング部２は、クロスカップル部１と直列に接続され，差動の入力信号ｉｎ，／ｉｎが供給される。第２スイッチング部３は、クロスカップル部１と並列に接続され、カレントミラー接続部４は、第２スイッチング手段３のトランジスタとカレントミラー接続されている。

第３スイッチング部５は、カレントミラー接続部４と直列に接続され、入出力マッチング判定部６は、入力信号ｉｎ，／ｉｎおよび出力ノードＮ１，Ｎ２の信号ｏｕｔ，／ｏｕｔを受け取って、第３スイッチング部５のトランジスタを制御する。

このように、本実施形態のレベルコンバータは、クロスカップル部１および第１スイッチング部２からなる従来のレベルコンバータ（図１参照）に対して、入力（ｉｎ，／ｉｎ）と出力（ｏｕｔ，／ｏｕｔ）の違いを判定する入出力マッチング判定部６と、該入出力マッチング判定部６からの制御信号（ＣＮＴ１，ＣＮＴ２）により制御する第３スイッチング部５と、その第３スイッチング部５が流す電流をカレントミラーするカレントミラー接続部４と、クロスカップル部１と並列に接続され、カレントミラーされた電流によりスイッチングを行う第２スイッチング部３と、を備える。そして、第２スイッチング部３により出力の変化を加速させることで、高速動作を可能とする。

さらに、図４のレベルコンバータは、カレントミラー接続部４と第３スイッチング部５との間に設けられ、第３スイッチング部５のトランジスタとカスコード接続されたトランジスタを有するカスコード接続部７を備えてもよい。

以下、レベルコンバータの実施例を、添付図面を参照して詳述する。
図５はレベルコンバータの第１実施例を示す回路図である。
図５に示す第１実施例のレベルコンバータは、クロスカップル接続された２つのｐＭＯＳトランジスタＴｐ１，Ｔｐ２（クロスカップル部１）、および、相補の入力信号がゲートに供給された一対のｎＭＯＳトランジスタＴｎ１，Ｔｎ２（第１スイッチング部２）を備える。

ｐＭＯＳトランジスタＴｐ１，Ｔｐ２には、ｐＭＯＳトランジスタＴｐ３，Ｔｐ４が並列に接続されている。ｐＭＯＳトランジスタＴｐ３，Ｔｐ４は、それぞれｐＭＯＳトランジスタＴｐ５，Ｔｐ６とカレントミラー接続され、ｐＭＯＳトランジスタＴｐ５，Ｔｐ６のドレインはそれぞれノードＮ３，Ｎ４によりｎＭＯＳトランジスタＴｎ３，Ｔｎ４のドレインに接続されている。

ｎＭＯＳトランジスタＴｎ３のゲートには、第１論理回路部６１からの制御信号ＣＮＴ１が供給され、さらに、ｎＭＯＳトランジスタＴｎ４のゲートには、第２論理回路部６２からの制御信号ＣＮＴ２が供給されている。

ここで、ｐＭＯＳトランジスタＴｐ１，Ｔｐ２がクロスカップル部１に対応し、ｎＭＯＳトランジスタＴｎ１，Ｔｎ２が第１スイッチング部２に対応し、ｐＭＯＳトランジスタＴｐ３，Ｔｐ４が第２スイッチング部３に対応する。

さらに、ｐＭＯＳトランジスタＴｐ５，Ｔｐ６がカレントミラー接続部４に対応し、ｎＭＯＳトランジスタＴｎ３，Ｔｎ４が第３スイッチング部５に対応し、そして、第１論理回路部６１および第２論理回路部６２が入出力マッチング判定部６に対応する。

すなわち、図５に示す本第１実施例のレベルコンバータは、クロスカップル接続されたｐＭＯＳトランジスタＴｐ１，Ｔｐ２と並列にｐＭＯＳトランジスタＴｐ３，Ｔｐ４を設け、所定の条件の時にオンするｎＭＯＳトランジスタＴｎ３，Ｔｎ４の電流を別のｐＭＯＳトランジスタＴｐ５，Ｔｐ６を介してカレントミラーすることでｐＭＯＳトランジスタＴｐ３，Ｔｐ４に電流を流す。

ここで、ｐＭＯＳトランジスタＴｐ３，Ｔｐ４は、例えば、ｐＭＯＳトランジスタＴｐ１，Ｔｐ２およびｐＭＯＳトランジスタＴｐ５，Ｔｐ６よりもゲート幅が長い大きなサイズのトランジスとされ、これにより、ノードＮ１またはＮ２の電位の上昇を加速して、レベルコンバータの動作を高速化させるようになっている。

図６は図５に示すレベルコンバータにおける論理回路部の一例を示す回路図である。
図６に示されるように、第１論理回路部６１は、ｐＭＯＳトランジスタＴｐ６１１，Ｔｐ６１２およびｎＭＯＳトランジスＴｎ６１１，Ｔｎ６１２より成るＮＯＲゲートとして構成され、例えば、ｎＭＯＳトランジスタＴｎ３のゲートに供給される制御信号ＣＮＴ１を、入力信号ｉｎおよび出力信号ｏｕｔ（ノードＮ１の電位）が両方とも低レベル『Ｌ』のときにだけ高レベル『Ｈ』に変化させるようになっている。

同様に、第２論理回路部６２は、ｐＭＯＳトランジスタＴｐ６２１，Ｔｐ６２２およびｎＭＯＳトランジスＴｎ６２１，Ｔｎ６２２より成るＮＯＲゲートとして構成され、例えば、ｎＭＯＳトランジスタＴｎ４のゲートに供給される制御信号ＣＮＴ２を、入力信号／ｉｎおよび出力信号／ｏｕｔ（ノードＮ２の電位）が両方とも低レベル『Ｌ』のときにだけ高レベル『Ｈ』に変化させるようになっている。

ここで、第１論理回路部６１および第２論理回路部６２は、電圧レベルの変換を行う高い電源電圧ＡＶＤ（例えば、３．３Ｖ）ではなく、低い電源電圧ＤＶＤ（例えば、１．２Ｖ）により駆動され、定常電流は流れないようになっている。

すなわち、第１論理回路部６１および第２論理回路部６２（入出力マッチング判定部６）から出力される制御信号ＣＮＴ１およびＣＮＴ２は遷移時のみ高レベル『Ｈ』になるため、ｎＭＯＳトランジスタＴｎ３（Ｔｎ４）→ｐＭＯＳトランジスタＴｐ５（Ｔｐ６）→ｐＭＯＳトランジスタＴｐ３（Ｔｐ４）の経路は遷移時のみしか電流が流れない。

さらに、第１論理回路部６１および第２論理回路部６２は、入力信号ｉｎまたは／ｉｎのＨ→Ｌの変化に対して、出力信号ｏｕｔまたは／ｏｕｔがＬ→Ｈと変化する回路動作を行うが、入力信号がＨ→Ｌと変化する際に出力をＬ→Ｈへの変化を担うトランジスタＴｐ６１２およびＴｐ６２２は、低い電源電圧ＤＶＤで駆動されるが、高速のトランジスタで構成され、出力信号ｏｕｔまたは／ｏｕｔのＬ→Ｈの変化に対して、第１論理回路部６１および第２論理回路部６２の出力である制御信号ＣＮＴ１およびＣＮＴ２をＬ→Ｈ→Ｌへの変化を担うトランジスタＴｎ６１１およびＴｎ６２１は、低速のトランジスタで構成するが、高い電源電圧ＡＶＤで駆動されるため、高速動作が可能である。

ｐＭＯＳトランジスタＴｐ３およびＴｐ４は、ｐＭＯＳトランジスタＴｐ５およびＴｐ６並びにｎＭＯＳトランジスタＴｎ３およびＴｎ４を介して高速動作が可能な第１論理回路部６１および第２論理回路部６２からの制御信号ＣＮＴ１およびＣＮＴ２により駆動されるため、ノードＮ１およびＮ２のレベル変化を高速に行うことが可能になる。

図７は図６に示すレベルコンバータの動作を従来例と比較して示す図（その１）であり、出力ｏｕｔおよび／ｏｕｔの波形を示している。なお、図７において、曲線Ｌ１１およびＬ１２は、上述した図６に示す第１実施例におけるノードＮ１およびＮ２の電圧を示し、また、Ｌ２１およびＬ２２は、前述した図１に示す従来例におけるノードＮ１およびＮ２の電圧を示している。

すなわち、曲線Ｌ１１とＬ２１との比較、並びに、曲線Ｌ１２とＬ２２との比較から明らかなように、出力ｏｕｔおよび／ｏｕｔ（ノードＮ１およびＮ２）の電圧に関して、本第１実施例のレベルコンバータの方が明らかに短時間でレベルの遷移が行われることが分かる。

すなわち、例えば、ノードＮ１（ｏｕｔ）の電圧が高レベル『Ｈ』（３．６Ｖ）から低レベル『Ｌ』（０Ｖ）に変化する場合、本第１実施例における正論理の出力ｏｕｔ（曲線Ｌ１１）は、従来例における正論理の出力ｏｕｔ（曲線Ｌ２１）よりも高速に立ち下がり、さらに、本第１実施例における負論理の出力／ｏｕｔ（曲線Ｌ１２）は、従来例における負論理の出力／ｏｕｔ（曲線Ｌ２２）よりも高速に立ち上がることが分かる。

図８は図６に示すレベルコンバータの動作を従来例と比較して示す図（その２）であり、図８（ａ）は、第１実施例におけるレベル変換（ワーストケース）をシミュレーションした結果を示し、図８（ｂ）は、図１に示す従来例におけるレベル変換（ワーストケース）をシミュレーションした結果を示す。

なお、図８（ａ）および図８（ｂ）において、曲線Ｃ１１およびＣ２１は１．２Ｖの入力信号（１．２Ｖの振幅を有する入力信号）ｉｎ，／ｉｎを３．６Ｖの振幅を有する出力信号ｏｕｔ，／ｏｕｔに変換する場合（１．２Ｖ→３．６Ｖの場合）を示し、同様に、曲線Ｃ１２およびＣ２２は１．１Ｖ→３．６Ｖ、曲線Ｃ１３およびＣ２３は１．０Ｖ→３．６Ｖ、曲線Ｃ１４およびＣ２４は０．９Ｖ→３．６Ｖ、曲線Ｃ１５およびＣ２５は０．８Ｖ→３．６Ｖ、そして、曲線Ｃ１６およびＣ２６は０．８Ｖ→３．６Ｖの場合をそれぞれ示している。

図８（ａ）と図８（ｂ）との比較から明らかなように、本第１実施例におけるレベルコンバータでは、０．７Ｖの入力信号ｉｎ，／ｉｎを３．６Ｖの出力信号ｏｕｔ，／ｏｕｔに変換することができる（曲線Ｃ１１〜Ｃ１６参照）のに対して、図１に示す従来例のレベルコンバータでは、０．９Ｖ→３．６Ｖまでが限度（曲線Ｃ２１〜Ｃ２４参照）で、０．７Ｖおよび０．８Ｖの入力信号ｉｎ，／ｉｎを３．６Ｖの出力信号ｏｕｔ，／ｏｕｔに変換することが困難（曲線Ｃ２５およびＣ２６参照）になっている。

このように、本第１実施例のレベルコンバータによれば、従来よりも低い電圧の入力信号に対しても所定の電圧までレベルアップすることができ、幅広い適用範囲を有することが分かる。

図９はレベルコンバータの第２実施例を示す回路図である。
図９と図６（図５）との比較から明らかなように、本第２実施例のレベルコンバータは、第１実施例のレベルコンバータにおいて、ｐＭＯＳトランジスタＴｐ１（Ｔｐ３），Ｔｐ２（Ｔｐ４），Ｔｐ５およびＴｐ６と、ｎＭＯＳトランジスタＴｎ１，Ｔｎ２，Ｔｎ３およびＴｎ４との間に、ｎＭＯＳトランジスタＴｎ５１，Ｔｎ５２，Ｔｎ５３およびＴｎ５４を挿入するようになっている。

すなわち、トランジスタＴｎ１〜Ｔｎ４に対してトランジスタＴｎ５１〜Ｔｎ５４をカスコード接続し、トランジスタＴｎ１〜Ｔｎ４として低い電源電圧で動作し得るトランジスタを適用して高速動作を可能としている。

なお、抵抗ＲｖおよびｎＭＯＳトランジスタＴｎ５０は、カスコード接続されたｎＭＯＳトランジスタＴｎ５１〜Ｔｎ５４のゲートに印加するバイアス電圧Ｖｂを生成するためのものである。

図１０はレベルコンバータの第３実施例を示す回路図であり、カスコード接続されたトランジスタＴｎ５１〜Ｔｎ５４に対するバイアス電圧Ｖｂの印加を、入力信号ｉｎ，／ｉｎのレベルが遷移するときだけ行い、消費電力の低減を図ったものである。

図１０と図９との比較から明らかなように、本第３実施例のレベルコンバータは、第２実施例のレベルコンバータにおけるｎＭＯＳトランジスタＴｎ５１を並列接続されたｎＭＯＳトランジスタＴｎ５１１およびＴｎ５１２で構成し、ｎＭＯＳトランジスタＴｎ５２を並列接続されたｎＭＯＳトランジスタＴｎ５２１およびＴｎ５２２で構成している。

さらに、バイアス電圧を発生する回路を、第１バイアス電圧Ｖｂ１を発生するための直列接続されたｐＭＯＳトランジスタＴｐ７１並びにｎＭＯＳトランジスタＴｎ５０１およびＴｎ５０２と、第２バイアス電圧Ｖｂ２を発生するための直列接続されたｐＭＯＳトランジスタＴｐ７２並びにｎＭＯＳトランジスタＴｎ５０３およびＴｎ５０４との２組で構成している。

ここで、第１バイアス電圧Ｖｂ１は、ｎＭＯＳトランジスタＴｎ５１１，Ｔｎ５２２およびＴｎ５３のゲートに印加され、また、第２バイアス電圧Ｖｂ２は、ｎＭＯＳトランジスタＴｎ５１２，Ｔｎ５２１およびＴｎ５４のゲートに印加されている。なお、２組のバイアス電圧発生回路において、ｎＭＯＳトランジスタＴｎ５０１およびＴｎ５０２は、ＥＳＤ（静電気放電）の保護素子としても機能している。

２組のバイアス電圧発生回路（Ｔｐ７１，Ｔｎ５０１，Ｔｎ５０２、および、Ｔｐ７２，Ｔｎ５０３，Ｔｎ５０４）において、ｐＭＯＳトランジスタＴｐ７１およびＴｐ７２は、それぞれｐＭＯＳトランジスタＴｐ５およびＴｐ６とカレントミラー接続されている。

そして、例えば、ノードＮ１が低レベル『Ｌ』から高レベル『Ｈ』に遷移する場合には、制御信号ＣＮＴ１によりｎＭＯＳトランジスタＴｎ３がオンしてｐＭＯＳトランジスタＴｐ５に電流が流れるタイミングに従って、ｐＭＯＳトランジスタＴｐ７１にも電流が流れ、カスコード接続されたｎＭＯＳトランジスタＴｎ５３，Ｔｎ５１１およびＴｎ５２２のゲートに第１バイアス電圧Ｖｂ１を印加して動作させるようになっている。

なお、このとき、制御信号ＣＮＴ２は低レベル『Ｌ』に保持されるため、ｎＭＯＳトランジスタＴｎ４はオフしてｐＭＯＳトランジスタＴｐ６に電流は流れず、ｐＭＯＳトランジスタＴｐ７２もオフして第２バイアス電圧は生成されない。

このように、本第３実施例のレベルコンバータによれば、消費電力の増大を抑制しつつ高速動作が可能となる。

上述した各実施例の回路構成は、単なる例であり、様々に変形することができるのはいうまでもない。具体的に、例えば、各実施例の回路における電源の極性およびトランジスタの導電型を反転し、或いは、第１および第２論理回路部６１，６２をＮＯＲゲート以外の論理回路として構成してもよいのはもちろんである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
データを保持するクロスカップル部、および、該クロスカップル部と直列に接続され，差動の入力信号が供給された第１スイッチング部を有するレベルコンバータであって、
前記クロスカップル部と並列に接続された第２スイッチング部と、
該第２スイッチング部のトランジスタとカレントミラー接続されたカレントミラー接続部と、
該カレントミラー接続部と直列に接続された第３スイッチング部と、
前記入力信号および出力ノードの信号を受け取って、前記第３スイッチング部のトランジスタを制御する入出力マッチング判定部と、を備えるレベルコンバータ。

（付記２）
付記１に記載のレベルコンバータにおいて、さらに、
前記カレントミラー接続部と前記第３スイッチング部との間に設けられ，該第３スイッチング部のトランジスタとカスコード接続されたトランジスタを有するカスコード接続部を備えるレベルコンバータ。

（付記３）
第１電極が第１電源線に接続され、制御電極および第２電極がクロスカップル接続された第１導電型の第１および第２トランジスタと、
第１電極が第２電源線に接続され、第２電極が前記前記第１および第２トランジスタの前記第２電極に接続され、制御電極に差動入力信号が供給される前記第１導電型と逆の第２導電型の第３および第４トランジスタと、
前記第１および第２トランジスタと並列に接続された前記第１導電型の第５および第６トランジスタと、
前記第５および第６トランジスタとカレントミラー接続された前記第１導電型の第７および第８トランジスタと、
前記第７および第８トランジスタと直列に接続され、制御電極に論理回路の出力信号が供給される前記第２導電型の第９および第１０トランジスタと、を備え、前記論理回路の出力信号により、前記第１および第２トランジスタと前記第３および第４トランジスタとの接続ノードの一方の電位変化を加速させるレベルコンバータ。

（付記４）
付記３に記載のレベルコンバータにおいて、
前記論理回路は、前記差動入力信号および前記接続ノードの電位を受け取り、前記第１トランジスタおよび前記第３トランジスタの接続ノードの電位を変化させる必要があるとき、前記第９トランジスタをオンとして前記第７トランジスタを介して当該第７トランジスタとカレントミラー接続された前記第５トランジスタに電流を流すレベルコンバータ。

（付記５）
付記４に記載のレベルコンバータにおいて、
前記論理回路は、前記第４トランジスタの前記制御電極に入力される信号、および、前記第１トランジスタおよび前記第３トランジスタの接続ノードの電位を受け取って、前記第９トランジスタの前記制御電極に供給する信号を制御するレベルコンバータ。

（付記６）
付記３に記載のレベルコンバータにおいて、
前記論理回路は、前記差動入力信号および前記接続ノードの電位を受け取り、前記第２トランジスタおよび前記第４トランジスタの接続ノードの電位を変化させる必要があるとき、前記第１０トランジスタをオンとして前記第８トランジスタを介して当該第８トランジスタとカレントミラー接続された前記第６トランジスタに電流を流すレベルコンバータ。

（付記７）
付記６に記載のレベルコンバータにおいて、
前記論理回路は、前記第３トランジスタの前記制御電極に入力される信号、および、前記第２トランジスタおよび前記第４トランジスタの接続ノードの電位を受け取って、前記第１０トランジスタの前記制御電極に供給する信号を制御するレベルコンバータ。

（付記８）
付記３〜７のいずれか１項に記載のレベルコンバータにおいて、
前記第５および第６トランジスタは、前記第１および第２トランジスタ，並びに，前記第７および第８トランジスタよりも大きなサイズのトランジスタであるレベルコンバータ。

（付記９）
付記３〜８のいずれか１項に記載のレベルコンバータにおいて、
前記レベルコンバータは、第１の電源レベルの信号を該第１の電源レベルよりも小さい第２の電源レベルの信号に変換するものであり、
前記論理回路は、前記第２の電源レベルで駆動されるトランジスタを備えるレベルコンバータ。

（付記１０）
付記３〜８のいずれか１項に記載のレベルコンバータにおいて、さらに、
前記第３および第４トランジスタ並びに前記第９および第１０トランジスタとカスコード接続された、前記第２導電型の第１１および第１２トランジスタ並びに第１３および第１４トランジスタを備えるレベルコンバータ。

（付記１１）
付記１０に記載のレベルコンバータにおいて、
前記レベルコンバータは、第１の電源レベルの信号を該第１の電源レベルよりも小さい第２の電源レベルを有する信号に変換するものであり、
前記第３および第４トランジスタ並びに前記第９および第１０トランジスタは、前記第２の電源レベルで駆動されるトランジスタであるレベルコンバータ。

（付記１２）
付記１０または１１に記載のレベルコンバータにおいて、さらに、
前記第１１および第１２トランジスタ並びに前記第１３および第１４トランジスタにバイアス電流を流すバイアス電流生成回路を備えるレベルコンバータ。

（付記１３）
付記１２に記載のレベルコンバータにおいて、さらに、
前記バイアス電流生成回路は、前記第１および第２トランジスタと前記第３および第４トランジスタとの接続ノードの一方が電位変化するときにだけ、前記第１１および第１２トランジスタ並びに前記第１３および第１４トランジスタに前記バイアス電流を流すレベルコンバータ。

（付記１４）
付記３〜１３のいずれか１項に記載のレベルコンバータにおいて、
前記各トランジスタはＭＯＳトランジスタであり、前記第１電源線は高電位電源線であり、前記第２電源線は低電位電源線であり、前記第１導電型はｐチャネル型であり、そして、前記第２導電型はｎチャネル型であるレベルコンバータ。

従来のレベルコンバータの一例を示す回路図である。従来のレベルコンバータの他の例を示す回路図である。従来のレベルコンバータのさらに他の例を示す回路図である。レベルコンバータの実施形態の全体構成を概略的に示すブロック図である。レベルコンバータの第１実施例を示す回路図である。図５に示すレベルコンバータにおける論理回路部の一例を含めて示す回路図である。図６に示すレベルコンバータの動作を従来例と比較して示す図（その１）である。図６に示すレベルコンバータの動作を従来例と比較して示す図（その２）である。レベルコンバータの第２実施例を示す回路図である。レベルコンバータの第３実施例を示す回路図である。

符号の説明

１クロスカップル部
２第１スイッチング部
３第２スイッチング部
４カレントミラー接続部
５第３スイッチング
６入出力マッチング判定部
７カスコード接続部

Claims

第１電極が、第１電源電圧が供給される第１電源線に接続され、制御電極および第２電極がクロスカップル接続された第１導電型の第１および第２トランジスタと、
第１電極が、第２電源電圧が供給される第２電源線に接続され、第２電極が前記第１トランジスタの前記第２電極に接続され、制御電極に第１入力信号が供給される前記第１導電型と異なる第２導電型の第３トランジスタと、
第１電極が前記第２電源線に接続され、第２電極が前記第２トランジスタの前記第２電極に接続され、制御電極に前記第１入力信号と相補の第２入力信号が供給される前記第２導電型の第４トランジスタと、
前記第１トランジスタと並列に接続された前記第１導電型の第５トランジスタと、
前記第２トランジスタと並列に接続された前記第１導電型の第６トランジスタと、
前記第１入力信号と前記第１トランジスタの第２電極の電位とに基づいて第１制御信号を出力する第１判定部と、
前記第２入力信号と前記第２トランジスタの第２電極の電位とに基づいて第２制御信号を出力する第２判定部と、を有し、
前記第５トランジスタは、前記第１制御信号に基づいて駆動制御され、
前記第６トランジスタは、前記第２制御信号に基づいて駆動制御され、
前記第１判定部と前記第２判定部は、前記第１電源電圧よりも低い第３電源電圧によって駆動される、
ことを特徴とするレベルコンバータ。
前記第５トランジスタは、前記第１トランジスタの第２電極の電位が前記第１電源電圧と前記第２電源電圧との間で遷移する時のみオンするように駆動制御され、
前記第６トランジスタは、前記第２トランジスタの第２電極の電位が前記第１電源電圧と前記第２電源電圧との間で遷移する時のみオンするように駆動制御される、
ことを特徴とする請求項１に記載のレベルコンバータ。
前記第５および第６トランジスタは、前記第１および第２トランジスタよりも大きなサイズのトランジスタである、
ことを特徴とする請求項１または請求項２に記載のレベルコンバータ。
第１電極が、第１電源電圧が供給される第１電源線に接続され、制御電極および第２電極がクロスカップル接続された第１導電型の第１および第２トランジスタと、
第１電極が、第２電源電圧が供給される第２電源線に接続され、第２電極が前記第１トランジスタの前記第２電極に接続され、制御電極に第１入力信号が供給される前記第１導電型と異なる第２導電型の第３トランジスタと、
第１電極が前記第２電源線に接続され、第２電極が前記第２トランジスタの前記第２電極に接続され、制御電極に前記第１入力信号と相補の第２入力信号が供給される前記第２導電型の第４トランジスタと、
前記第１トランジスタと並列に接続された前記第１導電型の第５トランジスタと、
前記第２トランジスタと並列に接続された前記第１導電型の第６トランジスタと、
前記第１制御信号が制御端子に入力され、第１電極が前記第２電源線に接続され、第２電極が前記第５トランジスタの制御端子に接続された前記第２導電型の第７トランジスタと、
第１電極が前記第１電源線に接続され、第２電極が前記第７トランジスタの第２電極に接続され、制御端子が前記第５トランジスタの制御端子に接続された前記第１導電型の第８トランジスタと、
前記第２制御信号が制御端子に入力され、第１電極が前記第２電源線に接続され、第２電極が前記第６トランジスタの制御端子に接続された前記第２導電型の第９トランジスタと、
第１電極が前記第１電源線に接続され、第２電極が前記第９トランジスタの第２電極に接続され、制御端子が前記第６トランジスタの制御端子に接続された前記第１導電型の第１０トランジスタと、
前記第１入力信号と前記第１トランジスタの第２電極の電位とに基づいて第１制御信号を出力する第１判定部と、
前記第２入力信号と前記第２トランジスタの第２電極の電位とに基づいて第２制御信号を出力する第２判定部と、を有し、
前記第５トランジスタは、前記第１制御信号に基づいて駆動制御され、
前記第６トランジスタは、前記第２制御信号に基づいて駆動制御される、
ことを特徴とするレベルコンバータ。
第１電極が第１電源線に接続され、制御電極および第２電極がクロスカップル接続された第１導電型の第１および第２トランジスタと、
第１電極が第２電源線に接続され、第２電極が前記第１および第２トランジスタの前記第２電極に接続され、制御電極に差動入力信号が供給される前記第１導電型と逆の第２導電型の第３および第４トランジスタと、
前記第１および第２トランジスタと並列に接続された前記第１導電型の第５および第６トランジスタと、
前記第５および第６トランジスタとカレントミラー接続された前記第１導電型の第７および第８トランジスタと、
前記第７および第８トランジスタと直列に接続され、制御電極に論理回路の出力信号が供給される前記第２導電型の第９および第１０トランジスタと、
前記第３および第４トランジスタ並びに前記第９および第１０トランジスタとカスコード接続された、前記第２導電型の第１１および第１２トランジスタ並びに第１３および第１４トランジスタと、
前記第１１および第１２トランジスタ並びに前記第１３および第１４トランジスタにバイアス電流を流すバイアス電流生成回路と、を備え、
前記論理回路の出力信号により、前記第１および第２トランジスタと前記第３および第４トランジスタとの接続ノードの一方の電位変化を加速させ、
前記バイアス電流生成回路は、前記第１および第２トランジスタと前記第３および第４トランジスタとの接続ノードの一方が電位変化するときにだけ、前記第１１および第１２トランジスタ並びに前記第１３および第１４トランジスタに前記バイアス電流を流す、
ことを特徴とするレベルコンバータ。
前記論理回路は、前記差動入力信号および前記接続ノードの電位を受け取り、前記第１トランジスタおよび前記第３トランジスタの接続ノードの電位を変化させる必要があるとき、前記第９トランジスタをオンとして前記第７トランジスタを介して当該第７トランジスタとカレントミラー接続された前記第５トランジスタに電流を流す、
ことを特徴とする請求項５に記載のレベルコンバータ。
前記論理回路は、前記第４トランジスタの前記制御電極に入力される信号、および、前記第１トランジスタおよび前記第３トランジスタの接続ノードの電位を受け取って、前記第９トランジスタの前記制御電極に供給する信号を制御する、
ことを特徴とする請求項６に記載のレベルコンバータ。
前記第５および第６トランジスタは、前記第１および第２トランジスタ，並びに，前記第７および第８トランジスタよりも大きなサイズのトランジスタである、
ことを特徴とする請求項５乃至請求項７のいずれか１項に記載のレベルコンバータ。
前記レベルコンバータは、第１の電源レベルの信号を該第１の電源レベルよりも小さい第２の電源レベルを有する信号に変換するものであり、
前記第３および第４トランジスタ並びに前記第９および第１０トランジスタは、前記第２の電源レベルで駆動されるトランジスタである、
ことを特徴とする請求項５乃至請求項８のいずれか１項に記載のレベルコンバータ。