JP4424095B2

JP4424095B2 - レベルシフト回路

Info

Publication number: JP4424095B2
Application number: JP2004193020A
Authority: JP
Inventors: 信昭辻
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2010-03-03
Anticipated expiration: 2024-06-30
Also published as: JP2006019815A

Description

本発明は、低電圧の信号を高電圧の信号に変換するレベルシフト回路に関する。

図２は従来のレベルシフト回路の一例を示す回路図である。この図において、符号１は０〜５Ｖの入力信号が加えられる入力端子、２は低電圧（５Ｖ）電源端子、３は接地端子、４、５は低電圧電源で動作するインバータである。６，７は低電圧電源用のＮチャネルＦＥＴ（電界効果トランジスタ）、８、９は高電圧（１０Ｖ）電源用ＮチャネルＦＥＴ、１０、１１は高電圧電源用ＰチャネルＦＥＴ、１２は高電圧電源用インバータ、１３は出力端子、１４は高電圧電源端子である。なお、図において、Ｎ、ＨＮ、ＨＰは次の意味である。
Ｎ：低電圧電源用ＮチャネルＦＥＴ
ＨＮ：高電圧電源用ＮチャネルＦＥＴ
ＨＰ：高電圧電源用ＰチャネルＦＥＴ

このような構成において、入力信号が０Ｖの時は、インバータ４の出力が５Ｖ、インバータ５の出力が０Ｖとなり、ＦＥＴ６、８がオフ、ＦＥＴ７、９がオンとなる。この結果、ＦＥＴ１０がオン、ＦＥＴ１１がオフとなり、インバータ１２の出力が０Ｖとなる。一方、入力信号が５Ｖの時は、インバータ４の出力が０Ｖ、インバータ５の出力が５Ｖとなり、ＦＥＴ６、８がオン、ＦＥＴ７、９がオフとなる。この結果、ＦＥＴ１０がオフ、ＦＥＴ１１がオンとなり、インバータ１２の出力が１０Ｖとなる。このように、図２の回路は、０〜５Ｖの入力信号に対し、０〜１０Ｖの昇圧された信号を出力する。

また、図２において、ＦＥＴ８、９はＦＥＴ６、７に高電圧がかからないようにするための保護用ＦＥＴであり、これらのＦＥＴ８，９により、ＦＥＴ６，７のドレインは常に（５Ｖ−Ｖｇｓ）以下に保持される。なお、ＶｇｓはＦＥＴ８、９のゲート−ソース間電圧である。
なお、従来のレベルシフト回路が開示された文献として、特許文献１が知られている。
特開平9-18328号公報

ところで、上述したレベルシフト回路をさらに低電圧の入力信号によって駆動する場合、ＦＥＴ１０、１１を反転させるための充分なゲート電流をＦＥＴ６または７によって流すことができるかが問題となる。そして、図２の回路の場合、ＦＥＴ６、７のソース−ドレイン間電圧が低電圧電源端子２の電圧よりＦＥＴ８、９のゲート−ソース間電圧Ｖｇｓだけ低くなるため、ＦＥＴ６，７のソースードレイン電流がその分減少し、このため、低電圧電源端子２の電圧があるレベル以下になると回路動作が不能となってしまう。
本発明は上記事情を考慮してなされたもので、その目的は、従来の回路よりさらに低い電圧によって駆動することができるレベルシフト回路を提供することにある。

この発明は上記の課題を解決するためになされたもので、本発明は、低電圧電源による入力信号に基づいて駆動される低電圧用増幅素子と、前記低電圧用増幅素子によって駆動され、高電圧電源を制御して高電圧信号を出力する高電圧用増幅素子とを具備し、前記高電圧用増幅素子の出力信号を次段へ出力するレベルシフト回路において、前記低電圧用増幅素子に直列に接続された保護用トランジスタと、前記保護用トランジスタと共にカレントミラー回路を構成し、前記低電圧用増幅素子に加わる電圧を前記低電圧電源の電圧と実質的に等しい電圧に制御する制御用トランジスタとを具備することを特徴とするレベルシフト回路である。

本発明は、低電圧電源による入力信号に基づいて駆動される低電圧用増幅素子と、前記低電圧用増幅素子によって駆動され、高電圧電源を制御して高電圧信号を出力する高電圧用増幅素子とを具備し、前記高電圧用増幅素子の出力信号を次段へ出力するレベルシフト回路において、一方の電極が前記低電圧電源に接続され、他方の電極が抵抗素子を介して前記高電圧電源に接続され、制御電極が前記他方の電極に接続された第１のトランジスタと、一方の電極が前記低電圧用増幅素子に接続され、制御電極が前記第１のトランジスタの制御電極に接続され、他方の電極が前記高電圧用増幅素子の制御電極に接続された第２のトランジスタと、前記低電圧用増幅素子に並列に接続された抵抗素子とを具備することを特徴とするレベルシフト回路である。

この発明によれば、従来の回路よりさらに低い入力電圧によって駆動することができる効果がある。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるレベルシフト回路の構成を示す回路図であり、この図において図２の各部に対応する部分には同一の符号が付してある。この図において、１は０〜５Ｖの入力信号が加えられる入力端子、２は低電圧（５Ｖ）電源端子、３は接地端子である。４、５は低電圧電源で動作するインバータであり、インバータ４の出力はインバータ５の入力端およびＦＥＴ７のゲートへ加えられ、インバータ５の出力はＦＥＴ６のゲートへ加えられる。
２１は高電圧電源用ＰチャネルＦＥＴであり、そのソースが高電圧（１０Ｖ）電源端子１４に接続され、ゲートが所定の電圧に接続され、ドレインがＦＥＴ２２のドレインに接続されている。ＦＥＴ２２は高電圧電源用ＮチャネルＦＥＴであり、そのソースが低電圧電源端子２に接続され、そのベース（基板）が接地されている。また、そのゲートはドレインに接続されると共に、ＦＥＴ８，９のゲートに接続されている。

ＦＥＴ６は低電圧電源用のＮチャネルＦＥＴであり、そのソースが接地され、ドレインがＦＥＴ８のソースに接続され、ベースが接地されている。ＦＥＴ２３は低電圧電源用ＮチャネルＦＥＴであり、そのドレインはＦＥＴ６のドレインに接続され、ゲートが所定の電圧に接続され、ソースおよびベースが接地されている。また、ＦＥＴ７は低電圧電源用のＮチャネルＦＥＴであり、そのソースが接地され、ドレインがＦＥＴ９のソースに接続され、ベースが接地されている。ＦＥＴ２４は低電圧電源用ＮチャネルＦＥＴであり、そのドレインはＦＥＴ７のドレインに接続され、ゲートが所定の電圧に接続され、ソースおよびベースが接地されている。

ＦＥＴ８，９は高電圧電源用ＮチャネルＦＥＴであり、ＦＥＴ６，７を高電圧から保護する保護用ＦＥＴである。ＦＥＴ８のドレインはＦＥＴ１０のドレインに接続され、ベースが接地されている。同様に、ＦＥＴ９のドレインはＦＥＴ１１のドレインに接続され、ベースが接地されている。ＦＥＴ１０、１１は高電圧電源用ＰチャネルＦＥＴであり、ＦＥＴ１０のソースが高電圧電源端子１４に接続され、ゲートがＦＥＴ１１のドレインに接続されている。また、ＦＥＴ１１のソースが高電圧電源端子１４に接続され、ゲートがＦＥＴ１０のドレインに接続されている。１２は高電圧電源用インバータであり、ＦＥＴ１０のドレイン電圧を反転して出力端子１３へ供給する。

このような構成において、入力信号が０Ｖの時は、インバータ４の出力が５Ｖ、インバータ５の出力が０Ｖとなる。インバータ４の出力が５Ｖになると、ＦＥＴ７がオン状態となり、ＦＥＴ７がオンになると、ＦＥＴ９もオン状態となる。これにより、ＦＥＴ１１のドレインが０Ｖに落ち、ＦＥＴ１０がオン状態となる。一方、インバータ５の出力が０Ｖになると、ＦＥＴ６がオフとなる。この時、ＦＥＴ８はＦＥＴ２３に電流を流すため能動状態にあり、高電圧電源端子１４からＦＥＴ１０、ＦＥＴ８、ＦＥＴ２３を通して約３μＡの電流が流れる。またこの時、ＦＥＴ１０のドレイン電圧は１０Ｖ近辺の電圧となる。

また、入力信号が５Ｖの時は、インバータ４の出力が０Ｖ、インバータ５の出力が５Ｖとなる。インバータ５の出力が５Ｖになると、ＦＥＴ６がオン状態となり、ＦＥＴ６がオンになると、ＦＥＴ８もオン状態となる。これにより、ＦＥＴ１０のドレインが０Ｖに落ち、ＦＥＴ１１がオン状態となる。一方、インバータ４の出力が０Ｖになると、ＦＥＴ７がオフとなる。この時、ＦＥＴ９はＦＥＴ２４に電流を流すため能動状態にあり、高電圧電源端子１４からＦＥＴ１１、ＦＥＴ９、ＦＥＴ２４を通して約３μＡの電流が流れる。またこの時、ＦＥＴ１０のドレイン電圧は０Ｖとなり、ＦＥＴ１１のドレイン電圧は１０Ｖ近辺の電圧となる。そして、ＦＥＴ１０のドレイン電圧がインバータ１２によって反転され、出力端子１３から出力される。
このように、図１の回路は０〜５Ｖに入力信号に対し、０〜１０Ｖの昇圧された信号を出力する。

上記の回路において、ＦＥＴ２１はそのソース−ドレイン電流が常時３μＡになるようにゲート電圧が設定されている。また、ＦＥＴ２１、２２のトランジスタ特性と、ＦＥＴ１０、８のトランジスタ特性が同一特性に揃えられており、ＦＥＴ２１、２２の回路とＦＥＴ１０、８の回路がカレントミラー回路を構成している。これにより、ＦＥＴ８のソース電圧が、常時、ＦＥＴ２２のソース電圧と同一となり、５Ｖに保持される。同様に、ＦＥＴ２１、２２のトランジスタ特性と、ＦＥＴ１１、９のトランジスタ特性が同一特性に揃えられており、ＦＥＴ２１、２２の回路とＦＥＴ１１、９の回路がカレントミラー回路を構成している。これにより、ＦＥＴ９のソース電圧が、常時、ＦＥＴ２２のソース電圧と同一となり、５Ｖに保持される。

このように、上記実施形態によれば、ＦＥＴ６、７のドレイン電圧が、常時、低電圧電源端子２の電圧５Ｖと同一となり、この結果、低電圧電源端子２の電圧が低下した場合においてもＦＥＴ６、７のソース−ドレイン電流を従来の回路より流すことが可能となる。これにより、従来の回路より低い入力信号によって駆動することが可能となる。また、従来の回路はＦＥＴ８，９のゲート−ソース間電圧のばらつきによって最低駆動電圧が変動したが、上記実施形態においてはＦＥＴ特性のばらつきによる影響がない利点がある。
なお、上記実施形態において、ＦＥＴ２１、２３、２４に代えて定電流回路を用いてもよい。

この発明は、ＩＣ（半導体集積回路）等において使用される。

この発明の一実施形態によるレベルシフト回路の構成を示す回路図である。従来のレベルシフト回路の構成を示す回路図である。

符号の説明

１…入力端子、１３…出力端子、１０、１１、２１…ＰチャネルＦＥＴ、６、７、８、９、２２、２３、２４…ＮチャネルＦＥＴ。

Claims

低電圧電源による入力信号に基づいて駆動される低電圧用増幅素子と、前記低電圧用増幅素子によって駆動され、高電圧電源を制御して高電圧信号を出力する高電圧用増幅素子とを具備し、前記高電圧用増幅素子の出力信号を次段へ出力するレベルシフト回路において、
前記低電圧用増幅素子に直列に接続された保護用トランジスタと、
前記保護用トランジスタと共にカレントミラー回路を構成し、前記低電圧用増幅素子に加わる電圧を前記低電圧電源の電圧と実質的に等しい電圧に制御する制御用トランジスタと、
を具備することを特徴とするレベルシフト回路。
低電圧電源による入力信号に基づいて駆動される低電圧用増幅素子と、前記低電圧用増幅素子によって駆動され、高電圧電源を制御して高電圧信号を出力する高電圧用増幅素子とを具備し、前記高電圧用増幅素子の出力信号を次段へ出力するレベルシフト回路において、
一方の電極が前記低電圧電源に接続され、他方の電極が抵抗素子を介して前記高電圧電源に接続され、制御電極が前記他方の電極に接続された第１のトランジスタと、
一方の電極が前記低電圧用増幅素子に接続され、制御電極が前記第１のトランジスタの制御電極に接続され、他方の電極が前記高電圧用増幅素子の制御電極に接続された第２のトランジスタと、
前記低電圧用増幅素子に並列に接続された抵抗素子と、
を具備することを特徴とするレベルシフト回路。