JP4774287B2

JP4774287B2 - 出力回路

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Description

本発明は、入力信号を他のレベルの信号に変換するレベルシフタ等の出力回路に関するものである。

従来、入力電圧を他の電圧レベルに変換するための出力回路に関する技術としては、例えば、次のような文献に記載されるものがあった。

特開平７−２２６６６９号公報

図１５は、特許文献１の図１に記載された従来の出力回路を示す回路図である。

この出力回路は、入力電圧を他の電圧レベルに変換するレベルシフタであり、電源電位VDDHノードとノードN12,N14との間に接続されたいわゆるウィルソン型のカレントミラー回路１０を有している。このカレントミラー回路１０は、４個のPチャネル型MOSトランジスタ（以下「PMOS」という。）１１，１２，１３，１４により構成されている。PMOS１１のソースは電源電位VDDH（例えば、１５Ｖ）ノードに接続され、PMOS１１のドレインがノードN11に接続され、ノードN11がPMOS１２のソースに接続され、PMOS１２のドレイン及びゲートがノードN12に接続されている。PMOS１３のソースは電源電位VDDHノードに接続され、PMOS１３のドレイン側のノードN13及びゲートがPMOS１１のゲートに接続され、ノードN13がPMOS１４のソースに接続され、PMOS１４のドレインがノードN14に接続されている。

ウィルソン型カレントミラー回路１０では、PMOS１１，１２とPMOS１３，１４のβ（＝Ｗ／Ｌ、但し、WはMOSトランジスタのゲート幅、LはMOSトランジスタのゲート長）比率により、各パスの電流比が決定される。

ノードN12には、カレントミラー回路１０に電流の流れを誘起させるNチャネル型MOSトランジスタ（以下「NMOS」という。）１５のドレインが接続され、このNMOS１５のゲートが逆相入力電圧Vxin用の逆相入力端子XINに接続され、ソースが接地電位VSS（＝０Ｖ）ノードに接続されている。ノードN14には、NMOS１６のドレインが接続され、このNMOS１６のゲートが正相入力電圧Vin用の正相入力端子INに接続され、ソースが接地電位VSSノードに接続されている。

ノードN14及び逆相入力端子INには、出力段２０が接続され、この出力段２０が、PMOS２１及びNMOS２２により構成されている。PMOS２１のソースは電源電位VDDHノードに接続され、このPMOS２１のゲートがノードN14に接続され、ソースが出力ノードN21に接続されている。出力ノードN21は、出力電圧Vout用の出力端子OUT及びNMOS２２のドレインに接続され、このNMOS２２のゲートが逆相入力端子XINに接続され、ドレインが接地電位VSSノードに接続されている。

このような構成の出力回路では、次のように動作する。
例えば、正相入力電圧Vinが接地電位VSS（=０Ｖ）の低電位レベル（以下「“Ｌ”」という。）から電源電位VCC（例えば、５Ｖ）の高電位レベル（以下「“Ｈ”」という。）へ立ち上がり、これと相補的な逆相入力電圧Vxinが“Ｈ”から“Ｌ”に立ち下がると、NMOS１６がオン状態、NMOS１５，２２がオフ状態になる。NMOS１６がオン状態になると、ノードN14が接地電位VSSの“Ｌ”に引き下げられ、PMOS２１がオン状態になる。これにより、出力ノードN21が電源電位VDDH（＝１５Ｖ）の“Ｈ”に引き上げられ（即ち、５Ｖの入力電圧Vinが１５Ｖの電源電位VDDHに変換され）、この出力電圧Voutが出力端子OUTから出力される。

一方、入力側のNMOS１５がオフ状態になったことにより、カレントミラー回路１０がオフ状態になり、電源電位VDDHからノードN14への電源供給が遮断される。これにより、ノードN14の電位降下が加速され、出力端子OUTは電源電位VDDHレベルに安定に保持される。

又、正相入力電圧Vinが“Ｈ”から“Ｌ”に立ち下がり、逆相入力電圧Vxinが“Ｌ”から“Ｈ”に立ち上がると、NMOS１６がオン状態からオフ状態に切り替わり、NMOS１５，２２がオフ状態からオン状態に切り替わる。NMOS２２がオン状態になると、出力ノードN21が接地電位VSSの“Ｌ”に引き込まれ、０Ｖの入力電圧Vinが０Ｖのままで出力電圧Voutとして出力される。NMOS１５がオン状態になると、カレントミラー回路１０がオン状態になってPMOS１１〜１４に電流が流れ、ノードN14の電位が電源電位VDDHに向かって引き上げられ、これがPMOS２１のゲートに供給される。これにより、PMOS２１はオフ状態に安定に保持され、電源電位VDDHから出力ノードN21への電源供給が遮断されて該出力ノードN21の電位降下が加速され、出力電圧Voutは接地電位VSSの“Ｌ”に安定に保持される。

ノードN14の電位が電源電圧VDDHレベル近傍まで上昇すると、ノードN13の電位も電源電位VDDHレベル近傍まで上昇し、PMOS１３のゲート・ソース間電圧Vgsが小さくなり、該PMOS１３がカットオフ状態となる。これにより、PMOS１１，１２にも電流が流れなくなり、カレントミラー回路１０には過度的な電流しか流れず、直流（以下「DC」という。）電流は零である。

このように、図１５の出力回路では、ノードN14と電源電位VDDHノードとの間にカレントミラー回路１０を接続し、逆相入力電圧Vxinによりオン／オフ動作するNMOS１５によってカレントミラー回路１０を駆動制御するので、動作速度が速く、出力端子OUTに付く負荷容量の悪影響を受けない（即ち、スイッチング速度、消費電流等の特性が、出力端子OUTに付く負荷容量に大きく依存するという悪影響を受けない）。又、動作速度が速く、切り替わり時間が短いため、PMOS２１及びNMOS２２が同時にオン状態になる時の電源電位VDDH及び接地電位VSS間の貫通電流が少なく、消費電流が少ないという利点がある。

図１６は、特許文献１の図３に記載された従来の他の出力回路を示す回路図である。

この出力回路では、図１５のカレントミラー回路１０を構成するPMOS１３，１４と並列にPMOS１７を接続し、出力電圧VoutをこのPMOS１７のゲートにフィードバックさせ、出力電圧Voutが接地電位VSSレベルの時に、ノードN14が電源電位VDDHレベルにフルスイングするように構成している。図１５の出力回路では、ノードN14の電位Vn14は、電源電位VDDHレベルに保持するように制御される時に、（VDDH−Vtp ≦ Vn14 ≦ VDDH、但し、VtpはPMOSの閾値電圧）となり、電源電位VDDHまでフルスイングすることが出来ない。これに対し、図１６のPMOS１７を追加することにより、ノードN14の電位Vn14を電源電圧VDDHレベルにフルスイングさせることが出来、より安定な動作を実現できる利点がある。

従来の図１５、図１６の出力回路では、逆相入力電圧Vxinが“Ｌ”から“Ｈ”に立ち上がると、NMOS１５がオン状態になり、カレントミラー回路１０がオン状態になってPMOS１１〜１４に電流が流れ、ノードN14の電位が電源電位VDDHに向かって引き上げられ、これがPMOS２１のゲートに供給される。

しかしながら、ノードN14には、オン状態のPMOS１３及び１４を通して電源電流が供給され、電源電位VDDHに向かって引き上げられるが、この時の立ち上がり時間が遅い。しかも、立ち上がり時間が遅くなることにより、PMOS２１のオフ状態への遷移が遅れ、このPMOS２１を流れる消費電流が大きくなり、その結果、出力回路全体の消費電流が大きくなるという課題があった。

そのため、より立ち上がり時間が早く、より消費電流の小さな出力回路の実現が望まれていた。

本発明のうちの第１の発明の出力回路は、カレントミラー回路と、制御手段と、を備えている。
前記カレントミラー回路は、第１の電源電位レベルに設定される第１の電源電位ノードと第１のノードとの間に直列に接続された第１及び第２のトランジスタを有し、前記第１のトランジスタが出力信号の与えられる第２のノードの電位により導通状態が制御され、前記第２のトランジスタが前記第１のノードの電位により導通状態が制御される第１の回路と、前記第１の電源電位レベルに設定される第２の電源電位ノードと前記第２のノードとの間に直列に接続された第３及び第４のトランジスタを有し、前記第３のトランジスタが前記第２のノードの電位により導通状態が制御され、前記第４のトランジスタが前記第１のノードの電位により導通状態が制御される第２の回路と、により構成されている。

更に、前記制御手段は、前記第１のノードと第２の電源電位レベルに設定される第３の電源電位ノードとの間に接続され、入力信号により導通状態が制御される第５のトランジスタと、前記第２のノードと前記第２の電源電位レベルに設定される第４の電源電位ノードとの間に接続され、前記入力信号に基づいて導通状態が制御される第６のトランジスタと、により構成されている。

第２の発明の出力回路は、カレントミラー回路と、制御手段と、を備えている。
前記カレントミラー回路は、第１電極、第２電極及び第１制御電極を有し、前記第１電極が第１の電源電位レベルに設定される第１の電源電位ノードに接続された第１のトランジスタと、第３電極、第４電極及び第２制御電極を有し、前記第３電極が前記第２電極に接続され、前記第４電極及び前記第２制御電極が第１のノードに接続された第２のトランジスタと、第５電極、第６電極及び第３制御電極を有し、前記第５電極が前記第１の電源電位レベルに設定される第２の電源電位ノードに接続され、前記第３制御電極が前記第１制御電極に接続された第３のトランジスタと、第７電極、第８電極及び第４制御電極を有し、前記第７電極が前記第６電極に接続され、前記第８電極が出力信号の与えられる第２のノードに接続され、前記第４制御電極が前記第２制御電極に接続された第４のトランジスタと、により構成されている。

前記制御手段は、第９電極、第１０電極及び第５制御電極を有し、前記第９電極が前記第１のノードに接続され、前記第１０電極が第２の電源電位レベルに設定される第３の電源電位ノードに接続され、前記第５制御電極に入力信号が与えられる第５のトランジスタと、第１１電極、第１２電極及び第６制御電極を有し、前記第１１電極が前記第２のノードに接続され、前記第１２電極が前記第２の電源電位レベルに設定される第４の電源電位ノードに接続され、前記第６制御電極に前記入力信号に応じた信号が与えられる第６のトランジスタと、により構成されている。更に、前記第１制御電極及び前記第３制御電極は、信号線により前記第２のノードに接続されている。

第１及び第２の発明によれば、第１のトランジスタの第１制御電極と第３のトランジスタの第３制御電極とが、信号線により直接、第２のノードに接続されているので、第２のノード上の電位の立ち上がり時間を速く出来、これにより出力回路の消費電流を減少出来る。

出力回路は、第１、第２、第３、第４のトランジスタにより構成されるカレントミラー回路を備えている。

前記第１のトランジスタは、第１電極、第２電極及び第１制御電極を有し、前記第１電極が第１の電源電位レベルに設定される第１の電源電位ノードに接続されている。前記第２のトランジスタは、第３電極、第４電極及び第２制御電極を有し、前記第３電極が前記第２電極に接続され、前記第４電極及び前記第２制御電極が第１のノードに接続されている。前記第３のトランジスタは、第５電極、第６電極及び第３制御電極を有し、前記第５電極が前記第１の電源電位レベルに設定される第２の電源電位ノードに接続され、前記第３制御電極が前記第１制御電極に接続されている。

更に、前記第４のトランジスタは、第７電極、第８電極及び第４制御電極を有し、前記第７電極が前記第６電極に接続され、前記第８電極が出力用の第２のノードに接続され、前記第４制御電極が前記第２制御電極に接続されている。そして、前記第１制御電極及び前記第３制御電極は、信号線により直接、前記第２のノードに接続されている。

（実施例１の構成）
図１は、本発明の実施例１を示す出力回路の回路図である。
この出力回路は、従来の図１５と同様に、入力信号（例えば、入力電圧）を他の信号レベル（例えば、電圧レベル）に変換するレベルシフタであり、入力端子INに入力される第１の入力信号（例えば、正相入力電圧）Vinから第２の入力信号（例えば、逆相入力電圧）Vxinを生成するインバータ２５と、電源電位（例えば、VDDH）ノードと第１のノードN32及び第２のノードN34との間に接続されたカレントミラー回路３０とを有している。カレントミラー回路３０は、４個の第１、第２、第３、第４のトランジスタ（例えば、PMOS）３１，３２，３３，３４により構成されている。PMOS３１及び３２により第１の回路、PMOS３３及び３４により第２の回路が構成されている。

PMOS３１の第１電極（例えば、ソース）は電源電位VDDH（例えば、１６Ｖ）ノードに接続され、PMOS３１の第２電極（例えば、ドレイン）がPMOS３２の第３電極（例えば、ソース）に接続され、PMOS３２の第４電極（例えば、ドレイン）及び第２制御電極（例えば、ゲート）がノードN32に接続されている。PMOS３３の第５電極（例えば、ソース）は電源電圧VDDHノードに接続され、PMOS３３の第３制御電極（例えば、ゲート）がPMOS３１の第１制御電極（例えば、ゲート）に接続され、PMOS３３の第６電極（例えば、ドレイン）がPMOS３４の第７電極（例えば、ソース）に接続され、PMOS３４の第４制御電極（例えば、ゲート）がPMOS３２のゲートに接続され、PMOS３４の第８電極（例えば、ドレイン）がノードN34に接続されている。

本実施例１では、従来の図１５と異なり、PMOS３１，３３のゲートが信号線により直接、ノードN34に接続されている。

ノードN32には、カレントミラー回路３０に電流の流れを誘起させる第５のトランジスタ（例えば、NMOS）３５のドレインが接続され、このNMOS３５のゲートが入力端子INに接続され、ソースが電源電位（例えば、接地電位）VSS（＝０Ｖ）ノードに接続されている。ノードN34には、第６のトランジスタ（例えば、NMOS）３６のソースが接続され、このNMOS３６のゲートがインバータ２５の出力端子に接続され、ソースが接地電位VSSノードに接続されている。これらのNMOS３５，３６により、制御手段が構成されている。

ノードN34には、出力段のバッファ（例えば、インバータ）４０の入力端子が接続され、このインバータ４０の出力端子が、出力信号（例えば、出力電圧）Vout用の出力端子OUTに接続されている。

（実施例１の動作）
図２は、図１の動作波形を示すタイミングチャートである。
入力電圧Vinが第２論理レベル（例えば、“Ｌ”）の時は、NMOS３５がオフ状態、NMOS３６がオン状態となり、カレントミラー回路３０がオフ状態になる。NMOS３６がオン状態になると、ノードN34が接地電位VSS側に引き下げられて“Ｌ”となり、PMOS３１，３３がオン状態となる。NMOS３５がオフ状態になっているので、ノードN32は、電源電位VDDHからPMOS３１及びPMOS３２を通して充電されて第１論理レベル（例えば、“Ｈ”）となる。これにより、PMOS３２及びPMOS３４がオフ状態となり、電源電位VDDH→PMOS３３→PMOS３４→NMOS３６→接地電位VSS、を流れる電流が遮断される。

入力電圧Vinが“Ｌ”→“Ｈ”に変化する時、ノードN32は“Ｈ”レベルであるため、PMOS３２及びPMOS３４がオフ状態となっており、ノードN34が“Ｌ”レベルであるため、PMOS３１及びPMOS３３がオン状態となっている。しかしながら、NMOS３５がオフ状態→オン状態になるため、ノードN32は接地電位VSS側へ引き下げられて“Ｈ”→“Ｌ”へ変化し、PMOS３２及びPMOS３４がオン状態になる。又、NMOS３６はオン状態→オフ状態となり、PMOS３３及びPMOS３４がオン状態であるため、ノードN34は電源電位VDDH側へ引き上げられて“Ｌ”→“Ｈ”へ変化する。ノードN34が“Ｈ”へ変化することで、PMOS３１及びPMOS３３がオン状態→オフ状態となり、電源電位VDDH→PMOS３１→PMOS３２→NMOS３５→接地電位VSS、を流れる電流が遮断される。

入力電圧Vinが“Ｈ”→“Ｌ”に変化する時、ノードN32は“Ｌ”であるため、PMOS３２及びPMOS３４がオン状態となっており、ノードN34が“Ｈ”レベルであるため、PMOS３１及びPMOS３３がオフ状態となっている。しかしながら、NMOS３６がオフ状態→オン状態になるため、ノードN34は接地電位VSS側へ引き下げられて“Ｈ”→“Ｌ”へ変化し、PMOS３１及びPMOS３３がオン状態になる。又、NMOS３５はオン状態→オフ状態となり、PMOS３１及びPMOS３２がオン状態であるため、ノードN32は電源電位VDDH側に引き上げられて“Ｌ”→“Ｈ”へ変化する。ノードN32が“Ｈ”へ変化することで、PMOS３２及びPMOS３４がオン状態→オフ状態となり、電源電位VDDH→PMOS３３→PMOS３４→NMOS３６→接地電位VSS、を流れる電流が遮断される。

（実施例１の効果）
本実施例１では、入力電圧Vinが“Ｈ”の時に流れていた電流が、ノードN34が“Ｌ”→“Ｈ”へ変化することを受けて、カスケード接続されたPMOS３１が自動的にオフ状態になることによって遮断されので、従来の図１５の出力回路に比べて以下のような効果がある。

図３、図４は、本実施例１の出力回路と従来の出力回路とを比較するためにシミュレーション用に作成した回路図であり、図３は本実施例１の図１に対応するシミュレーション用の出力回路図、及び図４は従来の図１５に対応するシミュレーション用の出力回路図である。

図３の回路では、図４の回路のシミュレーション条件に合わせるために、出力段のインバータ４０を、図４と同様なPMOS４０a及びNMOS４０bにより構成している。又、入力段のインバータ２５を、PMOS２５a及びNMOS２５bからなる相補型MOS（CMOS）インバータにより構成し、更に、この前段にPMOS２４a及びNMOS２４bからなるCMOSインバータ２４を接続している。

又、図４の回路では、図３の回路のシミュレーション条件に合わせるために、入力段に、図３と同様のCMOSインバータ２４，２５を設けている。

図５〜図７は、本発明者による本実施例１の図３の出力回路と従来の図４の出力回路とのシミュレーション結果を示す電圧波形図である。この内、図５は、横軸が時間（０〜３μsec）、縦軸が電圧（０〜１６V)であり、上段がノードN34(N14)の電圧波形図、下段が出力端子OUTの電圧波形図である。図６は、横軸が拡大された時間（４８０nsec〜６４０nsec付近）、縦軸が電圧（０〜１６V)であり、上段がノードN34(N14)の電圧波形図、下段が出力端子OUTの電圧波形図である。図７は、横軸が拡大された時間（９９０nsec〜１．０２μsec付近）、縦軸が電圧（０〜１６V)であり、上段がノードN34(N14)の電圧波形図、下段が出力端子OUTの電圧波形図である。

本実施例１の図３の回路と従来の図４の回路とを比較すると、次の（１）〜（３）のような相違がある。

（１）本実施例１の回路では、カレントミラー回路３０の出力部であるノードN34の電圧が、PMOS３１及びPMOS３３のゲートに入力されているのに対し、従来の回路では、PMOS１３及びPMOS１４間のノードN13の電圧が、PMOS１１及びPMOS１３のゲートに入力されている。つまり、PMOS３１（１１）及びPMOS３３（１３）のゲートに入力する電圧が、PMOS３４（１４）を介しているか否かの点で、両者が相違している。

（２）前記（１）の相違から、従来の回路よりも本実施例１の回路の方が、ノードN34(N14)での立ち上がり時間が速くなる。シミュレーション結果によると、従来の回路よりも本実施例１の回路の方が、５ns程度速く立ち上がる（図５の上段、この横軸を拡大した図６の上段を参照）。

（３）前記（２）の立ち上がり時間に起因して、従来の回路よりも本実施例１の回路の方が、出力段のインバータ４０（２１，２２）での消費電流を小さくすることが可能となる。シミュレーション結果によると、
（３−１）従来の回路よりも本実施例１の回路の方が、カレントミラー回路３０（１０）側での消費電流が大きくなるものの（図７を参照、本実施例１の回路のNMOS３５，３６のソースから接地電位VSSノードへ流れる電流値は７．６μA、従来の回路のNMOS１５，１６のソースから接地電位VSSノードへ流れる電流値は７．３μA）、
（３−２）出力回路全体では逆に消費電流が１０％以上小さくなる（本実施例１の回路のNMOS４０bから接地電位VSSノードへ流れる電流値は１７３．０μA、従来の回路のNMOS２２から接地電位VSSノードへながれる電流値は２０６．４μA)。

前記（３−１）の理由は、本実施例１の回路では、PMOS３１，３３の充放電分、ノードN34において若干消費電流が増加するためである。この反面、本実施例１の回路では、従来の回路に比べて、動作的にMOSトランジスタの切り替えタイミングが速くなる。即ち、本実施例１の回路では、
・NMOS３５のオンによりノードN32が“Ｌ”→PMOS３２，３４がオン→ノードN34の電圧（＝VDDH−Vtp、但し、VtpはPMOSの閾値電圧）→PMOS３１，３３がスライトリーオン（軽いオン状態）、
するからである。

これに対し、従来の回路では、
・NMOS１５（３５）のオンによりノードN12(N32)が“Ｌ”→PMOS１２，１４（３２，３４）がオン→ノードN14が“Ｌ”→PMOS１１，１３（３１，３３）がオン→ノードN14(N34)の電圧（＝VDDH−Vtp）→PMOS１１，１３（３１，３３）がスライトリーオン（軽いオン状態）、
するからである。

そのため、PMOS１４（３４）のオン状態時の抵抗（オン抵抗）が大きくなる程、本実施例１の回路の方が従来の回路に比べて、MOSトランジスタの切り替えタイミングがより速くなる。

前記（３−２）の理由は、前記（３−１）で説明したように、本実施例１の回路の方が従来の回路に比べて、MOSトランジスタの切り替えタイミングが速くなることにより、出力段のインバータ４０（２１，２２）での消費電流が減少するからである。

以上のように、本実施例１の回路では、従来の回路に比べて、ノードN34（N14)での立ち上がり時間が速くなり、出力回路全体の消費電流を減少できるという効果がある。

（実施例２の構成）
図８は、本発明の実施例２を示す出力回路の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の出力回路では、実施例１のPMOS３３と並列にプルアップ手段（例えば、ノーマリオン型のPMOS）３７を接続し、このPMOS３７のゲートを接地電位VSSノードに接続して通常オン状態にしたことである。その他の構成は、実施例１と同様である。

（実施例２の動作）
図９は、図８の動作波形を示すタイミングチャートである。
本実施例２の出力回路の動作は、基本的には実施例１と同様であるが、ノーマリオン型のPMOS３７を追加したことで、実施例１と異なり、入力電圧Vinが“Ｈ”の時のノードN34の電位が電源電位VDDHレベルまで上がることである。これに対し、実施例１では、ノードN34の電圧レベルが（電源電位VDDH−Vtp、但し、VtpはPMOS３３の閾値電圧）までしか上がらない。

（実施例２の効果）
本実施例２によれば、入力電圧Vinが“Ｈ”の時にノードN34が電源電位VDDHまで上がることによって、PMOS３３の閾値電圧Vtp3とインバータ４０内のPMOS４０aの閾値電圧Vtpiとの関係がVtp3＞Vtpiであっても、インバータ４０に貫通電流が流れない。これに対し、実施例１では、Vtp3＞Vtpiとなった場合に、インバータ４０内のPMOS４０aがオフ状態にならずにスライトリーオン状態になるので、貫通電流が流れ、本実施例２よりも消費電流が多くなる。

更に、本実施例２では、従来の図１６の出力回路に比べて以下のような効果がある。

図１０、図１１は、図３、図４に対応するものであり、本実施例２の出力回路と従来の出力回路とを比較するためにシミュレーション用に作成した回路図であり、その内、図１０は本実施例２の図８に対応するシミュレーション用の出力回路図、及び図１１は従来の図１６に対応するシミュレーション用の出力回路図である。

図１０の回路では、図３と同様に、図１１の回路のシミュレーション条件に合わせるために、出力段のインバータ４０を、図１１と同様なPMOS４０a及びNMOS４０bにより構成している。又、入力段のインバータ２５を、PMOS２５a及びNMOS２５bからなるCMOSインバータにより構成し、更に、この前段にPMOS２４a及びNMOS２４bからなるCMOSインバータ２４を接続している。

又、図１１の回路では、図１０の出力回路のシミュレーション条件に合わせるために、入力段に、図１０と同様のCMOSインバータ２４，２５を設けている。

図１２〜図１４は、本実施例２の図１０の出力回路と従来の図１１の出力回路とのシミュレーション結果を示す電圧波形図である。この内、図１２は、横軸が時間（０〜３μsec）、縦軸が電圧（０〜１６V)であり、上段がノードN34(N14)の電圧波形図、下段が出力端子OUTの電圧波形図である。図１３は、横軸が拡大された時間（４８０nsec〜６４０nsec付近）、縦軸が電圧（０〜１６V)であり、上段がノードN34(N14)の電圧波形図、下段が出力端子OUTの電圧波形図である。図１４は、横軸が拡大された時間（９９０nsec〜１．０２μsec付近）、縦軸が電圧（０〜１６V)であり、上段がノードN34(N14)の電圧波形図、下段が出力端子OUTの電圧波形図である。

本実施例２の図１０の回路と従来の図１１の回路とを比較すると、次の（Ａ）〜（Ｃ）のような相違がある。

（Ａ）本実施例２の回路と従来の回路とは、共にプルアップ用のPMOS３７（１７）を設けて、カレントミラー回路３０（１０）からの出力電圧を電源電位VDDHまで引き上げている点では同じであるが、両者は回路構成が異なる。

（Ｂ）前記(A)の回路構成の違いにより、本実施例２の回路では、従来の回路に比べて、ノードN34(N14)の電圧が２０ns程度速く立ち上がる（図１２、図１３の上段を参照）。

（Ｃ）前記（Ｂ）の立ち上がりに起因して、例えば、本実施例２の回路では、
・カレントミラー回路３０の消費電流（NMOS３５，３６のソースから接地電位VSSノードへの電流）が５．９μA、
・出力段のインバータ４０の消費電流（NMOS４０bのソースから接地電位VSSノードへの電流）が５８．９μA、
であるのに対して、従来の回路では、
・カレントミラー回路１０の消費電流（NMOS１５，１６のソースから接地電位VSSノードへの電流）が７．１μA、
・出力段２０のインバータの消費電流（NMOS２２のソースから接地電位VSSノードへの電流）が８４．６μA、
となり、本実施例２の回路の方が従来の回路に比べて、カレントミラー回路３０（１０）の消費電流と、出力段のインバータ４０（２１，２２）の消費電流とが共に小さくなり、トータルの消費電流が２０％以上小さくなる。この理由は、以下の通りである。

本実施例２の回路では、NMOS３５のオンによりノードN32が“Ｌ”→PMOS３２，３４がオン→ノードN34の電圧がVDDH→PMOS３１，３３がオフする。

これに対し、従来の回路では、NMOS１５のオンによりノードN12が“Ｌ”→PMOS１２，１４がオン→ノードN14が“Ｌ”→PMOS１１，１３がオン→ノードN14の電圧（＝VDDH−Vtp）→PMOS２１がオフ→出力端子OUTが“Ｌ”になってPMOS１７がオン→ノードN14の電圧がVDDH→PMOS１１，１３がオフする。

両者のノードN34(N14)の電圧が電源電位VDDHレベルまで上昇する時間を比較すると、従来の回路の場合は、
・ノードN14の電圧（＝VDDH−Vtp）→PMOS２１がオフ→出力端子OUTが“Ｌ”になってPMOS１７がオン→ノードN14の電圧がVDDH、
というような余分な遷移時間が必要になるので、従来の回路に比べて本実施例２の回路の方が速い。従来の回路では、その遷移時間において、PMOS２１がオフし、PMOS１７がオンするまでの期間に、PMOS１１，１３がスライトリーオンのためにノードN12の経路に電流が流れるので、本実施例２の回路に比べて、カレントミラー回路１０での消費電流が大きくなる。更に、従来の回路では、PMOS１７の影響により、インバータ（２１，２２）の立ち上がり時間が遅れ、これに伴って反転時間分だけ立ち下がり時間が遅れるので、本実施例２の回路に比べて、インバータ（２１，２２）を流れる貫通電流が大きくなる。従って、従来の回路におけるトータルの消費電流が本実施例２の回路よりも大きくなる。

なお、本発明は、上記実施例１、２に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ）図８では、ノードN34の電圧を電源電位VDDHまで上げるためにノーマリオン型のPMOS３７を用いたが、抵抗等の他のプルアップ手段を使用しても良い。

（ｂ）実施例１、２では、正極側への電圧変換（入力電圧Vinを“Ｌ”→“Ｈ”、ノードN34を“Ｌ”→“Ｈ”）について説明したが、PMOSとNMOSの構成を入れ替えることで、負極側への電圧変換にも適用できる。この場合は、例えば、図１、図８の出力回路において、電源電位VDDH→負電源電位-VDDH、接地電位VSS→電源電位VCC、PMOS３１〜３４，３７→NMOS、NMOS３５，３６→PMOSへ、それぞれ変更すれば、実施例１、２とほぼ同様の作用効果が得られる。又、実施例１、２のPMOS、NMOSをバイポーラトランジスタ等の他のトランジスタで構成しても良い。

（ｃ）実施例１、２の出力回路において、入力段のインバータ２５を図３、図１０のような２段のCMOSインバータ２４，２５の構成に代えたり、或いは、出力段のインバータ４０を図３、図１０のようなPMOS４０a及びNMOS４０bの構成に代えても良く、これにより実施例１、２とほぼ同様の作用効果が得られる。

本発明の実施例１を示す出力回路の回路図である。図１の動作波形を示すタイミングチャートである。図１に対応するシミュレーション用の出力回路図である。図１５に対応するシミュレーション用の出力回路図である。図３の出力回路と図４の出力回路とのシミュレーション結果を示す電圧波形図である。図３の出力回路と図４の出力回路とのシミュレーション結果を示す電圧波形図である。図３の出力回路と図４の出力回路とのシミュレーション結果を示す電圧波形図である。本発明の実施例２を示す出力回路の回路図である。図８の動作波形を示すタイミングチャートである。図８に対応するシミュレーション用の出力回路図である。図１６に対応するシミュレーション用の出力回路図である。図１０の出力回路と図１１の出力回路とのシミュレーション結果を示す電圧波形図である。図１０の出力回路と図１１の出力回路とのシミュレーション結果を示す電圧波形図である。図１０の出力回路と図１１の出力回路とのシミュレーション結果を示す電圧波形図である。従来の出力回路の回路図である。従来の他の出力回路の回路図である。

符号の説明

３０カレントミラー回路
３１〜３４，３７ PMOS
３５，３６ NMOS
２５，４０インバータ

Claims

カレントミラー回路と、制御手段と、を備えた出力回路であって、
前記カレントミラー回路は、
第１の電源電位レベルに設定される第１の電源電位ノードと第１のノードとの間に直列に接続された第１及び第２のトランジスタを有し、前記第１のトランジスタが出力信号の与えられる第２のノードの電位により導通状態が制御され、前記第２のトランジスタが前記第１のノードの電位により導通状態が制御される第１の回路と、
前記第１の電源電位レベルに設定される第２の電源電位ノードと前記第２のノードとの間に直列に接続された第３及び第４のトランジスタを有し、前記第３のトランジスタが前記第２のノードの電位により導通状態が制御され、前記第４のトランジスタが前記第１のノードの電位により導通状態が制御される第２の回路と、により構成され、
前記制御手段は、
前記第１のノードと第２の電源電位レベルに設定される第３の電源電位ノードとの間に接続され、入力信号により導通状態が制御される第５のトランジスタと、
前記第２のノードと前記第２の電源電位レベルに設定される第４の電源電位ノードとの間に接続され、前記入力信号に基づいて導通状態が制御される第６のトランジスタと、により構成されていることを特徴とする出力回路。
カレントミラー回路と、制御手段と、を備えた出力回路であって、
前記カレントミラー回路は、
第１電極、第２電極及び第１制御電極を有し、前記第１電極が第１の電源電位レベルに設定される第１の電源電位ノードに接続された第１のトランジスタと、
第３電極、第４電極及び第２制御電極を有し、前記第３電極が前記第２電極に接続され、前記第４電極及び前記第２制御電極が第１のノードに接続された第２のトランジスタと、
第５電極、第６電極及び第３制御電極を有し、前記第５電極が前記第１の電源電位レベルに設定される第２の電源電位ノードに接続され、前記第３制御電極が前記第１制御電極に接続された第３のトランジスタと、
第７電極、第８電極及び第４制御電極を有し、前記第７電極が前記第６電極に接続され、前記第８電極が出力信号の与えられる第２のノードに接続され、前記第４制御電極が前記第２制御電極に接続された第４のトランジスタと、により構成され、
前記制御手段は、
第９電極、第１０電極及び第５制御電極を有し、前記第９電極が前記第１のノードに接続され、前記第１０電極が第２の電源電位レベルに設定される第３の電源電位ノードに接続され、前記第５制御電極に入力信号が与えられる第５のトランジスタと、
第１１電極、第１２電極及び第６制御電極を有し、前記第１１電極が前記第２のノードに接続され、前記第１２電極が前記第２の電源電位レベルに設定される第４の電源電位ノードに接続され、前記第６制御電極に前記入力信号に応じた信号が与えられる第６のトランジスタと、により構成され、
前記第１制御電極及び前記第３制御電極は、信号線により前記第２のノードに接続されていることを特徴とする出力回路。
前記第１のノードの電位が第１論理レベルの時に前記第２及び第４のトランジスタが非導通状態になり、前記第１のノードの電位が第２論理レベルの時に前記第２及び第４のトランジスタが導通状態になり、
前記第２のノードの電位が前記第１論理レベルの時に前記第１及び第３のトランジスタが非導通状態になり、前記第２のノードの電位が前記第２論理レベルの時に前記第１及び第３のトランジスタが導通状態になることを特徴とする請求項１又は２記載の出力回路。
請求項１〜３のいずれか１項に記載の出力回路は、更に、
前記第２のノードに接続され、前記第２のノードに与えられる前記出力信号を駆動するバッファを備えたことを特徴とする出力回路。
前記バッファは、第１導電型のトランジスタと、前記第１導電型のトランジスタに直列に接続された第２導電型のトランジスタと、からなる相補型インバータにより構成されていることを特徴とする請求項４記載の出力回路。
前記バッファは、前記第２のノードに与えられる前記出力信号により導通状態が制御される第１導電型のトランジスタと、前記第１導電型のトランジスタに直列に接続され、前記入力信号により導電状態が制御される第２導電型のトランジスタと、により構成されていることを特徴とする請求項４記載の出力回路。
請求項１〜６のいずれか１項に記載の出力回路は、更に、
前記第３のトランジスタと並列に接続されたプルアップ手段を備えたことを特徴とする出力回路。
前記プルアップ手段は、ノーマリオン型トランジスタ又は抵抗素子により構成されていることを特徴とする請求項７記載の出力回路。