JP2006054886A - ロー漏洩電流を持つレベルシフタ - Google Patents

ロー漏洩電流を持つレベルシフタ Download PDF

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Abstract

【課題】 待機モードとアクティブモードの両方でロー漏洩電流を流すレベルシフタを提供する。
【解決手段】 電圧レベルシフト回路は、Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信し、ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ相補的な第１、第２中間信号を出力する第１ステージと、前記第１、第２中間信号を受信し、ＶＯhigh＞ＶＯlowの電圧レベルＶＯhigh、ＶＯlowを持つ相補的第１、第２出力信号を出力する第２ステージと、を備え、ＶＩhigh＞ＶＯhighまたはＶＩlow＜ＶＯlowであり、ＶＯhigh＞ＶｃｃかつＶＯlow＜Ｖｓｓであることを特徴とする。
【選択図】 図１Ｂ

Description

本発明は、レベルシフタ回路に係るもので、詳しくはロー漏洩電流を持つレベルシフタ回路に関する。
図１４は異なった供給電圧レベルで動作する第１、第２回路１１０、１２０のブロック図である。第１回路１１０は電圧レベルＶｃｃとＶｓｓとの間で動作し、ＶｃｃとＶｓｓとの間の電圧レベルを持つ信号ＶSIGを出力する。第２回路１２０は信号ＶSIGを受信し、２つの異なった電圧レベルＶＰＰとＶＢＢ（例えば、ＶＰＰ＞Ｖｃｃ、ＶＢＢ＜Ｖｓｓ）との間で動作する。
図１４に示したように、第１、第２回路１１０、１２０が直接に接続されれば、一方または両方の回路は活性状態の時に好ましくないハイ漏洩電流を現すだろう。その結果、これは装置及び当該装置を含んだ電子素子またはシステム（例えば、メモリ素子）の電力消耗を増大させるようになる。
そこで、このような問題点を解決するため、異なった供給電圧レベルで動作する２つの回路の間にレベルシフタが置かれる。図１４において、第１回路１１０の出力と第２回路１２０の入力との間でハイレベルシフタとローレベルシフタの両方を必要とする。
図１５Ａは従来のハイレベルシフタ２００を示す。当該レベルシフタ２００は、２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、ＶＰＰ＞Ｖｃｃの電圧レベルＶＰＰ、Ｖｓｓを持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。
レベルシフタ２００はプルアップトランジスタ２０５、２１５、プルダウントランジスタ２１０、２２０、及びインバーター２５０を含む。図１５Ａから容易に分かるとともに理解することができるため、トランジスタ２０５、２１０、２１５、２２０とインバーター２５０間の多様な接続に関する説明は省略する。
図１５Ｂはハイレベルシフタ２００の入力信号ＩＮと出力信号ＯＵＴを示す。図１５Ｂと関連してハイレベルシフタ２００の動作を説明する。
入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルダウントランジスタ２１０はターンオフされ、反面、プルダウントランジスタ２２０はターンオンされて、出力信号ＯＵＴをほぼＶｓｓまでに低くプルダウンさせる。出力信号ＯＵＴがローとなるに従い、プルアップトランジスタ２０５はターンオンされて、反転された出力信号ＯＵＴＢをほぼＶＰＰまでに高くプルアップさせる。一方、反転された出力信号ＯＵＴＢがハイとなるに従い、プルアップトランジスタ２１５がターンオフされて、出力信号ＯＵＴはローを維持するようになる。
一方、入力信号ＩＮがハイ電圧レベルＶｃｃを持つ場合、プルダウントランジスタ２１０はターンオンされて、反転された出力信号ＯＵＴＢをほぼＶｓｓまでに低くプルダウンさせ、プルダウントランジスタ２２０はターンオフされる。反転された出力信号ＯＵＴＢがローとなるに従い、プルアップトランジスタ２１５がターンオンされて、出力信号ＯＵＴをほぼＶＰＰまでに高くプルアップさせる。一方、出力信号ＯＵＴがハイとなるに従い、プルアップトランジスタ２０５がターンオフされて、反転された出力信号ＯＵＴＢはローを維持するようになる。
図１６Ａは従来のローレベルシフタ３００を示す。当該レベルシフタ３００は、２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、Ｖｓｓ＞ＶＢＢの電圧レベルＶｃｃ、ＶＢＢを持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。図１６Ｂはローレベルシフタ３００の入力信号ＩＮ、出力信号ＯＵＴを示す。
ローレベルシフタ３００の接続と動作は図１５Ａのハイレベルシフタ２００のそれと類似なので、その詳しい説明は省略する。
レベルシフタ２００、３００には好ましくないハイ漏洩電流の問題がある。例えば、図１５において、入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルダウントランジスタ２１０のＶｇｓは０Ｖとなる。しかし、Ｖｇｓ＝０Ｖであっても、少ない漏洩電流がプルダウントランジスタ２１０を介して流れることがある。
待機モードの時に減少された漏洩電流を流す別のレベルシフタが米国特許第６，３８５，０９９号明細書（特許文献１）に開示されている。図１７は米国特許第６，３８５，０９９号明細書に開示されたレベルシフタ３００の実施形態を示す。レベルシフタ４００はレベルシフタ２００と類似であり、その差異は、図１５のプルダウントランジスタ２１０のソースがＶｓｓに接続され、図１７のプルダウントランジスタ４１０のソースがインバーター４５０の出力に接続されることである。それで、待機モードにおいて入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルダウントランジスタ４１０のソースはより高い電圧（例えば、ＶＰＰ）に接続される。その結果、プルダウントランジスタ４１０のＶｇｓは大いにネガティブの状態になるに従い、図１５のプルダウントランジスタ２１０と比べて待機モードでプルダウントランジスタを介して流れる漏洩電流を大いに減少させるようになる。
米国特許第６，３８５，０９９号明細書
しかしながら、レベルシフタ４００は依然としてアクティブモードで高漏洩電流を流す。
そこで、待機モードとアクティブモードの両方でロー漏洩電流を流すレベルシフタを提供することが求められる。また、ハイ電圧レベルとロー電圧レベルの両方でシフトするロー漏洩電流を持ったレベルシフタを提供することが求められる。
本発明の一実施形態に従い、電圧レベルシフト回路は、Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信し、ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ相補的な第１、第２中間信号を出力する第１ステージと、前記第１、第２中間信号を受信し、ＶＯhigh＞ＶＯlowの電圧レベルＶＯhigh、ＶＯlowを持つ相補的な第１、第２出力信号を出力する第２ステージと、を備え、ＶＩhigh＞ＶＯhighまたはＶＩlow＜ＶＯlowであり、ＶＯhigh＞ＶｃｃでＶＯlow＜Ｖｓｓであることを特徴とする。
本発明の他の実施形態によると、電圧レベルシフト回路は、Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信するゲート、第１ノードに接続されたソース、及び前記第１出力ノードに接続されたドレインを持つ第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのゲートに接続された入力を持つインバーターと、前記インバーターの出力に接続されたゲート、第２ノードに接続されたソース、及び第２出力ノードに接続されたドレインを持つ第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレインに接続されたゲート、ＶＢＢ＜Ｖｓｓよりも小さい第１基準電位ＶＢＢに接続されたソース、及び前記第１ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインに接続されたゲート、前記第１基準電位ＶＢＢに接続されたソース、及び前記第２ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第２ＮＭＯＳトランジスタと、を備え、少なくとも１つ、（ａ）第２ノードが前記第１ＰＭＯＳトランジスタのゲートに接続されるか、または、（ｂ）第１ノードが前記第２ＰＭＯＳトランジスタのゲートに接続されることを特徴とする。
また、本発明の他の実施形態によると、電圧レベルシフト回路は、Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信するゲート、第１ノードに接続されたソース、及び第１中間出力ノードに接続されたドレインを持つ第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのゲートに接続された入力及び前記第１ノードに接続された出力を持つインバーターと、前記インバーターの出力に接続されたゲート、第２ノードに接続されたソース、及び第２中間出力ノードに接続されたドレインを持つ第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタのドレインに接続されたゲート、Ｖｃｃよりも大きい第１基準電位ＶＰＰに接続されたソース、及び前記第１ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのドレインに接続されたゲート、前記第１基準電位ＶＰＰに接続されたソース、及び前記第２ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第２ＰＭＯＳトランジスタと、前記第１中間出力ノードに接続されたゲート、前記第１基準電位ＶＰＰに接続されたソース、及び第１出力ノードに接続されたドレインを持つ第３ＰＭＯＳトランジスタと、前記第２中間出力ノードに接続されたゲート、前記第１中間出力ノードに接続されたソース、及び第２出力ノードに接続されたドレインを持つ第４ＰＭＯＳトランジスタと、前記第４ＰＭＯＳトランジスタのドレインに接続されたゲート、Ｖｓｓよりも小さい第２基準電位ＶＢＢに接続されたソース、及び前記第３ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第３ＮＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインに接続されたゲート、前記第２基準電位ＶＢＢに接続されたソース、及び前記第４ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第４ＮＭＯＳトランジスタと、を備える。
さらに、本発明の他の実施形態によると、レベルシフタは、Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信し、ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ中間信号を出力する第１電圧レベルシフト回路と、前記第１電圧レベルシフト回路から中間信号を受信し、ＶＯhigh＞ＶＯlowの電圧レベルＶＯhigh、ＶＯlowを持つ出力信号を出力する第２電圧レベルシフト回路と、を備え、少なくとも一つ、（ａ）ＶＩhigh＞ＶＯhighであるか、または、（ｂ）ＶＩlow＜ＶＯlowであることを特徴とする。
さらにまた、本発明の他の実施形態によると、入力信号をレベルシフトする方法は、Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号をレベルシフト回路の第１ステージで受信し、ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ相補的第１、第２中間信号を第１ステージから出力し、前記第１、第２中間信号をレベルシフト回路の第２ステージで受信し、ＶＯhigh＞ＶＯlowの電圧レベルＶＯhigh、ＶＯlowを持つ相補的第１、第２出力信号を第２ステージから出力することであって、ＶＩhigh＞ＶＯhighまたはＶＩlow＜ＶＯlowで、ＶＯhigh＞Ｖｃｃで、ＶＯlow＞Ｖｓｓであることを特徴とする。
さらにまた、本発明の他の実施形態によると、メモリ回路用ワードラインを発生する方法は、Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号をレベルシフト回路の第１ステージで受信し、ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ第１中間信号をレベルシフト回路から出力し、前記第１中間信号をワードラインデコーダーで受信し、電圧レベルＶＩhigh、ＶＯlowを持つ第２中間信号をワードラインデコーダーから出力し、前記第２中間信号をワードラインドライバで受信し、電圧レベルＶＯhigh、ＶＯlowを持つワードライン信号をワードラインドライバから出力することであって、ＶＯhigh＞ＶＯlowで、ＶＩhigh＞ＶＯhighで、ＶＩlow＜ＶＯlowで、ＶＯhigh＞Ｖｃｃで、ＶＯlow＜Ｖｓｓであることを特徴とする。
本発明によれば、待機モードとアクティブモードの両方でロー漏洩電流を達成するレベルシフタを提供することができる。また、ハイ電圧レベルとロー電圧レベルの両方でシフトするロー漏洩電流を持ったレベルシフタを提供することができる。
明細書と特許請求の範囲で使用された表現“接続された（connected to）”は必ずしも構成要素間の直接的な接続を必要としない。例えば、構成要素Ａが構成要素Ｂに接続されたと言う場合、これは構成要素ＡとＢが電気的に接続されることにより、その間で伝送される信号の電気的で且つ（または）論理的な特性が大いに変わらないことを意味する。
図１Ａは２ステージのレベルシフタ５００の第１実施形態を示す。当該レベルシフタ５００は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶＰＰ（ＶＯhigh）、ＶＢＢ２（ＶＯlow）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。ここで、ＶＰＰ＞Ｖｃｃで、Ｖｃｃ＞Ｖｓｓで、Ｖｓｓ＞ＶＢＢ２である。
レベルシフタ５００は第１ステージ５２５及び第２ステージ５７５を含む。
第１ステージ５２５はプルアップ（ＰＭＯＳ）トランジスタ５０５、５１５、プルダウン（ＮＭＯＳ）トランジスタ５１０、５２０、及びインバーター５５０を含む。図１Ａから容易に理解されるとともに分かることができるので、トランジスタ５０５、５１０、５１５、５２０とインバーター５５０間の多様な接続に関する説明を省略する。第１ステージ５２５は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶｃｃ（ＶＩhigh）、ＶＢＢＩ（ＶＩlow）を持つ相補的な第１、第２中間信号Ａ、Ｂを出力する。ここで、Ｖｓｓ＞ＶＢＢ１である。
第２ステージ５７５はプルアップ（ＰＭＯＳ）トランジスタ５５５、５６５及びプルダウン（ＮＭＯＳ）トランジスタ５６０、５７０を含む。図１Ａから容易に理解及び分かることができるので、トランジスタ５５５、５６０、５６５、５７０間の多様な接続に関する説明を省略する。第２ステージ５７５は２つのレベルＶｃｃ、ＶＢＢ１をそれぞれ持つ中間信号Ａ、Ｂを出力し、電圧レベルＶＰＰ（ＶＯhigh）、ＶＢＢ２（ＶＯlow）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。ここで、ＶＢＢ２＞ＶＢＢ１である。
言い換えれば、２ステージのレベルシフタ５００での電圧関係は以下のようになる。
ＶＰＰ（ＶＯhigh）＞Ｖｃｃ（ＶＩhigh）＞Ｖｓｓ＞ＶＢＢ２（ＶＯlow）＞ＶＢＢ１（ＶＩlow）。
図１Ｂは図１Ａの入力信号ＩＮ、中間信号Ａ、Ｂ、出力信号ＯＵＴ、ＯＵＴＢを示す。図１Ｂを参照してハイレベルシフタ５００の動作を説明する。
入力信号ＩＮがハイ電圧レベルＶｃｃを持つ場合、プルアップトランジスタ５０５はターンオフされ、プルアップトランジスタ５１５がターンオンされて、中間信号ＡをほぼＶｃｃまでに高くプルアップさせる。中間信号Ａがハイとなるに従い、プルダウントランジスタ５１０はターンオンされて、反転された中間信号ＢをほぼＶＢＢ１までに低くプルダウンさせる。一方、反転された中間信号Ｂがローとなるに従い、プルダウントランジスタ５２０がターンオフされ、中間信号Ａはハイを維持するようになる。
反面、入力信号ＩＮがロー電圧レベルＶｓｓである場合、プルアップトランジスタ５１５はターンオフされ、プルアップトランジスタ５０５がターンオンされて、反転された中間信号ＢをほぼＶＣＣまでに高くプルアップさせる。反転された中間信号Ｂがハイとなるに従い、プルダウントランジスタ５２０がターンオンされて、中間信号ＡをほぼＶＢＢ１までに低くプルダウンさせる。一方、中間信号Ａがローになるに従い、プルダウントランジスタ５１０がターンオフされて、反転された中間信号Ｂがハイを維持するようになる。
中間信号Ａがハイ電圧レベルＶｃｃ（そして、反転された中間信号Ｂがロー電圧レベルＶＢＢ１を持つ）を持つ場合、プルダウントランジスタ５６０はターンオフされ、プルダウントランジスタ５７０がターンオンされて、反転された出力信号ＯＵＴＢをほぼＶＢＢ２までに低くプルダウンさせる。反転された出力信号ＯＵＴＢがローとなるに従い、プルアップトランジスタ５５５がターンオンされて、出力信号ＯＵＴをほぼＶＰＰまでに高くプルアップさせる。一方、出力信号ＯＵＴがハイとなるに従い、プルアップトランジスタ５６５がターンオフされて、反転された出力信号ＯＵＴＢがローを維持するようになる。
反面、中間信号Ａがロー電圧レベルＶＢＢ１（そして、反転された中間信号Ｂがハイ電圧レベルＶｃｃ）を持つ場合、プルダウントランジスタ５７０はターンオフされ、プルダウントランジスタ５６０がターンオンされて、出力信号ＯＵＴをほぼＶＢＢ２までに低くプルダウンさせる。出力信号ＯＵＴがローとなるに従い、プルアップトランジスタ５６５がターンオンされて、反転された出力信号ＯＵＴＢをほぼＶＰＰまでに高くプルアップさせる。一方、反転された出力信号ＯＵＴＢがハイとなるに従い、プルアップトランジスタ５５５がターンオフされて、出力信号ＯＵＴはローを維持するようになる。
好ましいのは、ＶＢＢ１がＶＢＢ２（例えば、ＶＢＢ１＜ＶＢＢ２）よりもっとネガティブの状態である。従って、Ａがロー（例えば、ＶＢＢ１で）であるとき、プルダウントランジスタ５７０のＶｇｓはネガティブ（Ｖｇｓ＜０）状態であり、それによって、Ｖｇｓ＝０である場合と比べそこを通じて流れる漏洩電流を大いに減少させるようになる。類似にＢがロー（例えば、ＶＢＢ１で）であるとき、プルダウントランジスタ５６０のＶｇｓはネガティブ（Ｖｇｓ＜０）状態であり、それによって、Ｖｇｓ＝０である場合と比べそこを通じて流れる漏洩電流を大いに減少させる。
図２Ａは２ステージのレベルシフタ６００の第２実施形態を示す。前記レベルシフタ６００は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶＰＰ２（ＶＯhigh）、ＶＢＢ（ＶＯlow）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。ここで、ＶＰＰ２＞Ｖｃｃ、Ｖｃｃ＞Ｖｓｓ、Ｖｓｓ＞ＶＢＢである。
レベルシフタ６００は第１ステージ６２５及び第２ステージ６７５を含む。
第１ステージ６２５はプルアップ(ＰＭＯＳ)トランジスタ６０５、６１５、プルダウン（ＮＭＯＳ）トランジスタ６１０、６２０、及びインバーター６５０を含む。図２Ａから容易に分かるとともに理解されるので、トランジスタ６０５、６１０、６１５、６２０とインバーター６５０間の多様な接続に関する説明を省略する。第１ステージ６２５は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、ＶＰＰ１＞Ｖｃｃの電圧レベルＶＰＰ１（ＶＩhigh）、Ｖｓｓ（ＶＩlow）を持つ相補的な第１、第２中間信号Ａ、Ｂを出力する。
第２ステージ６７５はプルアップ（ＰＭＯＳ）トランジスタ６５５、６６５及びプルダウン（ＮＭＯＳ）トランジスタ６６０、６７０を含む。図２Ａから容易に分かるとともに理解されるので、トランジスタ６５５、６６０、６６５、６７０間の多様な接続に関する説明は省略する。第２ステージ６７５は２つの電圧レベルＶＰＰ１、Ｖｓｓをそれぞれ持つ中間信号Ａ、Ｂを受信し、ＶＰＰ１＞ＶＰＰ２の電圧レベルＶＰＰ２（ＶＯhigh）、ＶＢＢ（ＶＯlow）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。
言い換えれば、２ステージのレベルシフタ５００において電圧関係は以下のようになる。
ＶＰＰ２（ＶＯhigh）＞ＶＰＰ１（ＶＩhigh）＞Ｖｃｃ＞Ｖｓｓ（ＶＩlow）ＶＢＢ（ＶＯlow）。
図２Ｂは図２Ａの入力信号ＩＮ、中間信号Ａ、Ｂ、出力信号ＯＵＴ、ＯＵＴＢを示す。ハイレベルシフタ６００の動作を図２Ｂと関連して説明する。
入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルダウントランジスタ６１０はターンオフされ、プルダウントランジスタ６２０がターンオンされて、中間信号ＣをほぼＶｓｓまでに低くプルダウンさせる。中間信号Ｃがローになるに従い、プルダウントランジスタ６０５がターンオンされて、反転された中間信号ＤをほぼＶＰＰ１までに高くプルアップさせる。一方、反転された中間信号Ｄがハイになるに従い、プルアップトランジスタ６１５がターンオフされて、中間信号Ｃはローを維持するようになる。
反面、入力信号ＩＮがハイ電圧レベルＶｃｃを持つ場合、プルダウントランジスタ６２０はターンオフされ、プルダウントランジスタ６１０がターンオンされて、反転された中間信号ＤをほぼＶｓｓまでに低くプルダウンさせる。反転された中間信号Ｄがローになるに従い、プルアップトランジスタ６１５がターンオンされて、中間信号ＣをほぼＶＰＰ１までにプルアップさせる。一方、前記中間信号Ｃがハイになるに従い、プルアップトランジスタ６０５はターンオフされて、反転された中間信号Ｄはローを維持するようになる。
中間信号Ｃがロー電圧レベルＶｓｓを持つ（また、反転された中間信号Ｄがハイ電圧レベルＶＰＰ１を持つ）場合、プルアップトランジスタ６５５はターンオフされ、プルアップトランジスタ６６５がターンオンされて、反転された出力信号ＯＵＴＢをほぼＶＰＰ２までに高くプルアップさせる。反転された出力信号ＯＵＴＢがハイになるに従い、プルダウントランジスタ６６０はターンオンされて、出力信号ＯＵＴをほぼＶＢＢまでに低くプルダウンさせる。一方、出力信号ＯＵＴがローになるに従い、プルダウントランジスタ６７０がターンオフされ、反転された出力信号ＯＵＴＢはハイを維持するようになる。
反面、中間信号Ｃがハイ電圧レベルＶＰＰ１を持つ（また、反転された中間信号Ｄがロー電圧レベルＶｓｓを持つ）場合、プルアップトランジスタ６６５はターンオフされ、プルダウントランジスタ６５５がターンオンされて、出力信号ＯＵＴをほぼＶＰＰ２までに高くプルアップさせる。出力信号ＯＵＴがハイになるに従い、プルダウントランジスタ６７０はターンオンされて、反転された出力信号ＯＵＴＢをほぼＶＢＢまでに低くプルダウンさせる。一方、反転された出力信号ＯＵＴＢがローになるに従い、プルダウントランジスタ６６０はターンオフされて、出力信号ＯＵＴはハイを維持するようになる。
好ましいのは、ＶＰＰ１はＶＰＰ２（即ち、ＶＰＰ１＞ＶＰＰ２）よりもっとポジティブ状態である。従って、中間信号Ｃがハイ（例えば、ＶＰＰ１で）である場合、プルアップトランジスタ６６５のＶｇｓはポジティブ（Ｖｇｓ＞０）状態であり、それによって、Ｖｇｓ＝０の場合と比べそこを通じて流れる漏洩電流を大いに減少させるようになる。同じように、反転された中間信号Ｄがハイ（例えば、ＶＰＰ１で）である場合、プルアップトランジスタ６５５のＶｇｓはポジティブ（Ｖｇｓ＞０）状態であり、それによって、Ｖｇｓ＝０の場合と比べそこを通じて流れる漏洩電流を大いに減少させるようになる。
図３は第１ステージのローレベルシフタ７００の第１実施例を示す。レベルシフタ７００は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、ＶＢＢ＜Ｖｓｓの電圧レベルＶｃｃ、ＶＢＢを持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。
電圧シフタ７００はプルアップ（ＰＭＯＳ）トランジスタ７０５、７１５、プルダウン（ＮＭＯＳ）トランジスタ７１０、７２０、及びインバーター７５０を含む。
好ましくは、レベルシフタ７００においてプルアップトランジスタ７１５のソースが入力信号ＩＮに接続される。それで、待機モードで、入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルアップトランジスタ７１５のソースは図１６のレベルシフタ３００と比較してより低い電圧（即ち、Ｖｓｓ）に接続され、プルアップトランジスタ３１５のソースはＶｃｃに接続される。それによって、プルアップトランジスタ７１５のＶｇｓは大いにポジティブ状態であるに従い、図１６のプルアップトランジスタ３１５と比べ待機モードでそこを通じて流れる漏洩電流を大いに減少させるようになる。
図４は１ステージのローレベルシフタ８００の第２実施例を示す。レベルシフタ８００は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、ＶＢＢ＜Ｖｓｓの電圧レベルＶｃｃ、ＶＢＢを持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。
電圧シフタ８００はプルアップ（ＰＭＯＳ）トランジスタ８０５、８１５、プルダウントランジスタ（ＮＭＯＳ）８１０、８２０、及びインバーター８５０を含む。
好ましくは、レベルシフタ８００においてプルアップトランジスタ８１５のソースは入力信号ＩＮに接続される。従って、待機モードで、入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルアップトランジスタ８１５のソースは図１６のレベルシフタ３００と比べより低い電圧（例えば、Ｖｓｓ）に接続され、ここで、プルアップトランジスタ３１５のソースはＶＣＣに接続される。それによって、プルアップトランジスタ８１５のＶｇｓが大いにポジティブ状態であるに従い、図１６のプルアップトランジスタ３１５と比べ待機モードでそこを通じて流れる漏洩電流を大いに減少させるようになる。
また、好ましくは、レベルシフタ８００のプルアップトランジスタ８０５のソースはインバーター８５０の出力に接続される。従って、アクティブモードで、入力信号ＩＮがハイ電圧レベルＶＣＣを持つ場合、プルアップトランジスタ８０５のソースは図１６のレベルシフタ３００と比べより低い電圧（例えば、ＶＢＢ）に接続され、ここで、プルアップトランジスタ３１５のソースはＶＣＣに接続される。それによって、プルアップトランジスタ８０５のＶｇｓが大いにポジティブ状態であるに従い、図１６のプルアップトランジスタ３１５と比べアクティブモードでそこを通じて流れる漏洩電流を減少させるようになる。
図５は２ステージのレベルシフタ９００の第３実施形態を示す。レベルシフタ９００は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶＰＰ（ＶＯhigh）、ＶＢＢ（ＶＯlow）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。ここで、ＶＰＰ＞Ｖｃｃ、Ｖｃｃ＞Ｖｓｓ、Ｖｓｓ＞ＶＢＢである。
レベルシフタ９００は第１ステージ９２５、第２ステージ９７５を含む。
第１ステージ９２５はプルアップ（ＰＭＯＳ）トランジスタ９０５、９１５、プルダウン（ＮＭＯＳ）トランジスタ９１０、９２０、及びインバーター９５０を含む。図５から容易に分かるとともに理解されるので、トランジスタ９０５、９１０、９１５、９２０とインバーター９５０間の多様な接続に関する説明は省略する。第１ステージ９２５は２ステージの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶｃｃ（ＶＩhigh）、ＶＢＢ（ＶＩlow）を持つ相補的な第１、第２中間信号Ａ、Ｂを出力する。
第２ステージ９７５はプルアップ（ＰＭＯＳ）トランジスタ９５５、９６５及びプルダウン（ＮＭＯＳ）トランジスタ９６０、９７０を含む。図５から容易に分かるとともに理解されるため、前記トランジスタ９５５、９６０、９６５、９７０間の多様な接続に関する説明を省略する。第２ステージ９７５は２つの電圧レベルＶｃｃ、ＶＢＢをそれぞれ持つ中間信号Ａ、Ｂを受信し、電圧レベルＶＰＰ（ＶＯhigh）、ＶＢＢ（ＶＯlow）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。
言い換えれば、２ステージのレベルシフタ９００において電圧関係は次のようになる。
ＶＰＰ（ＶＯhigh）＞Ｖｃｃ＞Ｖｓｓ＞ＶＢＢ（ＶＯlow）
２ステージのレベルシフタ９００の第３実施例は２ステージのレベルシフタ５００と類似であり、その差異点は以下のようである。
第１に、ＶＢＢ１、ＶＢＢ２の代わりに一つだけのより低い供給電圧ＶＢＢがある。それによって、例えば、プルダウントランジスタ９６０のソースはＶＢＢ（ＶＢＢ２に接続される図１Ａのプルダウントランジスタ５６０と比べて）に接続される。
第２に、図１Ａでプルアップトランジスタ５１５のソースはＶＣＣに接続され、反面、図５でプルアップトランジスタ９１５のソースが入力信号ＩＮに接続される。従って、待機モードで、入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルアップトランジスタ９１５のソースはより低い電圧（例えば、Ｖｓｓ）に接続される。それによって、プルアップトランジスタ９１５のＶｇｓが大いにポジティブであるに従い、待機モードでそこを通じて流れる漏洩電流を減少させるようになる。
第３に、図１Ａでプルダウントランジスタ５７０のソースはＶＢＢ２に接続され、反面、図５でプルダウントランジスタ９７０のソースが反転された中間信号Ｂに接続される。従って、待機モードで、入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルダウントランジスタ９７０のソースはより高い電圧（例えば、Ｖｃｃ）に接続される。それによって、プルダウントランジスタ９７０のＶｇｓは大いにネガティブであるに従い、実質的に待機モードでそこを通じて流れるロー漏洩電流が達成されるようになる。
図６は２ステージのレベルシフタ１０００の第４実施形態を示す。レベルシフタ１０００は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶＰＰ（ＶＯhigh）、ＶＢＢ（ＶＯlow）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。ここで、ＶＰＰ＞Ｖｃｃ、Ｖｃｃ＞Ｖｓｓ，Ｖｓｓ＞ＶＢＢである。
２ステージのレベルシフタ１０００の第４実施形態は２ステージのレベルシフタ９００と類似しており、その差異点は以下のようである。
第１に、図５でのプルアップトランジスタ９０５のソースはＶｃｃに接続され、反面、図６でのプルアップ（ＰＭＯＳ）トランジスタ１００５のソースはインバーター１０５０の出力に接続される。従って、アクティブモードで、前記入力信号ＩＮがハイ電圧レベルＶｃｃを持つ場合、プルアップトランジスタ１００５のソースはより低い電圧（例えば、Ｖｓｓ）に接続される。それによって、プルアップトランジスタ１００５のＶｇｓは大いにポジティブであるに従い、アクティブモードでそこを通じて流れるロー漏洩電流が達成されるようになる。
第２に、図５でプルダウントランジスタ９６０のソースはＶＢＢに接続され、反面、図６でのプルダウン（ＮＭＯＳ）トランジスタ１０６０のソースは中間信号Ａに接続される。従って、アクティブモードで、入力信号ＩＮがハイ電圧レベルＶｓｓを持つ場合、プルダウントランジスタ１０６０のソースはより高い電圧（例えば、Ｖｃｃ）に接続される。それによって、プルダウントランジスタ１０６０のＶｇｓはネガティブ状態であるに従い、アクティブモードでそこを通じて流れるロー漏洩電流が大いに達成されるようになる。
図７は２ステージのレベルシフタ１１００の第５実施形態を示す。前記レベルシフタ１１００は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶＰＰ（ＶＯhigh）、ＶＢＢ（ＶＯlow）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。ここで、ＶＰＰ＞Ｖｃｃ、Ｖｃｃ＞Ｖｓｓ、Ｖｓｓ＞ＶＢＢである。
レベルシフタ１１００は第１ステージ１１２５、第２ステージ１１７５を含む。
第１ステージ１１２５はプルアップ（ＰＭＯＳ）トランジスタ１１０５、１１１５、プルダウントランジスタ（ＮＭＯＳ）１１１０、１１２０、及びインバーター１１５０を含む。図７から容易に分かるとともに理解されるため、トランジスタ１１０５、１１１０、１１１５、１１２０とインバーター１１５０間の多様な接続に関する説明は省略する。第１ステージ１１２５は２ステージの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶＰＰ（ＶＩhigh）、ＶＢＢ（ＶＩlow）を持つ相補的な第１、第２中間信号Ａ、Ｂを出力する。
第２ステージ１１７５はプルアップ（ＰＭＯＳ）トランジスタ１１５５、１１６５及びプルダウン（ＮＭＯＳ）トランジスタ１１６０、１１７０を含む。図７から容易に分かるとともに理解されるため、トランジスタ１１５５、１１６０、１１６５、１１７０間の多様な接続に関する説明は省略する。第２ステージ１１７５は２つの電圧レベルＶＰＰ、ＶＢＢをそれぞれ持つ中間信号Ａ、Ｂを受信し、電圧レベルＶＰＰ（ＶＯ）、ＶＢＢ（ＶＯ）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。
言い換えれば、２ステージのレベルシフタ１１００における電圧関係は次のようになる。
ＶＰＰ（ＶＯhigh）＞Ｖｃｃ＞Ｖｓｓ＞ＶＢＢ（ＶＯlow）。
２ステージのレベルシフタ１１００の第５実施形態は２ステージのレベルシフタ６００と類似であり、その差異点は以下のようになる。
第１に、ＶＰＰ１、ＶＰＰ２の代わりに一つだけの上位の供給電圧ＶＰＰがある。従って、例えば、プルアップトランジスタ１１５５のソースはＶＰＰ（ＶＰＰ２に接続される図２Ａのプルアップトランジスタ６５５と比べ）に接続される。
第２に、図２のプルダウントランジスタ６１０のソースはＶｓｓに接続され、反面、図７のプルダウントランジスタ１１１０のソースはインバーター１１５０の出力に接続される。従って、待機モードで、入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルダウントランジスタ１１１０のソースはより高い電圧（例えば、ＶＰＰ）に接続される。それによって、プルダウントランジスタ１１１０のＶｇｓは大いにネガティブ状態であるに従い、待機モードでそこを通じて流れる漏洩電流を減少させるようになる。
第３に、図２Ａでプルアップトランジスタ６６５のソースはＶＰＰ２に接続され、反面、図７でのプルアップトランジスタ１１６５のソースは反転された中間信号Ｄに接続される。従って、アクティブモードで、入力信号ＩＮがハイ電圧レベルＶｃｃを持つ場合、プルアップトランジスタ１１６５のソースはより低い電圧（例えば、ＶＢＢ）に接続される。それによって、プルアップトランジスタ１１０５のＶｇｓは大いにポジティブ状態であるに従い、アクティブモードでそこを通じて流れるロー漏洩電流を減少させるようになる。
図８は２ステージのレベルシフタ１２００の第６実施形態を示す。前記レベルシフタ１２００は２つの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号ＩＮを受信し、電圧レベルＶＰＰ（ＶＯ）、ＶＢＢ（ＶＯ）を持つ相補的な第１、第２出力信号ＯＵＴ、ＯＵＴＢを出力する。ここで、ＶＰＰ＞Ｖｃｃ、Ｖｃｃ＞Ｖｓｓ、Ｖｓｓ＞ＶＢＢである。
２ステージのレベルシフタ１２００の第６実施形態は２ステージのレベルシフタ１１００と類似しており、その差異点は以下のようである。
第１に、図７のプルダウントランジスタ１１２０のソースはＶＢＢに接続され、図８のプルダウン（ＮＭＯＳ）トランジスタ１２２０のソースは入力信号ＩＮに接続される。それで、アクティブモードで、入力信号ＩＮがハイ電圧レベルＶＣＣを持つ場合、プルダウントランジスタ１２２０のソースはより高い電圧（例えば、ＶＣＣ）に接続される。それによって、プルダウントランジスタ１２２０のＶｇｓが大いにネガティブ状態であるに従い、アクティブモードでそこを通じて流れるロー漏洩電流を達成するようになる。
第２に、図７のプルアップトランジスタ１１５５のソースはＶＰＰに接続され、図８のプルアップ（ＰＭＯＳ）トランジスタ１２５５のソースは中間信号Ｃに接続される。それで、不活性モードで、入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、プルアップトランジスタ１２５５のソースはより低い電圧（例えば、Ｖｓｓ）に接続され、それによって、プルアップトランジスタ１２５５のＶｇｓがポジティブ状態であるに従い、不活性モードでそこを通じて流れるロー漏洩電流を大いに達成するようになる。
図９はレベルシフタ１３２５及び以降の回路１３７５を含んだ通常の配置を示す。図９において、レベルシフタ１３２５及び以降の回路１３７５の両方は上位電圧レベルＶＰＰとより低い電圧レベルＶｓｓで動作する。
図１０はロー漏洩電流を持つレベルシフタ１４２５及び以降の回路１４７５（例えば、絶縁回路）の第１実施形態を示す。
レベルシフタ１４２５は以降の回路１４７５の上位電圧レベルＶＰＰ２よりも大きい上位電圧レベルＶＰＰ１で動作する。従って、活性モードで、入力信号ＩＮが高圧レベルＶＣＣを持つ場合、トランジスタ１４８５、１４９０のゲートは両方がより高い電圧（例えば、ＶＰＰ１）に接続される。
これは２つの有益な効果をもたらす。第１に、活性モードで、ＰＭＯＳトランジスタ１４８５のＶｇｓは大いにポジティブであるに従い、そこを通じて流れるロー漏洩電流を達成するようになる。第２に、活性モードで、ＮＭＯＳトランジスタ１４９０上でのより高いゲート電圧により一層速やかにターンオンされることにより、回路の速度を増加させるようになる。
図１１はロー漏洩電流を持つレベルシフタ１５２５及び以降の回路１５７５（例えば、絶縁回路）の第２実施形態を示す。
レベルシフタ１５２５は以降の回路１５７５のより低い電圧レベルＶＢＢ２よりも小さい、より低い電圧レベルＶＢＢ１で動作する。それで、不活性モードで、入力信号ＩＮが低圧レベルＶｓｓを持つ場合、トランジスタ１５８５、１５９０のゲートは両方がより低い電圧（例えば、ＶＢＢ１）に接続される。
これは有益な効果をもたらす。第１に、不活性モードで、ＮＭＯＳトランジスタ１５９０のＶｇｓは大いにネガティブであるに従い、そこを通じて流れるロー漏洩電流が大いに達成されるようになる。第２に、不活性モードで、ＰＭＯＳトランジスタ１５８５上でのより低いゲート電圧により一層速やかにターンオンされることにより、回路の速度を増加させるようになる。
図１２はロー漏洩電流を持つレベルシフタ１６２５及び以降の回路１６７５（例えば、絶縁回路）の第３実施形態を示す。
レベルシフタ１６２５は以降の回路１６７５の上位電圧レベルＶＰＰ２より大きい上位電圧レベルＶＰＰ１と、以降の回路１６７５のより低い電圧レベルＶＢＢ２よりも小さい、より低い電圧レベルＶＢＢ１とで動作する。従って、アクティブモードで、入力信号ＩＮがハイ電圧レベルＶｃｃを持つ場合、トランジスタ１６８５、１６９０のゲートは両方がより高い電圧（例えば、ＶＰＰ１）に接続される。一方、不活性モードで、入力信号ＩＮがロー電圧レベルＶｓｓである場合、トランジスタ１６８５、１６９０のゲートは両方がより低い電圧（例えば、ＶＢＢ１）に接続される。
これは幾つかの有益な効果をもたらす。第１に、アクティブモードで、ＰＭＯＳトランジスタ１６８５のＶｇｓは大いにポジティブであるに従い、そこを通じて流れるロー漏洩電流が達成されるようになる。第２に、アクティブモードで、ＮＭＯＳトランジスタ１６９０上でのより高いゲート電圧により一層速やかにターンオンされることにより、回路の速度を向上させる。第３に、不活性モードで、トランジスタ１６９０のＶｇｓは大いにネガティブであるに従い、そこを通じて流れるロー漏洩電流が達成される。第４に、不活性モードで、トランジスタ１６８５上でのより低いゲート電圧により一層速やかにターンオンされることにより、回路の速度を向上させる。
図１３はロー漏洩電流を持つレベルシフタ１７２５及び以降の回路１７７５（例えば、ワードラインデコーダー／ドライバ回路）の第４実施形態を示す。
レベルシフタ１７２５は以降の回路１７７５の第１ステージ１７７７のより低い電圧レベルＶＢＢ２よりも小さい、より低い電圧レベルＶＢＢ１で動作する。一方、以降の回路１７７５の第１ステージ１７７７は第２ステージ１７７９の上位電圧レベルＶＰＰ２よりも高い上位電圧レベルＶＰＰ１で動作する。
従って、不活性モードで、入力信号ＩＮがロー電圧レベルＶｓｓを持つ場合、トランジスタ１７８５、１７９０のゲートは両方がより低い電圧（例えば、ＶＢＢ１）に接続される。一方、第２ステージ１７７９のトランジスタ１７９３、１７９５のゲートは両方が上位供給電圧ＶＢＢ２よりも高い電圧（例えば、ＶＰＰ１）に接続される。
これは幾つかの有益な効果をもたらす。第１に、不活性モードで、ＮＭＯＳトランジスタ１７９０のＶｇｓは大いにネガティブであるに従い、そこを通じて流れるロー漏洩電流が達成される。第２に、不活性モードで、ＰＭＯＳトランジスタ１７８５上でのより低いゲート電圧により一層速やかにターンオンされることにより、回路の速度を向上させるようになる。第３に、不活性モードで、ＰＭＯＳトランジスタ１７９３上でのゲートのより高い電圧はトランジスタ１７９３のＶｇｓを大いにポジティブ化させるに従い、そこを通じて流れるロー漏洩電流が達成されるようになる。第４に、不活性モードで、ＮＭＯＳトランジスタ１７９５のゲート上のより高い電圧により一層速やかにターンオンされることにより、回路の速度が向上させるようになる。
ここに好ましい実施形態を開示したが、発明の概念及び範囲内で多様な変形が可能である。例えば、図２はプルアップトランジスタ６０５のゲートに接続されたプルアップトランジスタ６１５のソースを示すが、プルアップトランジスタ６１５のソースを上位供給電圧Ｖｃｃに接続することもできる。このような変形は明細書、図面、及び特許請求の範囲の記載に基づいて、本発明の属する技術分野で通常の知識を有する者には自明なことである。従って、本発明は特許請求の範囲に記載した発明の技術的思想及び範囲を外れない限り制限されない。
ロー漏洩電流を表す２ステージのレベルシフタの第１実施形態を示す。 図１Ａのレベルシフタの入力及び出力信号の波形を示す。 ロー漏洩電流を表す２ステージのレベルシフタの第２実施形態を示す。 図２Ａのレベルシフタの入力及び出力信号の波形を示す。 ロー漏洩電流を表す１ステージのレベルシフタの第１実施形態を示す。 ロー漏洩電流を表す１ステージのレベルシフタの第２実施形態を示す。 ロー漏洩電流を表す２ステージのレベルシフタの第３実施形態を示す。 ロー漏洩電流を表す２ステージのレベルシフタの第４実施形態を示す。 ロー漏洩電流を表す２ステージのレベルシフタの第５実施形態を示す。 ロー漏洩電流を表す２ステージのレベルシフタの第６実施形態を示す。 レベルシフタ及び以降の回路を含んだ従来の構成を示す。 ロー漏洩電流を持つレベルシフタ及び以降の回路を含んだ構成の第１実施形態を示す。 ロー漏洩電流を持つレベルシフタ及び以降の回路を含んだ構成の第２実施形態を示す。 ロー漏洩電流を持つレベルシフタ及び以降の回路を含んだ構成の第３実施形態を示す。 ロー漏洩電流を持つレベルシフタ及び以降の回路を持つ構成の第４実施形態を示す。 異なった供給電圧レベルで動作する二つの回路の構成を示す。 従来のハイレベルシフタを示す。 図１５Ａのレベルシフタの入力及び出力信号の波形を示す。 従来のローレベルシフタを示す。 図１６Ａのレベルシフタの入力及び出力信号の波形を示す。 従来の他のハイレベルシフタを示す。

Claims (36)

  1. Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信し、ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ相補的な第１、第２中間信号を出力する第１ステージと、
    前記第１、第２中間信号を受信し、ＶＯhigh＞ＶＯlowの電圧レベルＶＯhigh、ＶＯlowを持つ相補的な第１、第２出力信号を出力する第２ステージと、を備え、
    ＶＩhigh＞ＶＯhighまたはＶＩlow＜ＶＯlowであり、ＶＯhigh＞Ｖｃｃ且つＶＯlow＜Ｖｓｓであることを特徴とする電圧レベルシフト回路。
  2. ＶＩhigh＝Ｖｃｃであり、ＶＩlow＜ＶＯlowであることを特徴とする請求項１に記載の電圧レベルシフト回路。
  3. 前記第２ステージは、
    前記第１中間信号を受信するゲート及びＶＯlowの基準電位に接続されたソースを持つ第１ＮＭＯＳトランジスタと、
    前記第２中間信号を受信するゲート及びＶＯlow電位に接続されたソースを持つ第２ＮＭＯＳトランジスタと、
    前記第２ＮＭＯＳトランジスタのドレインに接続されたゲート、ＶＯhighの第２基準電位に接続されたソース、及び前記第１ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第１ＰＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのドレインに接続されたゲート、前記ＶＯhighの第２基準電位に接続されたソース、及び前記第２ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第２ＰＭＯＳトランジスタと、を備えることを特徴とする請求項２に記載の電圧レベルシフト回路。
  4. 前記第１ステージは、
    入力信号を受信するゲート、ＶＩhighの第３基準電位に接続されたソース、及び前記第２ＮＭＯＳトランジスタのゲートに接続されたドレインを持つ第３ＰＭＯＳトランジスタと、
    前記第３ＰＭＯＳトランジスタのゲートに接続された入力を持つインバーターと、
    前記インバーターの出力に接続されたゲート、ＶＩhighの第３基準電位に接続されたソース、及び第１ＮＭＯＳトランジスタのゲートに接続されたドレインを持つ第４ＰＭＯＳトランジスタと、
    前記第４ＰＭＯＳトランジスタのドレインに接続されたゲート、前記ＶＩlowの第４基準電位に接続されたソース、及び前記第３ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第３ＮＭＯＳトランジスタと、
    前記第３ＰＭＯＳトランジスタのドレインに接続されたゲート、前記ＶＩlowの第４基準電位に接続されたソース、及び前記第４ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第４ＮＭＯＳトランジスタと、を備えることを特徴とする請求項３に記載の電圧レベルシフト回路。
  5. ＶＩlow＝Ｖｓｓであり、ＶＩhigh＞ＶＯhighであることを特徴とする請求項１に記載の電圧レベルシフト回路。
  6. 前記第２ステージは、
    前記第１中間信号を受信するゲート及びＶＯhighの基準電位に接続されたソースを持つ第１ＰＭＯＳトランジスタと、
    前記第２中間信号を受信するゲート及びＶＯhighの基準電位に接続されたソースを持つ第２ＰＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのドレインに接続されたゲート、ＶＯlowの第２基準電位に接続されたソース、及び前記第１ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第１ＮＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのドレインに接続されたゲート、前記ＶＯlowの第２基準電位に接続されたソース、及び前記第２ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項５に記載の電圧レベルシフト回路。
  7. 前記第１ステージは、
    入力信号を受信するゲート、ＶＩlowの第３基準電位に接続されたソース、及び前記第２ＰＭＯＳトランジスタのゲートに接続されたドレインを持つ第３ＮＭＯＳトランジスタと、
    前記第３ＮＭＯＳトランジスタのゲートに接続された入力を持つインバーターと、
    前記インバーターの入力に接続されたゲート、前記ＶＩlowの第３基準電位に接続されたソース、及び前記第１ＰＭＯＳトランジスタのゲートに接続されたドレインを持つ第４ＮＭＯＳトランジスタと、
    前記第４ＰＭＯＳトランジスタのドレインに接続されたゲート、ＶＩhighの第４基準電位に接続されたソース、及び前記第３ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第３ＰＭＯＳトランジスタと、
    前記第３ＮＭＯＳトランジスタのドレインに接続されたゲート、前記ＶＩhighの第４基準電位に接続されたソース、及び前記第４ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第４ＰＭＯＳトランジスタと、を備えることを特徴とする請求項６に記載の電圧レベルシフト回路。
  8. Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信するゲート、第１ノードに接続されたソース、及び第１出力ノードに接続されたドレインを持つ第１ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのゲートに接続された入力を持つインバーターと、
    前記インバーターの出力に接続されたゲート、第２ノードに接続されたソース、及び第２出力ノードに接続されたドレインを持つ第２ＰＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのドレインに接続されたゲート、Ｖｓｓよりも小さい第１基準電位ＶＢＢに接続されたソース、及び前記第１ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第１ＮＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのドレインに接続されたゲート、前記第１基準電位ＶＢＢに接続されたソース、及び前記第２ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第２ＮＭＯＳトランジスタと、を備え、
    少なくとも一つ、即ち、（ａ）第２ノードが前記第１ＰＭＯＳトランジスタのゲートに接続されるか、または、（ｂ）前記第１ノードが前記第２ＰＭＯＳトランジスタのゲートに接続されることを特徴とする電圧レベルシフト回路。
  9. 前記第２ノードは前記第１ＰＭＯＳトランジスタのゲートに接続され、前記第１ノードは第２基準電位Ｖｃｃに接続されることを特徴とする請求項８に記載の電圧レベルシフト回路。
  10. 前記第１ノードは前記第２ＰＭＯＳトランジスタのゲートに接続され、前記第２ノードは第２基準電位Ｖｃｃに接続されることを特徴とする請求項８に記載の電圧レベルシフト回路。
  11. （ａ）前記第２ノードは前記第１ＰＭＯＳトランジスタのゲートに接続されると共に、（ｂ）前記第１ノードは前記第２ＰＭＯＳトランジスタのゲートに接続されることを特徴とする請求項８に記載の電圧レベルシフト回路。
  12. 前記第１、第２ＰＭＯＳトランジスタ、前記インバーター、及び前記第１、第２ＮＭＯＳトランジスタは回路の第１ステージを構成し、
    前記回路は、第１ステージの前記第１出力ノードに接続されたゲート、第３ノードに接続されたソース、及び第３出力ノードに接続されたドレインを持つ第３ＮＭＯＳトランジスタと、
    前記第１ステージの第２出力ノードに接続されたゲート、第４ノードに接続されたソース、及び第４出力ノードに接続されたドレインを持つ第４ＮＭＯＳトランジスタと、
    前記第４ＮＭＯＳトランジスタのドレインに接続接続されたゲート、Ｖｃｃよりも大きい第３基準電位ＶＰＰに接続されたソース、及び前記第３ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第３ＰＭＯＳトランジスタと、
    前記第３ＮＭＯＳトランジスタのドレインに接続されたゲート、前記第３基準電位のＶＰＰに接続されたソース、及び前記第４ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第４ＰＭＯＳトランジスタとを含んだ第２ステージをさらに備えることを特徴とする請求項８に記載の電圧レベルシフト回路。
  13. 前記第３ノードは前記第１基準電位のＶＢＢに接続され、前記第４ノードは前記第３ＮＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１２に記載の電圧レベルシフト回路。
  14. 前記第１ステージにおいて、前記第２ノードは前記第１ＰＭＯＳトランジスタのゲートに接続され、前記第１ノードは第２基準電位のＶｃｃに接続されることを特徴とする請求項１３に記載の電圧レベルシフト回路。
  15. 前記第３ノードは前記第４ＮＭＯＳトランジスタのゲートに接続され、前記第４ノードは前記第３ＮＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１２に記載の電圧レベルシフト回路。
  16. 前記第１ステージにおいて、（ａ）前記第２ノードは前記第１ＰＭＯＳトランジスタのゲートに接続されると共に、（ｂ）前記第１ノードは前記第２ＰＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１５に記載の電圧レベルシフト回路。
  17. Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信するゲート、第１ノードに接続されたソース、及び第１中間ノードに接続されたドレインを持つ第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのゲートに接続された入力及び前記第１ノードに接続された出力を持つインバーターと、
    前記インバーターの出力に接続されたゲート、第２ノードに接続されたソース、及び第２中間ノードに接続されたドレインを持つ第２ＮＭＯＳトランジスタと、
    前記第２ＮＭＯＳトランジスタのドレインに接続されたゲート、Ｖｃｃよりも大きい第１基準電位のＶＰＰに接続されたソース、及び前記第１ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第１ＰＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのドレインに接続されたゲート、第１基準電位のＶＰＰに接続されたソース、及び前記第２ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第２ＰＭＯＳトランジスタと、
    前記第１中間ノードに接続されたゲート、第３ノードに接続されたソース、及び第１出力ノードに接続されたドレインを持つ第３ＰＭＯＳトランジスタと、
    前記第２中間ノードに接続されたゲート、前記第１中間出力ノードに接続されたソース、及び第２出力ノードに接続されたドレインを持つ第４ＰＭＯＳトランジスタと、
    前記第４ＰＭＯＳトランジスタのドレインに接続されたゲート、Ｖｓｓよりも小さい第２基準電位のＶＢＢに接続されたソース、及び第３ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第３ＮＭＯＳトランジスタと、
    前記第３ＰＭＯＳトランジスタのドレインに接続されたゲート、前記第２基準電位のＶＢＢに接続されたソース、及び第４ＰＭＯＳトランジスタのドレインに接続されたドレインと、を備えることを特徴とする電圧レベルシフト回路。
  18. 前記第２ノードは前記第２基準電位のＶＢＢに接続されることを特徴とする請求項１７に記載の電圧レベルシフト回路。
  19. 前記第２ノードは前記第１ＮＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１７に記載の電圧レベルシフト回路。
  20. 前記第３ノードは前記第２中間ノードに接続されることを特徴とする請求項１７に記載の電圧レベルシフト回路。
  21. 前記第３ノードは前記第１基準電位のＶＰＰに接続されることを特徴とする請求項１７に記載の電圧レベルシフト回路。
  22. Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号を受信し、ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ中間信号を出力する第１電圧レベルシフト回路と、
    前記第１電圧レベルシフト回路から中間信号を受信し、ＶＯhigh＞ＶＯlowの電圧レベルＶＯhigh、ＶＯlowを持つ出力信号を出力する第２電圧レベルシフト回路と、を備え、
    少なくとも１つが、（ａ）Ｖhigh＞ＶＯhigh、であるか、または、（ｂ）ＶＩlow＜ＶＯlowであることを特徴とする電圧レベルシフト回路。
  23. 前記第２電圧レベルシフト回路はインバーターであることを特徴とする請求項２２に記載の電圧レベルシフト回路。
  24. ＶＩhigh＞ＶＯhighで、ＶＩlow＝ＶＯlow＝Ｖｓｓであることを特徴とする請求項２３に記載の電圧レベルシフト回路。
  25. ＶＩlow＜ＶＯlowで、ＶＩhigh＝ＶＯhigh＝Ｖｃｃであることを特徴とする請求項２３に記載の電圧レベルシフト回路。
  26. （ａ）ＶＩhigh＞ＶＯhighであると共に、（ｂ）ＶＩlow＜ＶＯlowであることを特徴とする請求項２３に記載の電圧レベルシフト回路。
  27. 前記第２ステージは、
    第１中間信号を受信するゲート及び第１基準電位のＶＯlowに接続されるソースを持つ第１ＮＭＯＳトランジスタと、
    前記第１中間信号を受信するゲート、第２基準電位のＶＯhighに接続されたソース、及び前記第１ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第１ＰＭＯＳトランジスタと、を備えることを特徴とする請求項２３に記載の電圧レベルシフト回路。
  28. 前記第１ステージは、
    入力信号を受信するゲート及び第３基準電位のＶＩhighに接続されたソースを持つ第２ＰＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのゲートに接続された入力を持つインバーターと、
    前記インバーターの出力に接続されたゲート、前記第３基準電位のＶＩhighに接続されたソース、及び前記第１ＮＭＯＳトランジスタのゲートと前記第１ＰＭＯＳトランジスタのゲートに接続されたドレインを持つ第３ＰＭＯＳトランジスタと、
    前記第３ＰＭＯＳトランジスタのドレインに接続されたゲート、第４基準電位のＶＩlowに接続されたソース、及び前記第２ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第２ＮＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのドレインに接続されたゲート、前記第４基準電位のＶＩlowに接続されたソース、及び前記第３ＰＭＯＳトランジスタのドレインに接続されたドレインと、を備えることを特徴とする請求項２７に記載の電圧レベルシフト回路。
  29. 前記第２電圧レベルシフト回路はメモリ回路用ワードラインデコーダーであることを特徴とする請求項２２に記載の電圧レベルシフト回路。
  30. 前記ワードラインデコーダーの出力に接続されたワードラインドライバをさらに備えることを特徴とする請求項２９に記載の電圧レベルシフト回路。
  31. 前記ワードラインデコーダーは、
    前記第１中間信号を受信するゲート及び第１基準電位のＶＯlowに接続されたソースを持つ第１ＮＭＯＳトランジスタと、
    前記第１中間信号を受信するゲート及び第２基準電位のＶＩhighに接続されたソースを持つ第１ＰＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのドレインと前記第１ＰＭＯＳトランジスタのドレインとの間に接続され、前記メモリ回路の対応されるアドレスラインをそれぞれ受信する第２、第３ＮＭＯＳトランジスタと、を備えることを特徴とする請求項２９に記載の電圧レベルシフト回路。
  32. 前記第１ステージは、
    前記入力信号を受信するゲート及び前記第２基準電位のＶＩhighに接続されたソースを持つ第２ＰＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのゲートに接続された入力を持つインバーターと、
    前記インバーターの出力に接続されたゲート、前記第３基準電位のＶＩhighに接続されたソース、及び前記第１ＮＭＯＳトランジスタのゲートと前記第１ＰＭＯＳトランジスタのゲートに接続されたドレインを持つ第３ＰＭＯＳトランジスタと、
    前記第３ＰＭＯＳトランジスタのドレインに接続されたゲート、第３基準電位のＶＩlowに接続されたソース、及び前記第２ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第５ＮＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのドレインに接続されたゲート、前記第３基準電位のＶＩlowに接続されたソース、及び前記第３ＰＭＯＳトランジスタのドレインに接続されたドレインを持つ第６ＮＭＯＳトランジスタと、を備えることを特徴とする請求項３１に記載の電圧レベルシフト回路。
  33. 前記ワードラインデコーダーの出力に接続されたワードラインドライバをさらに備えることを特徴とする請求項３２に記載の電圧レベルシフト回路。
  34. 前記ワードラインドライバは、
    前記第１ＰＭＯＳトランジスタのドレインに接続されたゲート及び前記第１基準電位のＶＯlowに接続されたソースを持つ第７ＮＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのドレインに接続されたゲート、第４基準電位のＶＯhighに接続されたソース、及び前記第１ＮＭＯＳトランジスタのドレインに接続されたドレインを持つ第４ＰＭＯＳトランジスタと、を備えることを特徴とする請求項３３に記載の電圧レベルシフト回路。
  35. Ｖｃｃ＜Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号をレベルシフト回路の第１ステージで受信し、
    ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ相補的第１、第２中間信号を出力し、
    前記第１、第２中間信号をレベルシフト回路の第２ステージから受信し、
    ＶＯhigh＞ＶＯlowの電圧レベルＶＯhigh、ＶＯlowを持つ相補的な第１、第２出力信号を第２ステージから出力する方法であって、
    ＶＩhigh＞ＶＯhighまたはＶＩlow＜ＶＯlowであり、ＶＯhigh＞Ｖｃｃで且つＶＯlow＜Ｖｓｓである入力信号をレベルシフティングすることを特徴とする方法。
  36. Ｖｃｃ＞Ｖｓｓの電圧レベルＶｃｃ、Ｖｓｓを持つ入力信号をレベルシフト回路で受信し、
    ＶＩhigh＞ＶＩlowの電圧レベルＶＩhigh、ＶＩlowを持つ第１中間信号をレベルシフト回路から出力し、
    前記第１中間信号をワードラインデコーダーで受信し、
    電圧レベルＶＩhigh、ＶＯlowを持つ第２中間信号を前記ワードラインデコーダーから出力し、
    前記第２中間信号をワードラインドライバで受信し、
    電圧レベルＶＯhigh、ＶＯlowを持つワードライン信号を前記ワードラインドライバから出力する方法であって、
    ＶＯhigh＞ＶＯlowで、ＶＩhigh＞ＶＯhighで、ＶＩlow＜ＶＯlowで、ＶＯhigh＞Ｖｃｃで、ＶＯlow＜Ｖｓｓであるメモリ回路用ワードラインを発生することを特徴とする方法。
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